CN110323272B - 半导体元件 - Google Patents

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Abstract

本发明提供一种能够避免串联连接于基极电极的电阻元件遭受静电破坏的半导体元件。半导体元件(A10)具备：集电极层(11)，是第1导电型半导体；基极层(12)，是第2导电型半导体，且与集电极层(11)相接；发射极层(13)，是所述第1导电型半导体，且与基极层(12)相接；第1电极(31)，与基极层(12)导通；第1电阻元件(41)，在第1电极(31)与基极层(12)的导电路径上，串联连接于第1电极(31)；第2电极(32)，与基极层(12)及第1电阻元件(41)两者导通；及保护元件(50)，相对于第1电阻元件(41)并联连接于第1电极(31)；保护元件(50)包含以导电路径上的两端都成为同一极性的方式通过pn接合构成的一对二极管。

Description

半导体元件
技术领域
本发明涉及一种半导体元件，该半导体元件是具备串联连接于基极电极的电阻元件的双极晶体管。
背景技术
对于便携终端等电子设备，为了抑制消耗电力，要求其具有能够以相对较低的基极-发射极间电压而动作的双极晶体管。专利文献1中揭示了这种双极晶体管的一个例子。专利文献1中所揭示的双极晶体管是将基极-发射极间电压转换成基极电流的电阻串联连接于基极电极。通过该电阻，相对于相对较低的基极-发射极间电压，所输出的集电极电流的响应成为线性状态，因此双极晶体管的动作稳定。
将基极-发射极间电压转换成基极电流的电阻能够连同双极晶体管一起组装进一个半导体元件中。这种半导体元件有时被称作数字晶体管。该半导体元件具备串联连接于基极电极的电阻元件。该电阻元件大多由作为薄膜的多晶硅构成，因此对于静电来说相对较为脆弱。从而，存在该电阻元件被静电破坏的风险。若该电阻元件被破坏，则相对于基极-发射极间电压，所输出的集电极电流的响应成为非线性状态，因此该半导体元件的动作不稳定，或停止动作。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开平10-209763号公报
发明内容
[发明要解决的问题]
本发明的课题在于：鉴于所述情况，提供一种能够避免串联连接于基极电极的电阻元件遭受静电破坏的半导体元件。
[解决问题的技术手段]
根据本发明，提供一种半导体元件，其特征在于具备：集电极层，是第1导电型半导体；基极层，是第2导电型半导体，且与所述集电极层相接；发射极层，是所述第1导电型半导体，且与所述基极层相接；第1电极，与所述基极层导通；第1电阻元件，在所述第1电极与所述基极层的导电路径上，串联连接于所述第1电极；第2电极，与所述发射极层及所述第1电阻元件两者导通；及保护元件，相对于所述第1电阻元件并联连接于所述第1电极；所述保护元件包含以导电路径上的两端都成为同一极性的方式通过pn接合构成的一对二极管。
在本发明的实施中，优选如下构成，即，还具备绝缘层，该绝缘层配置于所述厚度方向的一侧，且与所述集电极层、所述基极层及所述发射极层都相接；所述第1电极配置于所述绝缘层之上。
在本发明的实施中，优选如下构成，即，还具备第1配线层，该第1配线层串联连接于所述第1电阻元件，且配置于所述绝缘层之上；所述第1配线层与所述基极层相接。
在本发明的实施中，优选如下构成，即，所述第1电阻元件的构成材料包括多晶硅。
在本发明的实施中，优选如下构成，即，所述第1电极从所述厚度方向观察与所述基极层重叠；所述保护元件在所述厚度方向上，位于所述基极层与所述第1电极之间，且与所述基极层及所述第1电极两者相接。
在本发明的实施中，优选如下构成，即，所述保护元件具有：接点部，是所述第2导电型半导体，且与所述基极层相接；及多个环状部，从所述厚度方向观察，各自包围所述接点部；多个所述环状部包含：多个第1环状部，是所述第1导电型半导体；及多个第2环状部，是所述第2导电型半导体；多个所述环状部是交替配置有多个所述第1环状部及多个所述第2环状部各者，从所述厚度方向观察位于最内侧的所述环状部是与所述接点部相接的所述第1环状部，从所述厚度方向观察位于最外侧的所述环状部是与所述第1电极及所述第1电阻元件两者相接的所述第2环状部。
在本发明的实施中，优选如下构成，即，所述基极层兼具所述保护元件的一部分。
在本发明的实施中，优选如下构成，即，所述保护元件在所述厚度方向上，位于所述集电极层与所述第1电极之间，且与所述第1电极相接，该半导体元件还具备使所述保护元件及所述第2电极相互导通的第2配线层，所述第2配线层是所述第2导电型半导体，且兼具所述保护元件的一部分。
在本发明的实施中，优选如下构成，即，所述保护元件具有：接点部，是所述第2导电型半导体，且与所述第1电极相接；及多个环状部，从所述厚度方向观察，各自包围所述接点部；多个所述环状部具有：多个第1环状部，是所述第1导电型半导体；及多个第2环状部，是所述第2导电型半导体；多个所述环状部是交替配置有多个所述第1环状部及多个所述第2环状部各者，从所述厚度方向观察位于最内侧的所述环状部是与所述接点部相接的所述第1环状部，从所述厚度方向观察位于最外侧的所述环状部是与所述第2配线层相接的所述第1环状部。
在本发明的实施中，优选如下构成，即，所述第2配线层具有从所述厚度方向观察与所述第1配线层交叉的带状部，所述带状部被所述绝缘层覆盖。
在本发明的实施中，优选如下构成，即，所述第1电阻元件及所述保护元件被所述绝缘层覆盖。
在本发明的实施中，优选如下构成，即，所述保护元件的构成材料包括多晶硅。
在本发明的实施中，优选如下构成，即，所述保护元件与所述集电极层相接，所述集电极层兼具所述保护元件的一部分。
在本发明的实施中，优选如下构成，即，还具备辅助保护元件，该辅助保护元件在所述厚度方向上，位于所述保护元件与所述第1电极之间，且与所述保护元件及所述第1电极两者相接，所述辅助保护元件具有：辅助接点部，是所述第1导电型半导体，且与所述保护元件相接；及多个辅助环状部，从所述厚度方向观察，各自包围所述辅助接点部；多个所述辅助环状部具有：多个第1辅助环状部，是所述第2导电型半导体；及多个第2辅助环状部，是所述第1导电型半导体；多个所述辅助环状部是交替配置有多个所述第1辅助环状部及多个所述第2辅助环状部各者，从所述厚度方向观察位于最内侧的所述辅助环状部是与所述辅助接点部相接的所述第1辅助环状部，从所述厚度方向观察位于最外侧的所述辅助环状部是与所述第1电极及所述第1电阻元件两者相接的所述第1辅助环状部。
在本发明的实施中，优选如下构成，即，所述第1电阻元件及所述辅助保护元件被所述绝缘层覆盖。
在本发明的实施中，优选如下构成，即，所述辅助保护元件的构成材料包括多晶硅。
在本发明的实施中，优选如下构成，即，还具备第2电阻元件，该第2电阻元件在所述第1电阻元件与所述第2电极的导电路径上，串联连接于所述第1电阻元件；所述第2电阻元件的构成材料包括多晶硅。
在本发明的实施中，优选如下构成，即，还具备第3电极，该第3电极配置于所述厚度方向的另一侧，且与所述集电极层导通。
[发明的效果]
根据本发明的半导体元件，能够避免串联连接于基极电极的电阻元件遭受静电破坏。
本发明的其它特征及优点通过基于所带附图在下文进行的详细说明，将更为明朗。
附图说明
图1是本发明的第1实施方式的半导体元件的俯视图(透视保护层)。
图2是图1所示的半导体元件的俯视图(透视上部绝缘层及保护层)。
图3是图2的局部放大图(透视第1电极)。
图4是图1所示的半导体元件的仰视图。
图5是沿着图2的V-V线的剖视图。
图6是图5的局部放大图。
图7是沿着图2的VII-VII线的剖视图。
图8是沿着图2的VIII-VIII线的剖视图。
图9是沿着图2的IX-IX线的剖视图。
图10是图9的局部放大图。
图11是图1所示的半导体元件的电路图。
图12是本发明的第2实施方式的半导体元件的俯视图(透视保护层)。
图13是图12所示的半导体元件的俯视图(透视上部绝缘层及保护层)。
图14是沿着图13的XIV-XIV线的剖视图。
图15是图14的局部放大图。
图16是图14的局部放大图。
图17是沿着图13的XVII-XVII线的剖视图。
图18是图12所示的半导体元件的电路图。
图19是本发明的第2实施方式的第1变化例的半导体元件的局部放大剖视图。
图20是本发明的第2实施方式的第2变化例的半导体元件的局部放大剖视图。
图21是图20所示的半导体元件的电路图。
图22是本发明的第3实施方式的半导体元件的俯视图(透视保护层)。
图23是图22所示的半导体元件的俯视图(透视上部绝缘层及保护层)。
图24是图23的局部放大图(透视第1电极)。
图25是沿着图23的XXV-XXV线的剖视图。
图26是图25的局部放大图。
图27是沿着图23的XXVII-XXVII线的剖视图。
图28是图22所示的半导体元件的电路图。
具体实施方式
基于所带附图，对用来实施本发明的方式(以下称作“实施方式”)进行说明。
(第1实施方式)
基于图1～图11，对本发明的第1实施方式的半导体元件A10进行说明。半导体元件A10具备集电极层11、基极层12、发射极层13、第1电极31、第2电极32、第1电阻元件41及保护元件50。半导体元件A10还具备衬底10、绝缘层20、第3电极33、第1配线层34、第2电阻元件42及保护层60。此外，为了便于理解，图1是透视保护层60而表示的，图2是透视上部绝缘层22(它构成绝缘层20的一部分，详情见下文所述)及保护层60而表示的。图3是透视第1电极31而表示的。图3中所透视的第1电极31由假想线(二点链线)表示。
在半导体元件A10的说明中，为了方便起见，将半导体元件A10的厚度方向称作“厚度方向z”。将与厚度方向z正交的一个方向称作“第1方向x”。将与厚度方向z及第1方向x两者正交的方向称作“第2方向y”。第1方向x相当于俯视图的横向。第2方向y相当于俯视图的纵向。另外，所谓厚度方向z的一侧，在剖视图中是指上方侧。所谓厚度方向z的另一侧，在剖视图中是指下方侧。
半导体元件A10为集电极层11及发射极层13都是同一导电型的半导体的双极晶体管。半导体元件A10是纵型的双极晶体管。从厚度方向z观察，半导体元件A10呈矩形形状。在半导体元件A10的说明中，以半导体元件A10是npn接合型的双极晶体管的情况作为对象。此外，半导体元件A10也可以应用于pnp接合型的双极晶体管。
在半导体元件A10的说明中，为了方便起见，使用“第1导电型半导体”及“第2导电型半导体”这样的语句。在半导体元件A10是npn接合型的双极晶体管的情况下，第1导电型半导体是指n型半导体，第2导电型半导体是指p型半导体。在半导体元件A10是pnp型的双极晶体管的情况下，第1导电型半导体是指p型半导体，第2导电型半导体是指n型半导体。在半导体元件A10的说明中，如上所述以半导体元件A10是npn接合型的双极晶体管的情况作为对象，因此第1导电型半导体是指n型半导体，第2导电型半导体是指p型半导体。
如图5及图7～图9所示，衬底10支撑集电极层11及第3电极33。衬底10由半导体材料构成。主要的所述半导体材料例如包括硅(Si)。在半导体元件A10的说明中，以主要的所述半导体材料是硅的情况作为对象。衬底10是在作为单晶本征半导体的硅晶圆中，通过离子注入添加有n型掺杂剂。n型掺杂剂例如为锑(Sb)、砷(As)或磷(P)。因此，衬底10是第1导电型半导体。
如图5及图7～图9所示，集电极层11相对于衬底10配置于厚度方向z的一侧。集电极层11是通过如下方法而形成：使作为本征半导体的硅通过外延生长积层于衬底10之上，然后使n型掺杂剂通过离子注入添加至该硅中。因此，集电极层11是第1导电型半导体。集电极层11中的n型掺杂剂的浓度小于衬底10中的n型掺杂剂的浓度。反过来说，衬底10中的n型掺杂剂的浓度大于集电极层11中的n型掺杂剂的浓度。因此，在剖视图中，将构成集电极层11的第1导电型半导体记作“n”，将构成衬底10的第1导电型半导体记作“n+”。集电极层11具有朝向厚度方向z的一侧的集电极主面11A。集电极层11的厚度方向z的另一侧与衬底10对向。
如图5～图9所示，基极层12与集电极层11相接。基极层12是通过如下方法而形成：使p型掺杂剂通过离子注入添加至集电极层11的一部分中。p型掺杂剂例如为硼(B)。因此，基极层12是集电极层11的一部分被置换成第2导电型半导体所得的层。在剖视图中，将构成基极层12的第2导电型半导体记作“p”。基极层12具有朝向厚度方向z的一侧的基极主面12A。基极主面12A与集电极层11的集电极主面11A处于同一面内。如图2及图5～图9所示，基极层12形成为从厚度方向z观察与第1电极31重叠。基极层12的最大厚度小于集电极层11的最大厚度。
如图9及图10所示，发射极层13与基极层12相接。发射极层13是通过如下方法而形成：使n型掺杂剂通过离子注入添加至基极层12的一部分中。因此，发射极层13是基极层12的一部分被置换成第1导电型半导体所得的层。发射极层13中的n型掺杂剂的浓度大于集电极层11中的n型掺杂剂的浓度。因此，在剖视图中，将构成发射极层13的第1导电型半导体记作“n+”。发射极层13具有朝向厚度方向z的一侧的发射极主面13A。发射极主面13A与基极主面12A的基极主面12A处于同一面内。由此，集电极层11的集电极主面11A、基极主面12A及发射极主面13A都处于同一面内。发射极层13的最大厚度小于基极层12的最大厚度。
如图5～图10所示，绝缘层20是相对于集电极层11配置于厚度方向z的一侧的电气绝缘部件。绝缘层20与集电极层11的集电极主面11A、基极层12的基极主面12A、及发射极层13的发射极主面13A都相接。绝缘层20的构成材料例如为二氧化硅(SiO2)。绝缘层20具有下部绝缘层21及上部绝缘层22。
如图9所示，下部绝缘层21与集电极层11的集电极主面11A、基极层12的基极主面12A、及发射极层13的发射极主面13A都相接。如图6及图9所示，在下部绝缘层21，设置有第1阶差21A及第2阶差21B。第1阶差21A及第2阶差21B是相对于厚度方向z的阶差。第1阶差21A是在形成基极层12时设置的。第2阶差21B是在形成发射极层13时设置的。第2阶差21B相对于第1阶差21A位于厚度方向z的另一侧。
如图2及图9所示，在下部绝缘层21，设置有下部第1开口211、下部第2开口212及下部第3开口213。下部第1开口211、下部第2开口212及下部第3开口213沿着厚度方向z贯通下部绝缘层21。下部第1开口211从厚度方向z观察与第1电极31重叠，且通往基极层12的基极主面12A。下部第2开口212从厚度方向z观察与第2电极32重叠，且通往发射极层13的发射极主面13A。如图10所示，厚度方向z上的下部第2开口212与发射极主面13A的交界面被第2阶差21B包围。下部第3开口213从厚度方向z观察与第1配线层34重叠，且通往基极主面12A。从厚度方向z观察，下部第3开口213呈沿着第1配线层34延伸的带状。
如图5～图9所示，上部绝缘层22相对于下部绝缘层21位于厚度方向z的一侧。上部绝缘层22覆盖下部绝缘层21的至少一部分。上部绝缘层22是通过等离子CVD(ChemicalVapor Deposition，化学气相沉积)形成的。如图1、图5及图6所示，在上部绝缘层22，设置有上部第1开口221、上部第2开口222及一对上部第3开口223。上部第1开口221、上部第2开口222及一对上部第3开口223沿着厚度方向z贯通上部绝缘层22。上部第1开口221从厚度方向z观察与第1电极31重叠，且通往保护元件50。从厚度方向z观察，上部第1开口221呈环状。上部第2开口222从厚度方向z观察与第2电极32重叠，且通往第2电阻元件42。一对上部第3开口223从厚度方向z观察与第1配线层34重叠。一个上部第3开口223通往第1电阻元件41。另一个上部第3开口223通往第2电阻元件42。
如图5～图9及图11所示，第1电极31是经由保护元件50与基极层12导通的导电部件。对第1电极31施加基极层12与发射极层13之间的顺向电压(基极-发射极间电压)。也就是说，第1电极31是半导体元件A10的基极电极。第1电极31配置于绝缘层20(上部绝缘层22)之上。第1电极31的构成材料例如为铝(Al)。第1电极31从厚度方向z观察与基极层12重叠。第1电极31具有第1端子部311及第1导通部312。
如图1、图2及图5～图9所示，第1端子部311构成第1电极31的主体。第1端子部311的厚度方向z的一侧从半导体元件A10露出。在从半导体元件A10露出的第1端子部311的部分，连接着接合线等。
如图5～图9(图8除外)所示，第1导通部312从第1端子部311的厚度方向z上的另一侧向保护元件50突出。第1导通部312与保护元件50相接。由此，第1电极31与保护元件50导通。第1导通部312收容于上部绝缘层22的上部第1开口221。由此，如图1所示，从厚度方向z观察，第1导通部312呈环状。
如图6所示，在第1电极31，设置有凸部314、第1凹部315A及第2凹部315B。凸部314从第1端子部311的厚度方向z上的另一侧向保护元件50突出。在厚度方向z上，上部绝缘层22位于保护元件50与凸部314之间。从厚度方向z观察，凸部314被第1导通部312包围。第1凹部315A从第1端子部311的厚度方向z的一侧向厚度方向z凹陷。从厚度方向z观察，第1凹部315A呈环状，且具有与第1导通部312重叠的部分。第1凹部315A是随着第1导通部312的形成而形成的。第2凹部315B从第1端子部311的厚度方向z的一侧向厚度方向z凹陷。从厚度方向z观察，第2凹部315B被第1凹部315A包围，且具有与凸部314重叠的部分。第2凹部315B是随着凸部314的形成而形成的。
如图9～图11所示，第2电极32是与发射极层13及第1电阻元件41两者导通的导电部件。对第2电极32流通发射极电流。也就是说，第2电极32是半导体元件A10的发射极电极。第2电极32配置于发射极层13的发射极主面13A之上。第2电极32的构成材料例如为铝。第2电极32具有第2端子部321、第2导通部322及第2焊垫部323。
如图1、图2、图9及图10所示，第2端子部321构成第2电极32的主体。第2端子部321的厚度方向z的一侧从半导体元件A10露出。在从半导体元件A10露出的第2端子部321的部分，连接着接合线等。
如图9及图10所示，第2导通部322从第2端子部321的厚度方向z上的另一侧向发射极层13的发射极主面13A突出。第2导通部322与发射极主面13A相接。由此，第2电极32与发射极层13导通。第2导通部322收容于下部绝缘层21的下部第2开口212。
如图1及图2所示，第2焊垫部323从第2端子部321的角落向第2方向y延伸。如图5所示，第2焊垫部323的前端的一部分收容于上部绝缘层22的上部第2开口222，且与第2电阻元件42相接。由此，第2电极32与第2电阻元件42导通。
如图10所示，在第2电极32，设置有凹部324。凹部324从第2端子部321的厚度方向z的一侧向厚度方向z凹陷。凹部324具有从厚度方向z观察与第2导通部322重叠的部分。凹部324是随着第2导通部322的形成而形成的。
如图4及图9所示，第3电极33是相对于衬底10配置于厚度方向z的另一侧的导电部件。第3电极33经由衬底10与集电极层11导通。对第3电极33施加集电极层11与基极层12之间的反向电压(集电极-基极间电压)，并且流通从半导体元件A10输出的集电极电流。也就是说，第3电极33是半导体元件A10的集电极电极。第3电极33与导线等导电部件电气接合。第3电极33是通过如下方法而形成：采用真空蒸镀或溅镀法，例如仅使金(Au)积层于衬底10，或按照钛(Ti)、镍(Ni)、金的顺序使各金属层积层于衬底10。
如图5、图7及图9所示，第1配线层34是配置于绝缘层20之上的导电部件。如图11所示，第1配线层34串联连接于第1电阻元件41与第2电阻元件42之间，且与基极层12导通。施加至第1电极31的基极层12与发射极层13之间的顺向电压通过第1电阻元件41转换成基极电流，该基极电流经由第1配线层34流向基极层12。第1配线层34配置于绝缘层20之上。第1配线层34的构成材料例如为铝。第1配线层34具有主体部341、第3导通部342及一对第3焊垫部343。
如图1、图2及图9所示，主体部341构成第1配线层34的主体。从厚度方向z观察，主体部341呈带状，且位于第1电极31与第2电极32之间。
如图9所示，第3导通部342从主体部341的厚度方向z上的另一侧向基极层12的基极主面12A突出。第3导通部342与基极主面12A相接。由此，第1配线层34与基极层12相接且导通。第3导通部342收容于下部绝缘层21的下部第3开口213。
如图1及图2所示，从厚度方向z观察，一对第3焊垫部343从主体部341突出。一个第3焊垫部343从主体部341沿着第1方向x突出。如图7所示，一个第3焊垫部343的一部分收容于通往第1电阻元件41的上部第3开口223，且与第1电阻元件41相接。如图5所示，另一个第3焊垫部343的一部分收容于通往第2电阻元件42的上部第3开口223，且与第2电阻元件42相接。由此，第1配线层34串联连接于第1电阻元件41与第2电阻元件42之间。因此，第2电极32可以说是经由第2电阻元件42及第1配线层34与第1电阻元件41导通。
如图10所示，在第1配线层34，设置有凹部344。凹部344从主体部341的厚度方向z的一侧向厚度方向z凹陷。凹部344具有从厚度方向z观察与第3导通部342重叠的部分。凹部344是随着第3导通部342的形成而形成的。
如图11所示，第1电阻元件41及第2电阻元件42设置于第1电极31与第2电极32之间的导电路径上。第1电阻元件41在第1电极31与基极层12的导电路径上，串联连接于第1电极31。第1电阻元件41将施加至第1电极31的基极层12与发射极层13之间的顺向电压转换成基极电流。由此，相对于相对较低的基极-发射极电压，所输出的集电极电流的响应成为线性状态，因此半导体元件A10的动作稳定。第2电阻元件42在第1电阻元件41与第2电极32的导电路径上，经由第1配线层34串联连接于第1电阻元件41。第2电阻元件42在来自第1电极31的泄漏电流或噪音输入至第1配线层34时，使它们流向与第2电极32导通的外部接地端子。由此，泄漏电流或噪音流向基极层12得以避免，因此能够防止半导体元件A10的误动作。此外，半导体元件A10只要在其使用状态下不会产生误动作的风险，则也可以设定为不具备第2电阻元件42的构成。
第1电阻元件41及第2电阻元件42的构成材料包括多晶硅。第1电阻元件41及第2电阻元件42是在多晶硅中添加有p型掺杂剂或n型掺杂剂。由此，第1电阻元件41及第2电阻元件42的电阻值分别被调整成为所期望的值。
如图2所示，从厚度方向z观察，第1电阻元件41呈沿着第2方向y蜿蜒的带状。如图7及图8所示，第1电阻元件41配置于下部绝缘层21之上，且被上部绝缘层22覆盖。由此，第1电阻元件41成为被绝缘层20覆盖的构成。第1电阻元件41的一端与保护元件50相接。第1电阻元件41的另一端与第1配线层34的一个第3焊垫部343相接。由此，第1电阻元件41与保护元件50及第1配线层34两者导通。
如图2所示，从厚度方向z观察，第2电阻元件42呈具有沿着第2方向y蜿蜒的区间的带状。如图5所示，第2电阻元件42配置于下部绝缘层21之上，且被上部绝缘层22覆盖。由此，第2电阻元件42成为被绝缘层20覆盖的构成。第2电阻元件42的一端与第1配线层34的另一个第3焊垫部343相接。第2电阻元件42的另一端与第2电极32的第2焊垫部323相接。由此，第2电阻元件42与第1配线层34及第2电极32两者导通。
如图11所示，保护元件50相对于第1电阻元件41并联连接于第1电极31。在厚度方向z上，保护元件50位于基极层12与第1电极31之间。保护元件50与基极层12及第1电极31两者相接。由此，保护元件50与基极层12及第1电极31两者导通。保护元件50配置于下部绝缘层21之上，且被上部绝缘层22覆盖。由此，保护元件50成为被绝缘层20覆盖的构成。保护元件50的构成材料包括多晶硅。保护元件50是在多晶硅中添加有p型掺杂剂及n型掺杂剂。如图3及图6所示，保护元件50具有接点部51及多个环状部52。
如图3及图6所示，从厚度方向z观察，接点部51位于保护元件50的中央。接点部51的一部分收容于下部绝缘层21的下部第1开口211。下部第1开口211中收容的接点部51的部分与基极层12的基极主面12A相接。接点部51是通过如下方法而形成：使p型掺杂剂通过离子注入添加至多晶硅中。因此，接点部51是第2导电型半导体。接点部51中的p型掺杂剂的浓度小于基极层12中的p型掺杂剂的浓度。因此，在剖视图中，将构成接点部51的第2导电型半导体记作“p-”。
如图3及图6所示，从厚度方向z观察，多个环状部52各自包围接点部51。多个环状部52包含多个第1环状部521及多个第2环状部522。多个第1环状部521是通过如下方法而形成：使p型掺杂剂及n型掺杂剂通过离子注入添加至多晶硅中。在多个第1环状部521中，n型掺杂剂的浓度小于p型掺杂剂的浓度。因此，多个第1环状部521是第1导电型半导体。另外，多个第1环状部521中的n型掺杂剂的浓度大于集电极层11中的n型掺杂剂的浓度。多个第2环状部522是通过如下方法而形成：使p型掺杂剂通过离子注入添加至多晶硅中。因此，多个第2环状部522是第2导电型半导体。多个第2环状部522中的p型掺杂剂的浓度小于基极层12中的p型掺杂剂的浓度。因此，在剖视图中，将构成多个第1环状部521的第1导电型半导体记作“n+”，将构成多个第2环状部522的第2导电型半导体记作“p-”。
如图3及图6所示，从厚度方向z观察，多个环状部52是交替配置有多个第1环状部521及多个第2环状部522各者。相邻的第1环状部521与第2环状部522彼此相接。从厚度方向z观察位于最内侧的环状部52是第1环状部521。该第1环状部521与接点部51相接。从厚度方向z观察位于最外侧的环状部52是第2环状部522。该第2环状部522与第1电极31的第1导通部312及第1电阻元件41两者相接。由此，第1电阻元件41经由该第2环状部522与第1电极31导通。因此，第2电极32可以说是经由第2电阻元件42、第1配线层34、第1电阻元件41及该第2环状部522与第1电极31导通。
如图6所示，在保护元件50中，从厚度方向z观察，由位于最外侧的第2环状部522、与该第2环状部522的内周缘相接的第1环状部521、及与该第1环状部521的内周缘相接的第2环状部522，通过pn接合构成了一对二极管。另外，在保护元件50中，从厚度方向z观察，由接点部51、与接点部51相接的第1环状部521、及与该第1环状部521的外周缘相接的第2环状部522，通过pn接合构成了一对二极管。这些一对二极管各自在其导电路径上的两端都是同一极性。该极性为阳极。因此，如图11所示，在半导体元件A10中，保护元件50包含2组以导电路径上的两端都成为同一极性的方式通过pn接合构成的一对二极管。这些一对二极管相互串联连接。与接点部51相接的基极层12连同接点部51一起构成一对二极管。因此，基极层12兼具保护元件50的一部分。
如图5～图10所示，保护层60是相对于绝缘层20配置于厚度方向z的一侧的电气绝缘部件。保护层60覆盖绝缘层20及第1配线层34。第1电极31及第2电极32各自的一部分分别被保护层60覆盖。保护层60的构成材料例如为氮化硅(Si3N4)。保护层60也可以含有聚酰亚胺，来代替氮化硅。
其次，对半导体元件A10的作用效果进行说明。
根据半导体元件A10的构成，如图11所示，具备相对于第1电阻元件41串联连接于第1电极31的保护元件50。保护元件50包含以导电路径上的两端都成为同一极性的方式通过pn接合构成的一对二极管。由此，对第1电极31施加静电时，该一对二极管中第1电极31侧为阴极的二极管会被施加反向电压。若该反向电压超过某一定值，则崩溃电流流向第1电极31侧为阴极的二极管。于是，静电便会不流向第1电阻元件41，而流向保护元件50。因此，根据半导体元件A10，能够避免与第1电极31(基极电极)连接的第1电阻元件41遭受静电破坏。
半导体元件A10具备串联连接于第1电阻元件41与第2电阻元件42之间的第1配线层34。第1配线层34与基极层12相接。由此，能够使通过第1电阻元件41转换所得的基极电流流向基极层12，且能够使来自第1电极31的泄漏电流或噪音不流向基极层12而流向第2电阻元件42。
在半导体元件A10中，保护元件50与基极层12及第1电极31两者导通。由此，能够使施加至第1电极31的静电经由保护元件50、基极层12及发射极层13到达第2电极32。到达第2电极32的静电流向与第2电极32导通的外部接地端子。因此，能够使施加至第1电极31的静电不流向第1电阻元件41及第2电阻元件42而向外部接地端子排出。
在半导体元件A10中，第1电极31从厚度方向z观察与基极层12重叠。在厚度方向z上，保护元件50位于基极层12与第1电极31之间。由此，能够最大程度地缩短经由保护元件50的第1电极31至基极层12的导电路径。
在半导体元件A10中，保护元件50具有接点部51及多个环状部52。接点部51是第2导电型半导体，且与基极层12相接。从厚度方向z观察，多个环状部52各自包围接点部51。多个环状部52交替配置有作为第1导电型半导体的多个第1环状部521、及作为第2导电型半导体的多个第2环状部522各者。由此，能够使保护元件50中包含的该一对二极管的数量增加。因此，能够增加针对第1电阻元件41的静电破坏耐量。
(第2实施方式)
基于图12～图18，对本发明的第2实施方式的半导体元件A20进行说明。在这些图中，对与上文所叙述的半导体元件A10相同或类似的要素标注相同的符号，并省略重复的说明。此外，为了便于理解，图12是透视保护层60而表示的，图13是透视上部绝缘层22及保护层60而表示的。
在半导体元件A20中，基极层12、发射极层13、绝缘层20(下部绝缘层21及上部绝缘层22)、第1电极31、第2电极32、第1配线层34及保护元件50的构成与上文所叙述的半导体元件A10不同。在半导体元件A20中，相较于半导体元件A10，还具备第2配线层35。
如图13所示，基极层12的基极主面12A的面积小于半导体元件A10的基极主面12A的面积。如图15所示，基极层12不与保护元件50相接。
如图16所示，发射极层13具有从发射极主面13A向厚度方向z突出的凸状部131。
如图13及图16所示，在下部绝缘层21，设置有下部第2开口212及一对下部第3开口213。下部第2开口212从厚度方向z观察与第2电极32重叠，且通往发射极层13的发射极主面13A。发射极层13的凸状部131收容于下部第2开口212。一对下部第3开口213从厚度方向z观察与第1配线层34重叠，且通往基极主面12A。从厚度方向z观察，一个下部第3开口213相对于第2配线层35，位于第1配线层34的延伸方向的一侧。从厚度方向z观察，另一个下部第3开口213相对于第2配线层35，位于第1配线层34的延伸方向的另一侧。
如图12所示，在上部绝缘层22，设置有上部第1开口221、上部第2开口222、一对上部第3开口223、上部第4开口224及上部第5开口225。关于上部第2开口222及一对上部第3开口223，它们的构成与半导体元件A10的上部第2开口222及一对上部第3开口223的构成相同，因此省略这里的说明。上部第1开口221从厚度方向z观察与第1电极31的中央重叠，且呈矩形形状。此外，上部第1开口221也可以为从厚度方向z观察呈圆形形状等。上部第4开口224从厚度方向z观察与第1电极31重叠。如图17所示，上部第4开口224沿着厚度方向z贯通上部绝缘层22，且通往第1电阻元件41。上部第5开口225从厚度方向z观察与第2电极32重叠。如图16所示，上部第5开口225沿着厚度方向z贯通上部绝缘层22，且通往发射极层13的凸状部131。
如图13所示，第1电极31从厚度方向z观察不与基极层12重叠。第1电极31具有第1端子部311、第1导通部312及第1焊垫部313。第1端子部311的构成与半导体元件A10的第1端子部311的构成相同，因此省略这里的说明。
如图13～图15所示，从厚度方向z观察，第1导通部312位于第1电极31的中央。第1导通部312收容于上部第1开口221。由此，从厚度方向z观察，第1导通部312呈矩形形状。
如图12及图13所示，第1焊垫部313从第1端子部311的角落向第2方向y延伸。如图17所示，第1焊垫部313的前端的一部分收容于上部绝缘层22的上部第4开口224，且与第1电阻元件41相接。由此，第1电极31与第1电阻元件41导通。
如图15所示，在第1电极31，未设置凸部314及第2凹部315B，而仅设置有第1凹部315A。从厚度方向z观察，第1凹部315A位于第1电极31的中央，且呈矩形形状。从厚度方向z观察的第1凹部315A的形成位置与第1导通部312的形成位置对应。
如图16所示，第2电极32的第2导通部322与发射极层13的凸状部131相接。第2导通部322收容于上部绝缘层22的上部第5开口225。
如图12及图13所示，第1配线层34具有主体部341、一对第3导通部342及一对第3焊垫部343。关于主体部341及一对第3焊垫部343，它们的构成与半导体元件A10的主体部341及一对第3焊垫部343的构成相同，因此省略这里的说明。
与图10所示的半导体元件A10同样地，一对第3导通部342收容于下部绝缘层21的一对下部第3开口213。一对第3导通部342与基极层12的基极主面12A相接。在第1配线层34，设置有一对凹部344。从厚度方向z观察的一对凹部344的形成位置与一对第3导通部342的形成位置对应。
如图18所示，第2配线层35是使保护元件50及第2电极32相互导通的导电部件。第2配线层35的构成材料包括多晶硅。第2配线层35是通过如下方法而形成：使p型掺杂剂通过离子注入添加至多晶硅中。因此，第2配线层35是第2导电型半导体。第2配线层35中的p型掺杂剂的浓度小于基极层12中的p型掺杂剂的浓度。因此，在剖视图中，将构成第2配线层35的第2导电型半导体记作“p-”。如图12、图13及图16所示，第2配线层35具有带状部351及发射极连接部352。
如图12及图13所示，从厚度方向z观察，带状部351从保护元件50的外缘向第2电极32延伸。带状部351的一端与保护元件50的外缘相接。带状部351的另一端与发射极连接部352相连。由此，第2配线层35与保护元件50导通。带状部351从厚度方向z观察与第1配线层34交叉。如图16所示，带状部351配置于下部绝缘层21之上，且被上部绝缘层22覆盖。由此，带状部351成为被绝缘层20覆盖的构成。从厚度方向z观察与带状部351交叉的第1配线层34的主体部341的部分配置于上部绝缘层22之上。
如图12、图13及图16所示，从厚度方向z观察，发射极连接部352包围发射极层13的凸状部131。在厚度方向z上，发射极连接部352位于发射极层13的发射极主面13A与第2电极32的第2端子部321之间。发射极连接部352与凸状部131相接。由此，第2配线层35与发射极层13及第2电极32两者导通。
如图14及图15所示，在厚度方向z上，保护元件50位于集电极层11与第1电极31之间。保护元件50的接点部51与第1电极31的第1导通部312相接。由此，保护元件50与第1电极31导通。从厚度方向z观察位于最外侧的保护元件50的环状部52是第1环状部521。该第1环状部521与第2配线层35的带状部351相接。
如图18所示，在半导体元件A20中，保护元件50包含2组以导电路径上的两端都成为同一极性(阳极)的方式通过pn接合构成的一对二极管。与保护元件50相接的第2配线层35的带状部351连同与之相接的环状部52的第1环状部521、及与该第1环状部521相接的环状部52的第2环状部522一起构成一对二极管。因此，第2配线层35兼具保护元件50的一部分。这些一对二极管在第1电极31与第2电极32的导电路径上，相互串联连接。
＜第2实施方式的第1变化例＞
其次，基于图19，对半导体元件A20的第1变化例的半导体元件A21进行说明。
在半导体元件A21中，发射极层13、第2电极32及第2配线层35的构成与上文所叙述的半导体元件A20不同。
如图19所示，发射极层13成为不具有凸状部131的构成。在下部绝缘层21的下部第2开口212，收容着第2电极32的第2导通部322、及第2配线层35的发射极连接部352的一部分。第2导通部322与发射极层13的发射极主面13A相接。发射极连接部352与发射极主面13A及第2导通部322两者相接。发射极连接部352从厚度方向z观察与第2导通部322的周缘的一部分相接。
＜第2实施方式的第2变化例＞
其次，基于图20及图21，对半导体元件A20的第2变化例的半导体元件A22进行说明。
在半导体元件A22中，保护元件50的构成与上文所叙述的半导体元件A20不同。
如图20所示，构成保护元件50的一部分的多个环状部52在厚度方向z上，位于发射极层13与第2电极32之间，且从厚度方向z观察，位于发射极层13的凸状部131与第2配线层35的发射极连接部352之间。从厚度方向z观察，该多个环状部52各自包围凸状部131。环状部52的第2环状部522与凸状部131相接。环状部52的第1环状部521与该第2环状部522相接。发射极连接部352与该第1环状部521相接。由该多个环状部52及发射极连接部352，通过pn接合构成了一对二极管。这些一对二极管各自在其导电路径上的两端都是同一极性。该极性为阳极。
如图21所示，在半导体元件A22中，保护元件50包含3组以导电路径上的两端都成为同一极性(阳极)的方式通过pn接合构成的一对二极管。第2配线层35中，除了带状部351以外，发射极连接部352也兼具保护元件50的一部分。这些一对二极管在第1电极31与第2电极32的导电路径上，相互串联连接。此外，在这些一对二极管，串联连接着1个由发射极层13的凸状部131、与凸状部131相接的环状部52的第2环状部522通过pn接合构成的二极管。
其次，对半导体元件A20的作用效果进行说明。
根据半导体元件A20的构成，如图18所示，具备相对于第1电阻元件41串联连接于第1电极31的保护元件50。保护元件50包含以导电路径上的两端都成为同一极性的方式通过pn接合构成的一对二极管。因此，根据半导体元件A20，也能够避免与第1电极31连接的第1电阻元件41遭受静电破坏。
半导体元件A20具备使保护元件50及第2电极32相互导通的第2配线层35。第2配线层35与第2电极32相接。由此，能够使施加至第1电极31的静电经由保护元件50及第2配线层35到达第2电极32。因此，施加至第1电极31的静电不会流向半导体元件A20中构成双极晶体管的集电极层11、基极层12及发射极层13，于是能够获得这些半导体层对抗静电的保护效果。
保护元件50具有接点部51及多个环状部52。它们由与半导体元件A10为同一导电型的半导体构成。因此，根据半导体元件A20，也能够使保护元件50中包含的该一对二极管的数量增加。从而，能够增加针对第1电阻元件41的静电破坏耐量。
在半导体元件A22中，构成保护元件50的一部分的多个环状部52在厚度方向z上，位于发射极层13与第2电极32之间，且从厚度方向z观察，位于发射极层13的凸状部131与第2配线层35的发射极连接部352之间。由此，能够使其针对第1电阻元件41的静电破坏耐量比半导体元件A20有所增加。
(第3实施方式)
基于图22～图28，对本发明的第3实施方式的半导体元件A30进行说明。在这些图中，对与上文所叙述的半导体元件A10相同或类似的要素标注相同的符号，并省略重复的说明。此外，为了便于理解，图22是透视保护层60而表示的，图23是透视上部绝缘层22及保护层60而表示的。图24是透视第1电极31而表示的。图24中所透视的第1电极31由假想线表示。
在半导体元件A30中，基极层12、第1电阻元件41及保护元件50的构成与上文所叙述的半导体元件A10不同。在半导体元件A30中，相较于半导体元件A10，还具备辅助保护元件70。
如图23所示，基极层12的基极主面12A的面积小于半导体元件A10的基极主面12A的面积。如图25所示，基极层12不与保护元件50相接。
如图23及图27所示，第1电阻元件41从厚度方向z观察与辅助保护元件70的周缘相接。
如图25及图26所示，保护元件50与集电极层11相接。保护元件50具有第1扩散层531及第2扩散层532。第1扩散层531与集电极层11相接。第1扩散层531与基极层12同样地，是通过如下方法而形成：使p型掺杂剂通过离子注入添加至集电极层11的一部分中。因此，第1扩散层531是集电极层11的一部分被置换成第2导电型半导体所得的层。第1扩散层531中的p型掺杂剂的浓度小于基极层12中的p型掺杂剂的浓度。第1扩散层531与基极层12分离。第2扩散层532与第1扩散层531相接。第2扩散层532与发射极层13同样地，是通过如下方法而形成：使n型掺杂剂通过离子注入添加至第1扩散层531的一部分中。因此，第2扩散层532是第1扩散层531的一部分被置换成第1导电型半导体所得的层。第2扩散层532中的n型掺杂剂的浓度大于集电极层11中的n型掺杂剂的浓度。因此，在剖视图中，将构成第1扩散层531的第1导电型半导体记作“p-”，将构成第2扩散层532的第2导电型半导体记作“n+”。
如图26所示，朝向厚度方向z的一侧的第1扩散层531及第2扩散层532的面与集电极层11的集电极主面11A处于同一面内。这些面连同集电极主面11A一起被下部绝缘层21覆盖。设置于下部绝缘层21的下部第1开口211通往朝向厚度方向z的一侧的第2扩散层532的面。
如图26所示，在厚度方向z上，由第2扩散层532、与第2扩散层532相接的第1扩散层531、及与第1扩散层531相接的集电极层11，通过pn接合构成了一对二极管。该一对二极管在其导电路径上的两端都是同一极性。该极性为阴极。在半导体元件A30中，保护元件50采用的是包含该一对二极管的构成。因此，集电极层11兼具保护元件50的一部分。
如图28所示，辅助保护元件70相对于第1电阻元件41并联连接于第1电极31。如图24及图26所示，在厚度方向z上，辅助保护元件70位于保护元件50与第1电极31之间。辅助保护元件70与保护元件50及第1电极31两者相接。由此，辅助保护元件70与保护元件50及第1电极31两者导通。因此，保护元件50成为串联连接于辅助保护元件70的构成。辅助保护元件70配置于下部绝缘层21之上，且被上部绝缘层22覆盖。由此，辅助保护元件70成为被绝缘层20覆盖的构成。辅助保护元件70的构成材料包括多晶硅。辅助保护元件70是在多晶硅中添加有p型掺杂剂及n型掺杂剂。辅助保护元件70具有辅助接点部71及辅助环状部72。
如图24及图26所示，从厚度方向z观察，辅助接点部71位于辅助保护元件70的中央。辅助接点部71的一部分收容于下部绝缘层21的下部第1开口211。下部第1开口211中收容的辅助接点部71的部分与保护元件50的第2扩散层532相接。辅助接点部71是通过如下方法而形成：使p型掺杂剂及n型掺杂剂通过离子注入添加至多晶硅中。在辅助接点部71中，n型掺杂剂的浓度大于p型掺杂剂的浓度。因此，辅助接点部71是第1导电型半导体。另外，辅助接点部71中的n型掺杂剂的浓度大于集电极层11中的n型掺杂剂的浓度。因此，在剖视图中，将构成辅助接点部71的第1导电型半导体记作“n+”。
如图24及图26所示，从厚度方向z观察，多个辅助环状部72各自包围辅助接点部71。多个辅助环状部72包含多个第1辅助环状部721及多个第2辅助环状部722。多个第1环状部521是通过如下方法而形成：使p型掺杂剂通过离子注入添加至多晶硅中。因此，多个第1辅助环状部721是第2导电型半导体。多个第1辅助环状部721中的p型掺杂剂的浓度小于基极层12中的p型掺杂剂的浓度。多个第2辅助环状部722是通过如下方法而形成：使p型掺杂剂及n型掺杂剂通过离子注入添加至多晶硅中。在多个第2辅助环状部722中，n型掺杂剂的浓度大于p型掺杂剂的浓度。因此，多个第2辅助环状部722是第1导电型半导体。另外，多个第2辅助环状部722中的n型掺杂剂的浓度大于集电极层11中的n型掺杂剂的浓度。因此，在剖视图中，将构成多个第1辅助环状部721的第2导电型半导体记作“p-”，将构成多个第2辅助环状部722的第1导电型半导体记作“n+”。
如图24及图26所示，从厚度方向z观察，多个辅助环状部72是交替配置有多个第1辅助环状部721及多个第2辅助环状部722各者。相邻的第1辅助环状部721与第2辅助环状部722彼此相接。从厚度方向z观察位于最内侧的辅助环状部72是第1辅助环状部721。该第1辅助环状部721与辅助环状部72相接。从厚度方向z观察位于最外侧的辅助环状部72是第1辅助环状部721。该第1辅助环状部721与第1电极31的第1导通部312及第1电阻元件41两者相接。由此，第1电阻元件41经由该第1辅助环状部721与第1电极31导通。因此，第2电极32可以说是经由第2电阻元件42、第1配线层34、第1电阻元件41及该第1辅助环状部721与第1电极31导通。
如图26所示，在辅助保护元件70中，从厚度方向z观察，由位于最外侧的第1辅助环状部721、与该第1辅助环状部721的内周缘相接的第2辅助环状部722、及与该第2辅助环状部722的内周缘相接的第1辅助环状部721，通过pn接合构成了一对二极管。另外，在辅助保护元件70中，从厚度方向z观察，由与辅助接点部71相接的第1辅助环状部721、与该第1辅助环状部721的外周缘相接的第2辅助环状部722、及与该第2辅助环状部722的外周缘相接的第1辅助环状部721，通过pn接合构成了一对二极管。这些一对二极管各自在其导电路径上的两端都是同一极性。该极性为阳极。因此，辅助保护元件70包含2组以导电路径上的两端都成为同一极性的方式通过pn接合构成的一对二极管。这些一对二极管相互串联连接。进而，在辅助保护元件70中，由辅助接点部71、及与辅助接点部71相接的第1辅助环状部721，通过pn接合形成了二极管。该二极管的第1电极31侧的极性为阳极。因此，在辅助保护元件70与保护元件50的交界，并未通过pn接合形成障壁。
其次，对半导体元件A30的作用效果进行说明。
根据半导体元件A30的构成，如图28所示，具备相对于第1电阻元件41串联连接于第1电极31的保护元件50。保护元件50包含以导电路径上的两端都成为同一极性的方式通过pn接合构成的一对二极管。因此，根据半导体元件A30，也能够避免与第1电极31连接的第1电阻元件41遭受静电破坏。
半导体元件A20具备与保护元件50及第1电极31两者相接的辅助保护元件70。由此，能够使施加至第1电极31的静电经由辅助保护元件70、保护元件50、集电极层11、基极层12及发射极层13到达第2电极32。
辅助保护元件70具有辅助接点部71及多个辅助环状部72。辅助接点部71是第1导电型半导体，且与保护元件50相接。从厚度方向z观察，多个辅助环状部72各自包围辅助接点部71。多个辅助环状部72交替配置有作为第2导电型半导体的多个第1辅助环状部721、及作为第1导电型半导体的多个第2辅助环状部722各者。由此，在辅助保护元件70中，能够使该一对二极管增加。因此，能够增加针对第1电阻元件41的静电破坏耐量。
在半导体元件A30中，通过保护元件50中包含的该一对二极管所获得的耐压为大致10V。因此，在对第1电阻元件41的驱动电压(对第1电极31施加的电压)低于通过该一对二极管所获得的耐压的情况下，可以设定为半导体元件A30中不具备辅助保护元件70的构成。
本发明并不限定于上文所叙述的实施方式。本发明的各部的具体构成可以自由地进行各种设计变更。
[符号的说明]
A10、A20、A21、A22、A30 半导体元件
10 衬底
11 集电极层
11A 集电极主面
12 基极层
12A 基极主面
13 发射极层
13A 发射极主面
131 凸状部
20 绝缘层
21 下部绝缘层
21A 第1阶差
21B 第2阶差
211 下部第1开口
212 下部第2开口
213 下部第3开口
22 上部绝缘层
221 上部第1开口
222 上部第2开口
223 上部第3开口
224 上部第4开口
225 上部第5开口
31 第1电极
311 第1端子部
312 第1导通部
313 第1焊垫部
314 凸部
315A 第1凹部
315B 第2凹部
32 第2电极
321 第2端子部
322 第2导通部
323 第2焊垫部
324 凹部
33 第3电极
34 第1配线层
341 主体部
342 第3导通部
343 第3焊垫部
344 凹部
35 第2配线层
351 带状部
352 发射极连接部
41 第1电阻元件
42 第2电阻元件
50 保护元件
51 接点部
52 环状部
521 第1环状部
522 第2环状部
531 第1扩散层
532 第2扩散层
60 保护层
70 辅助保护元件
71 辅助接点部
72 辅助环状部
721 第1辅助环状部
722 第2辅助环状部
z 厚度方向
x 第1方向
y 第2方向

Claims (14)

1.一种半导体元件，其特征在于具备：
集电极层，是第1导电型半导体；
基极层，是第2导电型半导体，且与所述集电极层相接；
发射极层，是所述第1导电型半导体，且与所述基极层相接；
第1电极，与所述基极层导通；
第1电阻元件，在所述第1电极与所述基极层的导电路径上，串联连接于所述第1电极；
第2电极，与所述发射极层及所述第1电阻元件的两者导通；
第2电阻元件，在所述第1电阻元件与所述第2电极的导电路径上，串联连接于所述第1电阻元件；及
保护元件，相对于所述第1电阻元件并联连接于所述第1电极；且
所述保护元件包含以导电路径上的两端相互成为同一极性的方式通过pn接合构成的一对二极管；
所述半导体元件还具备：
绝缘层，配置于厚度方向的一侧，且与所述集电极层、所述基极层及所述发射极层中的各者相接；及
第1配线层，串联连接于所述第1电阻元件，且配置于所述绝缘层之上；且
所述第1配线层与所述基极层相接；
所述第1电极配置于所述绝缘层之上，且从所述厚度方向观察时与所述基极层重叠；
所述保护元件位于所述基极层与所述第1电极之间，且与所述基极层及所述第1电极的两者相接。
2.根据权利要求1所述的半导体元件，其中
所述保护元件具有：接点部，是所述第2导电型半导体，且与所述基极层相接；及多个环状部，从所述厚度方向观察时，各自包围所述接点部；
所述多个环状部包含：多个第1环状部，是所述第1导电型半导体；及多个第2环状部，是所述第2导电型半导体；
所述多个环状部是交替配置有所述多个第1环状部及所述多个第2环状部的各者，
从所述厚度方向观察时，位于最内侧的所述多个环状部中的任一个是与所述接点部相接的所述多个第1环状部中的任一个，
从所述厚度方向观察时，位于最外侧的所述多个环状部中的任一个是与所述第1电极及所述第1电阻元件的两者相接的所述多个第2环状部中的任一个。
3.根据权利要求2所述的半导体元件，其中
所述基极层兼具所述保护元件的一部分。
4.根据权利要求1所述的半导体元件，其中
所述第1电阻元件及所述保护元件被所述绝缘层覆盖。
5.根据权利要求4所述的半导体元件，其中
所述保护元件的构成材料包括多晶硅。
6.根据权利要求1所述的半导体元件，其中
所述第1电阻元件及所述第2电阻元件的各自的构成材料包括多晶硅。
7.根据权利要求6所述的半导体元件，其还具备：
第3电极，配置于所述厚度方向的另一侧，且与所述集电极层导通。
8.一种半导体元件，其特征在于具备：
集电极层，是第1导电型半导体；
基极层，是第2导电型半导体，且与所述集电极层相接；
发射极层，是所述第1导电型半导体，且与所述基极层相接；
第1电极，与所述基极层导通；
第1电阻元件，在所述第1电极与所述基极层的导电路径上，串联连接于所述第1电极；
第2电极，与所述发射极层及所述第1电阻元件的两者导通；
第2电阻元件，在所述第1电阻元件与所述第2电极的导电路径上，串联连接于所述第1电阻元件；及
保护元件，相对于所述第1电阻元件并联连接于所述第1电极；且
所述保护元件包含以导电路径上的两端相互成为同一极性的方式通过pn接合构成的一对二极管；
所述半导体元件还具备：
绝缘层，配置于厚度方向的一侧，且与所述集电极层、所述基极层及所述发射极层中的各者相接；
第1配线层，串联连接于所述第1电阻元件，且配置于所述绝缘层之上；及
第2配线层，使所述保护元件及所述第2电极相互导通；且
所述第1配线层与所述基极层相接；
所述第1电极配置于所述绝缘层之上；
所述保护元件位于所述集电极层与所述第1电极之间，且与所述第1电极相接；
所述第2配线层是所述第2导电型半导体，且兼具所述保护元件的一部分。
9.根据权利要求8所述的半导体元件，其中
所述保护元件具有：接点部，是所述第2导电型半导体，且与所述第1电极相接；及多个环状部，从所述厚度方向观察时，各自包围所述接点部；
所述多个环状部具有：多个第1环状部，是所述第1导电型半导体；及多个第2环状部，是所述第2导电型半导体；
在所述多个环状部交替配置有所述多个第1环状部及所述多个第2环状部的各者，
从所述厚度方向观察时，位于最内侧的所述多个环状部中的任一个是与所述接点部相接的所述多个第1环状部中的任一个，
从所述厚度方向观察时，位于最外侧的所述多个环状部中的任一个是与所述第2配线层相接的所述多个第1环状部中的任一个。
10.根据权利要求9所述的半导体元件，其中
所述第2配线层具有从所述厚度方向观察时与所述第1配线层交叉的带状部，
所述带状部被所述绝缘层覆盖。
11.一种半导体元件，其特征在于具备：
集电极层，是第1导电型半导体；
基极层，是第2导电型半导体，且与所述集电极层相接；
发射极层，是所述第1导电型半导体，且与所述基极层相接；
第1电极，与所述基极层导通；
第1电阻元件，在所述第1电极与所述基极层的导电路径上，串联连接于所述第1电极；
第2电极，与所述发射极层及所述第1电阻元件的两者导通；
第2电阻元件，在所述第1电阻元件与所述第2电极的导电路径上，串联连接于所述第1电阻元件；及
保护元件，相对于所述第1电阻元件并联连接于所述第1电极；且
所述保护元件包含以导电路径上的两端相互成为同一极性的方式通过pn接合构成的一对二极管；
所述半导体元件还具备：
绝缘层，配置于厚度方向的一侧，且与所述集电极层、所述基极层及所述发射极层中的各者相接；
第1配线层，串联连接于所述第1电阻元件，且配置于所述绝缘层之上；及
第2配线层，使所述保护元件及所述第2电极相互导通；且
所述第1配线层与所述基极层相接；
所述第1电极配置于所述绝缘层之上；
所述保护元件与所述集电极层相接，
所述集电极层兼具所述保护元件的一部分。
12.根据权利要求11所述的半导体元件，其
还具备：辅助保护元件，位于所述保护元件与所述第1电极之间，且与所述保护元件及所述第1电极的两者相接，
所述辅助保护元件具有：辅助接点部，是所述第1导电型半导体，且与所述保护元件相接；及多个辅助环状部，从所述厚度方向观察时，各自包围所述辅助接点部；
所述多个辅助环状部具有：多个第1辅助环状部，是所述第2导电型半导体；及多个第2辅助环状部，是所述第1导电型半导体；
在所述多个辅助环状部交替配置有所述多个第1辅助环状部及所述多个第2辅助环状部的各者，
从所述厚度方向观察时，位于最内侧的所述多个辅助环状部中的任一个是与所述辅助接点部相接的所述多个第1辅助环状部中的任一个，
从所述厚度方向观察时，位于最外侧的所述多个辅助环状部中的任一个是与所述第1电极及所述第1电阻元件的两者相接的所述多个第1辅助环状部中的任一个。
13.根据权利要求12所述的半导体元件，其中
所述第1电阻元件及所述辅助保护元件被所述绝缘层覆盖。
14.根据权利要求13所述的半导体元件，其中
所述辅助保护元件的构成材料包括多晶硅。
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