CN112219282A - 半导体装置和半导体装置的制造方法 - Google Patents

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Abstract

碳化硅半导体装置具备由MOS结构构成的有源区(40)和电流检测区(37a)，所述MOS结构具备设置于第一导电型的半导体基板(1)的正面的第一导电型的第一半导体层(2)、第二导电型的第二半导体层(3)、第一导电型的第一半导体区(7)、隔着栅极绝缘膜(9)而设置的栅电极(10)、设置于栅电极(10)上的层间绝缘膜(11)以及在第一电极(13)上设置在第二半导体层(3)的表面和第一半导体区(7)的表面的第一电极(13)。电流检测区(37a)的第二半导体层(3)的与半导体基板(1)侧相反的一侧的表面的面积小于有源区(40)的第二半导体层(3)的与半导体基板(1)侧相反的一侧的表面的面积。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
以往，使用硅(Si)作为控制高电压、大电流的功率半导体装置的构成材料。功率半导体装置有双极型晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅场效应晶体管)等多种，它们根据用途区分使用。
例如，与MOSFET相比，双极型晶体管、IGBT的电流密度高，可以实现大电流化，但无法高速开关。具体来说，双极型晶体管在数kHz程度的开关频率下的使用达到极限，IGBT在数十kHz程度的开关频率下的使用达到极限。另一方面，与双极型晶体管、IGBT相比，功率MOSFET的电流密度低，难以实现大电流化，但可实现达到数MHz程度的高速开关动作。
然而，市场对兼具大电流和高速性的功率半导体装置的需求强烈，致力于对IGBT、功率MOSFET的改良，目前开发进展到了几乎接近材料极限的程度。从功率半导体装置的观点出发，正在研究取代硅的半导体材料，碳化硅(SiC)作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料而受到关注。
碳化硅是化学上非常稳定的半导体材料，其带隙宽至3eV，即使在高温下也能够作为半导体极其稳定地使用。另外，碳化硅的最大电场强度也比硅大一个数量级以上，因此作为能够充分减小导通电阻的半导体材料而备受期待。这样的碳化硅的优点也适合于其它的作为带隙比硅的带隙宽的宽带隙半导体的例如氮化镓(GaN)。因此，能够通过使用宽带隙半导体来实现半导体装置的高耐压化。
在使用了这样的碳化硅的高耐压半导体装置中，导通、关断动作时产生的开关损耗减少，相应地在变换器(inverter)中使用时，可在使载波频率比使用了以往的硅的半导体装置高一个数量级的频率下应用。如果以高频率应用半导体装置，则芯片的发热温度变高，半导体装置的可靠性受到影响。特别是，在基板正面侧的正面电极，接合有键合线作为将正面电极的电位引出到外部的布线部件，如果在例如200℃以上的高温下使用半导体装置，则正面电极与键合线之间的紧贴性降低，对可靠性造成影响。
由于有时会在230℃以上的高温下使用碳化硅半导体装置，因此有时用焊料将销状的外部端子电极代替键合线而接合到正面电极。由此，能够防止正面电极与外部端子电极之间的紧贴性降低。
为了进一步提高碳化硅半导体装置的可靠性，提出了在与作为主半导体元件的垂直型MOSFET同一半导体基板配置电流感测部、温度感测部和过电压保护部等高功能部而形成为高功能结构的装置。在形成为高功能结构的情况下，为了稳定地形成高功能部，在有源区设置有与主半导体元件的单位单元分离并且与边缘终端区邻接地仅配置有高功能部的区域。有源区是在主半导体元件导通时有主电流流通的区域。边缘终端区是用于缓和半导体基板的正面侧的电场而保持耐压(耐电压)的区域。耐压是指不引起元件误动作、损坏的极限电压。
在电流感测部设置有电流检测用的外部端子电极。在电流检测中，将外部电阻连接于电流检测用的外部端子电极与有源区的源电极之间，检测外部电阻间的电位差，从而求出电流值。
众所周知有如下技术：在具有电流感测部的碳化硅半导体装置中，使电流感测部的电流检测电极与源区的接触面积大于电流感测部的电流检测电极与基区的接触面积，即使在高检测电压下也能够检测电流(例如，参照下述专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开平10-132871号公报
发明内容
技术问题
在包括电流感测部和温度感测部等的高功能部中，也形成由n型半导体基板和p型半导体区构成的内置二极管，其作为二极管发挥功能，并供电流通电。特别是，电流感测部的p型半导体区形成为其面积被设计为有源区的面积的1/1000以下并且包围电流感测部的功能区。在这样的结构中，电流感测部的周边产生过剩的p型区，作为内置二极管的有效面积大至电流感测部的面积以上，在内置二极管反向恢复时，过量的载流子集中。此时，存在由于过量的载流子和dv/dt而破坏电流感测部的情况。
本发明的目的在于，为了消除由上述的现有技术导致的问题，提供一种能够防止电流感测部在内置二极管反向恢复时被破坏的半导体装置和半导体装置的制造方法。
技术方案
为了解决上述问题，实现本发明的目的，本发明的半导体装置具有以下特征。在MOS结构中，在第一导电型的半导体基板的正面设置有杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。在上述第一半导体层的与上述半导体基板侧相反的一侧的表面选择性地设置有第二导电型的第二半导体层。在所述第二半导体层的与所述半导体基板侧相反的一侧的表面层选择性地设置有第一导电型的第一半导体区。设置有与所述第二半导体层接触的栅极绝缘膜。在所述栅极绝缘膜的与接触于所述第二半导体层的面相反的一侧的表面设置有栅电极。在所述第二半导体层的表面和所述第一半导体区的表面设置有第一电极。在所述半导体基板的背面设置有第二电极。在导通状态时有主电流流通的有源区由上述MOS结构构成。电流检测区由所述MOS结构构成，并与所述有源区共用所述半导体基板和所述第一半导体层，并且与所述有源区的第二半导体层分离预定间隔地配置有所述第二半导体层。所述电流检测区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积小于所述有源区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积。
另外，本发明的半导体装置的特征在于，在上述发明中，所述电流检测区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积为所述有源区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积的1/2以下。
另外，本发明的半导体装置的特征在于，在上述发明中，所述MOS结构还具有贯穿所述第一半导体区和所述第二半导体层且到达所述第一半导体层的沟槽，所述栅电极隔着所述栅极绝缘膜而设置于所述沟槽的内部。
另外，本发明的半导体装置的特征在于，在上述发明中，所述MOS结构还具备第二导电型的第二半导体区，所述第二半导体区选择性地设置于所述第二半导体层的与所述半导体基板侧相反的一侧的表面层，且杂质浓度比所述第二半导体层的杂质浓度高，所述第一半导体区和所述第二半导体区在所述沟槽的进深方向上交替地设置，所述电流检测区的第一半导体区在进深方向上的长度大于所述电流检测区的第二半导体区在进深方向上的长度。
为了解决上述问题，实现本发明的目的，本发明的半导体装置的制造方法具有以下特征。所述半导体装置在有源区和电流检测区具有MOS结构，所述有源区在导通状态时有主电流流通，在所述半导体装置的制造方法中，首先进行在第一导电型的半导体基板的正面形成杂质浓度比所述半导体基板的杂质浓度低的第一导电型的第一半导体层的第一工序。接下来，进行在所述第一半导体层的与所述半导体基板侧相反的一侧的表面选择性地形成第二导电型的第二半导体层的第二工序。接下来，进行在所述第二半导体层的与所述半导体基板侧相反的一侧的表面层选择性地形成第一导电型的第一半导体区的第三工序。接下来，进行形成与所述第二半导体层接触的栅极绝缘膜的第四工序。接下来，进行在所述栅极绝缘膜的与接触于所述第二半导体层的面相反的一侧的表面形成栅电极的第五工序。接下来，进行在所述第二半导体层的表面和所述第一半导体区的表面形成第一电极的第六工序。接下来，进行在所述半导体基板的背面形成第二电极的第七工序。在所述第一工序中，以与所述有源区的半导体基板和所述有源区的第一半导体层共用地方式形成所述电流检测区的半导体基板和所述电流检测区的第一半导体层。在所述第二工序中，与所述有源区的所述第二半导体层分离预定间隔而形成所述电流检测区的第二半导体层。在所述第三工序中，将所述电流检测区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积形成为小于所述有源区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积。
根据上述的发明，电流感测部的第二导电型的第二半导体层的表面的面积或第二导电型的第二半导体区的表面的面积小于有源区的第二导电型的第二半导体层的表面的面积或第二导电型的第二半导体区的表面的面积。由此，n型区在电流感测部的沟槽间的区域中的p型区与n型区的比率中增多，内置二极管的正向电压(Vf)升高。因此，能够缓和开关时的反向恢复中的载流子的集中，能够防止电流感测部损坏，并且能够提供可靠性高的半导体元件。
技术效果
根据本发明的半导体装置和半导体装置的制造方法，起到能够防止在内置二极管反向恢复时电流感测部被破坏这样的效果。
附图说明
图1是示出实施方式的碳化硅半导体装置的结构的俯视图。
图2是示出实施方式的碳化硅半导体装置的图1的A-A’部分的结构的剖视图。
图3A是示出实施方式的碳化硅半导体装置的图1的B-B’部分的结构的剖视图。
图3B是示出实施方式的碳化硅半导体装置的图1的B-B’部分的另一结构的剖视图。
图4是示出现有的碳化硅半导体装置的沟槽间的结构的俯视图。
图5是示出实施方式的碳化硅半导体装置的电流感测部的沟槽间的结构的俯视图。
图6是示出现有的碳化硅半导体装置的特性图的图表。
图7是示出实施方式的碳化硅半导体装置的特性图的图表。
图8是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图(其一)。
图9是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图(其二)。
图10是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图(其三)。
图11是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图(其四)。
图12是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图(其五)。
图13是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图(其六)。
图14是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图(其七)。
符号说明
1 n+型碳化硅基板
2 n型碳化硅外延层
2a 第一n型碳化硅外延层
2b 第二n型碳化硅外延层
3 p型碳化硅外延层
4 第一p+型基区
4a 下部第一p+型基区
4b 上部第一p+型基区
5 第二p+型基区
6 n型高浓度区
6a 下部n型高浓度区
6b 上部n型高浓度区
7、107 n+型源区
8、108 p++型接触区
9、109 栅极绝缘膜
10、110 栅电极
11、83、111 层间绝缘膜
12 绝缘膜
13 源电极
14 背面电极
15 源电极焊盘
15a 主半导体元件
16 镀膜
17 焊料
18、118 沟槽
19 外部端子电极
21 第一保护膜
22 栅电极焊盘
22a 栅电极焊盘部
23 第二保护膜
25 第一TiN膜
26 第一Ti膜
27 第二TiN膜
28 第二Ti膜
29 Al合金膜
35 阳极焊盘
35a 温度感测部
36 阴极焊盘
37 OC焊盘
37a 电流感测部
37b 电流感测部的有源区
40 有源区
41 边缘终端区
50 碳化硅半导体元件
80 场绝缘膜
81 p型多晶硅层
82 n型多晶硅层
84 阳极
85 阴极
具体实施方式
以下，参照附图详细说明本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法的优选的实施方式。在本说明书和附图中，前缀有n或p的层、区域分别表示电子或空穴为多数载流子。另外，在n、p上标注的+和-分别表示比未标注该+和-的层、区域的杂质浓度高和低。在含有+和-的n、p的标记相同的情况下表示相近的浓度，不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对相同的构成标注相同的符号，并省略重复的说明。另外，在本说明书中，在米勒指数的表示中，“-”表示标注在其之后的指数上的横杠，通过在指数前标注“-”来表示负的指数。
(实施方式)
本发明的半导体装置采用宽带隙半导体构成。在实施方式中，以MOSFET为例对使用例如碳化硅(SiC)作为宽带隙半导体而制造出的碳化硅半导体装置进行说明。
图1是示出实施方式的碳化硅半导体装置的结构的俯视图。如图1所示，碳化硅半导体元件50在供主电流流通的有源区40的外周部设置有包围有源区40的周围并保持耐压的边缘终端区41。
如图1所示，碳化硅半导体元件50在包括碳化硅的同一半导体基板具有主半导体元件15a、以及作为用于保护、控制主半导体元件15a的电路部，例如电流感测部(电流检测区)37a、温度感测部35a、过电压保护部(未图示)和运算电路部(未图示)等高功能部。主半导体元件15a是在导通状态下在纵向(半导体基板的深度方向z)上有漂移电流流通的垂直型MOSFET，由邻接地配置的多个单位单元(功能单位：未图示)构成，并进行主动作。
主半导体元件15a设置于有源区40的有效区(作为MOS栅发挥功能的区域)1a。有源区40的有效区1a是在主半导体元件15a导通时有主电流流通的区域，其周围被边缘终端区41包围。在有源区40的有效区1a，主半导体元件15a的源电极焊盘15设置于半导体基板的正面上。源电极焊盘15具有例如矩形的平面形状，并且覆盖例如有源区1的有效区1a的大致整个面。
边缘终端区41是有源区40与芯片侧面之间的区域，并且是用于缓和半导体基板的正面侧的电场来保持耐压(耐电压)的区域。在边缘终端区41，配置有例如构成保护环、结终端(JTE：Junction Termination Extension)结构的p型区、场板、降低表面电场等耐压结构(未图示)。耐压是指不引起元件误动作或破坏的极限电压。
另外，在有源区40，与边缘终端区41邻接地设置有高功能区3a。高功能区3a具有例如大致矩形的平面形状。在高功能区3a设置有电流感测部37a、温度感测部35a、过电压保护部(未图示)和运算电路部(未图示)等高功能部。在图1中，图示电流感测部37a和温度感测部35a作为高功能部，但是在高功能区3a中也可以配置有除了电流感测部37a和温度感测部35a以外的其他高功能部。
电流感测部37a具有对在主半导体元件15a流通的过电流(OC：Over Current)进行检测的功能。电流感测部37a是具备多个与主半导体元件15a相同构成的单位单元的垂直型MOSFET。温度感测部35a具有利用二极管的温度特性来检测主半导体元件15a的温度的功能。过电压保护部是保护主半导体元件15a不受例如浪涌等过电压(OV：Over Voltage)影响的二极管。
另外，在高功能区3a中，以沿着有源区40与边缘终端区41之间的边界并且与源电极焊盘15和边缘终端区41分离的方式在半导体基板的正面上设置有电流感测部37a的OC焊盘37、温度感测部35a的阳极焊盘35、温度感测部35a的阴极焊盘36、栅电极焊盘部22a的栅电极焊盘22。这些电极焊盘具有例如大致矩形的平面形状。另外，这些电极焊盘也可以彼此分离地设置。
图2是示出实施方式的碳化硅半导体装置的图1的A-A’部分的结构的剖视图。在图2中，示出从图1的有源区1的有效区1a的一部分到高功能区3a的一部分(有源区40的有效区1a的源电极焊盘、有源区40的高功能区3a的OC焊盘37、阴极焊盘36和阳极焊盘35)为止的剖切线A-A’处的剖面结构。另外，仅示出主半导体元件15a的邻接的两个单位单元，并且省略对主半导体元件15a的与该单位单元的芯片(半导体基板10)中央部侧邻接的其他单位单元的图示。在图2中，对主半导体元件15a和电流感测部37a示出其x轴方向上的剖面，对温度感测部35a示出其y轴方向上的剖面。
如图2所示，实施方式的碳化硅半导体装置的主半导体元件15a在n+型碳化硅基板(第一导电型的半导体基板)1的第一主面(正面)、例如(0001)面(Si面)堆积有n型碳化硅外延层(第一导电型的第一半导体层)2。
n+型碳化硅基板1是掺杂有例如氮(N)的碳化硅单晶基板。n型碳化硅外延层2是以低于n+型碳化硅基板1的杂质浓度掺杂有例如氮的低浓度n型漂移层。在n型碳化硅外延层2的与n+型碳化硅基板1侧相反的一侧的表面，形成有n型高浓度区6。n型高浓度区6是以低于n+型碳化硅基板1且高于n型碳化硅外延层2的杂质浓度掺杂有例如氮的高浓度n型漂移层。在n型碳化硅外延层2的基体第一主面侧设置有p型碳化硅外延层3。以下，将n+型碳化硅基板1、n型碳化硅外延层2和p型碳化硅外延层(第二导电型的第二半导体层)3一起作为碳化硅半导体基体。
如图2所示，在n+型碳化硅基板1的第二主面(背面，即碳化硅半导体基体的背面)设置有背面电极14。背面电极14构成漏电极。在背面电极14的表面设置有漏电极焊盘(未图示)。
在碳化硅半导体基体的第一主面侧(p型碳化硅外延层3侧)形成有条纹状的沟槽结构。具体来说，沟槽18从p型碳化硅外延层3的与n+型碳化硅基板1侧相反的一侧(碳化硅半导体基体的第一主面侧)的表面贯穿p型碳化硅外延层3而到达n型高浓度区6。沿着沟槽18的内壁在沟槽18的底部和侧壁形成有栅极绝缘膜9，并且在沟槽18内的栅极绝缘膜9的内侧形成有条纹状的栅电极10。栅电极10通过栅极绝缘膜9而与n型高浓度区6和p型碳化硅外延层3绝缘。栅电极10的一部分从沟槽18的上方(源电极焊盘15侧)向源电极焊盘15侧突出。
在n型高浓度区6的与n+型碳化硅基板1侧相反的一侧(碳化硅半导体基体的第一主面侧)的表面层选择性地设置有第二p+型基区4。第二p+型基区5形成于沟槽18的下方，第二p+型基区5的宽度大于沟槽18的宽度。第一p+型基区4和第二p+型基区5掺杂有例如铝。
也可以通过使第一p+型基区4的一部分向沟槽18侧延伸，从而成为与第二p+型基区5连接的结构。在该情况下，可以具有使第一p+型基区4的一部分在与第一p+型基区4和第二p+型基区5排列的方向(以下设为第一方向)x正交的方向(以下设为第二方向)y上与n型高浓度区6交替地重复布置而成的平面布局。例如，也可以在第二方向y上周期性地配置使第一p+型基区4的一部分向第一方向x的两侧的沟槽18侧延伸并且与第二p+型基区5的一部分连接的结构。其理由是因为，通过高效地使在第二p+型基区5与n型碳化硅外延层2的接合部分处发生雪崩击穿时产生的空穴退避到源电极13，从而减轻对栅极绝缘膜9的负担并提高可靠性。
在p型碳化硅外延层3的内部，n+型源区(第一导电型的第一半导体区)7和p++型接触区(第二导电型的第二半导体区)8选择性地设置于基体第一主面侧。n+型源区7与沟槽18接触。另外，n+型源区7和p++型接触区8彼此接触。另外，在n型碳化硅外延层2的基体第一主面侧的表面层的被夹于第一p+型基区4与第二p+型基区5之间的区域以及被夹于p型碳化硅外延层3与第二p+型基区5之间的区域，设置有n型高浓度区6。
层间绝缘膜11以覆盖埋入到沟槽18的栅电极10的方式设置于碳化硅半导体基体的第一主面侧的整个面。源电极13介由在层间绝缘膜11开口的接触孔而与n+型源区7和p++型接触区8接触。源电极13例如包括NiSi膜。在层间绝缘膜11开口的接触孔与栅电极10的形状对应地呈条纹状。源电极13通过层间绝缘膜11而与栅电极10电绝缘。在源电极13上设置有源电极焊盘15。源电极焊盘15例如由第一TiN膜25、第一Ti膜26、第二TiN膜27、第二Ti膜28和Al合金膜29层叠而成。在源电极13与层间绝缘膜11之间也可以设置有例如防止金属原子从源电极13向栅电极10侧扩散的势垒金属(未图示)。
在源电极焊盘15的上部，选择性地设置有镀膜16，在镀膜16的表面侧选择性地设置有焊料17。在焊料17设置有外部端子电极19，外部端子电极19是将源电极13的电位提取到外部的布线部件。外部端子电极19具有针状的销形状并在直立的状态下与源电极焊盘15接合。
源电极焊盘15的表面的除镀膜16以外的部分被第一保护膜21覆盖。具体来说，第一保护膜21以覆盖源电极焊盘15的方式设置，外部端子电极19介由镀膜16和焊料17而接合于第一保护膜21的开口部。镀膜16和第一保护膜21之间的边界被第二保护膜23覆盖。第一保护膜21、第二保护膜23例如是聚酰亚胺膜。
另外，如图2所示，实施方式的碳化硅半导体装置的碳化硅半导体装置的电流感测部37a是如上所述具有与主半导体元件15a相同的构成的单位单元的垂直型MOSFET，并且设置于高功能区3a。
另外，如图2所示，实施方式的碳化硅半导体装置的碳化硅半导体装置的温度感测部35a在n+型碳化硅基板(第一导电型的半导体基板)1的第一主面(正面)、例如(0001)面(Si面)堆积有n型碳化硅外延层2，并且在n型碳化硅外延层2的基体第一主面侧设置有第二p+型基区5和p型碳化硅外延层3。在p型碳化硅外延层3的内部，p++型接触区8设置在基体第一主面侧。
另外，在p++型接触区8上设置有场绝缘膜80，并且在场绝缘膜80上设置有p型多晶硅层81和n型多晶硅层82。p型多晶硅层81和n型多晶硅层82是由pn结形成的多晶硅二极管。也可以由p型扩散区与n型扩散区之间的pn结形成的扩散二极管代替p型多晶硅层81和n型多晶硅层82来作为温度感测部35a。在该情况下，只要例如在选择性地形成于第二p型基区5的内部的n型分离区(未图示)的内部，分别选择性地形成构成扩散二极管的p型扩散区和n型扩散区即可。
阳极焊盘35介由阳极84而与p型多晶硅层81电连接。阴极焊盘36介由阴极85而与n型多晶硅层82电连接。在阳极焊盘35和阴极焊盘36，与主半导体元件15a的源电极焊盘22同样地分别介由镀膜16和焊料17而接合有外部端子电极19，并且被第一保护膜21和第二保护膜23保护。
如图2所示，在n+型碳化硅基板1的第二主面(背面，即碳化硅半导体基体的背面)设置有背面电极14。背面电极14构成漏电极。在背面电极14的表面设置有漏电极焊盘(未图示)。
图3A是示出实施方式的碳化硅半导体装置的图1的B-B’部分的结构的剖视图。另外，图3B是示出实施方式的碳化硅半导体装置的图1的B-B’部分的另一结构的剖视图。在图3A和图3B中，省略了比p型碳化硅外延层3靠上侧(z轴的正向)的结构。如图3A和3B所示，在栅电极焊盘部22a、温度感测部35a和电流感测部37a，p型碳化硅外延层3设置于n型碳化硅外延层2内。栅电极焊盘部22a、温度感测部35a和电流感测部37a的p型碳化硅外延层3与主半导体元件15a的p型碳化硅外延层3相同，并且在电流感测部37a中，电流感测部的有源区37b设置于p型碳化硅外延层3之间。
另外，温度感测部35a可以如图3A所示与主半导体元件15a的p型碳化硅外延层3连结，也可以如图3B所示与主半导体元件15a的p型碳化硅外延层3分离预定间隔。同样地，电流感测部37a也既可以与温度感测部35a的p型碳化硅外延层3连结，也可以与温度感测部35a的p型碳化硅外延层3分离预定间隔。如图3A和图3B所示，在高功能区3a所包含的温度感测部35a和栅电极焊盘部22a，未配置n+型源区7等。因此，在高功能区3a中，p型区的面积大于有源区40的其他部分。因此，内置二极管的有效面积增大。
图4是示出以往的碳化硅半导体装置的沟槽之间的结构的俯视图。在以往的碳化硅半导体装置中，n+型源区107和p++型接触区108在沟槽118的进深方向上交替设置于沟槽118之间。在图4中，标号109、110、111分别表示栅极绝缘膜、栅电极和层间绝缘膜。另外，在以往的碳化硅半导体装置中，电流感测部的沟槽118之间的结构与有源区的沟槽118之间的结构相同。
因此，在以往的碳化硅半导体装置中，电流感测部的n+型源区107在进深方向上的长度Ln1等于有源区的n+型源区107在进深方向上的长度Ln1，并且电流感测部的p++型接触区108的长度Lp1等于有源区的p++型接触区108的长度Lp1。即，电流感测部的p++型接触区108的表面的面积等于有源区的p++型接触区108的表面的面积，并且电流感测部的n+型源区107的表面的面积等于有源区的n+型源区107的表面的面积。
图5是示出实施方式的碳化硅半导体装置的电流感测部的沟槽之间的结构的俯视图。实施方式的碳化硅半导体装置的有源区40的沟槽18之间的结构与图4的以往的碳化硅半导体装置相同，因此省略其图示。另外，在下面的描述中，将实施方式的碳化硅半导体装置的有源区40的沟槽18之间的n+型源区7的长度记载为Ln1，将p++型接触区8的长度记载为Lp1，将电流感测部37a的沟槽18之间的n+型源区7的长度记载为Ln2，将p++型接触区8的长度记载为Lp2。
在实施方式的碳化硅半导体装置中，n+型源区7和p++型接触区8也在沟槽18的进深方向上交替设置于沟槽18之间。应予说明，在不设置p++型接触区8的情况下，n+型源区7和p型碳化硅外延层3在沟槽18的进深方向上交替设置在沟槽18之间。在该情况下，以下的p++型接触区8的长度、面积等变为p型碳化硅外延层3的长度、面积等。
在实施方式的碳化硅半导体装置中，电流感测部37a的p++型接触区8的表面的面积小于有源区40的p++型接触区8的表面的面积。例如，通过在有源区40中使Ln1、Lp1不变，并且在电流感测部37a中增大Ln2并减小Lp2，从而能够减小电流感测部37a的p++型接触区8的表面的面积。将在有源区40中为Lp1/Ln1＝1的程度的结构在电流感测部37a中设置为Ln2/Lp2>1。为了充分提高内置二极管的正向电压(Vf)，优选Ln2/Lp2为2以上，即，电流感测部37a的n+型源区7的表面的面积为电流感测部37a的p++型接触区8的表面的面积的两倍以上。
应予说明，p++型接触区8的表面是p++型接触区8的与n+型碳化硅基板1相反的一侧的面，n+型源区7的表面是n+型源区7的与n+型碳化硅基板1相反的一侧的面。
如此，通过以使n型区增多的方式设定电流感测部37a的沟槽18之间的区域的p型区与n型区的比率，从而使用作内置二极管的区域的面积减小，并且电流感测部37a的内置二极管的正向电压(Vf)变高。由此，能够缓和开关时的反向恢复中的载流子的集中。另外，通过改变电流感测部37a的沟槽18之间的区域的p型区和n型区的杂质浓度或深度，也可以提高电流感测部37a的内置二极管的正向电压。然而，在该情况下，在电流感测部37a和主半导体元件15a中元件的特性会改变。进而，电流感测部37a和主半导体元件15a的制造方法也需要改变。另一方面，实施方式的p型区和n型区的面积的改变只是改变掩模图案，能够以现有的制造工序进行。
图6是示出以往的碳化硅半导体装置的特性图的图表。图7是示出实施方式的碳化硅半导体装置的特性图的图表。在各个图表中，示出漏电流(ID)―栅极源极间电压(VGS)的特性，横轴为VGS且单位为V，纵轴为ID且单位为A。通过比较图6和图7可知，在实施方式中，ID的增加相对于VGS的增加变大(斜率变大)，正向电压Vf变高。
(实施方式的碳化硅半导体装置的制造方法)
接下来，对实施方式的碳化硅半导体装置的制造方法进行说明。图8至图14是示意性地示出实施方式的碳化硅半导体装置在制造过程中的状态的剖视图。
首先，准备由n型的碳化硅制成的n+型碳化硅基板1。然后，在该n+型碳化硅基板1的第一主面上掺杂n型的杂质例如氮原子的同时使由碳化硅制成的第一n型碳化硅外延层2a外延生长到例如30μm左右的厚度。该第一n型碳化硅外延层2a成为n型碳化硅外延层2。图8中示出了至此为止的状态。
接下来，通过光刻技术，在第一n型碳化硅外延层2a的表面上用例如氧化膜形成具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，形成深度为0.5μm左右的下部第一p+型基区4a。也可以与下部第一p+型基区4a同时形成成为沟槽18的底部的第二p+型基区5。形成为相邻的下部第一p+型基区4a与第二p+型基区5之间的距离为1.5μm左右。将下部第一p+型基区4a和第二p+型基区5的杂质浓度设定为例如5×1018/cm3左右。图9中示出了至此为止的状态。
接下来，除去离子注入用掩模的一部分，以离子方式将氮等n型的杂质注入到开口部，并且在第一n型碳化硅外延层2a的表面区域的一部分设置例如深度为0.5μm左右的下部n型高浓度区6a。将下部n型高浓度区6a的杂质浓度设定为例如1×1017/cm3左右。
接下来，在第一n型碳化硅外延层2a的表面上，以0.5μm左右的厚度形成掺杂有氮等n型的杂质的第二n型碳化硅外延层2b。第二n型碳化硅外延层2b的杂质浓度设定为3×1015/cm3左右。以后，将第一n型碳化硅外延层2a和第二n型碳化硅外延层2b一并作为n型碳化硅外延层2。
接下来，通过光刻，在第二n型碳化硅外延层2b的表面上用例如氧化膜形成具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，以与下部第一p+型基区4a重叠的方式形成深度0.5μm左右的上部第一p+型基区4b。下部第一p+型基区4a和上部第一p+型基区4b形成连续的区域并成为第一p+型基区4。将上部第一p+型基区4b的杂质浓度设定为例如5×1018/cm3左右。
接下来，除去离子注入用掩模的一部分，以离子方式将氮等n型的杂质注入到开口部，并且在第二碳化硅外延层2b的表面区域的一部分设置例如深度0.5μm左右的上部n型高浓度区6b。将上部n型高浓度区6b的杂质浓度设定为例如1×1017/cm3左右。该上部n型高浓度区6b和下部n型高浓度区6a形成为至少一部分接触，并形成n型高浓度区6。但是，该n型高浓度区6有时形成于基板的整个面，有时不形成于基板的整个面。图10中示出至此为止的状态。
接下来，在n型碳化硅外延层2的表面上以1.3μm左右的厚度形成掺杂有铝等p型杂质的p型碳化硅外延层3。p型碳化硅外延层3的杂质浓度设定为4×1017/cm3左右。图11中示出至此为止的状态。
接下来，通过光刻，在p型碳化硅外延层3的表面上用例如氧化膜形成具有预定的开口部的离子注入用掩模。以离子方式将磷(P)等n型的杂质注入到该开口部，并在p型碳化硅外延层3的表面的一部分形成n+型源区7。n+型源区7的杂质浓度被设定为高于p型碳化硅外延层3的杂质浓度。接下来，除去在形成n+型源区7中使用的离子注入用掩模，并通过相同的方法形成具有预定的开口部的离子注入用掩模，以离子方式将铝等p型的杂质注入到p型碳化硅外延层3的表面的一部分，设置p++型接触区8。p++型接触区8的杂质浓度被设定为高于p型碳化硅外延层3的杂质浓度。
在此，在形成n+型源区7和p++型接触区8时，例如，通过减小电流感测部37a的p++型接触区8的面积，使p++型接触区8在电流感测部37a的沟槽18之间的面积小于p++型接触区8在有源区40的沟槽18之间的面积。图12中示出至此为止的状态。
接下来，在1700℃左右的惰性气体的气氛中执行热处理(退火)，实施第一p+型基区4、第二p+型基区5、n+型源区7、p++型接触区8的活化处理。应予说明，可以如上所述通过一次热处理使各离子注入区域一起活化，也可以在每次进行离子注入时进行热处理而使其活化。
接下来，通过光刻，在p型碳化硅外延层3的表面上用例如氧化膜形成具有预定的开口部的沟槽形成用掩模。接下来，通过干式蚀刻形成贯穿p型碳化硅外延层3并到达n型高浓度区6的沟槽18。沟槽18的底部也可以到达形成于n型高浓度区6的第一p+型基区4。接下来，除去沟槽形成用掩模。图13中示出至此为止的状态。
接下来，沿着n+型源区7的表面以及沟槽18的底部和侧壁形成栅极绝缘膜9。该栅极绝缘膜9可以通过在氧的气氛中温度为1000℃左右的热氧化来形成。另外，该栅极绝缘膜9也可以通过利用如高温氧化(High Temperature Oxide:HTO)等这样的化学反应而进行沉积的方法来形成。
接下来，在栅极绝缘膜9上设置掺杂有例如磷原子的多晶硅层。该多晶硅层也可以以埋入沟槽18内的方式形成。通过光刻使该多晶硅层图案化并使其残留于沟槽18内部，由此形成栅电极10。
接下来，以覆盖栅极绝缘膜9和栅电极10的方式以1μm左右的厚度使磷玻璃成膜，形成层间绝缘膜11。接下来，也可以以覆盖层间绝缘膜11的方式形成包括钛(Ti)或氮化钛(TiN)的势垒金属(未图示)。通过光刻使层间绝缘膜11和栅极绝缘膜9图案化，形成露出n+型源区7和p++型接触区8的接触孔。然后，进行热处理(回流)而将层间绝缘膜11平坦化。图14中示出至此为止的状态。
接下来，在接触孔内和层间绝缘膜11上设置成为源电极13的导电性膜。选择性地除去该导电性膜而仅将源电极13留在接触孔内，使n+型源区7和p++型接触区8与源电极13接触。接下来，选择性地除去除接触孔中的源电极13以外的源电极13。
接下来，通过例如溅射法，在碳化硅半导体基体的正面的源电极13上和层间绝缘膜11的开口部堆积成为OC焊盘37和源电极焊盘15的电极焊盘。例如，通过溅射法层叠第一TiN膜25、第一Ti膜26、第二TiN膜27、第二Ti膜28，进一步形成厚度例如为5μm左右的Al合金膜29。Al合金膜29也可以是Al膜。Al合金膜29例如是Al-Si膜或Al-Si-Cu膜。通过光刻使该导电性膜图案化并将其残留于整个元件的有源区40，由此形成源电极焊盘15和OC焊盘37。电极焊盘的在层间绝缘膜11上的部分的厚度可以是例如5μm。电极焊盘也可以由例如以1％的比例含有硅的铝(Al-Si)形成。接下来，选择性地除去OC焊盘37和源电极焊盘15。
接下来，以覆盖OC焊盘37和源电极焊盘15的方式形成聚酰亚胺膜。接下来，通过光刻和蚀刻选择性地除去该聚酰亚胺膜，从而形成分别覆盖OC焊盘37和源电极焊盘15的第一保护膜21，并且将这些第一保护膜21开口。
接下来，在OC焊盘37的上部和源极焊盘15的上部选择性地形成镀膜16，并形成覆盖镀膜16与第一保护膜21之间的各边界的第二保护膜23。接下来，介由焊料17在镀膜16形成外部端子电极19。
接下来，在n+型碳化硅半导体基板1的第二主面上设置镍等背面电极14。此后，在1000℃左右的惰性气体的气氛中进行热处理，从而形成与n+型源区7、p++型接触区8和n+型碳化硅半导体基板1欧姆接合的背面电极14。
应予说明，由于有源区4的主半导体元件15a与电流感测部37a为相同的结构，因此可如上所述同时形成。温度感测部35a以如下方式形成。在形成电极焊盘之前，在温度感测部35a中的场绝缘膜80上通过通常的方法形成p型多晶硅层81、n型多晶硅层82、层间绝缘层83、阳极84和阴极85。
另外，温度感测部35a的p型多晶硅层81和n型多晶硅层82也可以与例如主半导体元件15a和电流感测部37a的栅电极10同时形成。场绝缘膜80可以是主半导体元件15a和电流感测部37a的层间绝缘膜11的一部分。在该情况下，温度感测部35a的p型多晶硅层81和n型多晶硅层82在形成主半导体元件15a和电流感测部37a的层间绝缘膜10之后形成。
接下来，形成分别与阳极84和阴极85接触的阳极焊盘35和阴极焊盘36。阳极焊盘35和阴极焊盘36可以与源电极焊盘15一起形成，并且可以设置为与源电极焊盘15相同的层叠结构。
接下来，以覆盖阳极焊盘35和阴极焊盘36的方式形成聚酰亚胺膜。接下来，通过光刻和蚀刻选择性地除去该聚酰亚胺膜，从而形成分别覆盖阳极焊盘35和阴极焊盘36的第一保护膜21，并且使这些第一保护膜21开口。
接下来，在阳极焊盘35的上部和阴极焊盘36的上部选择性地形成镀膜16，并形成覆盖镀膜16与第一保护膜21之间的各边界的第二保护膜23。接下来，通过焊料17在镀膜16形成外部端子电极19。如上所述，完成图1至图3B所示的碳化硅半导体装置。
如上所述，根据实施方式的碳化硅半导体装置，电流感测部的p++型接触区的表面的面积小于有源区的p++型接触区的表面的面积。由此，n型区在电流感测部的沟槽间的区域的p型区与n型区的比率中增多，内置二极管的正向电压(Vf)提高。因此，能够缓和开关时的反向恢复中的载流子的集中，能够防止电流感测部的损坏，并且能够提供高可靠性的半导体元件。
以上，在本发明中，以将由碳化硅制成的碳化硅基板的主面设为(0001)面并在该(0001)面上构成MOS的情况为例进行了说明，但不限于此，可以对宽带隙半导体、基板主面的面方位等进行各种变更。
另外，在本发明的实施方式中，以沟槽型MOSFET为例进行了说明，但不限于此，可以应用于平面型MOSFET、IGBT等MOS型半导体装置等各种结构的半导体装置。另外，在上述的各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但在使用氮化镓(GaN)等除碳化硅以外的宽带隙半导体的情况下也可以获得同样的效果。另外，在各实施方式中，将第一导电型设为n型并将第二导电型设为p型，但本发明将第一导电型设为p型并将第二导电型设为n型也同样成立。
工业上的可用性
如上所述，本发明的半导体装置和半导体装置的制造方法对于用于电力转换装置和各种工业用设备等的电源装置等的高耐压半导体装置是有用的。

Claims (5)

1.一种半导体装置，其特征在于，具备有源区和电流检测区，
所述有源区由MOS结构构成并在导通状态时有主电流流通，
所述MOS结构具有：
第一导电型的半导体基板；
第一导电型的第一半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
第二导电型的第二半导体层，其选择性地设置于所述第一半导体层的与所述半导体基板侧相反的一侧的表面；
第一导电型的第一半导体区，其选择性地设置于所述第二半导体层的与所述半导体基板侧相反的一侧的表面层；
栅极绝缘膜，其与所述第二半导体层接触；
栅电极，其设置于所述栅极绝缘膜的与接触于所述第二半导体层的面相反的一侧的表面；
第一电极，其设置于所述第二半导体层的表面和所述第一半导体区的表面；以及
第二电极，其设置于所述半导体基板的背面，
所述电流检测区由所述MOS结构构成，并与所述有源区共用所述半导体基板和所述第一半导体层，并且与所述有源区的第二半导体层分离预定间隔地配置有所述第二半导体层，
所述电流检测区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积小于所述有源区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积。
2.根据权利要求1所述的半导体装置，其特征在于，所述电流检测区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积为所述有源区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积的1/2以下。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述MOS结构还具有贯穿所述第一半导体区和所述第二半导体层且到达所述第一半导体层的沟槽，
所述栅电极隔着所述栅极绝缘膜而设置于所述沟槽的内部。
4.根据权利要求3所述的半导体装置，其特征在于，所述MOS结构还具备第二导电型的第二半导体区，所述第二半导体区选择性地设置于所述第二半导体层的与所述半导体基板侧相反的一侧的表面层，且杂质浓度比所述第二半导体层的杂质浓度高，
所述第一半导体区和所述第二半导体区在所述沟槽的进深方向上交替地设置，所述电流检测区的第一半导体区在进深方向上的长度大于所述电流检测区的第二半导体区在进深方向上的长度。
5.一种半导体装置的制造方法，其特征在于，所述半导体装置在有源区和电流检测区具有MOS结构，所述有源区在导通状态时有主电流流通，
所述半导体装置的制造方法包括：
第一工序，在第一导电型的半导体基板的正面，形成杂质浓度比所述半导体基板的杂质浓度低的第一导电型的第一半导体层；
第二工序，在所述第一半导体层的与所述半导体基板侧相反的一侧的表面选择性地形成第二导电型的第二半导体层；
第三工序，在所述第二半导体层的与所述半导体基板侧相反的一侧的表面层选择性地形成第一导电型的第一半导体区；
第四工序，形成与所述第二半导体层接触的栅极绝缘膜；
第五工序，在所述栅极绝缘膜的与接触于所述第二半导体层的面相反的一侧的表面形成栅电极；
第六工序，在所述第二半导体层的表面和所述第一半导体区的表面形成第一电极；以及
第七工序，在所述半导体基板的背面形成第二电极；
在所述第一工序中，以与所述有源区的半导体基板和所述有源区的第一半导体层共用的方式形成所述电流检测区的半导体基板和所述电流检测区的第一半导体层，
在所述第二工序中，与所述有源区的所述第二半导体层分离预定间隔而形成所述电流检测区的第二半导体层，
在所述第三工序中，将所述电流检测区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积形成为小于所述有源区的第二半导体层的与所述半导体基板侧相反的一侧的表面的面积。
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