JP2004273647A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】絶縁破壊が良好に防止された、信頼性の高い半導体素子及びその製造方法を提供する。
【解決手段】ゲートボンディングパッド２６下の比較的薄い第１の絶縁膜３０上に設けられた第１の多結晶シリコン膜３１は、第１の絶縁膜３０に印加される応力を緩衝する応力緩衝層として機能する。比較的厚い第２の絶縁膜３２上に設けられた第２の多結晶シリコン膜３３は、コレクタ電極２０とゲート電極２２とに電気的に接続され、コレクタ・ゲート間の保護ダイオードとして機能する。第１の多結晶シリコン膜３１と第２の多結晶シリコン膜３３とは、互いに離間し、その境界には、第１の絶縁膜３０と第２の絶縁膜３２との境界（段差部分）が露出している。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）は、低オン抵抗性、温度特性等が他種の絶縁ゲート型半導体素子と比較して優れており、インバータ回路や電源回路等に利用されている。
【０００３】
ＩＧＢＴのリアクタンス負荷耐量を向上するため、コレクタ・ゲート間にこのＩＧＢＴよりも低い耐圧を有するダイオードを接続する方法が開発されている（例えば、非特許文献１参照）。図４に、このようなＩＧＢＴの等価回路図を示す。
【０００４】
図４に示すように、ＩＧＢＴのコレクタ・ゲート間にダイオードＤｉＣＧを接続すると、トランジスタのＯＦＦ時にリアクタンス負荷Ｌに生じる逆方向起電力がＩＧＢＴの耐圧に到達する前にダイオードＤｉＣＧの耐圧に到達するため、ダイオードＤｉＣＧが先に降伏する。
【０００５】
降伏電流は、リアクタンス負荷ＬからダイオードＤｉＣＧおよびＩＧＢＴのゲートに接続された抵抗ＲＧを介してグランドに流れる。このとき、ゲート抵抗ＲＧの両端には降伏電流による電圧が生じ、この電圧によってＩＧＢＴのゲート・エミッタ間が順方向にバイアスされる。この結果、ＩＧＢＴはＯＮ状態となり、ＩＧＢＴによってリアクタンス負荷で発生するエネルギーを吸収させることができる。このようにして、ＩＧＢＴは、過電圧から保護される。この保護ダイオードＤｉＣＧは、例えば、多結晶シリコンから構成され、ＩＧＢＴと一体的に設けられることがある（例えば、特許文献１参照）。
【０００６】
図８に、このような保護ダイオードを備えたＩＧＢＴ１０１の構成を示す。図８に示すＩＧＢＴ１０１は、半導体基体１１１に形成され、半導体基体１１１は、Ｐ＋型サブストレート１１２と、Ｎ型バッファ層１１３と、Ｎ−型エピタキシャル層１１４と、ベース領域１１５と、エミッタ領域１１６と、Ｐ型領域１１７と、Ｐ−リサーフ領域１１８と、を備える。
【０００７】
Ｐ＋型サブストレート１１２は、後述するＰ型領域１１７よりも高い不純物濃度を有する。Ｐ＋型サブストレート１１２の他面上には、コレクタ電極１２０が設けられている。Ｎ型バッファ層１１３は、Ｐ＋型サブストレート１１２上に設けられ、後述するエミッタ領域１１６よりも低い不純物濃度を有する。Ｎ−型エピタキシャル層１１４は、Ｎ型バッファ層１１３上に設けられ、後述するエミッタ領域１１６よりも低い不純物濃度を有する。
【０００８】
ベース領域１１５は、Ｎ−型エピタキシャル層１１４の表面領域に島状又はストライプ状に形成されている。エミッタ領域１１６は、ベース領域１１５の周縁およびＰ型領域１１７の−Ｘ方向の周縁に露出するように形成されている。
エミッタ領域１１６に挟まれたベース領域１１５の周縁およびＰ型領域１１７の周縁の上には、ゲート絶縁膜１２１を介してゲート電極１２２が設けられている。ゲート電極１２２は、図示しないバスラインを介して、ゲートボンディングパッド１２６に接続され、外部より所定の電圧（ゲート電圧）が印加される。ゲート電圧の印加により、ゲート電極１２２の下のベース領域１１５およびＰ型領域にチャネルが形成される。
ベース領域１１５とエミッタ領域１１６とは、エミッタコンタクト開孔１２４を介してエミッタ電極１２５に電気的に接続されている。
【０００９】
Ｐ型領域１１７は、Ｎ−型エピタキシャル層１１４の表面領域に形成され、後述するＰ−リサーフ領域１１８よりも深い拡散深さを有する。Ｐ型領域１１７は、エミッタコンタクト開孔１２４を介してエミッタ電極１２５と電気的に接続している。Ｐ型領域１１７は、ベース領域１１５の周囲に注入されたキャリアをトランジスタのＯＦＦ時にエミッタ電極１２５に速やかに排出させる機能と、ＩＧＢＴ１０１の耐圧を向上させる機能と、を有する。
Ｐ−リサーフ領域１１８は、ベース領域１１５およびＰ型領域１１７よりも低い不純物濃度を有し、Ｐ型領域１１７の外周を包囲するように形成されている。
【００１０】
ゲートボンディングパッド１２６は、Ｐ型領域１１７およびＰ−リサーフ領域１１８にまたがってこれらの上方に設けられている。Ｐ型領域１１７上には相対的に薄い第１の絶縁膜１３０が設けられ、Ｐ−リサーフ領域１１８の上には相対的に厚い第２の絶縁膜１３２が設けられている。第１および第２の絶縁膜１３０、１３２は、ともにシリコン酸化膜から構成される。
【００１１】
第２の絶縁膜１３２は、Ｐ型領域１１７を形成する際にマスクとして用いられる。Ｐ型領域１１７は、平面的に見て、その外周が第２の絶縁膜１３２の内周よりも外側に存在する。第１の絶縁膜１３０は、熱酸化によって形成された膜であり、第２の絶縁膜１３２と連続し、実質的に一体化している。膜厚の差から、第１の絶縁膜１３０と第２の絶縁膜１３２との境界には、段差が形成される。Ｐ型領域１１７の外周は、段差部分（境界）よりも外側に存在する。
【００１２】
第１の絶縁膜１３０および第２の絶縁膜１３２の上には、多結晶シリコン膜１３３が形成されている。多結晶シリコン膜１３３は、ゲートボンディングパッド１２６の層間膜１２３を介した下方に設けられている。多結晶シリコン膜１３３は、層間膜１２３に形成された開孔１３４を介してゲートボンディングパッド１２６に電気的に接続されている。
【００１３】
多結晶シリコン膜１３３は、Ｘ方向の終端部分において、図示しない金属電極等を介してＮ−型エピタキシャル層１１４に電気的に接続され、従って、多結晶シリコン膜１３３はコレクタ電極１２０と電気的に接続されている。多結晶シリコン膜１３３には多数のＰＮ接合が形成されており、上述したＩＧＢＴのゲート・コレクタ間に接続された保護ダイオードとして機能する。
【００１４】
また一方で、多結晶シリコン膜１３３は、第１の絶縁膜１３０上において、応力緩衝層として機能する。多結晶シリコン膜１３３は、ゲートボンディングパッド１２６にワイヤボンディングする際に発生する応力が、その下方の比較的薄い第１の絶縁膜１３０に強く印加されることを防止する。
【００１５】
【特許文献１】
特開２００１−２４４４６３号公報（第５−８頁、第４、７−８図）。
【非特許文献１】
河野恭彦、他６名、「車載イグナイタ用ＩＧＢＴ」、平成９年電気学会全国大会講演論文集、電気学会、平成９年３月、第４分冊、ｐ．３７。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の保護ダイオードを備えたＩＧＢＴ１０１には、次のような問題点がある。
上述したように、トランジスタのＯＦＦ時に蓄積されたホールはＰ型領域１１７からエミッタコンタクト開孔１２４を介してエミッタ電極１２５へと排出される。開孔１２４は、ゲートボンディングパッド１２６下に広がるＰ型領域１１７の−Ｘ方向の周縁に設けられており、ホールの排出過程においてＰ型領域１１７にはＸ方向に流れる電流によって電圧降下が生じる。すなわち、エミッタコンタクト開孔１２４から遠いＰ型領域１１７の電位が相対的に高くなり、−Ｘ方向とＸ方向との間に比較的大きな電位差が生じる。
【００１７】
ここで、Ｐ型領域１１７のＸ方向の周縁領域の上方には、第１の絶縁膜１３０と第２の絶縁膜１３２との境界（段差部分）が存在し、また、これらにまたがって形成された多結晶シリコン膜１３３はこの段差部分に設けられた開孔１３４を介してゲートボンディングパッド１２６に電気的に接続されている。
【００１８】
このため、開孔１３４付近の第１の絶縁膜１３０および段差部分には、比較的大きな電圧が印加されることとなり、この結果、この部分で絶縁破壊が生じる場合があった。特に、ゲートボンディングパッド１２６を大面積で形成し、これに伴いＰ型領域１１７の形成領域も大きくする場合には、段差部分の下方におけるＰ型領域１１７の電位も比較的大きくなり、よって、段差部分およびその近傍の第１の絶縁膜１３０に加わる電圧がさらに大きくなり、絶縁破壊が生じる可能性が増大してしまう。
このように、従来の、多結晶シリコン膜１３３を応力緩衝層と保護素子として用いるＩＧＢＴ１０１には、絶縁破壊が生じやすいという問題があった。
また、同様の問題は、ＩＧＢＴを含む絶縁ゲート型半導体装置に限らず、あらゆる半導体素子に発生しうる。
【００１９】
本発明は、上記の欠点を解決するためになされたものであって、絶縁破壊が良好に防止された、信頼性の高い半導体素子及びその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る半導体素子は、所定の機能素子が形成された半導体基体の表面領域に島状に形成された拡散領域と、前記半導体基体の表面上に、前記拡散領域の露出面の中央部分を覆うように設けられた第１の絶縁膜と、前記半導体基体の表面上に、前記拡散領域の露出面の周縁を覆うように前記第１の絶縁膜と実質的に連続して設けられ、前記第１の絶縁膜よりも厚い第２の絶縁膜と、前記第１の絶縁膜上に設けられた第１の多結晶シリコン膜と、前記第２の絶縁膜上に、前記第１の多結晶シリコン膜より所定間隔離間して隣接するように設けられた第２の多結晶シリコン膜と、前記機能素子の一端に接続され、平面的に見て前記第１の多結晶シリコン膜と、前記第２の多結晶シリコン膜の少なくとも前記第１の多結晶シリコン膜と隣接する部分およびその近傍と、重なるように設けられたボンディングパッドと、を備える。
【００２１】
また、前記第１の多結晶シリコン膜と前記ボンディングパッドとは、開孔を有する絶縁膜を介して隔てられ、前記ボンディングパッドは、前記開孔を介して前記第２の多結晶シリコン膜と電気的に接続されてもよい。
【００２２】
さらに、前記第２の多結晶シリコン膜は、ＰＮ接合を有し、前記機能素子の他の一端に接続されて前記機能素子の保護素子として機能してもよい。
【００２３】
また、前記機能素子は、電源に接続される第１の端子および第２の端子と、前記第１の端子と前記第２の端子との間に流れる電流を制御する制御端子とを有し、前記ボンディングパッドは前記制御端子に接続され、前記第２の多結晶シリコン膜は、前記第１の端子および前記第２の端子のいずれか一方と、前記制御端子と、にその両端がそれぞれ接続されてもよい。
【００２４】
さらに、前記開孔は、前記第１の絶縁膜と前記第２の絶縁膜との境界の近傍に設けられてもよい。
【００２５】
また、前記第１の多結晶シリコン膜は、平面的に見て前記ボンディングパッドに覆われるように設けられて、もよい。
【００２６】
さらに、前記第１の多結晶シリコン膜は、応力緩和層として機能、してもよい。
【００２７】
また、前記第１の多結晶シリコン膜は、電気的にフローティングして、もよい。
【００２８】
上記目的を達成するため、本発明の第２の観点に係る半導体素子の製造方法は、所定の機能素子が形成された半導体基体の一面上に、開孔を有する第２の絶縁膜を形成する絶縁膜形成工程と、前記第２の絶縁膜をマスクとして、前記半導体基体の前記開孔内に露出する拡散領域を形成し、且つ前記開孔内に露出する前記拡散領域上に、前記第２の絶縁膜と連続し、これよりも薄い第１の絶縁膜を形成する拡散領域形成工程と、前記第１の絶縁膜と前記第２の絶縁膜との上に、互いに離間する第１の多結晶シリコン膜と第２の多結晶シリコン膜とをそれぞれ形成する多結晶シリコン膜形成工程と、前記第１の多結晶シリコン膜と、前記第２の多結晶シリコン膜の少なくとも前記第１の多結晶シリコン膜と隣接する部分およびその近傍と、に重なるように、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との上方にボンディングパッドを形成するボンディングパッド形成工程と、を備える。
【００２９】
また、前記第２の多結晶シリコン膜に、Ｐ型不純物とＮ型不純物とを選択的に導入し、ＰＮ接合を形成する工程を備えてもよい。
【００３０】
さらに、前記第２の多結晶シリコン膜上の、前記第１の絶縁膜と前記第２の絶縁膜との境界の近傍に、開孔を有する絶縁膜を形成する工程を備え、前記ボンディングパッド形成工程では、前記開孔を介して前記第２の多結晶シリコン膜と接続する前記ボンディングパッドを形成してもよい。
【００３１】
また、前記多結晶シリコン膜形成工程では、平面的に見て前記ボンディングパッドに覆われるように前記第１の多結晶シリコン膜を形成してもよい。
【００３２】
上記目的を達成するため、本発明の第３の観点に係る半導体素子は、所定の機能素子が形成された半導体基体の一面上に、開孔を有する第２の絶縁膜を形成する絶縁膜形成工程と、前記第２の絶縁膜をマスクとして、前記半導体基体の前記開孔内に露出する拡散領域を形成し、且つ前記開孔内に露出する前記拡散領域上に、前記第２の絶縁膜と連続し、これよりも薄い第１の絶縁膜を形成する拡散領域形成工程と、前記第１の絶縁膜と前記第２の絶縁膜との上に、互いに離間する第１の多結晶シリコン膜と第２の多結晶シリコン膜とをそれぞれ形成する多結晶シリコン膜形成工程と、前記第１の多結晶シリコン膜と、前記第２の多結晶シリコン膜の少なくとも前記第１の多結晶シリコン膜と隣接する部分およびその近傍と、に重なるように、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との上方にボンディングパッドを形成するボンディングパッド形成工程と、により製造される。
【００３３】
【発明の実施の形態】
本発明の実施の形態に係る半導体素子について、以下図面を参照して説明する。本実施の形態では、本発明を絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）に適用した例について説明する。
【００３４】
図１に、本実施の形態に係るＩＧＢＴ１の断面構成を示す。また、図２は、図１に示すＩＧＢＴ１の平面図を示し、図１は、そのＡ−Ａ’線矢視断面、すなわち、内周部（後述するセル領域）から外周部にかけての断面を示す。
【００３５】
図１に示すように、ＩＧＢＴ１は、半導体基体１１に形成され、半導体基体１１は、Ｐ＋型サブストレート１２と、Ｎ型バッファ層１３と、Ｎ−型エピタキシャル層１４と、ベース領域１５と、エミッタ領域１６と、Ｐ型領域１７と、Ｐ−リサーフ領域１８と、を備える。
【００３６】
Ｐ＋型サブストレート１２は、後述するＰ型領域１７よりも高い不純物濃度を有するＰ型の半導体領域から構成される。Ｐ＋型サブストレート１２は、例えば、Ｐ型の不純物が導入された、出発母材としてのシリコン単結晶基板から構成され、ＩＧＢＴ１のコレクタ領域を構成する。
【００３７】
Ｐ＋型サブストレート１２の他面上には、コレクタ電極２０が設けられ、これに電気的に接続されている。コレクタ電極２０は、ＰＶＤ等によりチタン膜等を積層させ、形成された金属膜等から構成される。
【００３８】
Ｎ型バッファ層１３は、Ｐ＋型サブストレート１２上に設けられ、後述するエミッタ領域１６よりも低い不純物濃度を有するＮ型の半導体領域から構成される。Ｎ型バッファ層１３は、例えば、Ｐ＋型サブストレート１２を構成するシリコン単結晶基板の表面領域にリン、ヒ素等のＮ型不純物を導入することにより形成される。Ｎ型バッファ層１３は、Ｐ＋型サブストレート１２に流れるコレクタ電流の流路を形成する。
【００３９】
Ｎ−型エピタキシャル層１４は、Ｎ型バッファ層１３上に設けられ、後述するエミッタ領域１６よりも低い不純物濃度を有するＮ型の半導体領域から構成される。Ｎ−型エピタキシャル層１４は、例えば、Ｎ型バッファ層１３が形成されたシリコン基板上に、Ｎ型のシリコンエピタキシャル成長層を形成することにより形成される。Ｎ−型エピタキシャル層１４は、Ｐ＋型サブストレート１２に流れるコレクタ電流の流路を形成する。
また、Ｎ−型エピタキシャル層１４は、後述する第２の多結晶シリコン膜３３と電気的に接続されている。
【００４０】
ベース領域１５は、Ｎ−型エピタキシャル層１４の表面領域に島状又はストライプ状に形成されたＰ型半導体領域から構成される。ベース領域１５は、Ｎ−型エピタキシャル層１４内に選択的にボロン、アルミニウム等のＰ型不純物を打ち込み、熱拡散することにより形成される。
【００４１】
ベース領域１５は、平面的に見てＮ−型エピタキシャル層１４内にＹ方向に帯状に露出するように設けられている。帯状のベース領域１５は、複数並行に隣接して設けられている。
【００４２】
エミッタ領域１６は、ベース領域１５の表面領域にリン、ヒ素等のＮ型不純物を選択的にイオン注入することにより形成されたＮ型半導体領域から構成される。エミッタ領域１６は、帯状のベース領域１５の両周縁に露出するように形成されている。隣接する複数のベース領域１５と、各ベース領域１５に形成されたエミッタ領域１６と、により、ＩＧＢＴ１の単位素子活性領域（セル領域）が構成される。
【００４３】
ベース領域１５とＰ型領域１７とに挟まれたＮ−型エピタキシャル層１４の上には、ゲート絶縁膜２１を介してゲート電極２２が設けられている。ゲート電極２２は、導電性の多結晶シリコン等から構成されている。
【００４４】
ゲート電極２２は、隣接するセル領域（ベース領域１５）に挟まれたＮ−型エピタキシャル層１４を覆うように設けられている。すなわち、ゲート電極２２は、帯状のセル領域に沿ってＹ方向に帯状に複数延伸している。
【００４５】
また、Ｙ方向に延伸するゲート電極２２は、その両端において図示しないバスラインに接続されており、並列する複数は互いに電気的に接続されている。バスラインは、後述するゲートボンディングパッド２６に接続され、外部より所定の電圧（ゲート電圧）が印加される。
【００４６】
ゲート電極２２は、シリコン酸化膜等の層間膜２３によって覆われている。層間膜２３は、その底部にベース領域１５の中央部分とエミッタ領域１６の中央部分とが露出するエミッタコンタクト開孔２４を備える。
【００４７】
層間膜２３上には、エミッタコンタクト開孔２４を充填するように、アルミニウム膜等から構成されるエミッタ電極２５が設けられている。エミッタ電極２５は、層間膜２３によりゲート電極２２と絶縁される一方、エミッタコンタクト開孔２４を介してベース領域１５とエミッタ領域１６とに電気的に接続されている。
【００４８】
図２の平面図を参照して、エミッタ電極２５は、素子平面のほぼ全体に、略Ｃ字状に設けられている。図示しないが、エミッタ電極２５の下方にはＹ方向に帯状に延伸する複数のセル領域が、Ｘ方向に隣接して形成されている。
【００４９】
素子表面には、略Ｃ字状のエミッタ電極２５に挟まれるように、略方形のゲートボンディングパッド２６が設けられている。上述したようにゲートボンディングパッド２６は、図示しないバスラインを介して、複数のゲート電極２２に電気的に接続されている。ゲートボンディングパッド２６の表面は、図示しない外部電極端子にワイヤボンディングされる。
【００５０】
また、素子表面の周縁には、エミッタ電極２５とゲートボンディングパッド２６とを、環状の等電位リング２７が設けられている。
【００５１】
エミッタ電極２５と、ゲートボンディングパッド２６と等電位リング２７とは、互いに離間して、電気的に絶縁されて設けられている。これらは、ＰＶＤ等により、同一の工程で形成されたアルミニウム膜等から構成される。
【００５２】
図１に戻り、Ｐ型領域１７は、Ｎ−型エピタキシャル層１４の表面領域に形成された、Ｐ型半導体領域から構成される。Ｐ型領域１７は、後述するＰ−リサーフ領域１８内に選択的にボロン、アルミニウム等のＰ型不純物を打ち込み、熱拡散することにより形成され、Ｐ−リサーフ領域１８よりも深い拡散深さを有する。
【００５３】
Ｐ型領域１７は、最も外周側に位置するベース領域１５と一体に形成されている。Ｐ型領域１７は、エミッタコンタクト開孔２４を介してエミッタ電極２５と電気的に接続している。ベース領域１５の周囲に注入されたキャリアは、トランジスタのＯＦＦ時にＰ型領域１７の直下のＮ−型エピタキシャル層１４に蓄積されるが、エミッタ電極２５及びＰ型領域１７を介して速やかに排出される。
【００５４】
Ｐ−リサーフ領域１８は、ベース領域１５およびＰ型領域１７よりも低い不純物濃度を有するＰ型半導体領域から構成される。Ｐ−リサーフ領域１８は、Ｎ−型エピタキシャル層１４の表面領域にボロン、アルミニウム等のＰ型不純物をイオン注入することにより形成される。Ｐ−リサーフ領域１８は、電界緩和領域として機能する。
【００５５】
Ｐ型領域１７は、多数のセル領域（ベース領域１５）が形成された内周側の領域を、所定の幅で包囲するように形成されている。Ｐ−リサーフ領域１８は、Ｐ型領域１７の外周をさらに包囲するように形成されている。
【００５６】
Ｐ型領域１７およびＰ−リサーフ領域１８は、ゲートボンディングパッド２６が形成された部分の下側において、他の部分よりも広い幅で設けられ、図１に示すように、ゲートボンディングパッド２６の下方全体にわたって設けられている。
【００５７】
Ｐ型領域１７とゲートボンディングパッド２６とは、第１の絶縁膜３０と、その上に設けられた層間膜２３と、によって隔てられている。第１の絶縁膜３０と層間膜２３との間には、第１の多結晶シリコン膜３１が設けられている。
【００５８】
第１の絶縁膜３０は、シリコン酸化膜等から構成され、Ｐ型領域１７の上に接するように設けられている。
詳細には、第１の絶縁膜３０は、熱酸化により形成された膜から構成され、例えば、０，５μｍ程度の厚さを有する。
【００５９】
第１の多結晶シリコン膜３１は、ゲートボンディングパッド２６の下方に、これよりも少し小さい略方形の形状で設けられている。第１の多結晶シリコン膜３１は、層間膜２３によりゲートボンディングパッド２６と絶縁され、また、後述する第２の多結晶シリコン膜３３とも電気的に接続されていないことから、電気的にフローティングしている。
【００６０】
第１の多結晶シリコン膜３１は、ゲートボンディングパッド２６にワイヤをボンディングする際に、薄い第１の絶縁膜３０に印加される応力を緩衝する応力緩衝層として機能する。
【００６１】
Ｐ−リサーフ領域１８の上には、シリコン酸化膜等から構成される第２の絶縁膜３２が設けられている。第２の絶縁膜３２は、例えば、１μｍ程度の厚さで設けられている。第２の絶縁膜３２は、上述したＰ型領域１７の形成工程において、不純物打ち込みのマスクとして用いられる。不純物の打ち込み後の熱拡散により、平面的に見てＰ型領域１７の外周は、第２の絶縁膜３２の内周の外側まで拡大する。
【００６２】
Ｐ型領域１７の形成の際に形成される第１の絶縁膜３０は、第２の絶縁膜３２の内側に、これと連続し、実質的に一体化している。上述したように、第１の絶縁膜３０は、第２の絶縁膜３２よりも薄い膜であり、第１の絶縁膜３０と第２の絶縁膜３２との境界には、段差が形成される。
【００６３】
Ｐ型領域１７を包囲するように設けられた第２の絶縁膜３２の上には、第２の多結晶シリコン膜３３が設けられている。第２の多結晶シリコン膜３３の上には、層間膜２３が設けられている。
【００６４】
第１の多結晶シリコン膜３１と第２の多結晶シリコン膜３３とは、互いに離間して設けられ、かつ、段差部分にはいずれも配置されないように設けられている。言い換えれば、第１の多結晶シリコン膜３１と第２の多結晶シリコン膜３３との間には、第１の絶縁膜３０と第２の絶縁膜３２との間の段差部分が露出している。
【００６５】
ゲートボンディングパッド２６は、第２の絶縁膜３２と重なる一方、Ｐ−リサーフ領域１８の外周を超えない程度のＸ方向の幅を有する。層間膜２３には、第１の絶縁膜３０との境界（段差部分）よりも外周側の第２の絶縁膜３２上に、パッドコンタクト開孔３４が設けられている。パッドコンタクト開孔３４を介して、ゲートボンディングパッド２６は第２の多結晶シリコン膜３３と電気的に接続している。
【００６６】
また、第２の多結晶シリコン膜３３のＸ方向の外周縁は、層間膜２３に覆われておらず、等電位リング２７と電気的に接続されている。半導体基体１１（Ｎ−型エピタキシャル層１４）の外周縁は、表面に露出しており、露出部分には、Ｎ＋型半導体領域３５が形成されている。等電位リング２７は、Ｎ＋型半導体領域３５と電気的に接続されており、従って、第２の多結晶シリコン膜３３は、等電位リング２７等を介して、コレクタ電極２０と電気的に接続されている。
【００６７】
第２の多結晶シリコン膜３３は、図３に示すように、内周側から外周側に（Ｘ方向に）向かって、Ｐ型領域とＮ型領域とが交互に形成されており、複数のＰＮ接合を備えたツェナーダイオードを構成している。後述するように、第２の多結晶シリコン膜３３が構成するダイオードは、コレクタ・ゲート間の過電圧保護ダイオードとして機能する。
【００６８】
図４に、本実施の形態のＩＧＢＴ１の等価回路図を示す。図に示すように、トランジスタのコレクタとゲートとの間には、第２の多結晶シリコン膜３３が形成するダイオードＤｉＣＧが設けられている。ダイオードＤｉＣＧは、コレクタ・ゲート間の過電圧保護ダイオードとして機能する。
【００６９】
図４に示すＩＧＢＴは、トランジスタのコレクタはリアクタンス負荷Ｌに接続され、ゲートはゲート抵抗ＲＧに接続され、エミッタは接地されている。過電圧印加状態では、トランジスタのＯＦＦ時にリアクタンス負荷Ｌに生じる逆方向電圧がＩＧＢＴの耐圧に到達する前にダイオードＤｉＣＧの耐圧に到達するため、ダイオードＤｉＣＧが先に降伏する。この降伏電流は、リアクタンス負荷ＬからダイオードＤｉＣＧおよびＩＧＢＴのゲートに接続されたゲート抵抗ＲＧを介してグランドに流れる。ゲート抵抗ＲＧの両端には降伏電流による電圧が生じ、この電圧によってＩＧＢＴはＯＮ状態となり、ＩＧＢＴによりリアクタンス負荷Ｌで発生するエネルギーは吸収される。これにより、ＩＧＢＴは過電圧から保護される。
このように、ＩＧＢＴ１には、トランジスタとともに、保護素子（コレクタ・ゲート間ダイオード）がともに作り込まれた構成を有する。
【００７０】
上記構成を有するＩＧＢＴ１の製造方法の一例について、図５（ａ）〜（ｃ）、図６（ｄ）〜（ｆ）、図７（ｇ）、（ｈ）を参照して説明する。なお、図中では、セル領域と、素子の外周部と、について示している。
【００７１】
まず、一面にＰ＋型サブストレート１２と、第２の表面にＮ−型エピタキシャル層１４と、Ｐ＋型サブストレート１２とＮ−型エピタキシャル層１４とに挟まれたＮ型バッファ層１３と、を備える半導体基体１１を用意する。
【００７２】
この半導体基体１１は、例えば、ボロン、アルミニウム等のＰ型の不純物が添加されたシリコン単結晶基板上にＮ型エピタキシャル成長層を形成することにより得られる。
【００７３】
用意した半導体基体１１の一面上に、例えば、熱酸化等を施して、シリコン酸化膜から成る絶縁膜４０を形成する。絶縁膜４０は、上述した第２の絶縁膜３２を構成する。次いで、Ｎ−型エピタキシャル層１４の表面領域にボロン、アルミニウム等のＰ型不純物を絶縁膜４０を介して選択的に導入し、図５（ａ）に示すような、Ｐ＋型サブストレート１２よりも不純物濃度の低いＰ−型拡散領域４１を形成する。
【００７４】
次いで、絶縁膜４０をパターニングしてＰ−型拡散領域４１の内側に開孔４０ａを形成する。続いて、絶縁膜４０をマスクとして開孔４０ａの内側にＰ型不純物を打ち込み、引き続いて熱拡散を行うことにより、図５（ｂ）に示すような、相対的に不純物濃度が高く、拡散深さの深いＰ型領域１７と、相対的に不純物濃度が低く、拡散深さの浅いＰ−リサーフ領域１８と、を形成する。
【００７５】
このとき、開孔内に露出するＰ型領域１７の表面には、絶縁膜と連続する熱酸化膜が形成される。熱酸化膜は、上述した第１の絶縁膜３０を構成する。
【００７６】
次いで、セル部の絶縁膜４０を選択的に除去する。その後、図５（ｃ）に示すように、除去した領域に酸化膜４２を形成する。酸化膜４２は、上述したゲート絶縁膜２１を構成する。
【００７７】
次いで、半導体基体１１の上に、ＣＶＤ等を用いて多結晶シリコン膜を形成する。さらに、多結晶シリコン膜をパターニングすることにより、図６（ｄ）に示すように、上記ゲート電極２２と、第１の多結晶シリコン膜３１と、第２の多結晶シリコン膜３３と、を形成する。このとき、同時に、図示しないバスラインも形成される。
【００７８】
続いて、セル部にＰ型不純物を導入し、図６（ｅ）に示すように、ベース領域１５（セル領域）を形成する。このとき、第２の多結晶シリコン膜３３にもＰ型不純物を導入する。
【００７９】
続いて、第２の多結晶シリコン膜３３にリン、ヒ素等のＮ型不純物を選択的に導入し、複数のＰＮ接合を形成し、これによりツェナーダイオードを形成する。Ｎ型不純物の導入は、例えば、第２の多結晶シリコン膜３３上にストライプ状の開孔を有するレジストマスクを設け、この開孔を通じてＮ型不純物を導入することにより行うことができる。
【００８０】
ツェナーダイオードを形成する際に、ベース領域１５内にもＮ型不純物を選択的に導入、拡散し、図６（ｆ）に示すように、エミッタ領域１６を形成する。このとき、外周部のＮ−型エピタキシャル層１４の露出領域にもＮ型半導体領域３５を形成する。
【００８１】
次いで、半導体基体１１の一面を被覆するように、ＣＶＤ等により酸化膜とを順次堆積させて層間絶縁膜を形成する。その後、層間絶縁膜をパターニングすることにより、図７（ｇ）に示すような、エミッタコンタクト開孔２４と、パッドコンタクト開孔３４と、を備える層間膜２３が形成される。また、このとき、外周部においては、Ｎ型半導体領域３５が露出している。
【００８２】
続いて、半導体基体１１の一面上に、ＰＶＤ等によりアルミニウム、ニッケル、銅等からなる金属膜を形成する。その後、この金属膜をエッチングすることにより、図７（ｈ）に示すように、エミッタ電極２５と、ゲートボンディングパッド２６と、等電位リング２７と、を形成する。
【００８３】
次いで、半導体基体１１の他面上に、スパッタリング等によりアルミニウム、ニッケル、銅等からなる金属を蒸着させ、コレクタ電極２０を形成する。以上のようにして、図１に示すようなＩＧＢＴ１が形成される。
【００８４】
以下、上記構成のＩＧＢＴ１の動作について説明する。
図１を参照して、まず、ゲートボンディングパッド２６に接続された外部電極端子から、ゲートボンディングパッド２６と、図示しないバスラインと、を介してゲート電極２２にゲート電圧が印加される。
【００８５】
ゲート電圧の印加により、ゲート電極２２の下方には電界が形成され、ゲート絶縁膜２１下の、エミッタ領域１６とＮ−型エピタキシャル層１４とに挟まれた、ベース領域１５の周縁部の表面領域にチャネル（反転層）が形成される。
【００８６】
このとき、エミッタ領域１６からチャネルを介してＮ−型エピタキシャル層１４に電子が注入され、また、ＩＧＢＴ１のコレクタ領域を形成するＰ＋型サブストレート１２からＮ−型エピタキシャル層１４にホールが注入される。結果、エミッタ領域１６とコレクタ領域（Ｐ＋型サブストレート１２）との間に電流が流れ、ＩＧＢＴはＯＮ状態となる。このようにして、ＯＮ状態では、コレクタ電極２０とエミッタ電極２５との間に電流が流れる。
【００８７】
ＯＮ状態になったとき、Ｐ型領域１７の直下のＮ−型エピタキシャル層１４には、ホールが蓄積される。ＩＧＢＴ１の電源がＯＦＦ状態になったとき、Ｎ−型エピタキシャル層１４に蓄積されたホールは、エミッタ電極２５に排出される。
【００８８】
効率的なホールの排出のため、Ｐ型領域１７は、内周側のセル領域の近傍に形成されたエミッタコンタクト開孔２４においてエミッタ電極２５に接続されている。このため、Ｐ型領域の内周側（エミッタ電極２５との接続部分に近い側）と比べ、外周側では相対的に電位が高くなる。つまり、Ｐ型領域１７の横方向（Ｘ方向）に比較的大きな電位差が生じる。このため、比較的薄い第１の絶縁膜３０の外周部直下では、相対的に電位が高くなる。
【００８９】
しかし、薄い第１の絶縁膜３０上に応力緩衝層として設けられた第１の多結晶シリコン膜３１は、電気的にフローティングしており、その下の第１の絶縁膜３０には大きい電圧が印加されることはない。また、第１の絶縁膜３０と第２の絶縁膜３２との境界（段差部分）には、第２の多結晶シリコン膜３３は設けられていない。これらのことから、第１の絶縁膜３０の外周部およびその周縁（段差部分）においても絶縁破壊の発生は良好に防止される。
【００９０】
ゲートボンディングパッド２６を比較的大きい面積で形成した場合には、Ｐ型領域１７もこれに応じて大きく形成することとなる。この場合、Ｐ型領域１７の内周部と外周部との間の電位差も増大する。しかし、第１の多結晶シリコン膜３１によって周縁部に印加される電圧は比較的小さく、よって、絶縁破壊の発生は良好に防止される。
【００９１】
また、第２の多結晶シリコン膜３３は、比較的厚膜の第２の絶縁膜３２上に設けられ、段差部分よりも外周側に設けられたパッドコンタクト開孔３４を介してゲートボンディングパッド２６に接続されている。このため、保護ダイオードを構成する第２の多結晶シリコン膜３３に高電圧が印加されても、厚膜の第２の絶縁膜３２の絶縁破壊の発生も良好に防止される。
【００９２】
以上のように、本実施の形態によれば、応力緩衝層および保護ダイオードとしての多結晶シリコン膜をそれぞれ備え、かつ、その下方の絶縁膜の破壊（絶縁破壊）が良好に防止されたＩＧＢＴが実現される。
【００９３】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記実施の形態の変形態様について、説明する。
【００９４】
上記実施の形態の半導体素子の製造方法は、一例にすぎず、他の製造方法によっても本発明の半導体素子を製造することも可能である。
【００９５】
また、上記実施の形態において、反対導電型とした構成も可能である。
【００９６】
さらに、上記実施の形態では、ベース領域１５を、Ｎ−型エピタキシャル層１４の表面領域内に帯状に形成する場合を例として説明した。しかし、ベース領域１５の形状はこれに限定されず、例えば、ベース領域１５を島状や格子状に形成してもよい。この場合には、エミッタ領域１６も、ベース領域１５に囲まれるような島状あるいは格子状に形成すればよい。
【００９７】
また、本発明の実施の形態の絶縁ゲート型半導体素子はＩＧＢＴに限定されず、例えば、絶縁ゲート型電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）や、その他の絶縁ゲート型半導体素子であってもよい。具体的には、例えば図１のＩＧＢＴ１のコレクタ領域を形成するＰ＋型サブストレート１２を省けば、本発明の実施の形態の縦型ＭＩＳＦＥＴが構成される。
【００９８】
さらに、上記例では、第２の多結晶シリコン膜３３は、コレクタ・ゲート間に設けた保護ダイオードを構成するものとした。しかし、コレクタ・エミッタ間、ゲート・エミッタ間に設けた保護ダイオードとしても用いるようにしてもよい。
【００９９】
また、絶縁ゲート型半導体素子に限らず、ボンディングパッドを構成する金属膜と半導体領域との間に、多結晶シリコン膜と絶縁膜とを設ける構成であれば、ダイオードなど、どのようなものに対しても本発明は適用可能である。
また、ボンディングパッドも、ゲート用のパッドに限らず、エミッタ用やソース用等の機能素子の他の端子に接続されるパッドであってもよい。
【０１００】
【発明の効果】
本発明により、絶縁破壊が良好に防止された、信頼性の高い半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＩＧＢＴの断面構成を示す図である。
【図２】本発明の実施の形態に係るＩＧＢＴの平面図である。
【図３】保護ダイオードを構成する第２の多結晶シリコン膜の構成を示す図である。
【図４】本発明の実施の形態に係るＩＧＢＴの等価回路図である。
【図５】本発明の実施の形態に係るＩＧＢＴの製造工程を示す図である。
【図６】本発明の実施の形態に係るＩＧＢＴの製造工程を示す図である。
【図７】本発明の実施の形態に係るＩＧＢＴの製造工程を示す図である。
【図８】従来の保護ダイオードを備えたＩＧＢＴの一例の構成図である。
【符号の説明】
１ ＩＧＢＴ
１１ 半導体基体
１５ ベース領域
１６ エミッタ領域
１７ Ｐ型領域
１８ Ｐ−リサーフ領域
２４ エミッタコンタクト開孔
２５ エミッタ電極
２６ ゲートボンディングパッド
３０ 第１の絶縁膜
３１ 第１の多結晶シリコン膜
３２ 第２の絶縁膜
３３ 第２の多結晶シリコン膜
３４ パッドコンタクト開孔

Claims (13)

  1. 所定の機能素子が形成された半導体基体の表面領域に島状に形成された拡散領域と、
    前記半導体基体の表面上に、前記拡散領域の露出面の中央部分を覆うように設けられた第１の絶縁膜と、
    前記半導体基体の表面上に、前記拡散領域の露出面の周縁を覆うように前記第１の絶縁膜と実質的に連続して設けられ、前記第１の絶縁膜よりも厚い第２の絶縁膜と、
    前記第１の絶縁膜上に設けられた第１の多結晶シリコン膜と、
    前記第２の絶縁膜上に、前記第１の多結晶シリコン膜より所定間隔離間して隣接するように設けられた第２の多結晶シリコン膜と、
    前記機能素子の一端に接続され、平面的に見て前記第１の多結晶シリコン膜と、前記第２の多結晶シリコン膜の少なくとも前記第１の多結晶シリコン膜と隣接する部分およびその近傍と、重なるように設けられたボンディングパッドと、
    を備える半導体素子。
  2. 前記第１の多結晶シリコン膜と前記ボンディングパッドとは、開孔を有する絶縁膜を介して隔てられ、
    前記ボンディングパッドは、前記開孔を介して前記第２の多結晶シリコン膜と電気的に接続されている、
    ことを特徴とする請求項１に記載の半導体素子。
  3. 前記第２の多結晶シリコン膜は、ＰＮ接合を有し、前記機能素子の他の一端に接続されて前記機能素子の保護素子として機能する、
    ことを特徴とする請求項２に記載の半導体素子。
  4. 前記機能素子は、電源に接続される第１の端子および第２の端子と、前記第１の端子と前記第２の端子との間に流れる電流を制御する制御端子とを有し、
    前記ボンディングパッドは前記制御端子に接続され、
    前記第２の多結晶シリコン膜は、前記第１の端子および前記第２の端子のいずれか一方と、前記制御端子と、にその両端がそれぞれ接続される、
    ことを特徴とする請求項３に記載の半導体素子。
  5. 前記開孔は、前記第１の絶縁膜と前記第２の絶縁膜との境界の近傍に設けられている、
    ことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体素子。
  6. 前記第１の多結晶シリコン膜は、平面的に見て前記ボンディングパッドに覆われるように設けられている、
    ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体素子。
  7. 前記第１の多結晶シリコン膜は、応力緩和層として機能する、
    ことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体素子。
  8. 前記第１の多結晶シリコン膜は、電気的にフローティングしている、
    ことを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体素子。
  9. 所定の機能素子が形成された半導体基体の一面上に、開孔を有する第２の絶縁膜を形成する絶縁膜形成工程と、
    前記第２の絶縁膜をマスクとして、前記半導体基体の前記開孔内に露出する拡散領域を形成し、且つ前記開孔内に露出する前記拡散領域上に、前記第２の絶縁膜と連続し、これよりも薄い第１の絶縁膜を形成する拡散領域形成工程と、
    前記第１の絶縁膜と前記第２の絶縁膜との上に、互いに離間する第１の多結晶シリコン膜と第２の多結晶シリコン膜とをそれぞれ形成する多結晶シリコン膜形成工程と、
    前記第１の多結晶シリコン膜と、前記第２の多結晶シリコン膜の少なくとも前記第１の多結晶シリコン膜と隣接する部分およびその近傍と、に重なるように、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との上方にボンディングパッドを形成するボンディングパッド形成工程と、
    を備える半導体素子の製造方法。
  10. 前記第２の多結晶シリコン膜に、Ｐ型不純物とＮ型不純物とを選択的に導入し、ＰＮ接合を形成する工程を備える、
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記第２の多結晶シリコン膜上の、前記第１の絶縁膜と前記第２の絶縁膜との境界の近傍に、開孔を有する絶縁膜を形成する工程を備え、
    前記ボンディングパッド形成工程では、前記開孔を介して前記第２の多結晶シリコン膜と接続する前記ボンディングパッドを形成する、
    ことを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記多結晶シリコン膜形成工程では、平面的に見て前記ボンディングパッドに覆われるように前記第１の多結晶シリコン膜を形成する、
    ことを特徴とする請求項９乃至請求項１１のいずれか１項に記載の半導体素子の製造方法。
  13. 所定の機能素子が形成された半導体基体の一面上に、開孔を有する第２の絶縁膜を形成する絶縁膜形成工程と、
    前記第２の絶縁膜をマスクとして、前記半導体基体の前記開孔内に露出する拡散領域を形成し、且つ前記開孔内に露出する前記拡散領域上に、前記第２の絶縁膜と連続し、これよりも薄い第１の絶縁膜を自然酸化により形成する拡散領域形成工程と、
    前記第１の絶縁膜と前記第２の絶縁膜との上に、互いに離間する第１の多結晶シリコン膜と第２の多結晶シリコン膜とをそれぞれ形成する多結晶シリコン膜形成工程と、
    前記第１の多結晶シリコン膜と、前記第２の多結晶シリコン膜の少なくとも前記第１の多結晶シリコン膜と隣接する部分およびその近傍と、に重なるように、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との上方にボンディングパッドを形成するボンディングパッド形成工程と、
    により製造される半導体素子。
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