JP4479041B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に係り、特に、ワンチップ内に電力用の絶縁ゲート形バイポーラトランジスタと、保護回路やゲート駆動回路等を構成するラテラル素子を形成した半導体装置に関するものである。
【0002】
【従来の技術】
図18に示すように、電力用の絶縁ゲート形バイポーラトランジスタ(以下、IGBTと略す)100に対しゲート駆動回路101と保護回路102を接続した回路構成とする場合、ワンチップに集積化することが行われている。この半導体装置の断面構造の一例を図19に示す。図19には、IGBTとラテラル素子(具体的には、LDMOSトランジスタ)の配置を示し、このラテラル素子にてゲート駆動回路101や保護回路102を構成するものである。詳しくは、P+ 基板110の上にはN+ 層111およびN- 層112が積層されている。IGBT部においてN- 層112の表層部にはP領域113およびN+ 領域114が形成されるとともに、N- 層112の上にはゲート酸化膜115を介してゲート電極116が形成されている。一方、IGBT部以外のN- 層112においてP型ウエル領域117が形成され、そのP型ウエル領域117の表層部にはN+ 領域118,119が形成されるとともに、P型ウエル領域117の上にはゲート酸化膜120を介してゲート電極121が形成されている。また、ソース電極122がN+ 領域118と、ドレイン電極123がN+ 領域119と、電極124がP型ウエル領域117とそれぞれ接続され、電極124(P型ウエル領域117)はIGBTのエミッタ電極125と接続されている。
【0003】
ここで、ラテラル素子部において、N+ 領域118,119とP型ウエル領域117とN層111,112とP+ 基板110にて寄生サイリスタ200が形成される。また、IGBT領域においては、N+ 領域114とP領域113とN層111,112とP+ 基板110にて寄生サイリスタ201が形成される。そして、ラテラル素子部に形成される寄生サイリスタ200は、IGBT領域に形成される寄生サイリスタ201より動作しやすい。
【0004】
その理由は、IGBT部は、N+ 領域114とP領域113が共通の電極125で接続されているためN+ 領域114の下のP領域113からP領域113のコンタクトまでの距離が短く、寄生サイリスタ201は動作しにくい。しかし、ラテラル素子部はN+ 領域118,119の電極122,123とP型ウエル領域117の電極124は独立しており、N+ 領域118,119の下のP型ウエル領域117からP領域117のコンタクトまで離れているので、動作時にN+ 領域118,119の下のP型ウエル領域117の電位が上昇しやすく寄生サイリスタ200が動作しやすい。
【0005】
以上の理由により、従来構造ではラテラル素子部がIGBT動作時に破壊されやすいという問題があった。つまり、バルク内に電力用IGBTの他に保護回路・ゲート駆動回路構成用ラテラル素子を形成した半導体装置においてラテラル素子部での寄生サイリスタがオンしやすくなり、IGBT電流値を上げられないという問題があった。
【0006】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的はラテラル素子部における寄生サイリスタの動作を抑制してIGBT素子の大電流化を図ることができる半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
請求項1に記載の発明は、第2の半導体層を、ラテラル素子の形成領域においては全面に形成するとともに、IGBTの形成領域においては選択的に形成したことを特徴としている。よって、ラテラル素子の形成領域においては第1の半導体層(例えばP+ シリコン基板)から第3の半導体層(N- ドリフト層)へのホールの注入がIGBT素子領域より少なくなる。これにより、IGBT動作時にラテラル素子部での第4の不純物拡散領域の下の第3の不純物拡散領域の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、IGBT素子の大電流化を図ることができる。
【0010】
また、請求項1に記載の半導体装置の製造方法として、請求項4に記載のように、第1導電型の第1の半導体層となる半導体基板の表層部に、ラテラル素子の形成領域においては第2の半導体層を全面に形成するとともに、IGBTの形成領域においては第2の半導体層を選択的に形成し、引き続き、半導体基板の上にエピタキシャル成長法により第2導電型の第3の半導体層を形成すると、実用上好ましいものとなる。
【0013】
【発明の実施の形態】
(第1の実施の形態)
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
【0014】
図1には、本実施形態における半導体装置の縦断面を示す。回路構成は、図18と同様である。
詳しくは、図18において、ワンチップ内にIGBT100とゲート駆動回路101と保護回路102が形成され、ゲート駆動回路101はLDMOSトランジスタを有し、保護回路102はツェナーダイオードDz と抵抗Rよりなる。チップの端子(IGBTのコレクタ端子)P1にはアクチュエータ150が接続されるとともに、チップの端子(IGBTのエミッタ端子)P2はアースされる。IGBTのゲート・コレクタ端子間には、保護回路102のツェナーダイオードDz が接続され、また、IGBT100のゲート端子には抵抗Rを介してゲート駆動回路101のLDMOSトランジスタが接続されている。チップの端子(LDMOSトランジスタのゲート端子)P3からアクチュエータの駆動信号を入力する。この駆動信号によりゲート駆動回路101のLDMOSトランジスタがオンすると、IGBT100のゲート電位が高くなり、IGBT100がオンする。これにより、アクチュエータ150に通電電流が流れる。一方、IGBT100のコレクタ端子側からサージ電圧が印加されると、保護回路102のツェナーダイオードDz がターンオンしてIGBT100のゲート電位が高くなり、IGBT100がオンする。これにより、サージがグランド側に放電され、IGBT100が保護される。
【0015】
なお、図18ではIGBTの保護回路としてサージ保護用の回路を示したが、サージ保護回路ではなく熱からIGBTを保護するための回路であってもよい。
図3には、チップの平面図を示す。チップの外周部が外周耐圧部Z4となり、この外周耐圧部Z4にはガードリング等が形成されている。また、外周耐圧部Z4の内方において保護回路・ゲート駆動回路領域Z2およびIGBT素子領域Z1が形成されている。さらに、保護回路・ゲート駆動回路領域Z2においてはゲートパッド部Z3が形成されている。
【0016】
図1において、IGBTと、ゲート駆動回路のLDMOSトランジスタ(ラテラル素子)の断面構造を示す。P+ 型シリコン基板(第1導電型の第1の半導体層)1の上にはN+ 型埋め込みシリコン層(第2導電型の第2の半導体層)2を介してN- 型エピタキシャル層(低濃度な第2導電型の第3の半導体層)3が形成されている。
【0017】
IGBT部(IGBT形成領域)Z1において、N- 型エピタキシャル層3の表層部にはP型不純物拡散領域(第1導電型の第1の不純物拡散領域)4が選択的に形成され、そのP型不純物拡散領域4の表層部にはN+ 型不純物拡散領域(第2導電型の第2の不純物拡散領域)5が選択的に形成されている。また、N- 型エピタキシャル層3の上にはゲート酸化膜6を介してポリシリコンゲート電極7が形成されている。つまり、P型不純物拡散領域4をチャネル領域としてこのチャネル領域上にゲート酸化膜6を介してゲート電極7が形成されている。ポリシリコンゲート電極7は酸化膜8にて被覆されている。また、N- 型エピタキシャル層3の上にはLOCOS酸化膜9が形成されている。さらに、酸化膜9及び8の上にはアルミ膜よりなるエミッタ電極10が形成され、エミッタ電極10はコンタクトホール(開口部)11を通してP型不純物拡散領域4及びN+ 型不純物拡散領域5と接触している。また、P+ 型シリコン基板1の裏面(下面)にはコレクタ電極12が形成されている。
【0018】
一方、チップ内でのIGBT部(IGBT形成領域)Z1とは異なる領域Z2において、N- 型エピタキシャル層3の表層部にはP型ウエル領域(第1導電型の第3の不純物拡散領域)13が形成されている。P型ウエル領域13の表層部にはN+ 型不純物拡散領域(第2導電型の第4の不純物拡散領域)14,15が選択的に形成されている。P型ウエル領域13の上にはゲート酸化膜16を介してポリシリコンゲート電極17が形成され、ポリシリコンゲート電極17は酸化膜18にて被覆されている。また、P型ウエル領域13の上にはLOCOS酸化膜9が形成されている。さらに、酸化膜9及び18の上にはアルミ膜よりなるソース電極19およびドレイン電極20が形成され、ソース電極19およびドレイン電極20はコンタクトホール(開口部)21,22を通してN+ 型不純物拡散領域14,15とそれぞれ接触している。また、LOCOS酸化膜9の上にはアルミ膜よりなる電極23が形成され、電極23はコンタクトホール(開口部)24を通してP型ウエル領域13と接触している。電極23(P型ウエル領域13)はIGBTのエミッタ電極10と接続されている。アルミ電極23は余剰キャリア抜き取り部として機能する。
【0019】
LDMOSが形成されたラテラル素子部(ラテラル素子形成領域)Z2において、N+ 型不純物拡散領域14,15とP型ウエル領域13とN型シリコン層3,2とP+ 型シリコン基板1にて寄生サイリスタ200が形成される。また、IGBT形成領域Z1においては、N+ 型不純物拡散領域5とP型不純物拡散領域4とN型シリコン層3,2とP+ 型シリコン基板1にて寄生サイリスタ201が形成される。
【0020】
ここで、本実施の形態においては、基板1とエピタキシャル層3との間に配置されるN+ 型埋め込みシリコン層2は、以下のような特徴的構成となっている。ラテラル素子部(ラテラル素子形成領域)Z2においては、全面にN+ 型埋め込みシリコン層30が形成されている。また、IGBTの形成領域Z1においては、N+ 型埋め込みシリコン層31が選択的に形成されている。詳しくは、図1のA−A線での平面図(バッファ層に相当する埋め込み層2の平面パターン)を図2に示す。この図2から分かるように、IGBTの形成領域Z1では四角形状のN+ 型埋め込み層の無い領域32(図1参照)を多数有する。また、チップ全体で見るならば、図4に示すように、IGBTの形成領域Z2においてN+ 型埋め込み層の無い領域32(図1参照)が多数形成されている。さらに、図2において、IGBT素子領域の全体の30%の面積が埋め込み層となるように領域32が形成されている。なお、埋め込み層30,31の濃度は5×1018cm-3、厚さは6μm程度である。
【0021】
このように、IGBT素子以外の領域Z2におけるバッファ層に相当する埋め込み拡散層30の面積を、IGBT素子領域Z1の埋め込み拡散層31の面積より大きくすることで、ラテラル素子の形成領域Z2においてはP+ 型シリコン基板1からN- ドリフト層3へのホールの注入がIGBT素子領域Z1より少なくなる。これにより、IGBT動作時にラテラル素子部でのN+ 型不純物拡散領域14,15の下のP型ウエル領域13の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、IGBT素子の大電流化を図ることができる。
【0022】
つまり、バッファ層2の設計を、IGBT素子部とそれ以外の領域で異なるものとすることにより、IGBT素子以外の領域ではP+ 型シリコン基板1からN- 層(ドリフト層)3へのホールの注入を抑えることができる。これにより、IGBT素子の大電流化を図ることができる。
【0023】
このように、ラテラル素子部に形成される寄生サイリスタをオンさせにくくできることにより、例えば、サージ破壊耐量が上昇する。また、キャリア注入が抑制されることによりLDMOSの高速化が図られる。
【0024】
次に、この半導体装置の製造方法を、図5〜図10及び図1を用いて説明する。
まず、図5に示すように、P+ 型シリコン基板(半導体基板)1を用意し、その表層部にN+ 型シリコン層30,31を形成する。このとき、ラテラル素子部(ラテラル素子形成領域)Z2にはN+ 型シリコン層(第2の半導体層)30を全面に形成し、IGBT部(IGBT形成領域)Z1においてはN+ 型シリコン層(第2の半導体層)31を選択的に形成する。
【0025】
そして、図6に示すように、エピタキシャル成長法によりP+ 型シリコン基板1の上にN- 型エピタキシャル層3を形成する。さらに、図7に示すように、ラテラル素子形成領域Z2におけるN- 型エピタキシャル層3の表層部にP型ウエル領域13を形成する。引き続き、図8に示すように、N- 型エピタキシャル層3の上の所定領域にLOCOS酸化膜9を形成する。
【0026】
そして、図9に示すように、N- 型エピタキシャル層3の上にゲート酸化膜6,16およびその上にポリシリコンゲート電極7,17を形成し、さらに酸化膜8,18を形成する。さらに、図10に示すように、ポリシリコンゲート電極7,17をマスクしたイオン注入によりP型不純物拡散領域4およびN+ 型不純物拡散領域5,14,15を形成する。その後、図1に示すように、各電極10,19,20,23及び12を形成する。
【0027】
本実施形態の応用例を図11に示す。N- 型エピタキシャル層3(第3の半導体層)の表面において、IGBT形成領域Z1とラテラル素子形成領域Z2とで段差40が設けられており、その段差40は25nm以上の高さとなっている。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態の形態との相違点を中心に説明する。
【0028】
図12には、図1に代わる本実施形態における半導体装置の縦断面を示す。図12に示すごとく、本実施の形態においては、基板1とエピタキシャル層3との間に配置されるN+ 型埋め込みシリコン層50は、以下のような特徴的構成となっている。
【0029】
LDMOSトランジスタの形成領域Z2においては、高濃度なN+ 型埋め込みシリコン層51が形成されている。また、IGBTの形成領域Z1においては、低濃度なN+ 型埋め込みシリコン層52が形成されている。つまり、N+ 型埋め込みシリコン層50の不純物濃度を、ラテラル素子形成領域Z2においてはIGBT形成領域Z1よりも高濃度にしている。
【0030】
このように、IGBT素子以外の領域Z2のバッファ層に相当する埋め込み拡散層50の濃度をIGBT素子領域Z1の埋め込み拡散層の濃度より濃くすることで、ラテラル素子の形成領域Z2においてはP+ 型シリコン基板1からN- ドリフト層3へのホールの注入がIGBT素子領域Z1より少なくなる。これにより、IGBT動作時にラテラル素子部でのN+ 型不純物拡散領域14,15の下のP型ウエル領域13の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、IGBT素子の大電流化を図ることができる。
【0031】
次に、この半導体装置の製造方法を説明する。
まず、図13に示すように、P+ 型シリコン基板(半導体基板)1を用意し、その表層部にN+ 型シリコン層51,52を形成する。このとき、トランジスタ部(ラテラル素子形成領域)Z2では高濃度で形成し、IGBT部(IGBT形成領域)Z1においては低濃度で形成する。つまり、ラテラル素子形成領域Z2においてはIGBT形成領域Z1よりも高濃度なN+ 型シリコン層51,52を形成する。このとき、ドーパントの種類を変える。例えば、ラテラル素子形成領域Z2ではリン(P)を用い、IGBT形成領域Z1においては砒素(As)を用いる。このように、N+ 型埋め込みシリコン層50のN型ドーパントは少なくとも2種類で構成するとよい。
【0032】
そして、図14に示すように、エピタキシャル成長法によりP+ 型シリコン基板1の上にN- 型エピタキシャル層3を形成する。
以下は、図7〜図10と同じなのでその説明は省略する。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態の形態との相違点を中心に説明する。
【0033】
図15には、図1に代わる本実施形態における半導体装置の縦断面を示す。図15に示すごとく、本実施の形態においては、基板1とエピタキシャル層3との間に配置されるN+ 型埋め込みシリコン層60は、以下のような特徴的構成となっている。
【0034】
LDMOSトランジスタの形成領域においては、厚いN+ 型埋め込みシリコン層61が形成されている。また、IGBTの形成領域においては、薄いN+ 型埋め込みシリコン層62が形成されている。つまり、埋め込みシリコン層60の厚さを、ラテラル素子形成領域Z2においてはIGBT形成領域Z1よりも厚くしている。
【0035】
このように、IGBT素子以外の領域Z2のバッファ層に相当する埋め込み拡散層61の厚さt2を、IGBT素子領域Z1の埋め込み拡散層62の厚さt1より厚くすることで、ラテラル素子の形成領域Z2においてはP+ 型シリコン基板1からN- ドリフト層3へのホールの注入がIGBT素子領域Z1より少なくなる。これにより、IGBT動作時にラテラル素子部でのN+ 型不純物拡散領域14,15の下のP型ウエル領域13の電位が上昇しにくくなる。その結果、ラテラル素子部における寄生サイリスタの動作が抑えられ、IGBT素子の大電流化を図ることができる。
【0036】
次に、この半導体装置の製造方法を説明する。
まず、図16に示すように、P+ 型シリコン基板(半導体基板)1を用意し、その表層部にN+ 型シリコン層61,62を形成する。このとき、ラテラル素子部(ラテラル素子形成領域)Z2では厚く形成し、IGBT部(IGBT形成領域)Z1においては薄く形成する。つまり、ラテラル素子形成領域Z2においてはIGBT形成領域Z1よりも厚くしたN+ 型シリコン層61,62を形成する。このとき、ドーパントの種類を変える。例えば、ラテラル素子形成領域Z2ではリン(P)を用い、IGBT形成領域Z1においては砒素(As)を用いる。このように、N+ 型埋め込みシリコン層60におけるN型のドーパントを少なくとも2種類で構成するとよい。この際、N型ドーパントとして、拡散係数の大きいドーパントであるリン(P)をラテラル素子の形成領域Z2のみに形成するとよい。
【0037】
そして、図17に示すように、エピタキシャル成長法によりP+ 型シリコン基板1の上にN- 型エピタキシャル層3を形成する。
以下は、図7〜図10と同じなのでその説明は省略する。
【0038】
なお、これまでの説明においてはラテラル素子としてLDMOSを挙げて説明してきたが、他にもバイポーラトランジスタやバルクダイオードをラテラル素子として用いる場合にも有用である。
【0039】
また、第2,第3の実施形態においても、図11に示したように段差を形成してもよい。
【図面の簡単な説明】
【図1】 第1の実施形態における半導体装置の縦断面図。
【図2】 図1のA−A線での平面図。
【図3】 チップレイアウト図。
【図4】 N+ 埋め込みパターンを説明するためのチップレイアウト図。
【図5】 製造工程を説明するための縦断面図。
【図6】 製造工程を説明するための縦断面図。
【図7】 製造工程を説明するための縦断面図。
【図8】 製造工程を説明するための縦断面図。
【図9】 製造工程を説明するための縦断面図。
【図10】 製造工程を説明するための縦断面図。
【図11】 第1の実施形態の応用例における半導体装置の縦断面図。
【図12】 第2の実施形態における半導体装置の縦断面図。
【図13】 製造工程を説明するための縦断面図。
【図14】 製造工程を説明するための縦断面図。
【図15】 第3の実施形態における半導体装置の縦断面図。
【図16】 製造工程を説明するための縦断面図。
【図17】 製造工程を説明するための縦断面図。
【図18】 半導体装置の回路構成図。
【図19】 従来技術を説明するための半導体装置の断面図。
【符号の説明】
1…P+ 型シリコン基板、2…N+ 型埋め込みシリコン層、3…N- 型エピタキシャル層、4…P型不純物拡散領域、5…N+ 型不純物拡散領域、6…ゲート酸化膜、7…ポリシリコンゲート電極、10…エミッタ電極、12…コレクタ電極、13…P型ウエル領域、14,15…N+ 型不純物拡散領域、16…ゲート酸化膜、17…ポリシリコンゲート電極、19…ソース電極、20…ドレイン電極、30,31…N+ 型埋め込みシリコン層、50,51,52…N+ 型埋め込みシリコン層、60,61,62…N+ 型埋め込みシリコン層。
Claims (4)
- 第1導電型の第1の半導体層(1)の上に、第2導電型の第2の半導体層(2)を介して当該半導体層(2)よりも低濃度な第2導電型の第3の半導体層(3)が形成され、当該第3の半導体層(3)の表層部に第1導電型の第1の不純物拡散領域(4)が選択的に形成されるとともに、第1の不純物拡散領域(4)の表層部に第2導電型の第2の不純物拡散領域(5)が選択的に形成され、第1の不純物拡散領域(4)をチャネル領域としてこのチャネル領域上にゲート酸化膜(6)を介してゲート電極(7)が形成されたIGBTと、
チップ内での前記IGBTの形成領域(Z1)とは異なる領域(Z2)において、少なくとも、前記第3の半導体層(3)の表層部に前記IGBTのエミッタ電極と接続される第1導電型の第3の不純物拡散領域(13)が形成されるとともに、第3の不純物拡散領域(13)の表層部に第2導電型の第4の不純物拡散領域(14,15)が選択的に形成されたラテラル素子と、
を備えた半導体装置であって、
前記第2の半導体層(2)を、前記ラテラル素子の形成領域(Z2)においては全面に形成するとともに、IGBTの形成領域(Z1)においては選択的に形成したことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第3の半導体層(3)の表面に、IGBTの形成領域(Z1)とラテラル素子の形成領域(Z2)とで段差(40)を設けたことを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
前記段差(40)は25nm以上としたことを特徴とする半導体装置。 - 第1導電型の第1の半導体層(1)の上に、第2導電型の第2の半導体層(2)を介して当該半導体層(2)よりも低濃度な第2導電型の第3の半導体層(3)が形成され、当該第3の半導体層(3)の表層部に第1導電型の第1の不純物拡散領域(4)が選択的に形成されるとともに、第1の不純物拡散領域(4)の表層部に第2導電型の第2の不純物拡散領域(5)が選択的に形成され、第1の不純物拡散領域(4)をチャネル領域としてこのチャネル領域上にゲート酸化膜(6)を介してゲート電極(7)が形成されたIGBTと、
チップ内での前記IGBTの形成領域(Z1)とは異なる領域(Z2)において、少なくとも、前記第3の半導体層(3)の表層部に前記IGBTのエミッタ電極と接続される
第1導電型の第3の不純物拡散領域(13)が形成されるとともに、第3の不純物拡散領域(13)の表層部に第2導電型の第4の不純物拡散領域(14,15)が選択的に形成されたラテラル素子と、
を備えた半導体装置の製造方法であって、
第1導電型の第1の半導体層となる半導体基板(1)の表層部に、前記ラテラル素子の形成領域(Z2)においては第2の半導体層(30)を全面に形成するとともに、IGBTの形成領域(Z1)においては第2の半導体層(31)を選択的に形成する工程と、
前記半導体基板(1)の上にエピタキシャル成長法により第2導電型の第3の半導体層(3)を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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