JP3706446B2 - 保護回路付きｍｏｓ電界効果型トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はゲート絶縁膜を保護する抵抗体およびダイオードからなる保護回路が設けられた絶縁ゲート型であるＭＯＳ電界効果型トランジスタに関する。さらに詳しくは、保護回路が設けられてもスイッチング速度が速く、かつ、寄生ダイオードの回復時間の早いＭＯＳ電界効果型トランジスタに関する。
【０００２】
【従来の技術】
電子機器の低電圧駆動化に伴い、ＭＯＳ電界効果型トランジスタ（以下、ＭＯＳＦＥＴという）のゲート絶縁膜も薄膜化の傾向にある。ゲート絶縁膜の薄膜化に伴い、ゲート電極パッドを介して外部から侵入する静電気に対するゲート絶縁膜の静電破壊耐量の向上のため、ゲートに保護回路が設けられる場合がある。このようなゲート絶縁膜の保護のための回路は、たとえば図３に等価回路が示されるように、ＭＯＳＦＥＴのゲートＧとゲート電極パッドＧＰＡＤとの間にポリシリコンなどからなる抵抗体Ｒと、ゲート電極パッドＧＰＡＤとソースＳとの間に接続される双方向のツェナーダイオードＤｘとからなっている場合が一般的である。なお、図３において、ＤはＭＯＳＦＥＴのドレインを示す。
【０００３】
この抵抗体は、一般にＭＯＳＦＥＴが形成される半導体基板の表面にポリシリコンにて形成される。一方、ＭＯＳＦＥＴのゲートもゲート絶縁膜上にポリシリコンにて抵抗体と同じ層で形成される。そのため、この種のゲート絶縁膜の保護回路を有するＭＯＳＦＥＴは、図４に保護回路部の平面図が示されるように、ＭＯＳＦＥＴ本体のゲート２１と保護回路用の抵抗体２２とは、抵抗体２２の一端部を介してポリシリコン膜により連続して一体的に設けられている。また、抵抗体２２の他端側は、ゲート電極パッド２３とアルミニウム配線２４などにより、コンタクト２５を介して電気的に接続されている。
【０００４】
一方、ＭＯＳＦＥＴが複数のトランジスタセルからなる縦形ＭＯＳＦＥＴでは、これらのゲート電極パッド２３やダイオードなどは、各セルが形成されるウェルと同じ導電型のウェル領域が形成された半導体基板表面の絶縁膜上に形成される。このウェル領域は半導体基板との間に寄生のダイオードを形成し、ウェル領域に電荷（またはホール、以下同じ）が保持されることにより、寄生ダイオードの回復時間Ｔｒｒが大きくなる。このウェル領域はトランジスタセルのウェルより面積的に非常に大きく、チャージされる電荷量も多く、セル側に流れるとセルを破壊する場合もある。この回復時間を小さくするため、ウェル領域にコンタクトを設け、トランジスタのセル群のソースと接続することにより、電荷をディスチャージする場合があるが、そのコンタクトが設けられる場所がセルの間隔と同程度の間隔で設けられるなどの適切な位置および間隔で設けられる必要がある。
【０００５】
【発明が解決しようとする課題】
従来のゲート絶縁膜を保護する保護回路が設けられたＭＯＳＦＥＴは、その保護回路の抵抗体とＭＯＳＦＥＴのゲートとが一体で連続して設けられているため、抵抗体の形成場所が制約されると共に、その長さも配置の関係で制約される。そのため、その長さが長くなり過ぎるとゲート絶縁膜の保護はなされてもスイッチング速度が低下するという問題がある。
【０００６】
さらに、抵抗体がＭＯＳＦＥＴ本体のゲートの近傍に設けられているため、セル群に近いウェル領域に回復時間Ｔｒｒやｄｉ／ｄｔ（回復の速さ）を改善するためのコンタクトを設けることができない。その結果、ウェル領域の最も適切な位置および間隔でソースと接続するコンタクトを設けることができず、スイッチング時の寄生ダイオードの回復時間Ｔｒｒやｄｉ／ｄｔの特性向上を図れないという問題がある。
【０００７】
本発明はこのような問題を解決するためになされたもので、抵抗体の配置の自由度を向上させ、その抵抗値を最適化することによりスイッチング速度を向上させると共に、スイッチング時の寄生ダイオードの回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性向上を図ることができる絶縁ゲート型の保護回路付きＭＯＳＦＥＴを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によるゲート絶縁膜の保護回路付きＭＯＳＦＥＴは、半導体基板と、該半導体基板に形成されたＭＯＳ電界効果型トランジスタと、該トランジスタのゲートとゲート電極パッドとの間に直列に接続される抵抗体および該ゲート電極パッドと前記トランジスタのソースとの間に接続されるダイオードからなるゲート絶縁膜を保護する保護回路とを有し、前記ＭＯＳ電界効果型トランジスタが、複数個のトランジスタセルからなるセル群を有する縦形電界効果型トランジスタで形成され、前記抵抗体が、前記ゲート電極パッドに対して前記セル群と反対側の前記半導体基板の表面に設けられ、前記ゲートおよび抵抗体が同じ材料からなると共に、それぞれ分離して形成され、前記ゲートと抵抗体とがコンタクトを介して金属配線により電気的に接続されている。
【０００９】
この構造にすることにより、抵抗体の配置に制約を受けることがなく、半導体基板上の余裕のある場所に自由に設けることができると共に、その抵抗値も自由に設定することができる。その結果、設計時の自由度が向上して設計が簡単になると共に、抵抗値を必要以上に大きくする必要がなく、スイッチング速度を向上させることができる。さらに、電極パッドのセル群に近い場所などの最適な場所に、回復時間を早くするための半導体基板のウェル領域とのコンタクトを設けることができる。その結果、スイッチング時の寄生ダイオードに伴う回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を向上させることができる。
【００１０】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の保護回路付きＭＯＳＦＥＴについて説明をする。
【００１１】
図１（ａ）は本発明の保護回路付きＭＯＳＦＥＴの保護回路部分の平面説明図、（ｂ）はそのＢ−Ｂ線断面説明図、（ｃ）はそのＣ−Ｃ線断面説明図である。図１（ａ）で、１はＭＯＳＦＥＴ本体のたとえばポリシリコンからなるゲート、２は同様にたとえばポリシリコンからなる抵抗体、３はゲート電極パッド、４ａ、４ｂはたとえばアルミニウム配線などの金属配線で、コンタクト５を介してそれぞれゲート１や抵抗体２と電気的に接続されている。ＭＯＳＦＥＴがトランジスタセルを沢山有する縦形ＭＯＳＦＥＴでは、この周囲または図の上部と左部方向にトランジスタセルがマトリクス状に形成されたセル群が設けられており、各セルのゲートは連結されており、その連結されたゲート１と抵抗体２とがアルミニウム配線４ａにより接続されている。保護回路のダイオード部６はポリシリコン半導体に双方向のツェナーダイオードが形成されており、前述の図３に等価回路が示されたように、ＭＯＳＦＥＴのソースとゲート電極パッド３との間に接続されるように形成されている。このＭＯＳＦＥＴのゲート１、抵抗体２、およびダイオード部６はポリシリコンにより同時に形成され、パターニングにより分離して形成されている。抵抗体２は、たとえば幅が２０μｍ程度で、長さが１００μｍ程度、厚さが０.６〜１.５μｍ程度（シート抵抗が７〜１０００Ω／□程度）に形成され、ダイオード部６は不純物の導入によるｐｎ接合を設けることにより形成されている。
【００１２】
このゲート電極パッド３や抵抗体２、ダイオード部６は図１（ｂ）〜（ｃ）に断面図が示されるように、シリコンなどからなる半導体基板１１の各セル１５ａのチャネル領域１６と同じ導電型のウェル、たとえばｐウェル領域１２の上部に、たとえばＳｉＯ2 などからなる第１の絶縁膜１３を介して形成され、その上にさらに層間絶縁膜１４が設けられてコンタクト５を介してアルミニウム配線４ａ、４ｂによりそれぞれが接続されている。
【００１３】
このｐウェル領域１２での寄生ダイオードによる電荷（ホール）蓄積に伴うスイッチング時の寄生ダイオードの回復時間を短くするため、ｐウェル領域１２のセル群に近い適切な部分にコンタクト７（図１（ａ）、（ｃ）参照）が設けられ、このコンタクト７を介して各セルのソース電極１７と接続することにより、回復時間を短くしている。
【００１４】
図１（ａ）に示されるように、本発明のＭＯＳＦＥＴは、ゲート絶縁膜１３ａ（図１（ｂ）参照）を保護する保護回路の抵抗体２がＭＯＳＦＥＴのゲート１と連続的に形成されないで、別体で形成され、その間の連結がコンタクト５を介してアルミニウム配線４ａなどの金属配線により行われていることに特徴がある。そのため、図１に示されるように、寄生ダイオードによるスイッチング時の回復時間Ｔｒｒを短くするためにゲート電極パッド３の下部のｐウェル領域１２と接続するコンタクト７（図１（ｃ）参照）を、コンタクト７とセルの端との間隔がセル群の間隔と同程度になるように設けることができる。すなわち、抵抗体２がＭＯＳＦＥＴのゲート１と切り離して設けられているため、セル群の近傍に抵抗体２を設ける必要がない。その結果、コンタクト７部を避けて離れた位置に抵抗体２が設けられ、その抵抗体２はアルミニウム配線４ａにより連結されることにより、抵抗分がない金属配線により接続される。
【００１５】
本発明のＭＯＳＦＥＴは以上のような構造になっているため、スペースのある部分に抵抗体２をレイアウトすることができ、設計の自由度が向上する。しかも、抵抗体２はレイアウトの関係で長く引き回されることがなく、その長さ、すなわちその抵抗値は保護回路として機能する程度の小さい抵抗値に設定されることができるため、スイッチング速度を非常に小さくすることができる。さらに、前述のように、セル群とゲート電極パッドとの境界近くのｐウェル領域にコンタクト７を形成することができるため、寄生ダイオードによる回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を改善することができる。その結果、高特性を維持しながら外部からのサージなどの静電気に対しても高い静電耐量を保持することができると共に、ゲート絶縁膜を薄くして低い動作電圧で駆動できる高耐圧のＭＯＳＦＥＴが得られる。
【００１６】
図２は本発明のＭＯＳＦＥＴのゲート電極パッド３および抵抗体２などのレイアウトの具体例を示す平面図である。図１と同じ部分には同じ符号を付してその説明を省略する。この例では、ゲート電極パッド３がチップの角に設けられると共に、抵抗体２が、ゲート電極パッド３に対してセル群１５（小さい四角部分）と反対側に形成され、アルミニウム配線４ａによりゲート１と接続されている。さらにこの例では、抵抗体２が２個並列に接続されている。このように、抵抗体２がセル群１５と電極パッド３に対して反対側に設けられることにより、前述のように、ｐウェル領域でのコンタクト７をセル群１５の近くや一定間隔などの適切な場所に設けることができる。その結果、寄生ダイオードの回復時間Ｔｒｒを小さくすることができる。なお、図２において、点の施された部分はソースと接続される金属部（実際には絶縁膜で覆われている）を示している。
【００１７】
つぎに、このＭＯＳＦＥＴの製法について説明をする。ＦＥＴのセル部、ダイオード部および抵抗体のためのポリシリコンの形成法は従来と同様に行う。図１（ｂ）に示されるように、ポリシリコンを半導体基板１１の絶縁膜１３、１３ａ上に全面に成膜し、マスキングをしてエッチングをすることにより、ＦＥＴ本体のゲート１と同時に抵抗体２およびダイオード部６の部分を形成する。ついで、ダイオード部６のポリシリコン膜にそれぞれｐ型、ｎ型になるように不純物を導入してダイオードを形成すると共に、抵抗体部分のポリシリコン膜にたとえばイオン注入により、リン（Ｐ）などの不純物を導入して不純物濃度をたとえば２×１０15〜１×１０17程度にし、シート抵抗が７〜１０００Ω／□程度になるようにして抵抗体２を形成する。つぎに層間絶縁膜１４を形成し、コンタクトエッチを行いアルミニウムなどを、たとえば真空蒸着などにより設け、パターニングすることにより、アルミニウム配線４ａ、４ｂを設ける。その結果、ポリシリコンのパターニング時のマスクの形状を変更するだけで、特別の工数増を招くこともなく、抵抗体２の形成場所に制約を受けないで、しかも最適な抵抗値で抵抗体２を形成することができる。そのため、スイッチング速度が小さく、かつ、寄生ダイオードの回復時間も短くすることができ、高特性で、高耐圧のＭＯＳＦＥＴが簡単に得られる。
【００１８】
【発明の効果】
本発明によれば、絶縁ゲートを保護する抵抗体とダイオードとからなる保護回路が設けられた保護回路付きＭＯＳＦＥＴにおいて、同じ材料、たとえばポリシリコンからなる本体のゲートと抵抗体とが別体で形成されているため、抵抗体が設けられる位置およびその長さが制約されず、設計の自由度が向上する。さらに、抵抗体の長さが静電気などから保護するために必要最小限の抵抗値になるように設定され得るため、スイッチング速度の速いＭＯＳＦＥＴが得られる。
【００１９】
また、縦形ＭＯＳＦＥＴでトランジスタのセル群から離れた位置に抵抗体を設けることができ、セル群近傍の最適の場所でウェル領域へのコンタクトを設けることができる。そのため、寄生ダイオードに伴うスイッチング時の回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴの一例の保護回路部分の平面および断面説明図である。
【図２】本発明のＭＯＳＦＥＴの具体例の平面説明図である。
【図３】保護回路付きＭＯＳＦＥＴの等価回路図である。
【図４】従来の保護回路付きＭＯＳＦＥＴの保護回路部分の平面説明図である。
【符号の説明】
１ ゲート
２ 抵抗体
３ ゲート電極パッド
４ａ アルミニウム配線
５ コンタクト
６ ダイオード部
１１ 半導体基板
【発明の属する技術分野】
本発明はゲート絶縁膜を保護する抵抗体およびダイオードからなる保護回路が設けられた絶縁ゲート型であるＭＯＳ電界効果型トランジスタに関する。さらに詳しくは、保護回路が設けられてもスイッチング速度が速く、かつ、寄生ダイオードの回復時間の早いＭＯＳ電界効果型トランジスタに関する。
【０００２】
【従来の技術】
電子機器の低電圧駆動化に伴い、ＭＯＳ電界効果型トランジスタ（以下、ＭＯＳＦＥＴという）のゲート絶縁膜も薄膜化の傾向にある。ゲート絶縁膜の薄膜化に伴い、ゲート電極パッドを介して外部から侵入する静電気に対するゲート絶縁膜の静電破壊耐量の向上のため、ゲートに保護回路が設けられる場合がある。このようなゲート絶縁膜の保護のための回路は、たとえば図３に等価回路が示されるように、ＭＯＳＦＥＴのゲートＧとゲート電極パッドＧＰＡＤとの間にポリシリコンなどからなる抵抗体Ｒと、ゲート電極パッドＧＰＡＤとソースＳとの間に接続される双方向のツェナーダイオードＤｘとからなっている場合が一般的である。なお、図３において、ＤはＭＯＳＦＥＴのドレインを示す。
【０００３】
この抵抗体は、一般にＭＯＳＦＥＴが形成される半導体基板の表面にポリシリコンにて形成される。一方、ＭＯＳＦＥＴのゲートもゲート絶縁膜上にポリシリコンにて抵抗体と同じ層で形成される。そのため、この種のゲート絶縁膜の保護回路を有するＭＯＳＦＥＴは、図４に保護回路部の平面図が示されるように、ＭＯＳＦＥＴ本体のゲート２１と保護回路用の抵抗体２２とは、抵抗体２２の一端部を介してポリシリコン膜により連続して一体的に設けられている。また、抵抗体２２の他端側は、ゲート電極パッド２３とアルミニウム配線２４などにより、コンタクト２５を介して電気的に接続されている。
【０００４】
一方、ＭＯＳＦＥＴが複数のトランジスタセルからなる縦形ＭＯＳＦＥＴでは、これらのゲート電極パッド２３やダイオードなどは、各セルが形成されるウェルと同じ導電型のウェル領域が形成された半導体基板表面の絶縁膜上に形成される。このウェル領域は半導体基板との間に寄生のダイオードを形成し、ウェル領域に電荷（またはホール、以下同じ）が保持されることにより、寄生ダイオードの回復時間Ｔｒｒが大きくなる。このウェル領域はトランジスタセルのウェルより面積的に非常に大きく、チャージされる電荷量も多く、セル側に流れるとセルを破壊する場合もある。この回復時間を小さくするため、ウェル領域にコンタクトを設け、トランジスタのセル群のソースと接続することにより、電荷をディスチャージする場合があるが、そのコンタクトが設けられる場所がセルの間隔と同程度の間隔で設けられるなどの適切な位置および間隔で設けられる必要がある。
【０００５】
【発明が解決しようとする課題】
従来のゲート絶縁膜を保護する保護回路が設けられたＭＯＳＦＥＴは、その保護回路の抵抗体とＭＯＳＦＥＴのゲートとが一体で連続して設けられているため、抵抗体の形成場所が制約されると共に、その長さも配置の関係で制約される。そのため、その長さが長くなり過ぎるとゲート絶縁膜の保護はなされてもスイッチング速度が低下するという問題がある。
【０００６】
さらに、抵抗体がＭＯＳＦＥＴ本体のゲートの近傍に設けられているため、セル群に近いウェル領域に回復時間Ｔｒｒやｄｉ／ｄｔ（回復の速さ）を改善するためのコンタクトを設けることができない。その結果、ウェル領域の最も適切な位置および間隔でソースと接続するコンタクトを設けることができず、スイッチング時の寄生ダイオードの回復時間Ｔｒｒやｄｉ／ｄｔの特性向上を図れないという問題がある。
【０００７】
本発明はこのような問題を解決するためになされたもので、抵抗体の配置の自由度を向上させ、その抵抗値を最適化することによりスイッチング速度を向上させると共に、スイッチング時の寄生ダイオードの回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性向上を図ることができる絶縁ゲート型の保護回路付きＭＯＳＦＥＴを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によるゲート絶縁膜の保護回路付きＭＯＳＦＥＴは、半導体基板と、該半導体基板に形成されたＭＯＳ電界効果型トランジスタと、該トランジスタのゲートとゲート電極パッドとの間に直列に接続される抵抗体および該ゲート電極パッドと前記トランジスタのソースとの間に接続されるダイオードからなるゲート絶縁膜を保護する保護回路とを有し、前記ＭＯＳ電界効果型トランジスタが、複数個のトランジスタセルからなるセル群を有する縦形電界効果型トランジスタで形成され、前記抵抗体が、前記ゲート電極パッドに対して前記セル群と反対側の前記半導体基板の表面に設けられ、前記ゲートおよび抵抗体が同じ材料からなると共に、それぞれ分離して形成され、前記ゲートと抵抗体とがコンタクトを介して金属配線により電気的に接続されている。
【０００９】
この構造にすることにより、抵抗体の配置に制約を受けることがなく、半導体基板上の余裕のある場所に自由に設けることができると共に、その抵抗値も自由に設定することができる。その結果、設計時の自由度が向上して設計が簡単になると共に、抵抗値を必要以上に大きくする必要がなく、スイッチング速度を向上させることができる。さらに、電極パッドのセル群に近い場所などの最適な場所に、回復時間を早くするための半導体基板のウェル領域とのコンタクトを設けることができる。その結果、スイッチング時の寄生ダイオードに伴う回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を向上させることができる。
【００１０】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の保護回路付きＭＯＳＦＥＴについて説明をする。
【００１１】
図１（ａ）は本発明の保護回路付きＭＯＳＦＥＴの保護回路部分の平面説明図、（ｂ）はそのＢ−Ｂ線断面説明図、（ｃ）はそのＣ−Ｃ線断面説明図である。図１（ａ）で、１はＭＯＳＦＥＴ本体のたとえばポリシリコンからなるゲート、２は同様にたとえばポリシリコンからなる抵抗体、３はゲート電極パッド、４ａ、４ｂはたとえばアルミニウム配線などの金属配線で、コンタクト５を介してそれぞれゲート１や抵抗体２と電気的に接続されている。ＭＯＳＦＥＴがトランジスタセルを沢山有する縦形ＭＯＳＦＥＴでは、この周囲または図の上部と左部方向にトランジスタセルがマトリクス状に形成されたセル群が設けられており、各セルのゲートは連結されており、その連結されたゲート１と抵抗体２とがアルミニウム配線４ａにより接続されている。保護回路のダイオード部６はポリシリコン半導体に双方向のツェナーダイオードが形成されており、前述の図３に等価回路が示されたように、ＭＯＳＦＥＴのソースとゲート電極パッド３との間に接続されるように形成されている。このＭＯＳＦＥＴのゲート１、抵抗体２、およびダイオード部６はポリシリコンにより同時に形成され、パターニングにより分離して形成されている。抵抗体２は、たとえば幅が２０μｍ程度で、長さが１００μｍ程度、厚さが０.６〜１.５μｍ程度（シート抵抗が７〜１０００Ω／□程度）に形成され、ダイオード部６は不純物の導入によるｐｎ接合を設けることにより形成されている。
【００１２】
このゲート電極パッド３や抵抗体２、ダイオード部６は図１（ｂ）〜（ｃ）に断面図が示されるように、シリコンなどからなる半導体基板１１の各セル１５ａのチャネル領域１６と同じ導電型のウェル、たとえばｐウェル領域１２の上部に、たとえばＳｉＯ2 などからなる第１の絶縁膜１３を介して形成され、その上にさらに層間絶縁膜１４が設けられてコンタクト５を介してアルミニウム配線４ａ、４ｂによりそれぞれが接続されている。
【００１３】
このｐウェル領域１２での寄生ダイオードによる電荷（ホール）蓄積に伴うスイッチング時の寄生ダイオードの回復時間を短くするため、ｐウェル領域１２のセル群に近い適切な部分にコンタクト７（図１（ａ）、（ｃ）参照）が設けられ、このコンタクト７を介して各セルのソース電極１７と接続することにより、回復時間を短くしている。
【００１４】
図１（ａ）に示されるように、本発明のＭＯＳＦＥＴは、ゲート絶縁膜１３ａ（図１（ｂ）参照）を保護する保護回路の抵抗体２がＭＯＳＦＥＴのゲート１と連続的に形成されないで、別体で形成され、その間の連結がコンタクト５を介してアルミニウム配線４ａなどの金属配線により行われていることに特徴がある。そのため、図１に示されるように、寄生ダイオードによるスイッチング時の回復時間Ｔｒｒを短くするためにゲート電極パッド３の下部のｐウェル領域１２と接続するコンタクト７（図１（ｃ）参照）を、コンタクト７とセルの端との間隔がセル群の間隔と同程度になるように設けることができる。すなわち、抵抗体２がＭＯＳＦＥＴのゲート１と切り離して設けられているため、セル群の近傍に抵抗体２を設ける必要がない。その結果、コンタクト７部を避けて離れた位置に抵抗体２が設けられ、その抵抗体２はアルミニウム配線４ａにより連結されることにより、抵抗分がない金属配線により接続される。
【００１５】
本発明のＭＯＳＦＥＴは以上のような構造になっているため、スペースのある部分に抵抗体２をレイアウトすることができ、設計の自由度が向上する。しかも、抵抗体２はレイアウトの関係で長く引き回されることがなく、その長さ、すなわちその抵抗値は保護回路として機能する程度の小さい抵抗値に設定されることができるため、スイッチング速度を非常に小さくすることができる。さらに、前述のように、セル群とゲート電極パッドとの境界近くのｐウェル領域にコンタクト７を形成することができるため、寄生ダイオードによる回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を改善することができる。その結果、高特性を維持しながら外部からのサージなどの静電気に対しても高い静電耐量を保持することができると共に、ゲート絶縁膜を薄くして低い動作電圧で駆動できる高耐圧のＭＯＳＦＥＴが得られる。
【００１６】
図２は本発明のＭＯＳＦＥＴのゲート電極パッド３および抵抗体２などのレイアウトの具体例を示す平面図である。図１と同じ部分には同じ符号を付してその説明を省略する。この例では、ゲート電極パッド３がチップの角に設けられると共に、抵抗体２が、ゲート電極パッド３に対してセル群１５（小さい四角部分）と反対側に形成され、アルミニウム配線４ａによりゲート１と接続されている。さらにこの例では、抵抗体２が２個並列に接続されている。このように、抵抗体２がセル群１５と電極パッド３に対して反対側に設けられることにより、前述のように、ｐウェル領域でのコンタクト７をセル群１５の近くや一定間隔などの適切な場所に設けることができる。その結果、寄生ダイオードの回復時間Ｔｒｒを小さくすることができる。なお、図２において、点の施された部分はソースと接続される金属部（実際には絶縁膜で覆われている）を示している。
【００１７】
つぎに、このＭＯＳＦＥＴの製法について説明をする。ＦＥＴのセル部、ダイオード部および抵抗体のためのポリシリコンの形成法は従来と同様に行う。図１（ｂ）に示されるように、ポリシリコンを半導体基板１１の絶縁膜１３、１３ａ上に全面に成膜し、マスキングをしてエッチングをすることにより、ＦＥＴ本体のゲート１と同時に抵抗体２およびダイオード部６の部分を形成する。ついで、ダイオード部６のポリシリコン膜にそれぞれｐ型、ｎ型になるように不純物を導入してダイオードを形成すると共に、抵抗体部分のポリシリコン膜にたとえばイオン注入により、リン（Ｐ）などの不純物を導入して不純物濃度をたとえば２×１０15〜１×１０17程度にし、シート抵抗が７〜１０００Ω／□程度になるようにして抵抗体２を形成する。つぎに層間絶縁膜１４を形成し、コンタクトエッチを行いアルミニウムなどを、たとえば真空蒸着などにより設け、パターニングすることにより、アルミニウム配線４ａ、４ｂを設ける。その結果、ポリシリコンのパターニング時のマスクの形状を変更するだけで、特別の工数増を招くこともなく、抵抗体２の形成場所に制約を受けないで、しかも最適な抵抗値で抵抗体２を形成することができる。そのため、スイッチング速度が小さく、かつ、寄生ダイオードの回復時間も短くすることができ、高特性で、高耐圧のＭＯＳＦＥＴが簡単に得られる。
【００１８】
【発明の効果】
本発明によれば、絶縁ゲートを保護する抵抗体とダイオードとからなる保護回路が設けられた保護回路付きＭＯＳＦＥＴにおいて、同じ材料、たとえばポリシリコンからなる本体のゲートと抵抗体とが別体で形成されているため、抵抗体が設けられる位置およびその長さが制約されず、設計の自由度が向上する。さらに、抵抗体の長さが静電気などから保護するために必要最小限の抵抗値になるように設定され得るため、スイッチング速度の速いＭＯＳＦＥＴが得られる。
【００１９】
また、縦形ＭＯＳＦＥＴでトランジスタのセル群から離れた位置に抵抗体を設けることができ、セル群近傍の最適の場所でウェル領域へのコンタクトを設けることができる。そのため、寄生ダイオードに伴うスイッチング時の回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴの一例の保護回路部分の平面および断面説明図である。
【図２】本発明のＭＯＳＦＥＴの具体例の平面説明図である。
【図３】保護回路付きＭＯＳＦＥＴの等価回路図である。
【図４】従来の保護回路付きＭＯＳＦＥＴの保護回路部分の平面説明図である。
【符号の説明】
１ ゲート
２ 抵抗体
３ ゲート電極パッド
４ａ アルミニウム配線
５ コンタクト
６ ダイオード部
１１ 半導体基板
Claims (1)
- 半導体基板と、該半導体基板に形成されたＭＯＳ電界効果型トランジスタと、該トランジスタのゲートとゲート電極パッドとの間に直列に接続される抵抗体および該ゲート電極パッドと前記トランジスタのソースとの間に接続されるダイオードからなるゲート絶縁膜を保護する保護回路とを有し、前記ＭＯＳ電界効果型トランジスタが、複数個のトランジスタセルからなるセル群を有する縦形電界効果型トランジスタで形成され、前記抵抗体が、前記ゲート電極パッドに対して前記セル群と反対側の前記半導体基板の表面に設けられ、前記ゲートおよび抵抗体が同じ材料からなると共に、それぞれ分離して形成され、前記ゲートと抵抗体とがコンタクトを介して金属配線により電気的に接続されてなる保護回路付きＭＯＳ電界効果型トランジスタ。
Priority Applications (1)
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|---|---|---|---|
| JP27581996A JP3706446B2 (ja) | 1996-10-18 | 1996-10-18 | 保護回路付きｍｏｓ電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27581996A JP3706446B2 (ja) | 1996-10-18 | 1996-10-18 | 保護回路付きｍｏｓ電界効果型トランジスタ |
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| JPH10125907A JPH10125907A (ja) | 1998-05-15 |
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ID=17560871
Family Applications (1)
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-
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- 1996-10-18 JP JP27581996A patent/JP3706446B2/ja not_active Expired - Lifetime
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| JPH10125907A (ja) | 1998-05-15 |
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