JP3282512B2 - パワーｍｏｓトランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スイッチング素
子として大電流を駆動できるパワーＭＯＳトランジスタ
に係り、特にドレインをソースと同じ面に配置する横型
ＤＭＯＳ（Ｌateral Ｄouble Ｄiffused ＭＯＳ）ト
ランジスタに関するものである。

【０００２】

【従来の技術】図３７には横型ＤＭＯＳトランジスタの
一例を示す。シリコン基板７１に形成した島内におい
て、ｐ領域７２の表層部にｎウェル領域７３およびチャ
ネルｐウェル領域７４が形成されている。ｐウェル領域
７４にはｎ⁺ ソース領域７５が形成されるとともにｐ⁺
領域７６が形成されている。又、ｎウェル領域７３には
ｎ ⁺ 領域７７が形成されている。シリコン基板７１の表
面にはゲート絶縁膜７８を介してゲート電極７９が形成
されるとともに、ソース電極８０およびドレイン電極８
１が形成されている。ｎウェル領域７３およびチャネル
ｐウェル領域７４がドレインセルおよびソースセルとし
て島内に多数形成されている。

【０００３】そして、ゲート電圧の印加によるトランジ
スタ・オン時には、図３７において二点鎖線にて示すよ
うにゲート絶縁膜７８の下をドレイン端子からソース端
子に向かってドレイン電流が流れる。

【０００４】

【発明が解決しようとする課題】ところが、静電気放電
などによりサージ電流が発生すると、横方向に形成され
た寄生ｎｐｎトランジスタＴｒ２を介して出力端子（ド
レイン）から入ったサージ電流はソース電極８０に向か
って電流が流れて永久破壊を招いてしまう。

【０００５】そこで、この発明の目的は、サージ耐量の
高いパワーＭＯＳトランジスタを実現することにある。

【０００６】

【課題を解決するための手段】請求項１に記載の発明
は、半導体基板においてソース・ドレインセルに隣接し
た部位での第２導電型のウェル領域の表面部をサージ電
流吸収部としてドレイン端子と接続し、このサージ電流
吸収部に隣接した部位での第１導電型のウェル領域の表
面部をサージ電流引き抜き部としてソース端子と接続
し、かつ、ソース・ドレインセルと前記サージ電流吸収
部との間の抵抗に比べ、前記サージ電流吸収部とサージ
電流引き抜き部との間の抵抗を小さくしたことを特徴と
する。これにより、図１５に示すように、出力端子（ド
レイン）から入るサージ電流は、両ウェル領域により形
成される寄生ダイオードＤ３を介して横方向に流れ、第
１導電型のウェル領域（サージ電流引き抜き部）を通し
てソース端子側に排出できる。よって、ソース・ドレイ
ンセルの表面にあるソース領域をサージ電流が流れるこ
とがなく、ＭＯＳのチャネル部を保護して静電気などサ
ージに対する耐量を上げることができる。その結果、サ
ージ耐量の高いパワーＭＯＳトランジスタを実現でき
る。

【０００７】ここで、請求項２に記載のように、第２導
電型のウェル領域における前記サージ電流吸収部に、前
記第２導電型のウェル領域よりも高不純物濃度で、かつ
ドレインセルでの第２導電型の不純物拡散領域の深さよ
りも深い第２導電型の不純物拡散領域を形成し、素子耐
圧よりも低いブレーク電圧を得るようにすると、素子耐
圧よりも低い電圧にてサージ電流を第１導電型のウェル
領域（サージ電流引き抜き部）を通してソース端子側に
排出できる。

【０００８】請求項３に記載の発明は、ソース・ドレイ
ンセルの形成領域の内部に、半導体基板の表面側から深
さ方向に延びる第２導電型のディープ半導体領域を散在
させ、このディープ半導体領域を用いてサージ電流通路
を形成するようにしたことを特徴としている。これによ
り、出力端子（ドレイン）から入るサージ電流は、図７
に示すように、両ウェル領域により形成される寄生ダイ
オードに加え、散在させたディープ半導体領域（２６
ａ，２６ｂ，２６ｃ）を通して排出でき、サージ電流が
すべてドレインに集中することなく分散して流すことが
できる。よって、表面にあるソース領域をサージ電流が
流れることがなく、ＭＯＳのチャネル部を保護して静電
気などサージに対する耐量を上げることができる。その
結果、サージ耐量の高いパワーＭＯＳトランジスタを実
現できる。

【０００９】請求項４に記載の発明は、半導体基板にお
ける第１導電型のウェル領域の下に第２導電型の半導体
埋込層を形成するとともに、ソース・ドレインセルの形
成領域の内部に、半導体基板の表面側から深さ方向に延
び半導体埋込層に達する第２導電型のディープ半導体領
域を散在させ、半導体埋込層およびディープ半導体領域
を用いてサージ電流通路を形成するようにしたことを特
徴としている。これにより、図４に示すように、出力端
子（ドレイン）から入るサージ電流は、両ウェル領域お
よび半導体基板により形成される寄生トランジスタを介
して、縦方向に流れ、半導体埋込層（７）およびディー
プ半導体領域（２６ａ，２６ｂ，２６ｃ）を通して排出
できる。又、出力端子（ドレイン）から入るサージ電流
は、図７に示すように、両ウェル領域により形成される
寄生ダイオードに加え、散在させたディープ半導体領域
（２６ａ，２６ｂ，２６ｃ）を通して排出でき、サージ
電流がすべてドレインに集中することなく分散して流す
ことができる。よって、表面のソース領域をサージ電流
が流れることがなく、ＭＯＳのチャネル部を保護して静
電気などサージに対する耐量を上げることができる。そ
の結果、サージ耐量の高いパワーＭＯＳトランジスタを
実現できる。

【００１０】ここで、請求項３または４に記載の発明に
おいて、ディープ半導体領域を、複数にブロック化した
ソース・ドレインセルの形成領域の周囲に配置してもよ
い。請求項３または４に記載の発明において、ディープ
半導体領域をソース・ドレインセルの形成領域内に島状
に配置してもよい。

【００１１】又、請求項３または４に記載の発明におい
て、ディープ半導体領域に挟まれたソース・ドレインセ
ルの形成領域を、その幅が２００μｍ以下とするとよ
い。又、請求項３または４に記載の発明において、ディ
ープ半導体領域を、平面構造として帯状をなし、ソース
・ドレインセルの形成領域において一定の間隔をおいて
平行に延設したものとしてもよい。

【００１２】

【発明の実施の形態】

（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。

【００１３】本実施の形態は、請求項４，５，７，８に
対応するものである。図１には本実施の形態におけるパ
ワーＭＯＳトランジスタの平面図を示す。図２には図１
のII−II断面を示す。即ち、半導体基板としてのシリコ
ンチップ１の断面図を示す。

【００１４】本実施の形態では、ＳＯＩ（Ｓilicon Ｏ
n Ｉnsulator）構造およびトレンチ酸化膜による分離構
造を利用して島を形成している。又、島内に横型パワー
ＭＯＳトランジスタが形成され、同トランジスタはｎチ
ャネル型である。

【００１５】尚、本トランジスタを組み込んだ装置は自
動車用コントローラとして用いられるものであり、電源
として車載用バッテリ（１８ボルト）を用いている。図
２において、ｐ⁺ シリコン基板２とｎ型シリコン基板３
とがシリコン酸化膜（埋込酸化膜）４を介した貼り合わ
せにより接合され、ＳＯＩ構造をなしている。又、ｎ型
シリコン基板３において表面から埋込酸化膜４に至るト
レンチ酸化膜５が形成され、このトレンチ酸化膜５およ
びシリコン酸化膜（埋込酸化膜）４にて囲まれたシリコ
ン領域がトランジスタ形成用島６となっている。

【００１６】ｎ型シリコン基板３において、ｎ⁺ 埋込層
７の上にｎ^- エピタキシャル層８が形成されている。よ
り詳しくは、ｎ⁺ 埋込層７はアンチモン（Ｓｂ）を用い
て約７μｍの厚さに形成したものであり、ｎ^- エピタキ
シャル層８は、キャリヤ濃度が約１０¹⁵ｃｍ^-3程度であ
り、当該領域がデバイス形成領域となる。このように、
シリコンチップ１においては、ｐ⁺ シリコン基板２の上
に埋込酸化膜４、ｎ⁺埋込層７、ｎ^- エピタキシャル層
８が順に積層されている。

【００１７】又、ｎ^- エピタキシャル層８の表層部にｐ
ウェル領域９が形成されるとともにｐウェル領域９内に
ｎウェル領域１０が形成されている。より詳しくは、ボ
ロン（Ｂ）と砒素（Ａｓ）のイオン打ち込み、および、
熱拡散により、ｎウェル領域１０の深さが約１μｍ、ｐ
ウェル領域９の深さが約４μｍの二重拡散による両ウェ
ル領域９，１０が形成されている。

【００１８】図３の拡大図を用いて詳細に説明する。基
板の表面部における所定領域にはＬＯＣＯＳ酸化膜１１
が形成されるとともに、ポリシリコンゲート電極１２が
配置されている。又、ポリシリコンゲート電極１２の下
にはゲート絶縁膜としてのシリコン酸化膜１３が形成さ
れている。このポリシリコンゲート電極１２を拡散窓と
したボロン（Ｂ）および、砒素（Ａｓ）のドーズにより
チャネル形成用のｐウェル領域１４およびｎ⁺ ソース領
域１５が二重拡散により形成されている。さらに、チャ
ネル形成用のｐウェル領域１４にはｐ⁺ 領域１６が形成
されている。又、ｎウェル領域１０において表層部にｎ
⁺ 領域１７が形成されている。

【００１９】図３において、ＬＯＣＯＳ酸化膜１１およ
びポリシリコンゲート電極１２の上面にはＢＰＳＧ膜１
８が配置されている。ｎ⁺ ソース領域１５およびｐ⁺ 領
域１６に接するようにソース電極１９が配置され、ソー
ス電極１９はアルミよりなる。又、ｎ⁺ 領域１７に接す
るようにドレイン電極２０が配置され、ドレイン電極２
０はアルミよりなる。ソース電極１９とドレイン電極２
０とは第１アルミ層となっている。第１アルミ層（１
９，２０）の上にはＴＥＯＳ層２１を介して第２アルミ
層２２が配置されている。第２アルミ層２２はパッシベ
ーション膜としてのシリコン窒化膜２３にて覆われてい
る。

【００２０】そして、ゲート電圧の印加によるトランジ
スタ・オン時には、図３において二点鎖線にて示すよう
にゲート絶縁膜としてのシリコン酸化膜１３の下をドレ
イン端子からソース端子に向かってドレイン電流ＩD が
流れる。

【００２１】このように、ｐウェル領域１４の形成領域
がソースセル２４となり、ｎウェル領域１０の形成領域
がドレインセル２５となり、このソースセル２４とドレ
インセル２５が、図１に示すように、シリコンチップ１
での島６において縦横に多数配置されている。島６にお
けるセル数（ソースセルとドレインセルの総和）として
は、例えば、１００００セル程度としている。より詳し
くは、図１においては、ソースセル２４とドレインセル
２５とは、平面構造として正方形をなし、縦横に互い違
いに並べた、いわゆる市松模様をなしている。又、ソー
ス・ドレインセル２４，２５の形成領域Ａ１は、第１ブ
ロックＢＬ１、第２ブロックＢＬ２、第３ブロックＢＬ
３、第４ブロックＢＬ４、第５ブロックＢＬ５に区画形
成され、各ブロックＢＬ１〜ＢＬ５は長方形をなしてい
る。

【００２２】尚、ソースセル２４とドレインセル２５と
は、平面構造として長方形でもよい。このように、シリ
コンチップ１（半導体基板）の表層側に、二重拡散によ
るｐウェル領域９（外側の第１導電型のウェル領域）お
よびｎウェル領域１０（内側の第２導電型のウェル領
域）が形成されるとともに、シリコンチップ１の表面に
ソース・ドレインセル２４，２５が多数形成されてい
る。即ち、シリコンチップ１の表層側にはｎ^- エピタキ
シャル層８（第２導電型の半導体層）が形成され、この
ｎ^- エピタキシャル層８に二重拡散によるｐウェル領域
９（外側の第１導電型のウェル領域）およびｎウェル領
域１０（内側の第２導電型のウェル領域）が形成される
とともに、ｎ^- エピタキシャル層８の表面にソース・ド
レインセル２４，２５が多数形成されている。

【００２３】尚、図１はソース・ドレインセル２４，２
５を分かりやすくするためにその数については模式的に
簡略化している。さらに、図１，２に示すように、拡散
深さの深いｎ⁺ 拡散領域（以下、ディープｎ⁺ 領域とい
う）２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ
が形成され、ディープｎ⁺ 領域２６ａ〜２６ｆはｎ⁺ 埋
込層７に達している。このディープｎ⁺ 領域２６ａ〜２
６ｆは、ブロック化したソース・ドレインセルの形成領
域ＢＬ１〜ＢＬ５を囲むように形成されている。又、デ
ィープｎ⁺ 領域２６ａ〜２６ｆは抵抗を下げるためにリ
ン（Ｐ）を幅７μｍ，深さ１１μｍ程に深く拡散させる
ことにより形成している。

【００２４】又、図１に示すように、ソース・ドレイン
セルの各ブロックＢＬ１〜ＢＬ５の幅Ｗ、即ち、ディー
プｎ⁺ 領域２６ａ〜２６ｆに挟まれたソース・ドレイン
セルの形成領域の幅Ｗは、２００μｍ以下であり、後記
するサージ電流を流しやすくしている。これは、従来構
造のパワー素子の静電気による破壊セルが図１３に示す
ようにセルの外周から高々１００μｍ内に分布している
からである。図１３を簡単に説明しておくと、図１３
は、静電気による破壊セル位置の分布を示す図であり、
横軸に破壊セル位置をとり、縦軸に破壊頻度をとってい
る。この図１３から、セル位置が１００μｍまではセル
の破壊は発生しているが、１００μｍを越えるとセルの
破壊は発生しないことが分かる。即ち、ディープｎ⁺ 領
域２６ａ〜２６ｆに挟まれたソース・ドレインセルの形
成領域の幅Ｗを２００μｍ以下とすることによりセルの
破壊を防止できる。

【００２５】本実施の形態においては、図２に示すよう
に、負荷（例えば、モータ等のインダクタンス）２７が
ＬＤＭＯＳトランジスタのドレイン側に配置される、い
わゆるロウサイド（Ｌｏｗ Ｓｉｄｅ）スイッチ仕様で
あり、ディープｎ⁺ 領域２６ａ〜２６ｆはソースと結線
しグランドで使用する。即ち、基板電位はソースと共に
接地し、高電位Ｖcc（１８ボルト）とグランド側との間
に配置される負荷２７に対してグランド側にパワーＭＯ
Ｓトランジスタを配置している。

【００２６】配線の詳細は図３に示すように、各ドレイ
ン電極２０が電気的に接続されるとともに、各ソース電
極１９が電気的に接続されている（配線されている）。
又、ＴＥＯＳ層２１に対しビアホールを第１アルミ層上
にあけ、第２アルミ層２２をソース、ドレインに分けて
用いている。

【００２７】次に、このように構成したパワーＭＯＳト
ランジスタ（ロウサイドスイッチ仕様）の作用を説明す
る。図３に示すように、ドレインから静電気の放電など
によるサージ電流が流入する場合、ドレイン直下に形成
されている寄生ｎｐｎバイポーラトランジスタＴｒ１が
ブレークする。これにより、図４に示すように、サージ
電流はトランジスタＴｒ１のエミッタとなるｎ⁺ 埋込層
７を経由して基板表面から拡散したディープｎ⁺ 領域２
６ａ〜２６ｆに流入し、グランドへ逃げる。この時、サ
ージ電流を排出するディープｎ⁺ 領域２６ａ〜２６ｆが
セル形成領域Ａ１内に周期的に一定の間隔で散在して配
置されていることにより、サージ電流をチップ領域全体
で吸収することができる。このため一定量のエネルギー
が分散されることにより、格子温度の上昇が抑えられ
る。その結果、サージ耐量を上げることができる。

【００２８】つまり、図３７に示す従来構造において
は、出力端子（ドレイン）から入った静電気放電などに
よるサージ電流は横方向に形成された寄生ｎｐｎトラン
ジスタＴｒ２を介してソース電極に向かって電流が流れ
ようとして永久破壊を招いてしまうが、本実施の形態に
おいては、サージ電流は、ソース・ドレインセルの形成
領域（パワー素子領域）内において縦方向に流れ、表面
のソース領域をサージ電流が流れることがなく、ＭＯＳ
のチャネル部を保護して静電気などサージに対する耐量
を上げることができる。

【００２９】さらに、ドレイン端子以外の端子からサー
ジが入った場合についても言及すれば、図３においてソ
ースのｐ領域（９）とドレインのｎ領域（１０）でｐｎ
ダイオードＤ１が形成され、このダイオードＤ１がソー
スから入るサージにより順方向にオンしてこのダイオー
ドＤ１を通してサージ電流を流すことができる。よっ
て、サージに伴う温度上昇を抑えて安全に吸収できる。
又、ゲートは、ＬＤＭＯＳトランジスタが搭載されるＩ
Ｃ回路内でゲート駆動回路に接続され、単独でＩＣの端
子に結線されることはないのでサージについては特別に
考慮する必要はない。

【００３０】以下、図１０，１１に示す構成をとった場
合と比較しつつ、その作用および効果を説明する。図１
０，１１に示す構成をとった場合においては、図３７に
示す構造に比べ図１１に示すようにｎ⁺ 埋込層７を形成
するとともにディープｎ⁺ 領域３５を形成し、さらに、
サージ電流通路を形成するためのディープｎ⁺ 領域３５
を、図１０に示すように、縦に１００セル，横に１００
セル並べたソース・ドレインセルの形成領域Ａ１の周囲
にのみ形成している。この場合においては、図１１に示
すように、出力端子（ドレイン）から入った静電気放電
などによるサージ電流は縦方向に形成されたｎｐｎトラ
ンジスタ（ドレイン／ソース／ｎ型基板）を介して基板
の縦方向に抜け、そしてセル形成領域Ａ１の周囲に設け
られたディープｎ⁺ 領域３５を経由して外（グランド）
に抜ける。しかしながら、ディープｎ⁺ 領域３５がパワ
ーＭＯＳ領域の周囲にのみ存在しているためサージ電流
が抜ける領域が限られている。このため、サージ電流は
島の全領域で吸収されずディープｎ⁺ 領域３５に近い領
域に集中する。その結果、比較的弱いサージでもエネル
ギー密度が島６の周辺部で高くなり、局所的な発熱によ
りパワーＭＯＳトランジスタが破損するおそれがある。

【００３１】これに対し、本実施の形態では、ソース・
ドレインセルの形成領域Ａ１の内部に、ｎ⁺ 埋込層７に
達するディープｎ⁺ 領域２６ａ〜２６ｆを散在させてい
るので、電流も分散されて格子温度の上昇も抑えられる
ので、サージ耐量の高いパワーＭＯＳトランジスタを実
現できる。

【００３２】又、図１に示すように、ディープｎ⁺ 領域
２６ａ〜２６ｆは平面構造として帯状をなし、ソース・
ドレインセル２４，２５の形成領域において一定の間隔
をおいて平行に延設したものである。よって、図５に示
すように、ソース・ドレインセルの形成領域において縦
方向と横方向の両方向に帯状のディープｎ⁺ 領域３６，
３７を形成した場合には、ソース・ドレインセルの形成
領域の角部においては縦方向の拡散層３６と横方向の拡
散層３７とにより高濃度領域となり、この高濃度領域の
電気抵抗が小さくなり、この箇所（角部のセル）から電
流が流れ易くなり、角部のセルの破壊を招きやすくな
る。換言すれば、これを回避しようとするとソース・ド
レインセルの形成領域の角部にはセルが形成できなくな
り、これにより、オン抵抗の増加を招いてしまう。これ
に対し、本実施の形態によれば、一方向にのみ延びるデ
ィープｎ⁺ 領域２６ａ〜２６ｆとしているので、ソース
・ドレインセルの形成領域の角部は高濃度となることも
なく角部にセルを形成でき、オン抵抗の増加を招くこと
もない。

【００３３】つまり、ディープｎ⁺ 領域は、縦横の両方
は必要がなく、一方のみとしても最短距離でレイアウト
することができ、かつ、ディープｎ⁺ 領域の占有面積を
少なくでき、セル数の低下を極力抑制できることとな
る。

【００３４】このように、本実施の形態は、下記（イ）
〜（ニ）の特徴を有する。 （イ）シリコンチップ１におけるｐウェル領域９の下に
ｎ⁺ 埋込層７（第２導電型の半導体埋込層）を形成する
とともに、ソース・ドレインセルの形成領域Ａ１の内部
に、ｎ^- エピタキシャル層８の表面側から深さ方向に延
びｎ⁺ 埋込層７に達するディープｎ⁺ 領域２６ａ〜２６
ｆ（第２導電型のディープ半導体領域）を散在させ、ｎ
⁺ 埋込層７およびディープｎ⁺ 領域２６ａ〜２６ｆを用
いてサージ電流通路を形成するようにした。これによ
り、図４に示すように、出力端子（ドレイン）から入る
サージ電流は、両ウェル領域９，１０およびｎ^- エピタ
キシャル層８により形成される寄生トランジスタＴｒ１
を介して、縦方向に流れ、ｎ⁺埋込層７およびディープ
ｎ⁺ 領域２６ａ〜２６ｆを通して排出できる。よって、
表面のソース領域をサージ電流が流れることがなく、Ｍ
ＯＳのチャネル部を保護して静電気などサージに対する
耐量を上げることができる。その結果、サージ耐量の高
いパワーＭＯＳトランジスタを実現できる。

【００３５】このとき、ディープｎ⁺ 領域２６ａ〜２６
ｆになるべく均等に設けると、サージ電流が均等化しサ
ージエネルギーが分散する。つまり、パワー素子の破壊
はサージエネルギーが場所的に集中によるものである
が、本実施の形態によれば、このサージエネルギーが集
中せず、サージ耐量の高いパワーＭＯＳトランジスタを
実現できる。 （ロ）図１に示すように、ディープｎ⁺ 領域２６ａ〜２
６ｆに挟まれたソース・ドレインセルの形成領域の幅Ｗ
を２００μｍ以下にしているので、サージ電流が均等に
流れやすい。 （ハ）ディープｎ⁺ 領域２６ａ〜２６ｆを、平面構造と
して帯状をなし、ソース・ドレインセルの形成領域にお
いて一定の間隔をおいて平行に延設したので、図５を用
いて説明したようにセル数の低減を招くことなく好まし
いものとなる。 （ニ）図１，２に示すように、ＳＯＩ構造およびトレン
チ酸化膜を用いて島６を形成しているので、ＰＮ接合に
より絶縁分離する場合に比べ、各島に形成される素子間
の相互干渉を回避することができる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００３６】本実施の形態は、請求項３に対応するもの
である。前記第１の実施の形態においては、ロウサイド
スイッチ仕様であったが、本実施の形態においては、図
６に示すように、負荷２７がソース側に接続されるハイ
サイド（Ｈｉｇｈ Ｓｉｄｅ）スイッチ仕様となってい
る。つまり、高電位Ｖccとグランド側との間に配置され
る負荷２７に対して電源側（高電位側）にパワーＭＯＳ
トランジスタを配置している。この場合には、ディープ
ｎ⁺ 領域２６ａ〜２６ｆをドレイン側に接続している。

【００３７】ハイサイドスイッチ仕様では、図３に示す
ように、ｐウェル領域９とｎウェル領域１０とで寄生ダ
イオードＤ１が形成される。そして、ドレインから入る
サージ電流によりダイオードＤ１がブレークする。そし
て、図７に示すように、サージ電流はダイオードＤ１に
よる経路に加え、チップ内に周期的に散在するディープ
ｎ⁺ 領域２６ａ〜２６ｆから流すことができる（分散し
て流すことができる）。即ち、ディープｎ⁺ 領域２６ａ
〜２６ｆがチップ全体に均等に配置されることにより電
流も分散され格子温度の上昇も抑えられるのでサージ耐
量を向上させることができる。逆に、ソースから印加さ
れるサージも、ロウサイドスイッチ仕様と同様にドレイ
ンもしくはディープｎ⁺ 領域２６ａ〜２６ｆで形成され
るダイオードを動作させてサージを吸収できる。

【００３８】以下、図１０，１２に示す構成をとった場
合と比較しつつ、その作用および効果を説明する。図１
０，１２に示す構成をとった場合においては、図１０に
示すように、ソース・ドレインセルの形成領域Ａ１の周
囲にのみ、サージ電流通路を形成するためのディープｎ
⁺ 領域３５を形成し、図１２に示すように、ハイサイド
スイッチ仕様としている。この場合において、ハイサイ
ドスイッチ仕様では、出力端子（ドレイン）から入った
電流は、一部基板側にも分岐される。しかしながら、デ
ィープｎ⁺ 領域３５がセル形成領域Ａ１の周囲にのみ存
在しているためサージエネルギーの分散は不十分でやは
りサージ耐量は低い。

【００３９】これに対し、本実施の形態では、電流も分
散されて格子温度の上昇も抑えられるので、サージ耐量
の高いパワーＭＯＳトランジスタを実現できる。このよ
うに、本実施の形態は、下記の特徴を有する。 （イ）出力端子（ドレイン）から入るサージ電流は、図
７に示すように、両ウェル領域９，１０により形成され
る寄生ダイオードＤ１に加え、散在させたディープｎ⁺
領域２６ａ〜２６ｆを通して排出でき、サージ電流がす
べてドレインに集中することなく分散して流すことがで
きる。よって、表面のソース領域をサージ電流が流れる
ことがなく、ＭＯＳのチャネル部を保護して静電気など
サージに対する耐量を上げることができる。その結果、
サージ耐量の高いパワーＭＯＳトランジスタを実現でき
る。

【００４０】ここで、ディープｎ⁺ 領域２６ａ〜２６ｆ
をセル形成領域Ａ１内にできるだけ均等に設けることに
より、サージ電流を均等に散在させてサージエネルギー
が均等分散する。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００４１】本実施の形態は、請求項６に対応するもの
である。図８には本実施の形態におけるパワーＭＯＳト
ランジスタ（チップ１）の平面図を示す。

【００４２】ソース・ドレインセル形成領域Ａ１内に
は、第２導電型のディープ半導体領域としてのディープ
ｎ⁺ 領域２８が島状に多数配置されている。このディー
プｎ⁺領域２８も、図２のように、ｎ^- エピタキシャル
層８（低濃度半導体層）の表面側からｎ⁺ 埋込層７（高
濃度半導体層）に達している。

【００４３】そして、ｎ⁺ 埋込層７とディープｎ⁺ 領域
２８とによりサージ電流通路が形成され、ディープｎ⁺
領域２８で形成されるサージ吸収領域（ハイサイドスイ
ッチ仕様時）若しくは、サージ排出領域（ロウサイドス
イッチ仕様時）をパワー素子領域内になるだけ均等に散
在させることにより、サージ電流を均等化して、サージ
エネルギーが分散する。よって、パワー素子の破壊はサ
ージエネルギーが場所的に集中によるものであるが、本
実施の形態によれば、このサージエネルギーが集中せ
ず、サージ耐量の高いパワー素子を実現できる。即ち、
出力端子（ドレイン）から入るサージ電流を抜く排出領
域をセル領域内に散在させる、或いはサージ電流がすべ
てドレインに集中しないよう、電流を分散させてソース
領域に流すためのサージ吸収領域を同じくセル領域内に
散在させることにより、ＭＯＳのチャネル部を保護して
静電気などサージに対する耐量を上げることができる。

【００４４】これまで述べてきた第１，第２，第３の実
施の形態の応用例として次のように実施してもよい。図
９に示すように、ディープｎ⁺ 領域３１を島状とし、か
つ、散在したディープｎ⁺ 領域３１と、散在したセル形
成領域とを縦横に互い違いに並べて配置してもよい。

【００４５】尚、図８，９のディープｎ⁺ 領域２８，３
１の島状配置と、図１のストライプ配置とを比較する
と、ストライプ状の配置は、オン抵抗を決めるソース・
ドレインセルの減少を抑えることができ、ＬＤＭＯＳの
オン抵抗を上げないでサージ耐量を向上させることがで
きる。又、構造も簡単であるため配線がしやすいという
別の利点もある。

【００４６】又、これまでの説明においては、ドレイン
セルとソースセルとは正方形（または長方形）であった
が、ストライプ状に細長くしたり、六角形の形状として
もよい。

【００４７】又、ディープｎ⁺ 領域は周期的に配置する
と述べたが、これは必ずしも厳密に周期的パターンでな
くとも、ＬＤＭＯＳ部内にランダムに分散配置してもサ
ージは吸収できる。ただし、この場合には、レイアウト
配線が面倒になる。

【００４８】又、上記実施の形態では、ｎ⁺ 埋込層７
と、散在させたディープｎ⁺ 領域とを設けたが、散在さ
せたディープｎ⁺ 領域のみを設けてもよい（散在させた
ディープｎ⁺ 領域のみを用いてサージ電流通路を形成す
る）。つまり、ハイサイドスイッチ仕様のみで使用する
場合には、散在させたディープｎ⁺ 領域のみ設けてもよ
い。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００４９】本実施の形態は、請求項１，２に対応する
ものである。図１４には本実施の形態におけるパワーＭ
ＯＳトランジスタの平面図を示し、図１５には図１４の
XV−XVでの縦断面図を示す。

【００５０】半導体基板としてのシリコンチップ１には
ソース・ドレインセルの形成領域Ａ１が設けられ、ソー
ス・ドレインセルの形成領域Ａ１は四角形状をなしてい
る。このソース・ドレインセルの形成領域Ａ１において
は図３に示したソースセルおよびドレインセルが形成さ
れている。つまり、基板は、ＳＯＩ構造を有し、かつ、
表層部に二重拡散によるｐウェル領域９及びｎウェル領
域１０が形成されている。この基板の表面部における所
定領域にはＬＯＣＯＳ酸化膜１１が形成されるととも
に、ゲート絶縁膜としてのシリコン酸化膜１３を介して
ポリシリコンゲート電極１２が配置されている。又、基
板の表面部にはｐウェル領域１４、ｎ⁺ ソース領域１
５、ｐ⁺ 領域１６、ｎ⁺ 領域１７が形成されている。
尚、図３におけるＢＰＳＧ膜１８、ソース電極１９、ド
レイン電極２０、ＴＥＯＳ層２１、第２アルミ層２２、
シリコン窒化膜２３（パッシベーション膜）等について
は説明の便宜上省略した。

【００５１】シリコンチップ１におけるソース・ドレイ
ンセルの形成領域Ａ１の周囲には、環状のサージ吸収領
域Ａ２が隣接して形成されている。サージ吸収領域Ａ２
はドレインより入ったサージ電流を受けるための領域で
ある。サージ吸収領域Ａ２にはｎウェル領域１０の端部
が延設され、その表面部に第２導電型の不純物拡散領域
としてのｎ⁺⁺領域４１が形成されるとともに、ｎ⁺⁺領域
４１の内部にコンタクト用のｎ⁺ 領域４２が延設されて
いる。ｎ⁺ 領域４２はその表面部をサージ電流吸収部と
して図１５に示すようにドレイン端子とアルミ配線（図
示略）により接続されている。又、ソース・ドレインセ
ルの形成領域Ａ１とサージ吸収領域Ａ２とはＬＯＣＯＳ
酸化膜（フィールド酸化膜）４３にて分離されている。

【００５２】ここで、ｎ⁺⁺領域４１の拡散深さはドレイ
ンセルでのｎ⁺ 領域１７の深さよりも深くなっており、
素子耐圧ＢＶ１よりも低いブレーク電圧ＢＶ２となって
いる。即ち、素子耐圧ＢＶ１より低い電圧ＢＶ２でｎ⁺⁺
領域４１、ｎウェル領域１０、ｐウェル領域９より形成
される寄生ダイオードＤ３をブレークさせることがで
き、ドレイン耐圧は素子耐圧ＢＶ１ではなくサージ吸収
領域Ａ２の電圧ＢＶ２により決定される。

【００５３】シリコンチップ１におけるサージ吸収領域
Ａ２の周囲には、環状のサージ引き抜き領域Ａ３が隣接
して形成されている。サージ引き抜き領域Ａ３はサージ
吸収領域Ａ２より流れ出たサージ電流を引き抜くための
領域である。サージ引き抜き領域Ａ３にはｐウェル領域
９の端部が延設され、その表層部にコンタクト用のｐ ⁺
領域４４が形成されている。ｐ⁺ 領域４４はその表面部
をサージ電流引き抜き部としてソース端子とアルミ配線
（図示略）により接続され、ソース端子はグランド電位
に固定されている。

【００５４】又、サージ吸収領域Ａ２とサージ引き抜き
領域Ａ３とはＬＯＣＯＳ酸化膜（フィールド酸化膜）４
５にて分離され、サージ引き抜き領域Ａ３の回りにはＬ
ＯＣＯＳ酸化膜４６が形成されている。

【００５５】ここで、ＬＯＣＯＳ酸化膜４３とＬＯＣＯ
Ｓ酸化膜４５とは、図１５においてＬＯＣＯＳ酸化膜４
３の方がＬＯＣＯＳ酸化膜４５よりも長くなっており、
ソース・ドレインセル（の形成領域Ａ１）とサージ吸収
領域Ａ２との間の抵抗Ｒ１に比べ、サージ吸収領域Ａ２
とサージ引き抜き領域Ａ３との間の抵抗Ｒ２が小さくな
っている。つまり、サージ吸収領域Ａ２からソース・ド
レインセル（の形成領域Ａ１）への抵抗Ｒ１と、サージ
吸収領域Ａ２からサージ引き抜き領域Ａ３への抵抗Ｒ２
との関係において、Ｒ１＞Ｒ２となっている。又、Ｒ１
とＲ２との関係において、できる限りＲ２を小さくする
ことが望ましい。

【００５６】本実施の形態においては、ｎウェル領域１
０は、その表面キャリア濃度が１．２×１０¹⁵ｃｍ^-3、
深さが約１．５μｍであり、ｎ⁺⁺領域４１は、その表面
キャリア濃度が６×１０¹⁹ｃｍ^-3、深さが約２μｍであ
る。又、ｎ⁺ 領域４２，１７はその表面キャリア濃度が
１．２×１０¹⁸ｃｍ^-3、深さが０．５μｍである。ここ
で、ｎ⁺⁺領域４１の深さは、ｎウェル領域１０の深さに
比べ本実施形態のようにｎウェル領域１０よりも深い
か、あるいは同等であることが望ましい。

【００５７】次に、このように構成したパワーＭＯＳト
ランジスタの作用を説明する。出力端子（ドレイン）か
ら入るサージ電流は、サージ吸収領域Ａ２のｎ⁺ 領域４
２、ｎ⁺⁺領域４１および両ウェル領域１０，９により形
成される寄生ダイオードＤ３を介して横方向に流れ、ｐ
ウェル領域９を通しｐ⁺ 領域４４を介してソース端子側
に排出される。よって、ソース・ドレインセルの表面に
あるソース領域をサージ電流が流れることがない。

【００５８】つまり、ソース・ドレインセルの形成領域
Ａ１とサージ吸収領域Ａ２との間の抵抗Ｒ１に比べ、サ
ージ吸収領域Ａ２とサージ引き抜き領域Ａ３との間の抵
抗Ｒ２が小さくなっており、サージ吸収領域Ａ２からソ
ース・ドレインセルの形成領域Ａ１にサージ電流が流れ
ることが回避される。

【００５９】さらに、ｎ⁺⁺領域４１の拡散深さをドレイ
ンセルでのｎ⁺ 領域１７の深さよりも深くし、素子耐圧
ＢＶ１よりも低いブレーク電圧ＢＶ２としているので、
素子耐圧ＢＶ１よりも低い電圧ＢＶ２にてサージ電流が
ｐウェル領域９を通してソース端子側に排出される。

【００６０】この際、四角形のソース・ドレインセルの
形成領域Ａ１の周囲に環状のサージ吸収領域Ａ２を配置
するとともに、サージ吸収領域Ａ２の周囲に環状のサー
ジ引き抜き領域Ａ３を配置することにより、ソース・ド
レインセルの形成領域Ａ１に対しサージ対策領域Ａ２，
Ａ３を均一に、かつ、大面積に形成でき、サージ電流が
局所的に集中することなく均等に、かつ、大エネルギを
流すことができる。

【００６１】次に、このパワーＭＯＳトランジスタの製
造工程を、図１６〜図２２を用いて説明する。まず、図
１６に示すように、ｐ⁺ シリコン基板２の上にシリコン
酸化膜４、ｎ ⁺ 埋込層７、ｎ^- エピタキシャル層８が順
に積層された基板を用意する。そして、図１７に示すよ
うに、ｎ^- エピタキシャル層８にイオン注入法によりｐ
ウェル領域９を形成する。さらに、図１８に示すよう
に、ｐウェル領域９にイオン注入法によりｎウェル領域
１０を形成する。

【００６２】引き続き、図１９に示すように、基板１の
表面における所定領域にＬＯＣＯＳ酸化膜１１，４３，
４５，４６を形成する。そして、図２０に示すように、
シリコン酸化膜（ゲート絶縁膜）１３を配置するととも
にその上にポリシリコンゲート電極１２を配置する。さ
らに、図２１に示すように、イオン注入法によりｎウェ
ル領域１０を貫通しｐウェル領域９に至るｐウェル領域
１４を形成する。その後、図２２に示すように、イオン
注入法によりｎ⁺⁺領域４１を形成する。そして、図１５
に示すように、ｐ⁺ 領域１６，４４を形成した後、ｎ⁺
ソース領域１５、ｎ⁺ 領域１７、ｎ⁺ 領域４２を同時に
形成する。

【００６３】このように本実施の形態は、下記の特徴を
有する。 （イ）シリコンチップ１（半導体基板）においてソース
・ドレインセルに隣接した部位でのｎウェル領域１０
（第２導電型のウェル領域）の表面部をサージ電流吸収
部としてドレイン端子と接続し、このサージ電流吸収部
に隣接した部位でのｐウェル領域９（第１導電型のウェ
ル領域）の表面部をサージ電流引き抜き部としてソース
端子と接続し、かつ、ソース・ドレインセルとサージ電
流吸収部との間の抵抗Ｒ１に比べ、サージ電流吸収部と
サージ電流引き抜き部との間の抵抗Ｒ２を小さくした。
これにより、図１５に示すように、出力端子（ドレイ
ン）から入るサージ電流は、両ウェル領域１０，９によ
り形成される寄生ダイオードＤ３を介して横方向に流
れ、ｐウェル領域９（サージ電流引き抜き部）を通して
ソース端子側に排出できる。よって、ソース・ドレイン
セルの表面にあるソース領域をサージ電流が流れること
がなく、ＭＯＳのチャネル部を保護して静電気などサー
ジに対する耐量を上げることができる。その結果、サー
ジ耐量の高いパワーＭＯＳトランジスタを実現できる。 （ロ）ｎウェル領域１０（第２導電型のウェル領域）に
おけるサージ電流吸収部部に、ｎウェル領域１０よりも
高不純物濃度で、かつドレインセルでのｎ⁺ 領域１７
（第２導電型の不純物拡散領域）の深さよりも深いｎ⁺⁺
領域４１（第２導電型の不純物拡散領域）を形成し、素
子耐圧ＢＶ１よりも低いブレーク電圧ＢＶ２を得るよう
にすると、素子耐圧ＢＶ１よりも低い電圧ＢＶ２にてサ
ージ電流をｐウェル領域９（サージ電流引き抜き部）を
通してソース端子側に排出できる。

【００６４】本実施の形態が最も望ましいものである
が、その応用例としては、ｎ⁺⁺領域４１は無くてもよ
い。又、サージ吸収領域Ａ２のブレーク電圧ＢＶ２をソ
ース・ドレインセルの形成領域Ａ１の素子耐圧ＢＶ１よ
り低くすることが望ましいが、ブレーク電圧ＢＶ２と素
子耐圧ＢＶ１とが等しくてもよく、この場合であっても
Ｒ１＞Ｒ２とすることにより耐量向上効果を得ることが
できる。 （第５の実施の形態）次に、第５の実施の形態を、第４
の実施の形態との相違点を中心に説明する。

【００６５】図２３には本実施の形態におけるパワーＭ
ＯＳトランジスタの縦断面図を示す。図２３は図１５
（図１４のXV−XVでの縦断面図）に代わるものである。
シリコンチップ１におけるソース・ドレインセルの形成
領域Ａ１の周囲には、環状のサージ吸収領域Ａ２が形成
され、サージ吸収領域Ａ２の周囲には、環状のサージ引
き抜き領域Ａ３が形成されている。さらに、本実施の形
態では、サージ引き抜き領域Ａ３においてＬＯＣＯＳ酸
化膜４６の外周には第２導電型のディープ半導体領域と
してのディープｎ⁺ 領域５０が形成されている。ディー
プｎ⁺ 領域５０は、ｎ^- エピタキシャル層８を貫通しｎ
⁺ 埋込層７に達している。

【００６６】本実施形態のパワーＭＯＳトランジスタは
図２と同様にローサイドスイッチ仕様であり、ディープ
ｎ⁺ 領域５０は基板電位固定のためにソース端子（アー
ス）とアルミ配線（図示略）により接続されている。つ
まり、ソース・ドレインセルの下方において延設された
ｎ⁺ 埋込層７が、ディープｎ⁺ 領域５０を介してソース
端子（アース）と接続されている。さらに、ＳＯＩ構造
およびトレンチ酸化膜による分離構造にて形成された複
数の島には図２３に示すパワーＭＯＳトランジスタを含
めて多数の半導体素子が形成されている。

【００６７】ｐ⁺ シリコン基板２とｎ型シリコン基板３
との間に配置したシリコン酸化膜（埋込酸化膜）４にお
いては、図２３に示すように寄生キャパシタＣ１が存在
するが、ｎ⁺ 埋込層７およびディープｎ⁺ 領域５０の電
位を固定することによりＤＭＯＳトランジスタがスイッ
チング動作してもｐ⁺ シリコン基板２の電位が変動する
のが抑制される。つまり、スイッチングノイズがｐ⁺ シ
リコン基板２に乗らず、絶縁膜を用いて素子分離した場
合において他の素子領域にスイッチングノイズが伝播す
ることなく他の半導体素子の誤動作を未然に防止するこ
とができる。

【００６８】尚、図６にて示したようにハイサイドスイ
ッチ仕様の場合には、図２３のディープｎ⁺ 領域５０を
ドレイン電極（電源端子）と接続して基板電位の固定を
行えばよい。

【００６９】この構造のパワーＭＯＳトランジスタは、
図２４〜図３１に示す製造工程により製造される。つま
り、図２４に示すように、ｐ⁺ シリコン基板２の上にシ
リコン酸化膜４、ｎ⁺ 埋込層７、ｎ^- エピタキシャル層
８が順に積層された基板を用意する。そして、図２５に
示すように、ｎ^- エピタキシャル層８にイオン注入法に
よりｐウェル領域９を形成する。さらに、図２６に示す
ように、イオン注入法によりディープｎ⁺ 領域５０を形
成し、図２７に示すように、ｐウェル領域９にイオン注
入法によりｎウェル領域１０を形成する。

【００７０】引き続き、図２８に示すように、基板１の
表面における所定領域にＬＯＣＯＳ酸化膜１１，４３，
４５，４６を形成する。そして、図２９に示すように、
シリコン酸化膜（ゲート絶縁膜）１３を配置するととも
にその上にポリシリコンゲート電極１２を配置する。さ
らに、図３０に示すように、イオン注入法によりｎウェ
ル領域１０を貫通しｐウェル領域９に至るｐウェル領域
１４を形成する。

【００７１】その後、図３１に示すように、イオン注入
法によりｎ⁺⁺領域４１を形成する。そして、図２３に示
すように、ｐ⁺ 領域１６，４４を形成した後、ｎ⁺ ソー
ス領域１５、ｎ⁺ 領域１７、ｎ⁺ 領域４２を同時に形成
する。

【００７２】第４，５の実施の形態の応用例を以下に説
明する。これまでの説明においては、図３２に示すよう
に、ドレインセル２５とソースセル２４とは縦横に互い
違いに並べたが（市松模様としたが）、図３３に示すよ
うに、ソース・ドレインセルの形成領域Ａ１におけるサ
ージ吸収領域Ａ２に隣接するセルをダミー用ソースセル
５６として配置してもよい。即ち、ソース・ドレインセ
ルの形成領域Ａ１とサージ吸収領域Ａ２との間に、ダミ
ー用ソースセル５６からなる第２のサージ引き抜き領域
を配置してもよい。これにより、サージ電流の一部をダ
ミー用ソースセル５６から抜くことができる。この場
合、サージ電流引き抜きのための面積を増加させること
ができ、更に耐量向上が図られる。

【００７３】又、これまでの説明においては、図１４お
よび図３２に示すように、シリコンチップ１におけるソ
ース・ドレインセルの形成領域Ａ１の周囲に環状のサー
ジ吸収領域Ａ２を形成するとともにその周囲にサージ引
き抜き領域Ａ３を配置したが、図３４に示すように、ソ
ース・ドレインセルの形成領域Ａ１とサージ吸収領域Ａ
２との間に第２のサージ引き抜き領域Ａ３’を形成して
もよい。

【００７４】又、図３５に示すように、シリコンチップ
１におけるソース・ドレインセルの形成領域Ａ１ａ，Ａ
１ｂの周囲に環状のサージ吸収領域Ａ２を形成するとと
もにその周囲にサージ引き抜き領域Ａ３を配置してもよ
い。

【００７５】又、図３６に示すように、島状に形成した
ソース・ドレインセルの形成領域Ａ１に対し、島状セル
形成領域Ａ１の間において環状のサージ吸収領域Ａ２を
形成するとともにその内部に四角形状のサージ引き抜き
領域Ａ３を配置してもよい。

【００７６】又、上述した第１〜第５の実施の形態では
貼り合せＳＯＩウエーハ基板を使用したが、通常の単な
るエピタキシャルウエーハでも同様の効果が得られる。
又、上述した第１〜第５の実施の形態のようにｎチャン
ネルのＬＤＭＯＳではなくｐチャンネルＬＤＭＯＳに用
いてもよい、つまり、ｎチャンネルＭＯＳの導電型
（ｐ、ｎ）を逆にしてもよい。

【図面の簡単な説明】

【図１】 第１の実施の形態におけるパワーＭＯＳトラ
ンジスタの平面図。

【図２】 図１のII−II断面図。

【図３】 パワーＭＯＳトランジスタの拡大断面図。

【図４】 作用を説明するためのパワーＭＯＳトランジ
スタの断面図。

【図５】 比較のためのパワーＭＯＳトランジスタの平
面図。

【図６】 第２の実施の形態におけるパワーＭＯＳトラ
ンジスタの断面図。

【図７】 作用を説明するためのパワーＭＯＳトランジ
スタの断面図。

【図８】 第３の実施の形態におけるパワーＭＯＳトラ
ンジスタの平面図。

【図９】 別例におけるパワーＭＯＳトランジスタの平
面図。

【図１０】 比較のためのパワーＭＯＳトランジスタの
平面図。

【図１１】 図１０のXI−XI断面図。

【図１２】 比較のためのパワーＭＯＳトランジスタの
断面図。

【図１３】 静電気による破壊セル位置の分布を示す
図。

【図１４】 第４の実施の形態におけるパワーＭＯＳト
ランジスタの平面図。

【図１５】 図１４のXV−XVでの縦断面図。

【図１６】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図１７】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図１８】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図１９】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２０】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２１】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２２】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２３】 第５の実施の形態におけるパワーＭＯＳト
ランジスタの断面図。

【図２４】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２５】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２６】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２７】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２８】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図２９】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図３０】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図３１】 製造工程を説明するためのパワーＭＯＳト
ランジスタの断面図。

【図３２】 パワーＭＯＳトランジスタの平面図。

【図３３】 パワーＭＯＳトランジスタの平面図。

【図３４】 パワーＭＯＳトランジスタの平面図。

【図３５】 パワーＭＯＳトランジスタの平面図。

【図３６】 パワーＭＯＳトランジスタの平面図。

【図３７】 従来技術を説明するためのパワーＭＯＳト
ランジスタの断面図。

【符号の説明】

１…半導体基板としてのシリコンチップ、７…半導体層
としてのｎ⁺ 埋込層、８…第２導電型の低濃度半導体層
としてのｎ^- エピタキシャル層、９…ｐウェル領域、１
０…ｎウェル領域、２４…ソースセル、２５…ドレイン
セル、２６ａ〜２６ｆ…第２導電型のディープ半導体領
域としてのディープｎ⁺ 領域、２８，３１，３５…第２
導電型のディープ半導体領域としてのディープｎ⁺ 領
域、４１…第２導電型の不純物拡散領域としてのｎ⁺⁺領
域、５０…第２導電型のディープ半導体領域としてのデ
ィープｎ⁺ 領域。

フロントページの続き (72)発明者 飯田 眞喜男 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 伴 博行 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 榊原 利夫 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平９−213947（ＪＰ，Ａ) 特開 平５−326862（ＪＰ，Ａ) 特開 平６−232355（ＪＰ，Ａ) 特開 平７−245398（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の表層側に、二重拡散による
   外側の第１導電型のウェル領域および内側の第２導電型
   のウェル領域が形成されるとともに、当該半導体基板の
   表面にソース・ドレインセルが多数形成された横型のパ
   ワーＭＯＳトランジスタであって、 前記半導体基板においてソース・ドレインセルに隣接し
   た部位での前記第２導電型のウェル領域の表面部をサー
   ジ電流吸収部としてドレイン端子と接続し、このサージ
   電流吸収部に隣接した部位での前記第１導電型のウェル
   領域の表面部をサージ電流引き抜き部としてソース端子
   と接続し、かつ、ソース・ドレインセルと前記サージ電
   流吸収部との間の抵抗に比べ、前記サージ電流吸収部と
   サージ電流引き抜き部との間の抵抗を小さくしたことを
   特徴とするパワーＭＯＳトランジスタ。
2. 【請求項２】 前記第２導電型のウェル領域における前
   記サージ電流吸収部に、前記第２導電型のウェル領域よ
   りも高不純物濃度で、かつドレインセルでの第２導電型
   の不純物拡散領域の深さよりも深い第２導電型の不純物
   拡散領域を形成し、素子耐圧よりも低いブレーク電圧を
   得るようにした請求項１に記載のパワーＭＯＳトランジ
   スタ。
3. 【請求項３】 半導体基板の表層側に、二重拡散による
   外側の第１導電型のウェル領域および内側の第２導電型
   のウェル領域が形成されるとともに、当該半導体基板の
   表面にソース・ドレインセルが多数形成された横型のパ
   ワーＭＯＳトランジスタであって、 ソース・ドレインセルの形成領域の内部に、前記半導体
   基板の表面側から深さ方向に延びる第２導電型のディー
   プ半導体領域を散在させ、このディープ半導体領域を用
   いてサージ電流通路を形成するようにしたことを特徴と
   するパワーＭＯＳトランジスタ。
4. 【請求項４】 半導体基板の表層側に、二重拡散による
   外側の第１導電型のウェル領域および内側の第２導電型
   のウェル領域が形成されるとともに、当該半導体基板の
   表面にソース・ドレインセルが多数形成された横型のパ
   ワーＭＯＳトランジスタであって、 前記半導体基板における前記第１導電型のウェル領域の
   下に第２導電型の半導体埋込層を形成するとともに、ソ
   ース・ドレインセルの形成領域の内部に、前記半導体基
   板の表面側から深さ方向に延び前記半導体埋込層に達す
   る第２導電型のディープ半導体領域を散在させ、前記半
   導体埋込層およびディープ半導体領域を用いてサージ電
   流通路を形成するようにしたことを特徴とするパワーＭ
   ＯＳトランジスタ。
5. 【請求項５】 前記ディープ半導体領域は、複数にブロ
   ック化したソース・ドレインセルの形成領域の周囲に配
   置したものである請求項３または４に記載のパワーＭＯ
   Ｓトランジスタ。
6. 【請求項６】 前記ディープ半導体領域は、ソース・ド
   レインセルの形成領域内に島状に配置したものである請
   求項３または４に記載のパワーＭＯＳトランジスタ。
7. 【請求項７】 ディープ半導体領域に挟まれたソース・
   ドレインセルの形成領域は、その幅が２００μｍ以下で
   ある請求項３または４に記載のパワーＭＯＳトランジス
   タ。
8. 【請求項８】 ディープ半導体領域は平面構造として帯
   状をなし、ソース・ドレインセルの形成領域において一
   定の間隔をおいて平行に延設したものである請求項３ま
   たは４に記載のパワーＭＯＳトランジスタ。