DE69738058T2 - Halbleiteranordnung mit einem Leistungstransistor-Bauelement - Google Patents

Halbleiteranordnung mit einem Leistungstransistor-Bauelement Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • [Gebiet der Erfindung]
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem MOS-Transistor mit verringerter Oberflächenfeldstärke, ein Verfahren zum Herstellen der Halbleitervorrichtung und eine Halbleitervorrichtung mit einem Lastansteuerhalbleiterelement wie z. B. einem LDMOS-Transistor (seitlich diffundierter MOS) (der im Folgenden als ein LDMOS bezeichnet wird), und außerdem einen LDMOS-Transistor (mit seitlicher Doppeldiffusion) wie z. B. einen Leistungstransistor, der als ein Schaltelement für große Ströme dient.
  • [Beschreibung des Stands der Technik]
  • Als ein N-Kanal-LDMOS wurde ein Element bekannt, das eine Struktur aufweist, wie sie in 50 gezeigt ist. Wie es dargestellt ist, weist dieser LDMOS ein Substrat 1 vom N-Typ, eine N-Wanne 2, die auf dem Substrat 1 vom N-Typ abgeschieden ist, eine Kanal-P-Wanne 3, die in der N-Wanne 2 ausgebildet ist, eine Diffusionsschicht 4 vom N-Typ, die in der Kanal-P-Wanne 3 ausgebildet ist, und eine andere Diffusionsschicht 5 vom N-Typ, die in der N-Wanne 2 vorgesehen ist, auf. Außerdem ist eine Gate-Elektrode 7 auf einer Substratoberfläche in einem Zustand angeordnet, in dem ein Gate-Oxidfilm 6 dazwischen angeordnet ist, während ein Kanalbereich 8 in einem Oberflächenbereich der Kanal-P-Wanne 3 direkt unter der Gate-Elektrode 7 ausgebildet ist. In dieser Struktur dient die Diffusionsschicht 4 vom N-Typ als ein Source-Bereich, die Diffusionsschicht 5 vom N-Typ dient als ein Drain-Bereich und die N-Wanne 2 unter einem LOCOS-Oxidfilm 9 dient als ein Drift-Bereich. In der Darstellung stellen die Bezugszeichen 10 und 11 jeweils eine Source-Elektrode und eine Drain-Elektrode dar, das Bezugszeichen 12 bezeichnet eine Diffusionsschicht zum Aufnehmen des elektrischen Potentials der Kanal-P-Wanne 3, und das Bezugszeichen 13 bezeichnet einen Zwischenschichtisolierfilm.
  • In dem Fall eines derartigen LDMOS besteht, wenn die Konzentration der N-Wanne 2 erhöht wird, um den Ein-Widerstand bzw. Durchlasswiderstand zu verringern, um den Stromfluss zu erleichtern, die Schwierigkeit, die Verarmungsschicht in dem Drift-Bereich zu vergrößern, so dass keine hohe Durchbruchspannung (Charakteristik, die eine hohe Spannung trägt) erhalten werden kann. Wenn im Gegensatz dazu die Konzentration der N-Wanne 2 abfällt, obwohl die Durchbruchspannung verbessert ist, wird der Strom kaum fließen, so dass sich der Durchlasswiderstand erhöht.
  • Eine mögliche Lösung derartiger Probleme ist beispielsweise in der japanischen ungeprüften Patentoffenlegung JP 55018098 und der japanischen ungeprüften Patentoffenlegung JP 5267652 beschrieben. Der Umriss der Struktur, wie er in diesen Schriften beschrieben ist, ist wie in 51 gezeigt, bei der eine N-Wanne 2 auf einem Substrat 14 vom P-Typ ausgebildet ist. In diesem Fall zeigt, wenn die Ausbildung der N-Wanne 2 auf der Diffusion basiert, die Oberfläche der N-Wanne 2 eine hohe Konzentration, und somit fließt der Strom leicht in der Oberfläche der N-Wanne 2, und außerdem kann sich die Verarmungsschicht auf einfache Weise in der gesamten N-Wanne 2 vergrößern, mit dem Ergebnis, dass eine hohe Durchbruchspannung erzielbar ist. Dieser LDMOS wird als ein LDMOS mit verringerter Oberflächenfeldstärke (RESURF = REduced SURface Field) bezeichnet, bei dem die Dotierungskonzentration in dem Drift-Bereich der N-Wanne 2 derart bestimmt wird, dass sie die sog. RESURF-Bedingung erfüllt, wie es in den oben genannten Offenlegungsschriften beschrieben ist.
  • In dem zuvor genannten LDMOS mit verringerter Oberflächenfeldstärke weisen die Drain-Elektrode 11 und das Substrat 14 vom P-Typ eine elektrisch miteinander verbundene Beziehung zueinander auf, und somit weist in Fällen, bei denen, wie es in 52 gezeigt ist, eine L-Last wie z. B. eine Spule 15 elektrisch mit der Drain-Elektrode 11 gekoppelt ist, so dass die L-Last in eine Ansteuerbedingung gelangt, wenn die Spannung, die auf die Gate-Elektrode 7 ausgeübt wird, in die Aus-Bedingung gelangt, eine Umkehrspannung der L-Last 15 einen Einfluss auf die Drain-Elektrode 11 auf. Diese Umkehrspannung kann häufig einen extrem hohen Wert annehmen. Da in diesem Fall der oben genannte LDMOS mit verringerter Oberflächenfeldstärke den Stromausweichpfad, der der Umkehrspannung entgegenwirkt, nicht berücksichtigt, wird der PN-Übergang zwischen der Kanal-P-Wanne 3 und der N-Wanne 2 bei der Aus übung der Umkehrspannung durchbrechen, um einen Stromfluss von der Kanal-P-Wanne 3 durch eine P+-Diffusionsschicht 12 zu der Source-Elektrode 10 zu bewirken, so dass das elektrische Potential der Kanal-P-Wanne 3 das elektrische Potential der Diffusionsschicht 4 vom N-Typ überschreitet, mit dem Ergebnis, dass ein parasitärer (Neben-) Transistor, der die Diffusionsschicht 4 vom N-Typ, die als der Emitter dient, die Kanal-P-Wanne 3, die als die Basis dient, und die N-Wanne 2, die als der Kollektor dient, aufweist, betrieben wird, um einen großen Stromfluss durch einen schmalen Bereich in einer Pfeilrichtung zu verursachen. Aufgrund des Auftretens des großen Stroms, der durch den schmalen Bereich fließt, heizen sich die Elemente leicht auf, so dass der Durchbruch der Elemente unabhängig von einer niedrigen Umkehrspannung stattfindet, was zu einer Verschlechterung der Durchbruchfestigkeit der Elemente führt.
  • Außerdem ist der zuvor genannte LDMOS mit verringerter Oberflächenfeldstärke auf dem Substrat 14 vom P-Typ angeordnet, und somit besteht in dem Fall, in dem ein VNPN-Transistor (der im Folgenden als ein NPNTr bezeichnet wird), der hinsichtlich der Stromcharakteristik einem PNP-Transistor überlegen ist, und der zuvor genannte LDMOS mit verringerter Oberflächenfeldstärke auf demselben Substrat ausgebildet werden, da eine N-Schicht, die als eine Kollektor-Schicht in dem NPNTr dient, eine tiefe Position annimmt, die tatsächliche Schwierigkeit, beide Transistoren auf demselben Substrat auszubilden. In diesem Fall wird, obwohl, wenn der LDMOS die Struktur, wie sie in 50 gezeigt ist, aufweist, zusammen mit dem NPNTr auf demselben Substrat ausgebildet werden kann, die Kompatibilität einer hohen Durchbruchspannung und eines niedrigen Ein-Widerstandes bzw. Durchlasswiderstands, wie es oben beschrieben ist, unmöglich.
  • Außerdem wurden verschiedene SOI-Strukturen (Silizium auf Isolator) vorgeschlagen, bei denen ein Elementbereich in einer Hauptoberflächenseite eines Halbleitersubstrats unterteilt ist und unter Verwendung eines Isolierfilms wie z. B. SiO2 getrennt wird, um Inseln auszubilden. In diesem Fall werden Elemente wie z. B. ein Bipolartransistor und ein CMOS jeweils in den inselförmigen Abteilungen ausgebildet. Der zuvor genannte Leistungs-LDMOS wird als in der inselförmigen Elementabteilung ausgebildet betrachtet. Beispielsweise kommt in dem Fall, in dem der LDMOS, wie er in 50 gezeigt ist, durch einen Isolierfilm umgeben ist, das Substrat 1 vom N-Typ in Kontakt mit dem Isolierfilm. Mit dieser Struktur wird das elektrische Potential des Substrats 1 von N-Typ und der N-Wanne 2 gleich dem Potential des Drain-Anschlusses. Aus diesem Grund variiert in Fällen, wie es in 10A gezeigt ist, bei denen eine Last durch einen niedrigseitigen Schalter angesteuert wird, bei dem die Last mit der Energieversorgungsseite verbunden ist und der LDMOS mit der GND-Seite gekoppelt ist, das elektrische Drain-Potential als Antwort auf das Schalten des LDMOS von dem Potential der GND bis zum Potential der Energieversorgung (oder mehr), und das Potential des Substrats 1 vom N-Typ variiert dementsprechend.
  • In Fällen, in denen die Elementtrennung unter Verwendung des Isolierfilms erfolgt, pflanzt sich, da ein parasitärer Kondensator vorhanden ist, wenn das elektrische Potential in dem Bereich, der in Kontakt mit dem Isolierfilm gebracht wird, stark variiert, Schaltrauschen bis zu den anderen Elementbereichen fort, so dass die anderen Halbleiterelemente eine Fehlfunktion aufweisen können. In dem Fall des LDMOS mit verringerter Oberflächenfeldstärke, wie er in 51 gezeigt ist, kommt das Substrat 14 vom P-Typ in Kontakt mit dem Trennungsisolierfilm. Wie es dargestellt ist, ist die Ausbildung einer tiefen P+-Diffusionsschicht zum Aufnehmen des elektrischen Potentials notwendig, um das Potential des Substrats 14 vom P-Typ und der Source-Elektrode einander gleich zu machen. In dem Fall jedoch, in dem die Last durch einen hochseitigen Schalter angesteuert wird, bei dem, wie es in 10B gezeigt ist, der LDMOS mit der Energieversorgungsseite verbunden ist und die Last mit der GND-Seite gekoppelt ist, variiert das elektrische Source-Potential als Antwort auf das Schalten des LDMOS stark, was ebenfalls ein Schaltrauschen bewirken kann.
  • Wenn in der SOI-Struktur Elemente wie z. B. ein Bipolartransistor und ein CMOS mit relativ kleiner Größe in den Elementbereichen ausgebildet werden, führt das oben genannte Schaltrauschen nicht zu einem Problem. In dem Fall des Lastansteuerelements wie z. B. dem LDMOS erhöht sich jedoch die Elementgröße, was somit zu einem Problem führt.
  • Das Dokument EP-A-0 566 262 beschreibt einen Feldeffekttransistor, der einen relativ leitenden tiefen P-Körperkontakt-Source-Stecker (plug) beinhaltet, um einen parasitären Widerstand unterhalb eines N+-Source-Bereichs zu verringern und zu verhindern, dass ein parasitärer Bipolartransistor verriegelt, wenn sich die Spannung zwischen der Drain-Elektrode und der P-Wanne schnell ändert. In einem leicht dotierten Drain- Bereich erstreckt sich ein N+-Source-Bereich in eine P-Wanne von einer oberen Oberfläche der P-Wanne, und ein N–-Drain-Bereich erstreckt sich in die P-Wanne, so dass der N+-Source-Bereich und der N–-Drain-Bereich durch einen Kanalbereich getrennt sind. Ein N+-Kontaktbereich erstreckt sich in den leicht dotierten N–-Drain-Bereich bis zu einer Tiefe, die kleiner als die Tiefe des N–-Drain-Bereichs ist, so dass ein Abschnitt des N–-Drain-Bereichs den N+-Kontaktbereich von dem Kanal und von der darunter liegenden P-Wanne trennt. Ein tiefer P-Körperkontakt-Source-Steckerbereich erstreckt sich in die P-Wanne an einem Ort unterhalb der Source-Elektrode, so dass sich der tiefe P-Körperkontakt-Source-Steckerbereich in Richtung des Kanalbereichs mindestens teilweise unterhalb des N+-Source-Bereichs erstreckt. Eine Gate-Isolierschicht ist auf der oberen Oberfläche des Substrats über dem Kanalbereich angeordnet, und ein Gate-Anschluss ist über der Isolierschicht angeordnet, so dass der Gate-Anschluss über dem Kanalbereich liegt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Daher ist es eine Aufgabe der vorliegenden Erfindung, einen LDMOS mit verringerter Oberflächenfeldstärke zu schaffen, der in der Lage ist, den Durchbruch von Elementen an Kanalausbildungsabschnitten sogar dann zu verhindern, wenn dessen Drain einer Spannung unterzogen wie z. B. der zuvor genannten Umkehrspannung wird.
  • Eine weitere Aufgabe dieser Erfindung ist es, einen Leistungs-MOS-Transistor zu realisieren, der eine hohe Stoßstromfestigkeit aufweist.
  • Zur Lösung dieser Aufgaben ist eine Halbleitervorrichtung wie in Anspruch 1 angegeben offenbart.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Aufgaben und Merkmale der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen in Verbindung mit den zugehörigen Zeichnungen verdeutlicht. Es zeigen:
  • 1 einen Querschnitt, der einen LDMOS mit verringerter Oberflächenfeldstärke gemäß einem ersten Beispiel zeigt,
  • 2 eine Darstellung der Struktur der 1, die zum Beschreiben eines Betriebs der Ausübung einer Umkehrspannung nützlich ist,
  • 3 eine Darstellung der Struktur der 1, die zum Erläutern eines Potentialzustands bei der Ausübung einer Umkehrspannung verfügbar ist,
  • 4 ein Querschnitt, der eine Struktur zeigt, bei der der LDMOS der 1, ein CMOS und ein NPNTr auf demselben Substrat ausgebildet sind,
  • 5A bis 5C Darstellungen zum Beschreiben eines Herstellungsverfahrens der Vorrichtung, die in 4 gezeigt ist,
  • 6A bis 6C Darstellungen von Herstellungsschritten, die den Herstellungsschritten folgen, die in den 5A bis 5C gezeigt sind,
  • 7 einen Querschnitt, der eine Vorrichtung gemäß einem andere Beispiel zeigt,
  • 8 einen Querschnitt, der eine Struktur einer Halbleitervorrichtung einschließlich eines LDMOS mit verringerter Oberflächenfeldstärke gemäß einem zweiten Beispiel zeigt,
  • 9 eine Draufsicht, die den LDMOS mit verringerter Oberflächenfeldstärke der 8 zeigt,
  • 10A bis 10E Darstellungen von Schaltungsanordnungen zum Ansteuern einer Last unter Verwendung eines LDMOS,
  • 11 ein Beispiel, das es ermöglicht, dass ein LDMOS wahlweise für einen niedrigseitigen Schalter oder einen hochseitigen Schalter verwendet wird,
  • 12 ein anderes Beispiel, das es ermöglicht, dass ein LDMOS wahlweise für einen niedrigseitigen Schalter oder einen hochseitigen Schalter verwendet wird,
  • 13 ein weiteres Beispiel, das es ermöglicht, dass ein LDMOS wahlweise für einen niedrigseitigen Schalter oder einen hochseitigen Schalter verwendet wird,
  • 14 eine Draufsicht, die eine Struktur eines Leistungs-MOS-Transistors gemäß einem dritten Beispiel zeigt,
  • 15 einen Querschnitt entlang einer Linie II-II der 14,
  • 16 einen vergrößerten Querschnitt, der den Leistungs-MOS-Transistor der 14 zeigt,
  • 17 einen Querschnitt, der nützlich zum Beschreiben eines Betriebs des Leistungs-MOS-Transistors ist,
  • 18 eine Draufsicht, die einen Leistungs-MOS-Transistor als Vergleichsbeispiel zeigt,
  • 19 einen Querschnitt, der eine Struktur eines Leistungs-MOS-Transistors gemäß einem vierten Beispiel zeigt,
  • 20 einen Querschnitt, der zum Erläutern eines Betriebs des Leistungs-MOS-Transistors der 19 verfügbar ist,
  • 21 eine Draufsicht, die eine Struktur eines Leistungs-MOS-Transistors gemäß einem fünften Beispiel zeigt,
  • 22 eine Draufsicht, die eine Modifikation der Leistungs-MOS-Transistoren zeigt,
  • 23 eine Draufsicht, die einen Vergleichs-Leistungs-MOS-Transistor zeigt,
  • 24 einen Querschnitt entlang einer Linie XI-XI der 23,
  • 25 einen Querschnitt, der einen Vergleichs-Leistungs-MOS-Transistor zeigt,
  • 26 eine Darstellung der Verteilung der Positionen der Durchbruchzellen aufgrund einer statischen Elektrizität,
  • 27 eine Draufsicht, die eine Struktur eines Leistungs-MOS-Transistors gemäß einer ersten Ausführungsform dieser Erfindung zeigt,
  • 28 einen vertikalen Querschnitt entlang einer Linie XV-XV der 27,
  • 29 einen Querschnitt, der zum Beschreiben eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 30 einen Querschnitt, der zum Beschreiben eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 31 einen Querschnitt, der zum Beschreiben eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 32 einen Querschnitt, der zum Beschreiben eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 33 einen Querschnitt, der zum Beschreiben eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 34 einen Querschnitt, der zum Beschreiben eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 35 einen Querschnitt, der zum Beschreiben eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 36 einen Querschnitt, der eine Struktur eines Leistungs-MOS-Transistors gemäß einer zweiten Ausführungsform dieser Erfindung zeigt,
  • 37 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 38 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 39 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 40 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 41 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 42 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 43 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 44 einen Querschnitt, der zum Erläutern eines Herstellungsprozesses des Leistungs-MOS-Transistors nützlich ist,
  • 45 eine Draufsicht, die eine andere Struktur eines Leistungs-MOS-Transistors zeigt,
  • 46 eine Draufsicht, die eine andere Struktur eines Leistungs-MOS-Transistors zeigt,
  • 47 eine Draufsicht, die eine andere Struktur eines Leistungs-MOS-Transistors zeigt,
  • 48 eine Draufsicht, die eine andere Struktur eines Leistungs-MOS-Transistors zeigt,
  • 49 eine Draufsicht, die eine andere Struktur eines Leistungs-MOS-Transistors zeigt,
  • 50 einen Querschnitt, der eine Struktur eines bekannten LDMOS zeigt,
  • 51 einen Querschnitt, der eine Struktur eines bekannten LDMOS mit verringerter Oberflächenfeldstärke zeigt, und
  • 52 eine Darstellung zum Erläutern von Problemen, die bei der Ausübung einer Umkehrspannung auftreten.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Mit Bezug auf die Zeichnungen werden im Folgenden Beispiele und die Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 ist ein Querschnitt, der eine Struktur eines LDMOS mit verringerter Oberflächenfeldstärke gemäß einem ersten Beispiel zeigt. In diesem Beispiel ist, wie es in 1 gezeigt ist, eine P-Wanne 16 auf einem Substrat vom N-Typ angeordnet, und eine N-Wanne 2 ist in der P-Wanne 16 ausgebildet, um dadurch eine Doppel-Wannen-Struktur herzustellen, wobei eine Source-Elektrode 10 und das Substrat 1 vom N-Typ hinsichtlich ihres elektrischen Potentials gleich sind. In einem Drift-Bereich der N-Wanne 2 wird die Dotierkonzentration derart eingestellt, dass sie die sog. RESURF-Bedingung erfüllt. Außerdem weisen in der Darstellung Teile, die mit denselben Bezugszeichen wie in den 8 und 9 bezeichnet sind, dieselben oder entsprechenden Strukturen auf.
  • Der LDMOS mit verringerter Oberflächenfeldstärke, der in 1 gezeigt ist, weist eine hohe Durchbruchspannung und einen niedrigen Durchlasswiderstand auf und kann den Durchbruch der Kanalausbildungsabschnitte zu dem Zeitpunkt der Ausübung einer Umkehrspannung verhindern, die auftritt, wenn eine L-Last in Verbindung zu einer Drain-Elektrode gelangt, wie es in Bezug auf 2 beschrieben wird. In dem Fall, in dem die L-Last 15 mit der Drain-Elektrode verbunden ist, wird, wenn die Spannung, die an eine Gate-Elektrode 7 anzulegen ist, verringert wird, um eine Ausschaltbedingung zu erzielen, die Drain-Elektrode 11 einer Umkehrspannung unterzogen. In diesem Fall bricht, obwohl eine parasitäre Diode VZ1 zwischen der N-Wanne 2 und der P-Wanne 16 und eine parasitäre Diode VZ2 zwischen der N-Wanne 2 und einer Kanal-P-Wanne 3 vorhanden ist, zuerst die parasitäre Diode VZ1 durch. D. h. diese Ausübung der Umkehrspannung errichtet eine elektrische Potentialverteilung in der N-Wanne 2 und der P-Wanne 16, wie es in 3 gezeigt ist, wobei der Gradient des elektrischen Potentials in der vertikalen Richtung, d. h. in Richtung des Substrats größer als derjenige in der horizontalen Richtung von dem Drain-Bereich 5 bis zum Source-Bereich 4 wird, da der Durchbruch der parasitären Diode VZ1 zuerst auftritt. In diesem Fall erhöht sich die Spannung innerhalb der P-Wanne 16 aufgrund des Vorhandenseins eines Widerstands R2, so dass eine parasitäre Diode VZ3 zwischen der P-Wanne 16 und dem Substrat 1 vom N-Typ in den Durchlasszustand gelangt und ein parasitärer Bipolartransistor 18, der aus der N-Wanne 2, der P-Wanne 16 und dem Substrat 1 vom N-Typ besteht, einen Ein-Zustand annimmt, wodurch ein Strom in der Richtung des Substrats in einem breiten Bereich fließt. Aus diesem Grund kann der Strom gestreut bzw. verteilt werden, um das Aufheizen aufgrund des Stromflusses zu unterdrücken, mit dem Ergebnis, dass der Durchbruch der Elemente an den Kanalausbildungsabschnitten, die eine niedrige Durchbruchspannungscharakteristik aufweisen, vermeidbar wird, abgesehen davon, dass sich die Durchbruchspannungscharakteristik der Elemente verbessert.
  • Außerdem ist eine Basis 17 derart vorgesehen, dass sie den Source-Bereich 4 enthält und die P-Wanne 16 erreicht, so dass ein Strom I von der P-Wanne 16 zu der Source-Seite fließt. Dieses bewirkt, dass der Strom an den Kanalausbildungsabschnitten kaum fließt. Nebenbei gesagt muss in Fällen, in denen ein ausreichender Strom durch einen Strombeförderungspfad in Richtung des Substrats fließen kann, die Basis 17 nicht vorgesehen sein.
  • Obwohl der Strom in der oben beschriebenen Struktur in Richtung des Substrats mittels des parasitären Bipolartransistors 18 fließt, kann der Strom, wenn die P-Wanne 16 eine ausreichend dünne Konfiguration in der Richtung des Substrats aufweist, in Richtung des Substrats durch die Durchgreifspannung fließen, ohne von dem parasitären Bipolarbetrieb abhängig zu sein.
  • 4 zeigt eine Struktur, bei der der oben genannte LDMOS mit verringerter Oberflächenfeldstärke zusammen mit einem CMOS und einem NPNTr auf einem Substrat ausgebildet ist. Die Struktur der 4 zeigt eine SOI-Struktur (Silizium auf Isolator). Genauer gesagt haften ein Substrat 21 vom N-Typ, das durch Ausbilden einer N–-Schicht (entsprechend dem Substrat 1 von N-Typ der 1) 21a auf einem Substrat 21b vom N+-Typ hergestellt wird, und ein Substrat 20 vom P-Typ durch einen Isolierfilm 22 wie z. B. SiO2 aneinander, um ein Substrat herzustellen, und es werden Grabenrinnen 23 in dem Substrat hergestellt und Oxidfilme innerhalb der Grabenrinnen 23 vorgesehen, um mehrere elementgetrennte Elementbereiche zu definieren, so dass der LDMOS, der CMOS und der NPNTr jeweils in den Elementbereichen ausgebildet werden.
  • Ein Verfahren zum Herstellen der Vorrichtung der 4 wird im Folgenden mit Bezug auf die 5A bis 5C und 6A bis 6C beschrieben. Zunächst werden die Grabenrinnen 23 in dem zuvor genannten zusammenhaftenden Substrat derart vorbereitet, dass die Oxidfilme innerhalb der Grabenrinnen 23 ausgebildet werden und außerdem ein polykristallines Silizium 24 darin vergraben wird. In diesem Zustand erscheint ein Oxidfilm 25 auf der Oberfläche des Substrats 21 vom N-Typ. Außerdem wird, wie es in 5A gezeigt ist, eine tiefe N+-Schicht 26 in dem LDMOS-Ausbildungsbereich ausgebildet, und anschließend wird eine Ionenimplantation durchgeführt, um die P-Wanne 16 und die N-Wanne 2 herzustellen, wobei außerdem eine gleichzeitige Diffusion durchgeführt wird. In diesem Fall wird Bor (B) für die P-Wanne verwendet, während Arsen (As) für die N-Wanne verwendet wird. Aufgrund der Differenz zwischen den Diffusionskoeffizienten erreicht die P-Wanne eine tiefe Position, wohingegen die N-Wanne an einer nicht so tiefen bzw. höheren Position verbleibt. In diesem Schritt ist, da die gleichzeitige Diffusion von Bor und Arsen stattfindet, die Anzahl der benötigten Masken gleich 1.
  • Für die Ionenimplantation beträgt die Bordosis 3 × 1012 bis 1 × 1013 Atome/cm2, und die Arsendosis beträgt 3 × 1012 bis 1 × 1013 Atome/cm2. Außerdem erfolgt indem Fall der Diffusion der implantierten Ionen das Eintreiben bei einer Temperatur von 1200°C für näherungsweise 600 Minuten. Außerdem wird als die Bedingung für die RESURF-Struktur die Verunreinigungskonzentration in der Tiefenrichtung von der Oberfläche der N-Wannen-Schicht 2 bis zu dem PN-Übergang, der zusammen mit der P-Wannenschicht 16 ausgebildet wird, gemäß dem folgenden Ausdruck (1) ausgedrückt.
    Figure 00130001
    wobei Nd(x)dx eine Verunreinigungskonzentration je Einheitsvolumen darstellt, x die Tiefe bezeichnet, und xj die Tiefe des PN-Übergangs der N-Wannen-Schicht 2 und der P-Wannenschicht 16 zeigt.
  • Zweitens wird, wie es in 5B gezeigt ist, die Ionenimplantation in dem CMOS-Ausbildungsbereich durchgeführt, um eine P-Wanne 29 und eine N-Wanne 28 vor der Diffusion herzustellen. Danach wird, wie es in 5C gezeigt ist, die Ionenimplantation in dem NPNTr-Ausbildungsbereich durchgeführt, um eine Basis 28 durch das Eintreiben zu erzeugen. Zu diesem Zeitpunkt wird nach Bedarf ebenfalls eine Basis 17 in dem LDMOS-Ausbildungsbereich auf ähnliche Weise bereitgestellt.
  • Außerdem geht, wie es in 6A gezeigt ist, der Betrieb in die LOCOS-Oxidation über, wodurch ein LOCOS-Oxidfilm 9 in dem LDMOS-Ausbildungsbereich ausgebildet wird, und anschließend wird die Oxidation der Substratoberfläche durchgeführt, um einen Gateoxidfilm 6 des LDMOS herzustellen (6B). Außerdem wird Poly-Si in der Substratoberfläche ausgebildet, und es wird Phosphor eindotiert, und außerdem wird der Photoätzprozess für die Bemusterung durchgeführt, um eine Gate-Elektrode 7 des LDMOS auszubilden (8C). Danach werden der LDMOS, der CMOS und der NPNTr aufeinanderfolgend durch gemeinsame Elementausbildungsschritte ausgebildet, wobei letztendlich die Struktur, die in 4 gezeigt ist, erhalten wird. Nebenbei gesagt wird in dem LDMOS-Ausbildungsbereich das Gate als eine Maske verwendet, so dass die Kanal-P-Wanne 8 und der Source-Bereich 4 mittels Diffusion in der N-Wanne 2 ausgebildet werden.
  • Durch die Verwendung des oben beschriebenen Herstellungsverfahrens wird ein LDMOS mit verringerter Oberflächenfeldstärke hergestellt, bei dem die Länge des LOCOS-Oxidfilms zwei Mikrometer beträgt, die oberste Oberflächekonzentration der P-Wanne 6 gleich 8 × 1015 bis 2 × 1016/cm3 ist, die oberste Oberflächekonzentration der N-Wanne 2 gleich 3 × 1016 bis 6 × 1016/cm3 ist, und die Tiefe der N-Wanne 2 näherungsweise 1,5 bis 2,0 Mikrometer beträgt. In diesem Fall könnte die Durchbruchspannung zwischen der Source und dem Drain näherungsweise 70 bis 80 V betragen, und die Durchbruchspannung zwischen der N-Wanne 2 und der P-Wanne 16 könnte demzufolge näherungsweise 65 V betragen.
  • In dem oben genannten LDMOS mit verringerter Oberflächenfeldstärke werden die erste Wanne vom P-Typ und die zweite Wanne vom N-Typ in der Halbleiterschicht 21 vom N-Typ ausgebildet, um eine Doppel-Wannen-Struktur herzustellen, mit dem Ergebnis, dass der LDMOS mit verringerter Oberflächenfeldstärke zusammen mit dem NPNTr unter Verwendung der Halbleiterschicht 21 vom N-Typ als dessen Kollektorschicht auf demselben Substrat ausgebildet werden kann. Obwohl in 4 die SOI-Struktur verwendet wird und die Elementtrennung unter Verwendung des Isolierfilms 22 und der Grabenrinnen 23 erfolgt, ist es ebenfalls möglich, dass die Elementtrennung unter Verwendung von Elementtrennungsvergrabungsschichten 30 und Elementtrennungs-P-Schichten 31 durchgeführt wird, wie es in 7 gezeigt ist.
  • In dem LDMOS, der in den 4 oder 7 gezeigt ist, sind, wenn der Pfad zum Leiten des Durchbruchstroms in Richtung des Substrats bei dem Auftreten der Umkehrspannung derart aufgebaut wird, dass, wie es in 4 gezeigt ist, der Strom durch eine N+-Diffusionsschicht 27, die in Kontakt mit der Isolierschicht 22 und der tiefen N+-Schicht 26 gebracht wird, fließt und weiterhin von einer Bodenelektrode B, die auf der Oberfläche des Substrats angeordnet ist, zu der Masse fließt, oder, wie es in 7 gezeigt ist, der Strom durch die vergrabene N+-Schicht 30 und eine tiefe N+-Schicht 32 fließt und außerdem von einer Bodenelektrode B zu der Masse austritt, zusätzlich zu den oben genannten Wirkungen die folgenden Wirkungen erzielbar. D. h., sogar in dem Fall des LDMOS mit verringerter Oberflächenfeldstärke gemäß dem Stand der Technik, wie er in 51 gezeigt ist, wird, wenn die Einstellung des Abstands des Drift-Bereichs von dem Drain-Bereich 5 zu der Kanal-P-Wanne 3 oder der Konzentration und der Tiefe der N-Wanne 2 durchgeführt wird, wenn eine Umkehrspannung, die bewirkt, dass eine Umkehrvorspannung zwischen dem Drain-Bereich 5 und dem Kanal-P-Wannenbereich 3 entsteht, an die Drain-Elektrode 11 angelegt wird, angenommen, dass der Strom in Richtung des Substrats ebenso wie in dem oben beschriebenen Beispiel fließt. In dem Fall jedoch, in dem ähnlich dem LDMOS, der in 7 oder 4 gezeigt ist, bewirkt wird, dass der Durchbruchstrom von der Oberfläche des Substrats zu der Masse fließt, obwohl der Strombeförderungspfad zu der Bodenelektrode, wie es in 4 oder 7 gezeigt ist, vorhanden ist, wird ein größerer Strombeförderungspfad in der Kanal-P-Wanne 3 mit einem kürzeren Strompfad errichtet. Aus diesem Grund fließt, wie es bei der Beschreibung des Stands der Technik erwähnt ist, ein großer Strom aufgrund des parasitären Transistors letztendlich durch den Kanalbereich, mit dem Ergebnis, dass sogar dann, wenn die Umkehrspannung niedrig ist, die Elemente in der Substratoberfläche aufgrund der Hitze durchbrechen können. Somit wird in dem Fall, der in 4 oder 7 gezeigt ist, bewirkt, dass der Durchbruchstrom von der Substratoberfläche zu der Masse fließt, die Schicht vom N-Typ wird unter der P-Wanne 16 bereitgestellt, um den parasitären Transistor in Richtung des Substrats zu erzeugen, und der Stromfluss wird unter Verwendung einer Leitungsschicht vom N-Typ, die sich von der Kanal-P-Wanne unterscheidet, errichtet. In diesem Fall fließt der Durchbruchstrom nicht durch die Kanal-P-Wanne, und somit ist der Durchbruch der Elemente aufgrund der Hitze in der Nachbarschaft der Substratoberfläche vermeidbar. Nebenbei gesagt gibt es als ein anderes Beispiel der Elektrode auf der Substratoberfläche eine Bump-Elektrode, die für Flip-Chips oder ähnliches verwendet wird. Dieses kann dieselben Wirkungen erzielen.
  • Weiterhin wird im Folgenden eine konkrete Struktur eines LDMOS mit verringerter Oberflächenfeldstärke, der in einem isolierten und getrennten Elementbereich ausgebildet ist, gemäß einem zweiten Beispiel beschrieben. 8 ist eine Querschnittsansicht, die die Struktur des LDMOS mit verringerter Oberflächenfeldstärke gemäß diesem Beispiel zeigt, wobei der Abschnitt abgesehen von einer tiefen N+-Diffusionsschicht 126 und einem N+-Substrat 121b dem LDMOS mit verringerter Oberflächenfeldstärke, der in 1 gezeigt ist, entspricht. In der Struktur der 8 sind eine P-Wanne 129 und eine Basis 130 vorgesehen, um das elektrische Potential einer P-Wanne 116 auf das elektrische Source-Potential zu fixieren. 9 ist eine Draufsicht, die die Struktur der 8 zeigt. In einem Elementbereich, der getrennt ist und durch einen Oxidfilm 123 derart ausgebildet ist, dass er eine inselförmige Konfiguration aufweist, ist ein Zellenbereich 131 vorgesehen, in dem mehrere LDMOS, die jeweils oben beschrieben wurden, ausgebildet sind (genauer gesagt, Source-Bereiche und Drain-Bereiche sind abwechselnd angeordnet, um eine gitterähnliche Konfiguration auszubilden, und Gates sind dazwischen angeordnet). Um den Zellenbereich 131 ist die P-Wanne 129 zum Fixieren des elektrischen Potentials der P-Wanne 116 auf das elektrische Source-Potential vorgesehen. Außerdem ist die tiefe N+-Diffusionsschicht 126 um die P-Wanne 129 derart vorgesehen, dass sie in Kontakt zu dem Oxidfilm 123 kommt.
  • Eine Bodenelektrode B ist mit der N+-Diffusionsschicht 126 verbunden, und das elektrische Potential dieser Bodenelektrode B ist fixiert, um die elektrischen Potentiale der tiefen N+-Diffusionsschicht 126 und des N+-Substrats 121b zu fixieren. In einem Isolierfilm 122 ist, wie es in 8 gezeigt ist, ein parasitärer Kondensator 132 vorhanden, während ein Fixieren der elektrischen Potentiale der tiefen N+-Diffusionsschicht 126 und des N+-Substrats 121b die Variation des elektrischen Potentials eines Substrats 120 vom P-Typ sogar dann unterdrücken kann, wenn der LDMOS seinen Schaltbetrieb durchführt.
  • In dem Fall, in dem die Last durch den niedrigseitigen Schalter angesteuert wird, wie es in 10A gezeigt ist, ist die Bodenelektrode B mit GND verbunden. In diesem Fall fließt, wie es oben beschrieben ist, wenn eine Umkehrspannung an eine Drain-Elektrode 111 angelegt wird, ein Strom in Richtung des Substrats. Dieser Strom fließt durch das N+-Substrat 121B und die tiefe N+-Diffusionsschicht 126 und tritt aus der Bodenelektrode B aus. Außerdem ist in dem Fall, in dem die Last durch den hochseitigen Schalter angesteuert wird, wie es in 10B gezeigt ist, die Bodenelektrode B mit der Energieversorgung verbunden. Dementsprechend wird sogar bei dem niedrigseitigen Schalter oder dem hochseitigen Schalter das elektrische Potential der Bodenelektrode B fixiert, so dass das Auftreten von Schaltrauschen unterdrückbar ist. Außerdem ist in dem Fall, in dem, wie es in 10C gezeigt ist, Lasten jeweils mit beiden Enden des LDMOS gekoppelt sind, die Bodenelektrode B mit der Energieversorgung verbunden.
  • Zusätzlich ist in dem Fall, indem, wie es in 10D gezeigt ist, zwei LDMOSs an den hohen und niedrigen Seiten zum Ansteuern einer Last jeweils vorgesehen sind, in dem LDMOS an der hohen Seite die Bodenelektrode B mit der Energieversorgung verbunden, wohingegen die Bodenelektrode B in dem LDMOS an der niedrigen Seite mit der GND gekoppelt ist. Außerdem sind in dem Fall, in dem, wie es in 10E gezeigt ist, zwei LDMOSs an der hohen Seite vorgesehen sind, um eine Last anzusteuern, beide mit der Energieversorgung verbunden.
  • Für die Verbindung der Bodenelektrode B mit der Energieversorgung oder der GND ist das Muster der Bodenelektrode B derart ausgelegt, dass die Bodenelektrode B im Voraus mit dem Elektrodenmuster der Energieversorgung oder der GND verbunden wird. In diesem Fall kann, wenn die folgende Struktur oder der folgende Aufbau verwendet wird, der LDMOS frei zwischen dem Schalter der niedrigen Seite und dem Schalter der hohen Seite ausgewählt werden. D. h. beispielsweise, dass, wie es in 11 gezeigt ist, ein Elektrodenmuster 134 einer Bodenelektrode B derart ausgebildet ist, dass sie mit einer Elektrodenanschlussfläche 135 einer Source-Elektrode und außerdem mit einer Elektrodenanschlussfläche 136 einer Drain-Elektrode verbunden ist. Mit dieser Struktur kann der niedrigseitige Schalter oder der hochseitige Schalter derart ausgewählt werden, dass ein Abschnitt durch das Trimmen bzw. Schneiden entlang einer der gestrichelten Linien X und Y geschnitten wird. Genauer gesagt wird, wenn ein Abschnitt des Elektrodenmusters 134 entlang der gestrichelten Linie A geschnitten wird, die Bodenelektrode B mit der Drainseite, d. h. der Energieversorgung verbunden, um den hochseitigen Schalter zu errichten. Wenn andererseits dieses entlang der gestrichelten Linie B geschnitten wird, wird die Bodenelektrode B mit der Source-Seite, d. h. der GND verbunden, um den niedrigseitigen Schalter herzustellen. Es ist ebenfalls möglich, dass das Elektrodenmuster 134 der Bodenelektrode B im Voraus mittels Sicherungen an die Elektrodenanschlussflächen 135, 136 der Source-Elektrode und der Drain-Elektrode gekoppelt wird, und dann eine der Sicherungen geschmolzen wird, so dass sie abgeschnitten wird, um den hochseitigen Schalter oder den niedrigseitigen Schalter auszuwählen. Außerdem ist es ebenfalls denkbar, dass, wie es in 12 gezeigt ist, eine Elektrodenanschlussfläche 134a der Bodenelektrode B durch einen Draht 137 oder 138 mit einer Elektrodenanschlussfläche 135 einer Source-Elektrode oder einer Elektrodenanschlussfläche 136 einer Drain-Elektrode verbunden wird, um den niedrigseitigen Schalter oder den hochseitigen Schalter zu errichten. Außerdem ist es weiterhin möglich, das elektrische Potential der Bodenelektrode B unter Verwendung eines MOS-Transistors festzulegen. Es werden beispielsweise hinsichtlich der Anordnung, die in 10D gezeigt ist, MOS-Transistoren 139 bis 142 zur Auswahl eines elektrischen Potentials vorgesehen, wie es in 13 gezeigt ist, so dass die MOS-Transistoren 139 und 142 in die Durchlasszustände gebracht werden, während die MOS-Transistoren 140 und 141 in die Sperrbedingung gebracht werden. Mit diesem Aufbau kann die Bodenelektrode B des LDMOS an der hohen Seite mit der Energieversorgung verbunden werden, wohingegen der LDMOS an der niedrigen Seite mit der GND verbunden werden kann. In diesem Beispiel kann ebenfalls anstelle des MOS-Transistors ein Bipolartransistor als der Transistor für die Auswahl des elektrischen Potentials verwendet werden. In 13 ist zur Vereinfachung des Verständnisses der Schaltung die Bodenelektrode B wie ein Rück-Gate dargestellt.
  • In dem Substrat 120 vom P-Typ ist ein Substratwiderstand 133 vorhanden, wie es in 8 gezeigt ist. Wenn jedoch die Verunreinigungskonzentration des Substrats 120 vom P-Typ erhöht wird (näherungsweise 1 × 1018 cm–3 bis 1 × 1020 cm–3), um den Substratwiderstand zu verringern, so dass der Strom leicht von dem Substrat 20 vom P-Typ zu der GND fließen kann, kann der Einfluss des Schaltrauschens verringert werden. Außerdem ist, obwohl das oben beschriebene Beispiel den LDMOS mit verringerter Oberflächenfeldstärke, wie er in 1 gezeigt ist, verwendet, diese Erfindung ebenfalls auf LDMOSs, die in den 14 und 15 gezeigt sind, und andere Leistungshalbleiterelemente anwendbar. Weiterhin ist der LDMOS nicht auf den N-Kanal-Typ beschränkt, sondern kann auch vom P-Kanaltyp sein.
  • Mit Bezug auf 14 wird im Folgenden ein drittes Beispiel der vorliegenden Erfindung beschrieben.
  • 14 ist eine Draufsicht, die eine Struktur eines Leistungs-MOS-Transistors gemäß diesem Beispiel zeigt, und 15 ist ein Querschnitt entlang einer Linie II-II der 14, d. h. sie zeigt einen Querschnitt eines Siliziumchips 1, der als ein Halbleitersubstrat dient. In diesem Beispiel werden Inseln hergestellt und durch eine SOI-Struktur (Silizium auf Isolator) und eine Trennungsstruktur auf der Grundlage eines Grabenoxidfilms definiert. Innerhalb einer Insel ist ein seitlicher Leistungs-MOS-Transistor ausgebildet, der vom N-Kanaltyp ist. Nebenbei gesagt ist eine Vorrichtung, die diesen Transistor beinhaltet, für eine Steuerung für Kraftfahrzeuge anwendbar, und eine Batterie (18 V), die in einem Kraftfahrzeug angebracht ist, wird als eine Energieversorgung dafür verwendet.
  • In 15 sind ein p+-Siliziumsubstrat 202 und ein Siliziumsubstrat 203 vom n-Typ durch Schichten in einem Zustand miteinander verbunden, in dem ein Siliziumoxidfilm (vergrabener Oxidfilm) 204 dazwischen angeordnet ist, womit eine SOI-Struktur hergestellt wird. Außerdem ist innerhalb des Siliziumsubstrats 203 vom n-Typ ein Grabenoxidfilm 205 ausgebildet, der sich von dessen Oberfläche zu dem vergrabenen Oxidfilm 204 erstreckt, und ein Siliziumbereich, der von dem Grabenoxidfilm 205 umgeben ist, und der Siliziumoxidfilm (vergrabener Oxidfilm) 204 sind als eine Transistorausbildungsinsel 206 definiert.
  • In dem Siliziumsubstrat 203 vom n-Typ ist eine n–-Epitaxialschicht 208 auf einer vergrabenen n+-Schicht 207 ausgebildet. Genauer gesagt wird die vergrabene n+-Schicht 207 unter Verwendung von Antimon (Sb) derart ausgebildet, dass sie eine Dicke von näherungsweise 207 Mikrometern aufweist, während die n–-Epitaxialschicht 208 derart ausgebildet wird, dass sie eine Trägerkonzentration von näherungsweise 1015 cm–3 aufweist und der entsprechende Bereich einen Vorrichtungsausbildungsbereich bildet. Somit weist der Siliziumchip 201 eine geschichtete Struktur auf, die den vergrabenen Oxidfilm 204, die vergrabene n+-Schicht 207 und die n–-Epitaxialschicht 208 aufweist, die in dieser Reihenfolge auf dem p+-Siliziumsubstrat 202 gestapelt sind.
  • Außerdem wird ein p-Wannen-Bereich in einem Oberflächenabschnitt der n–-Epitaxialschicht 208 erzeugt, und außerdem wird ein n-Wannen-Bereich 210 in dem p-Wannen-Bereich 209 erzeugt. Genauer gesagt werden durch die Ionenimplantation von Bor (B) und Arsen (As) und die thermische Diffusion beide Wannenbereiche 209, 210 durch die Doppeldiffusion derart erzeugt, dass der n-Wannen-Bereich 210 eine Tiefe von näherungsweise einem Mikrometer und der p-Wannen-Bereich 210 eine Tiefe von näherungsweise 4 Mikrometern aufweist.
  • Im Folgenden wird dieses mit Bezug auf eine vergrößerte Ansicht, die in 16 gezeigt ist, genauer beschrieben. Ein LOCOS-Oxidfilm(-filme) 211 wird in einem gegebenen Bereich (Bereichen) des Oberflächenabschnitts des Substrats erzeugt, und eine Polysilizium-Gate-Elektrode (Elektroden) 212 wird darauf platziert. Unter der Polysilizium-Gate-Elektrode 212 ist ein Siliziumoxidfilm 213 ausgebildet, der als ein Gate- Isolierfilm dient. Außerdem werden ein Kanalausbildungs-p-Wannen-Bereich 14 und ein n+-Source-Bereich 215 durch Doppeldiffusion derart erzeugt, dass Bor (B) und Arsen (As) unter Verwendung der Polysilizium-Gate-Elektrode 212 als Diffusionsfenster dosiert werden. Weiterhin wird ein p+-Bereich 216 in dem Kanalausbildungs-p-Wannen-Bereich 14 ausgebildet. Außerdem wird ein n+-Bereich 217 in einem Oberflächenschichtabschnitt des n-Wannen-Bereichs 210 erzeugt.
  • In 16 ist ein BPSG-Film 218 auf dem LOCOS-Oxidfilm 211 angeordnet, und die Polysilizium-Gate-Elektrode 212 und eine Source-Elektrode 219 sind derart angeordnet, dass mit dem n+-Source-Bereich 215 und dem p+-Bereich 216 in Kontakt sind, wobei die Source-Elektrode 219 aus Aluminium besteht. Außerdem ist eine Drain-Elektrode 220 derart angeordnet, dass sie in Kontakt mit dem n+-Bereich 217 ist, wobei die Drain-Elektrode 220 ebenfalls aus Aluminium besteht. Die Source-Elektrode 219 und die Drain-Elektrode 220 bilden eine erste Aluminiumschicht. Weiterhin ist eine zweite Aluminiumschicht 222 auf der ersten Aluminiumschicht (219, 220) in einem Zustand platziert, in dem eine TEOS-Schicht 221 dazwischen gelegt ist. Die zweite Aluminiumschicht 222 ist mit einem Siliziumnitridfilm 223, der als Passivierungsfilm dient, bedeckt.
  • In Fällen, in denen sich der Transistor aufgrund der Anlegung einer Gate-Spannung in dem Durchlasszustand befindet, fließt ein Drain-Strom ID von dem Drain-Anschluss zu dem Source-Anschluss unter dem Siliziumoxidfilm 213, der der Gate-Isolierfilm ist, wie es durch eine Zwei-Punkt-Strich-Linie in 16 gezeigt ist.
  • Somit dient der Bereich für die Ausbildung des p-Wannen-Bereichs 214 als eine Source-Zelle 224, wohingegen der Bereich für die Ausbildung des n-Wannen-Bereichs 210 als eine Drain-Zelle 225 dient, mit dem Ergebnis, dass eine Anzahl von Source-Zellen 224 und eine Anzahl von Drain-Zellen 225 vertikal und horizontal in einer Insel 206 des Siliziumchips 201 angeordnet sind. Die Anzahl der Zellen (die Gesamtsumme der Source-Zellen und Drain-Zellen) in der Insel 206 ist beispielsweise auf näherungsweise 10000 Zellen eingestellt. Genauer gesagt weisen die Source-Zellen 224 und die Drain-Zellen 225 in 14 eine ebene Struktur auf, um quadratische Konfigurationen herzustellen, und sind abwechselnd angeordnet, um ein sog. Schachmuster zu erstellen. Außerdem ist der Bereich A1 für die Ausbildung der Source- und Drain- Zellen 224, 225 in einen ersten Block BL1, einen zweiten Block BL2, einen dritten Block BL3, einen vierten Block BL4 und einen fünften Block BL5 unterteilt, die jeweils eine rechteckige Konfiguration aufweisen. Nebenbei gesagt ist es ebenfalls denkbar, dass jede der Source-Zellen 224 und Drain-Zellen 225 eine ebene Struktur aufweisen, um eine rechtwinklige Konfiguration herzustellen.
  • Wie es oben beschrieben wurde, werden der p-Wannen-Bereich (der erste leitende Wannen-Bereich, der an der Außenposition vorhanden ist) 209 und der n-Wannen-Bereich (der zweite leitende Wannen-Bereich, der an der Innenposition vorhanden ist) 210 auf der Oberflächenschicht des Siliziumchips (dem Halbleitersubstrat) 201 unter Verwendung der Doppeldiffusion ausgebildet, und viele Source- und Drain-Zellen 224, 225 werden auf der Oberfläche des Siliziumchips 201 hergestellt. D. h. die n–-Epitaxialschicht (die zweite leitende Halbleiterschicht) 208 wird auf der Oberflächenschichtseite des Siliziumchips 201 ausgebildet, und der p-Wannen-Bereich (der erste leitende Wannen-Bereich, der an der Außenposition vorhanden ist) 209 und der n-Wannen-Bereich (der zweite leitende Wannen-Bereich, der an der Innenposition vorhanden ist) 210 werden in der n–-Epitaxialschicht 208 gemäß der Doppeldiffusionstechnik ausgebildet, und weiterhin werden viele Source- und Drain-Zellen 224, 225 auf der Oberfläche der n–-Epitaxialschicht 208 erzeugt. In 14 sind die Source- und Drain-Zellen 224, 225 vereinfacht und hinsichtlich ihrer Anzahl zum besseren Verständnis eingeschränkt.
  • Wie es in den 14 und 15 gezeigt ist, sind n+-Diffusionsbereiche (die im Folgenden als tiefe n+-Bereiche bezeichnet werden) 226a, 226b, 226c, 226d, 226e, 226f derart ausgebildet, dass sie große Diffusionstiefen aufweisen und die vergrabene Schicht 207 erreichen. Diese tiefen n+-Bereiche 226a bis 226f sind derart angeordnet, dass sie die blockförmigen Source- und Drain-Zellenausbildungsbereiche BL1 bis BL5 umgeben. Außerdem wird bei der Ausbildung der tiefen n+-Bereiche 226a bis 226f die Diffusion von Phosphor (P) tief durch näherungsweise 7 Mikrometer in der Bereite und näherungsweise 11 Mikrometer in der Tiefe durchgeführt, um den Widerstand zu verringern.
  • Weiterhin ist, wie es in 14 gezeigt ist, die Breite W der jeweiligen Source- und Drain-Zellenblöcke BL1 bis BL5, d. h. die Breite W der jeweiligen Source- und Drain- Zellenausbildungsbereiche, die zwischen den tiefen n+-Bereichen 226A bis 226F liegen, kleiner als 200 Mikrometer, was bewirkt, dass der Stoßstrom (der später beschrieben wird) leicht fließen kann. Dieses rührt daher, dass sich, wie es in 26 gezeigt ist, die Zellen eines Leistungselements mit einer Struktur gemäß dem Stand der Technik, die aufgrund der statischen Elektrizität durchbrechen, innerhalb des Bereichs von maximal 100 Mikrometern von den Grenzen zwischen dem Source- und Drain-Zellenausbildungsbereich und dem tiefen n+-Bereich verteilen. Im Folgenden wird kurz die Darstellung der 26 beschrieben. Diese Figur zeigt eine Verteilung der Positionen der Zellen, die aufgrund einer statischen Elektrizität durchbrechen, wobei die horizontale Achse die Position der durchgebrochenen Zelle darstellt, während die vertikale Achse die Durchbruchhäufigkeit bezeichnet. Es wurde anhand von 26 herausgefunden, dass die Zellen innerhalb des Bereichs bis zu 100 Mikrometern der Zellposition durchbrechen, aber nicht außerhalb von 100 Mikrometern der Position durchbrechen. D. h., wenn die Breite W der jeweiligen Source- und Drain-Zellenausbildungsbereiche als unterhalb von 200 Mikrometern liegend bestimmt wird, kann der Durchbruch der Zellen verhindert werden.
  • In diesem Beispiel wird, wie es in 15 gezeigt ist, eine Struktur eines niedrigseitigen Schalters verwendet, bei der eine Last (beispielsweise eine Induktivität wie z. B. ein Motor) 227 auf der Drainseite des LDMOS-Transistors angeordnet ist. In diesem Beispiel sind die tiefen n+-Bereiche 226a bis 226f mit der Source verbunden, die als die Masse zu verwenden ist. D. h. das Substratpotential wird zusammen mit der Source geerdet, und der Leistungs-MOS-Transistor wird auf der Masseseite in Bezug auf die Last 227 platziert, die zwischen dem hohen Potential Vcc (18 V) und der Masse angeordnet ist.
  • In dem Detail der Verdrahtung ist, wie es in 16 gezeigt ist, jede Drain-Elektrode 220 elektrisch verbunden (geschaltet) und außerdem ist jede Source-Elektrode 219 elektrisch verbunden. Ein Durchgangsloch wird in der ersten Aluminiumschicht in Bezug auf die TEOS-Schicht 221 erstellt, und die zweite Aluminiumschicht 222 wird in einem Zustand verwendet, in dem sie in die Source und den Drain geteilt ist.
  • Als zweites wird im Folgenden ein Betrieb des Leistungs-MOS-Transistors (der Struktur der niedrigen Seite) beschrieben, der derart aufgebaut ist. Wie es in 16 gezeigt ist, wird in dem Fall des Eintritts des Stoßstromes von dem Drain aufgrund der Entladung der statische Elektrizität ein parasitärer npn-Bipolartransistor Tr1, der direkt unter dem Drain erzeugt wird, durchbrechen. Hingegen fließt, wie es in 17 gezeigt ist, der Stoßstrom durch die vergrabene n+-Schicht 207, die als der Emitter des Transistors TR1 dient, und tritt in die tiefen n+-Bereiche 226a bis 226f, die von der Oberflächenoberfläche diffundiert sind, ein und tritt zur Masse aus. Zu diesem Zeitpunkt kann, da innerhalb des Zellausbildungsbereichs A1 die tiefen n+-Bereiche 226a bis 226f für die Entladung des Stoßstromes mit einem gegebenen Abstand periodisch verteilt angeordnet sind, der gesamte Chipbereich den Stoßstrom absorbieren. Dementsprechend verteilt sich eine gegebene Energiemenge, wodurch die Erhöhung der Gittertemperatur unterdrückt wird. Als Ergebnis kann die Stoßfestigkeit verbessert werden.
  • D. h., dass in der Struktur gemäß dem Stand der Technik der Stoßstrom von dem Ausgangsanschluss (Drain) aufgrund der Entladung der statischen Elektrizität dazu neigt, durch einen seitlich ausgebildeten parasitären npn-Transistor TR2 in Richtung der Source-Elektrode zu fließen, was den permanenten Durchbruch verursacht. Andererseits fließt gemäß diesem Beispiel der Oberflächenstrom in der vertikalen Richtung innerhalb des Source- und Drain-Zellenausbildungsbereichs (Leistungselementbereich), fließt aber nicht in den Source-Bereich, der in der Oberfläche vorhanden ist, womit der MOS-Kanalabschnitt geschützt wird, um die Festigkeit gegenüber dem Stoß wie z. B. einer statische Elektrizität zu verbessern.
  • Außerdem wird im Folgenden ein Fall beschrieben, bei dem der Stoß von anderen Anschlüssen als dem Drain-Anschluss kommt. In 16 bilden der p-Bereich (209) der Source und der n-Bereich (210) des Drain eine pn-Diode D1, und diese Diode D1 gelangt in den Durchlasszustand in der Vorwärtsrichtung durch den Stoß, der von der Source kommt, so dass der Stoßstrom durch diese Diode D1 fließt. Dementsprechend kann die Temperaturerhöhung, die von dem Stoß resultiert, unterdrückt und sicher absorbiert werden. Zusätzlich ist das Gate mit einer Gate-Ansteuerschaltung innerhalb der IC-Schaltung, die mit einem LDMOS-Transistor ausgerüstet ist, verbunden. Da es nicht allein mit einem Anschluss der IC verbunden ist, besteht insbesondere keine Notwendigkeit, den Stoß zu berücksichtigen.
  • Im Folgenden werden der Betrieb und die Wirkungen im Vergleich zu denjenigen der Struktur, die in den 23 und 24 gezeigt ist, beschrieben. In dem Fall der Struktur, die in den 10, 11 gezeigt ist, wird im Vergleich zu der Struktur gemäß dem Stand der Technik, die in 24 gezeigt ist, zusätzlich zu der Ausbildung der vergrabenen n+-Schicht 207 der tiefe n+-Bereich 235 nur um den Source- und Drain-Zellenausbildungsbereich A1 ausgebildet, der 100 Zellen in der vertikalen Richtung und 100 Zellen in der horizontalen Richtung enthält, wie es in 23 gezeigt ist. In diesem Fall fließt, wie es in 24 gezeigt ist, der Stoßstrom von dem Ausgangsanschluss (dem Drain) aufgrund der Entladung der statische Elektrizität durch einen vertikal ausgebildeten npn-Transistor (Drain/Source/n-Typ-Substrat) in der vertikalen Richtung des Substrats und fließt weiter zu der Masse nach dem Fließen durch den tiefen n+-Bereich 235, der derart vorgesehen ist, dass er den Zellenausbildungsbereich A1 umgibt. Da jedoch der tiefe n+-Bereich 235 nur um den Leistungs-MOS-Bereich existiert, unterliegt der Bereich zum Entladen des Stoßstromes einer Beschränkung. Aus diesem Grund fokussiert sich der Stoßstrom auf einen Bereich dicht bei dem tiefen n+-Bereich 235, ohne in dem gesamten Inselbereich absorbiert zu werden. Demzufolge erhöht sich sogar in dem Fall, in dem ein relativ kleiner Stoß auftritt, die Energiekonzentration um die Insel 206, und der Leistungs-MOS-Transistor kann aufgrund einer lokalen Aufheizung durchbrechen.
  • Andererseits werden gemäß diesem Beispiel die tiefen n+-Bereiche 226a bis 226f verteilt in dem Inneren des Source- und Drain-Zellenausbildungsbereichs A1 ausgebildet, so dass sie die vergrabene n+-Schicht 207 erreichen, und somit verteilt sich der Strom ebenfalls, um die Erhöhung der Gittertemperatur zu unterdrücken, womit ein Leistungs-MOS-Transistor mit einer hohen Stoßfestigkeit realisiert wird.
  • Außerdem weisen, wie es in 14 gezeigt ist, die tiefen n+-Bereiche 226a bis 226f eine ebene Struktur auf, um eine Band (oder Streifen)-ähnliche Konfiguration zu definieren, und sind derart angeordnet, dass sie parallel zueinander mit einem gegebenen Abstand innerhalb des Ausbildungsbereichs der Source- und Drain-Zellen 224, 225f verlaufen. In dem Fall, dass, wie es in 18 gezeigt ist, bandförmige tiefe n+-Bereiche 236, 237 derart ausgebildet werden, dass sie sich sowohl in der Längs- als auch in der Querrichtung innerhalb des Source- und Drain-Zellenausbildungsbereichs erstrecken, werden die Eckabschnitte in dem Source- und dem Drain-Zellenausbildungsbereich aufgrund der längsdiffundierten Schicht 236 und der querdiffundierten Schicht 237 Hochkonzentrationsbereiche, und der elektrische Widerstand jeder der Hochkonzentrationsbereiche verringert sich, so dass der Strom dazu neigt, leicht von diesen Abschnitten (die Zellen, die an den Eckabschnitten vorhanden sind) fließt, mit dem Ergebnis, dass die Zellen an den Eckabschnitten Gegenstand des Durchbruchs sind. Die Lösung dieses Problems resultiert aus der Schwierigkeit, die Zellen an den Eckabschnitten in dem Source- und Drain-Zellenausbildungsbereich auszubilden, was die Erhöhung des Durchlasswiderstands verursacht. Andererseits gelangen gemäß diesem Beispiel, da sich die tiefen n+-Bereiche 226a bis 226f in der Durchlassrichtung erstrecken, die Eckabschnitte in dem Source- und Drain-Zellenausbildungsbereich nicht unter Hochkonzentrationsbedingungen, so dass die Ausbildung der Zellen an den Eckabschnitten möglich ist und die Erhöhung des Durchlasswiderstands nicht auftritt.
  • D. h. es besteht keine Notwendigkeit, dass sich die tiefen n+-Bereiche in sowohl der vertikalen als auch der horizontalen Richtung erstrecken, und sogar wenn sie in einer Richtung ausgebildet sind, ist ein Layout der tiefen n+-Bereiche mit dem kürzesten Abstand möglich, und außerdem kann der Belegungsbereich der tiefen n+-Bereiche verringert werden, und es ist möglich, die Verringerung der Anzahl der Zellen bis aufs Äußerste zu unterdrücken.
  • Somit schafft dieses Beispiel die im Folgenden unter (1) bis (4) genannten Merkmale.
    • (1) Die vergrabene n+-Schicht 207 (die zweite leitende vergrabene Halbleiterschicht) wird unter dem p-Wannen-Bereich 209 in dem Siliziumchip 201 ausgebildet, und die tiefen n+-Bereiche 226 bis 226f (die zweiten leitenden tiefen Halbleiterbereiche) werden verteilt in dem Inneren des Source- und Drain-Zellenausbildungsbereichs A1 derart vorgesehen, dass sie sich von der Oberflächenseite der n–-Epitaxialschicht 208 in der Tiefenrichtung erstrecken, um die vergrabene n+-Schicht 207 zu erreichen, so dass die vergrabene n+-Schicht 207 und die tiefen n+-Bereiche 226a bis 226f einen Stoßstrompfad definieren. Mit dieser Struktur fließt, wie es in 17 gezeigt ist, der Stoßstrom von dem Ausgangsanschluss (Drain) in der vertikalen Richtung durch den parasitären Transistor Tr1, der durch die Wannenbereiche 209, 210 und die n–-Epitaxialschicht 208 entwickelt wird, und entlädt sich durch die vergrabene n+-Schicht 207 und die tiefen n+-Bereiche 226a bis 226f. Dementsprechend fließt der Stoßstrom nicht in den Source-Bereich in der Oberfläche, womit der MOS-Kanalabschnitt geschützt wird und die Festigkeit gegenüber dem Stoß wie z. B. einer statische Elektrizität verbessert wird, mit dem Ergebnis, dass ein Leistungs-MOS-Transistor mit einer hohen Stoßfestigkeit realisierbar ist. Zu diesem Zeitpunkt werden, wenn die tiefen n+-Bereiche 226a bis 226f als so gleich wie möglich definiert werden, die Stoßströme ausgeglichen, um die Stoßenergie zu verteilen. D. h. der Durchbruch des Leistungselements hängt von der Tatsache ab, dass sich die Stoßenergie an einer Stelle konzentriert, und gemäß diesem Beispiel ist es möglich, die Konzentration der Stoßenergie zu verhindern, und somit einen Leistungs-MOS-Transistor mit einer hohen Stoßfestigkeit zu realisieren.
    • (2) Wie es in 14 gezeigt ist, wird die Breite W des Source- und Drain-Zellenausbildungsbereichs (Block), der von den tiefen n+-Bereichen 226a bis 226f umgeben ist, auf kleiner als 200 Mikrometer eingestellt, was es ermöglicht, dass der Stoßstrom einheitlich fließt.
    • (3) Jeder der tiefen n+-Bereiche 226a bis 226f weist eine ebene Struktur auf, um eine bandförmige Konfiguration zu definieren, und diese Bereiche sind derart ausgebildet, dass sie sich parallel zueinander mit einem konstanten Abstand innerhalb des Source- und Drain-Zellenausbildungsbereichs A1 erstrecken, und daher tritt keine Verringerung der Anzahl der Zellen auf, wie es mit Bezug auf 18 beschrieben ist, was wünschenswert ist.
    • (4) Da, wie es in den 14 und 15 gezeigt ist, die Inseln 206 durch die Verwendung der SOI-Struktur und die Verwendung des Grabenoxidfilms definiert werden, ist es im Vergleich zu der Isolationstrennung auf der Grundlage des PN-Übergangs möglich, die Interferenz zwischen den Elementen in jeder Insel zu verhindern.
  • Außerdem wird im Folgenden ein viertes Beispiel beschrieben. Die Beschreibung erfolgt hauptsächlich unter Berücksichtigung des Unterschiedes zu dem zuvor beschriebenen dritten Beispiel.
  • Obwohl das oben beschriebene dritte Beispiel die Struktur des niedrigseitigen Schalters betrifft, übernimmt dieses Beispiel, wie es in 19 gezeigt ist, eine Struktur eines hochseitigen Schalters, bei dem die Last 227 mit der Source-Seite verbunden ist. D. h. es ist ein Leistungs-MOS-Transistor auf der Energieversorgungsseite (hohe Potentialseite) in Bezug auf die Last 227 angeordnet, die zwischen der hohen Potentialseite Vcc und der Masseseite platziert ist. In diesem Fall sind die tiefen n+-Bereiche 226a bis 226f mit der Drainseite verbunden.
  • In der hochseitigen Struktur entwickeln, wie es in 16 gezeigt ist, der p-Wannen-Bereich 209 und der n-Wannen-Bereich 210 die parasitäre Diode D1. Diese Diode bricht aufgrund des Stoßstromes, der von dem Drain eingeleitet wird, durch. Außerdem kann, wie es in 20 gezeigt ist, der Stoßstrom von dem tiefen n+-Bereich 226a bis 226f periodisch fließen und verteilt innerhalb des Chips zusätzlich zu dem Fließen durch die Diode D1 (verteiltes Fließen) vorhanden sein. D. h., da die tiefen n+-Bereiche 226a bis 226f in dem gesamten Chip gleich verteilt sind, fließt der Strom ebenfalls verteilt, um die Erhöhung der Gittertemperatur zu unterdrücken, so dass der Stoßwiderstand verbessert werden kann. Außerdem betreibt der Stoß, der von der Source ausgeübt wird, ebenfalls die Diode, die durch den Drain oder die tiefen n+-Bereiche 226a bis 226f erzeugt wird, womit der Stoß absorbiert wird.
  • Im Folgenden werden der Betrieb und die Wirkungen im Vergleich zu der Struktur, die in den 23 und 25 gezeigt ist, beschrieben. In dem Fall, in dem die Struktur, die in den 23 und 25 gezeigt ist, verwendet wird, wird, wie es in 23 gezeigt ist, der tiefe n+-Bereich 235 für die Ausbildung des Stoßstrompfades nur um den Source- und Drain-Zellenausbildungsbereich A1 ausgebildet, und die Struktur des hochseitigen Schalters wird wie in 25 gezeigt hergestellt. In diesem Fall wird bei der hochseitigen Struktur der Strom, der von dem Ausgangsanschluss (Drain) kommt, ebenfalls teilweise zu der Substratseite abgezweigt. Da jedoch der tiefe n+-Bereich 35 nur um den Zellenausbildungsbereich A1 existiert, ist die Verteilung der Stoßenergie unzureichend und die Stoßfestigkeit ist niedrig.
  • Gemäß diesem Beispiel wird andererseits der Strom ebenfalls verteilt, um die Erhöhung der Gittertemperatur zu unterdrücken, und daher ist es möglich, einen Leistungs- MOS-Transistor mit einer hohen Stoßfestigkeit zu realisieren. Somit kann dieses Beispiel die folgenden Merkmale bereitstellen. D. h., wie es in 20 gezeigt ist, entlädt sich der Stoßstrom von dem Ausgangsanschluss (Drain) durch die verteilten tiefen n+-Bereiche 226a bis 226f zusätzlich zu der parasitären Diode D1, die durch die Wannenbereiche 209, 210 entwickelt wird, mit dem Ergebnis, dass der Stoßstrom getrennt mit Konzentration auf den Drain fließt. Das ist der Grund, warum der Stoßstrom nicht in den Source-Bereich in der Oberfläche fließt, um den MOS-Kanalabschnitt und die Festigkeit gegenüber dem Stoß wie z. B. einer statischen Elektrizität zu schützen, und die Festigkeit gegenüber dem Stoß wie beispielsweise einer statischen Elektrizität kann verbessert werden. Dieses ermöglicht die Realisierung eines Leistungs-MOS-Transistors mit hoher Stoßfestigkeit.
  • Wenn in diesem Fall die tiefen n+-Bereiche 226a bis 226f innerhalb des Zellenausbildungsbereichs A1 so gleichmäßig wie möglich vorgesehen werden, kann der Stoßstrom gleichmäßig verteilt werden, womit eine Verteilung der Stoßenergie durchgeführt wird.
  • Außerdem wird im Folgenden ein fünftes Beispiel der vorliegenden Erfindung beschrieben. Die Beschreibung erfolgt hauptsächlich unter Berücksichtigung des Unterschiedes zu dem oben beschriebenen dritten Beispiel. 21 ist eine Draufsicht, die einen Leistungs-MOS-Transistor (Chip 201) gemäß diesem Beispiel zeigt. Innerhalb des Source- und Drain-Zellenausbildungsbereichs A1 sind eine Anzahl von tiefen n+-Bereichen 228 als zweite leitende tiefe Halbleiterbereiche in der Form von Inseln angeordnet. Diese tiefen n+-Bereiche 228 erstrecken sich ebenfalls von der Oberflächenseite der n–-Epitaxialschicht 208 (Halbleiterschicht niedriger Konzentration), um die vergrabene n+-Schicht 207 (Halbleiterschicht hoher Konzentration) zu erreichen, wie es in 15 gezeigt ist.
  • Außerdem wird ein Stoßstrompfad durch die vergrabene n+-Schicht 207 und den tiefen n+-Bereich 228 entwickelt, und der Stoßentladungsbereich (in dem Fall der Struktur des niedrigseitigen Schalters) oder der Stoßabsorptionsbereich (in dem Fall der Struktur des hochseitigen Schalters), der durch den tiefen n+-Bereich 228 erzeugt wird, wird verteilt und so gleichmäßig wie möglich innerhalb des Leistungselementbereichs angeordnet, so dass der Stoßstrom geteilt wird, um die Verteilung der Stoßenergie zu bewirken. Obwohl der Durchbruch des Leistungselements aufgrund der Konzentration der Stoßenergie an einer Stelle auftritt, ist gemäß diesem Beispiel ein Leistungselement mit einer hohen Stoßfestigkeit realisierbar, da keine Konzentration der Stoßenergie auftritt. D. h. der Schutz des MOS-Kanalabschnitts wird derart erzielt, dass der Entladungsbereich zum Ziehen des Stoßstromes von dem Ausgangsanschluss (Drain) in dem Zellenbereich oder dem Stoßabsorptionsbereich zum Trennen des Stoßstromes verteilt wird, um zu bewirken, dass dieser durch den Source-Bereich fließt, so dass nicht sämtlicher Strom auf den Drain konzentriert wird, womit die Festigkeit gegenüber dem Stoß wie z. B. einer statischen Elektrizität verbessert wird.
  • Weiterhin wird im Folgenden eine Modifikation der oben beschriebenen dritten bis fünften Beispiele beschrieben. D. h. es ist ebenfalls denkbar, dass, wie es in 22 gezeigt ist, tiefe n+-Bereiche 231 verteilt ausgebildet werden, um eine inselförmige Konfiguration zu erzielen, und dass die verteilten tiefen n+-Bereiche 231 und Zellenausbildungsbereiche, die auf ähnliche Weise verteilt sind, abwechselnd vertikal und horizontal angeordnet werden.
  • Im Vergleich zwischen der inselförmigen Anordnung der tiefen n+-Bereiche 228, 231, die in den 21 und 22 gezeigt ist, und der streifenähnlichen Anordnung, die in 14 gezeigt ist, kann die streifenähnliche Anordnung die Verringerung der Source-Zellen und der Drain-Zellen, die den Durchlasswiderstand bestimmen, unterdrücken und die Stoßfestigkeit verbessern, ohne den Durchlasswiderstand des LDMOS zu erhöhen. Außerdem ist es vorteilhaft, dass die Verdrahtung aufgrund der einfachen Struktur einfach ist.
  • Außerdem ist es, obwohl in der obigen Beschreibung die Drain-Zellen und die Source-Zellen eine quadratische (oder rechtwinklige) Konfiguration aufweisen, ebenfalls möglich, dass sie eine längliche streifenförmige Konfiguration oder eine hexagonale Konfiguration aufweisen. Weiterhin ist es, obwohl in der obigen Beschreibung die tiefen n+-Bereiche periodisch angeordnet sind, nicht immer notwendig, dass periodische Muster streng herzustellen, und sogar in dem Fall, in dem eine zufällige verteilte Anordnung innerhalb des LDMOS-Abschnitts vorhanden ist, ist der Stoß absorbierbar. In diesem Fall ist die Layoutverdrahtung jedoch problematischer.
  • Obwohl die oben genannten Ausführungsformen die vergrabene n+-Schicht 207 und die verteilten tiefen n+-Bereiche enthalten, ist es weiterhin ebenfalls möglich, nur die tiefen n+-Bereiche vorzusehen (der Stoßstrompfad wird unter Verwendung nur der verteilten tiefen n+-Bereiche hergestellt). D. h. in dem Fall, in dem nur die Struktur des hochseitigen Schalters verwendet wird, ist die Verwendung nur der tiefen n+-Bereiche möglich.
  • Außerdem wird im Folgenden eine erste Ausführungsform der vorliegenden Erfindung beschrieben. Die Beschreibung erfolgt hauptsächlich unter Berücksichtigung des Unterschiedes zu dem dritten Beispiel. 27 ist eine Draufsicht, die einen Leistungs-MOS-Transistor gemäß dieser Ausführungsform zeigt, und 28 ist ein Längsschnitt entlang einer Linie XV-XV der 27.
  • Ein Source- und Drain-Zellenausbildungsbereich A1 ist in einem Siliziumchip 201 definiert, der als ein Halbleitersubstrat dient, und weist eine quadratische Konfiguration auf. Der Source- und Drain-Zellenausbildungsbereich A1 weist die Source-Zellen und Drain-Zellen auf, die wie in 16 gezeigt ausgebildet sind. D. h. das Substrat nimmt die SOI-Struktur an und weist an seinem Oberflächenschichtabschnitt den p-Wannen-Bereich 209 und den n-Wannen-Bereich 210, die durch Doppeldiffusion erzeugt werden, auf. Außerdem ist ein LOCOS-Oxidfilm 211 in einem gegebenen Bereich auf dem Oberflächenabschnitt dieses Substrats ausgebildet, und eine Polysilizium-Gate-Elektrode 212 ist in einem Zustand darauf platziert, in dem ein Siliziumoxidfilm 213, der als ein Gate-Isolierfilm dient, dazwischen angeordnet ist. Weiterhin weist der Substratoberflächenabschnitt einen p-Wannen-Bereich 214, einen n+-Source-Bereich 215, einen p+-Bereich 216 und einen n+-Bereich 217, die darauf ausgebildet sind, auf. Der BPSG-Film 218, die Source-Elektrode 219, die Drain-Elektrode 220, die TEOS-Schicht 221, die zweite Aluminiumschicht 222, der Siliziumnitridfilm 223 (Passivierungsfilm) und weitere Bestandteile der 16 sind zur Vereinfachung der Beschreibung weggelassen.
  • In dem Siliziumchip 201 ist ein ringförmiger Stoßabsorptionsbereich A2 benachbart um den Source- und Drain-Zellenausbildungsbereich A1 ausgebildet. Der Stoßabsorptionsbereich A2 ist ein Bereich zum Aufnehmen des Stoßstromes, der von dem Drain kommt. Der Endabschnitt des n-Wannenbereichs 210 erstreckt sich in den Stoßab sorptionsbereich A2, und in dessen Oberflächenabschnitt ist ein n++-Bereich 241 ausgebildet, der ein zweiter leitender Verunreinigungsdiffusionsbereich ist, und außerdem ist innerhalb des n++-Bereichs 241 ein n+-Kontaktbereich 242 erstreckend ausgebildet. Der Oberflächenabschnitt des n+-Bereichs 242 ist als der Stoßstromabsorptionsabschnitt mit dem Drain-Anschluss durch eine Aluminiumverdrahtung (nicht gezeigt) verbunden, wie es in 28 gezeigt ist. Zusätzlich sind der Source- und Drain-Zellenausbildungsbereich A1 und der Stoßabsorptionsbereich A2 durch einen LOCOS-Oxidfilm (Feldoxidfilm) 243 getrennt.
  • In diesem Fall wird die Diffusionstiefe des n++-Bereichs 241 auf größer als die Tiefe des n+-Bereichs 217 in der Drain-Zelle hergestellt, und dessen Durchbruchspannung BV2 wird auf kleiner als die Elementdurchbruchspannung BV1 eingestellt. D. h. bricht eine parasitäre Diode D3, die durch den n++-Bereich 241, den n-Wannen-Bereich 210 und den p-Wannen-Bereich 209 entwickelt wird, durch, wobei die Spannung BV2 kleiner als die Element-Durchbruchspannung BV1 ist, und die Drain-Durchbruchspannung hängt von der Spannung BV2 des Stoßabsorptionsbereichs A2 aber nicht von der Element-Durchbruchspannung BV1 ab.
  • Weiterhin ist in dem Siliziumchip 201 ein ringförmiger Stoßziehbereich A3 um den Stoßabsorptionsbereich A2 ausgebildet. Der Stoßziehbereich A3 dient zum Ziehen des Stoßstromes, der aus dem Stoßabsorptionsbereich A2 fließt. Der Endabschnitt des p-Wannen-Bereichs 209 erstreckt sich in den Stoßziehbereich A3, und ein p+-Kontaktbereich 244 ist in dessen Oberflächenschichtabschnitt ausgebildet. Der Oberflächenabschnitt des p+-Bereichs 244 ist als ein Stoßstromziehabschnitt mit dem Source-Anschluss durch eine Aluminiumverdrahtung (nicht gezeigt) verbunden, wobei der Source-Anschluss auf das Massepotential festgelegt ist. Außerdem sind der Stoßabsorptionsbereich A2 und der Stoßziehbereich A3 durch einen LOCOS-Oxidfilm (Feldoxidfilm) 245 getrennt, und ein LOCOS-Oxidfilm 246 ist um den Stoßziehbereich A3 ausgebildet.
  • In diesem Fall ist in der Beziehung zwischen dem LOCOS-Oxidfilm 243 und dem LOCOS-Oxidfilm 245, wie es in 28 gezeigt ist, der LOCOS-Oxidfilm 243 länger als der LOCOS-Oxidfilm 245, und im Vergleich zu einem Widerstand R1 zwischen den Source- und Drain-Zellen (dem Ausbildungsbereich A1 dafür) und dem Stoßabsorpti onsbereich A2 ist ein Widerstand R2 zwischen dem Stoßabsorptionsbereich A2 und dem Stoßziehbereich A3 niedriger. D. h. die Beziehung zwischen dem Widerstand R1 von dem Stoßabsorptionsbereich A2 zu den Source- und Drain-Zellen (dem Ausbildungsbereich A1 dafür) und dem Widerstand R2 von dem Stoßabsorptionsbereich A2 zu dem Stoßziehbereich A3 nimmt die folgende Bedingung an: R1 > R2. Außerdem ist es hinsichtlich der Beziehung zwischen R1 und R2 wünschenswert, dass R2 so niedrig wie möglich eingestellt wird.
  • In dieser Ausführungsform wird der n-Wannenbereich 210 auf 1,2 Y 1015 cm–3 in der Oberflächenträgerkonzentration und auf näherungsweise 1,5 Mikrometer in der Tiefe eingestellt, wohingegen der n++-Bereich 241 auf 6 Y 1019 cm–3 in der Oberflächenträgerkonzentration und näherungsweise auf 2 Mikrometer in der Tiefe eingestellt wird. Außerdem weisen die n+-Bereiche 242, 217 eine Oberflächenträgerkonzentration von 1,2 Y 1018 cm–3 und eine Tiefe von näherungsweise 0,5 Mikrometern auf. In diesem Fall ist es vorteilhaft, wenn die Tiefe des n++-Bereichs 241 größer als diejenige des n-Wannen-Bereichs 210 ist, wie es in dieser Ausführungsform beschrieben ist, oder gleich dieser ist.
  • Zweitens wird ein Betrieb des so aufgebauten Leistungs-MOS-Transistors beschrieben. Der Stoßstrom von dem Ausgangsanschluss (Drain) fließt seitlich durch eine parasitäre Diode D3, die durch den n+-Bereich 242 und den n++-Bereich 241 des Stoßabsorptionsbereichs A2 erzeugt wird, und die Wannen-Bereiche 210, 209 und fließt durch den p-Wannen-Bereich 209, um sich durch den p+-Bereich 244 in Richtung der Source-Anschlussseite zu entladen. Dieses bedeutet, dass der Stoßstrom nicht in die Source-Bereiche, die in den Oberflächen der Source- und Drain-Zellen vorhanden sind, fließt. D. h., da der Widerstand R2 zwischen dem Stoßabsorptionsbereich A2 und dem Stoßziehbereich A3 auf kleiner als der Widerstand R1 zwischen dem Source- und Drain-Zellenausbildungsbereich A1 und dem Stoßabsorptionsbereich A2 eingestellt wird, ist es möglich zu verhindern, dass der Stoßstrom von dem Stoßabsorptionsbereich A2 zu dem Source- und Drain-Ausbildungsbereich A1 fließt.
  • Da weiterhin die Diffusionstiefe des n++-Bereichs 241 auf größer als die Tiefe des n+-Bereichs 217 in der Drain-Zelle und dessen Durchbruchspannung BV2 auf kleiner als die Elementdurchbruchspannung BV1 eingestellt wird, wobei die Spannung BV2 klei ner als die Elementdurchbruchspannung BV1 ist, wird der Stoßstrom durch den p-Wannen-Bereich 209 in Richtung der Source-Anschlussseite entladen.
  • In diesem Beispiel werden derart, dass der ringförmige Stoßabsorptionsbereich A2 um den quadratischen Source- und Drain-Ausbildungsbereich A1 angeordnet ist und außerdem der ringförmige Stoßziehbereich A3 um den Stoßabsorptionsbereich A2 angeordnet ist, die Stoßgegenmaßnahme A2, A3 derart ausgebildet, dass sie einheitlich sind und große Bereiche in Bezug auf den Source- und Drain-Zellenausbildungsbereich A1 aufweisen, mit dem Ergebnis, dass sich der Stoßstrom nicht lokal konzentriert, sondern gleichmäßig mit einer großen Energie fließen kann.
  • Weiterhin werden im Folgenden Herstellungsprozesse dieses Leistungs-MOS-Transistors mit Bezug auf die 29 bis 35 beschrieben. Zunächst wird, wie es in 29 gezeigt ist, ein geschichtetes Substrat vorbereitet, das durch Platzieren des Siliziumoxidfilms 204, der vergrabenen n+-Schicht 207 und der n–-Epitaxialschicht 208 in dieser Reihenfolge in Stapeln auf das p+-Siliziumsubstrat 202 hergestellt wird. Anschließend wird, wie es in 30 gezeigt ist, der p-Wannen-Bereich 209 in der n–-Epitaxialschicht 208 durch Ionenimplantation ausgebildet, und außerdem wird, wie es in 31 gezeigt ist, der n-Wannen-Bereich 210 in dem p-Wannen-Bereich 209 durch Ionenimplantation ausgebildet. Anschließend werden, wie es in 32 gezeigt ist, die LOCOS-Oxidfilme 211, 243, 245 und 246 an gegebenen Bereichen auf der Oberfläche des Substrats 201 platziert, und der Siliziumoxidfilm (Gate-Isolierfilm) 213 wird, wie es in 33 gezeigt ist, platziert, und die Polysilizium-Gate-Elektrode 212 wird außerdem auf dem Siliziumoxidfilm 213 angeordnet. Weiterhin wird, wie es in 34 gezeigt ist, der p-Wannen-Bereich 214 durch Ionenimplantation derart erzeugt, dass er den n-Wannen-Bereich 210 durchdringt und dann den p-Wannenbereich 209 erreicht. Danach wird, wie es in 35 gezeigt ist, der n++-Bereich 241 durch Ionenimplantation ausgebildet. Weiterhin werden, wie es in 28 gezeigt ist, nach der Ausbildung der p+-Bereiche 216, 244 die n+-Source-Bereiche 215, der n+-Bereich 217 und der n+-Bereich 242 gleichzeitig ausgebildet.
  • Diese Ausführungsform stellt die folgenden Merkmale bereit.
    • (1) In dem Siliziumchip 201 (Halbleitersubstrat) ist der Oberflächenabschnitt des n-Wannen-Bereichs 210 (zweiter leitender Wannenbereich) an dem Abschnitt benachbart zu den Source- und Drain-Zellen als der Stoßstromabsorptionsabschnitt mit dem Drain-Anschluss verbunden, und der Oberflächenabschnitt des p-Wannen-Bereichs 209 (erster leitender Wannenbereich) an dem Abschnitt benachbart zu diesem Stoßabsorptionsabschnitt ist als der Stoßstromziehabschnitt mit dem Source-Anschluss verbunden, und sogar der Widerstand R2 zwischen dem Stoßabsorptionsabschnitt und dem Stoßstromziehabschnitt wird auf kleiner als der Widerstand R1 zwischen den Source- und Drain-Zellen und dem Stoßabsorptionsabschnitt eingestellt. Dementsprechend fließt, wie es in 28 gezeigt ist, der Stoßstrom von dem Ausgangsanschluss (Drain) seitlich durch die parasitäre Diode D3, die durch die Wannenbereiche 210, 209 erzeugt wird, und entlädt sich durch den p-Wannen-Bereich 209 (Stoßstromziehabschnitt) zu der Source-Anschlussseite. Dieses verdeutlicht, dass der Stoßstrom nicht in den Source-Bereich fließt, der in der Oberfläche der Source- und Drain-Zellen vorhanden ist, womit der MOS-Kanalabschnitt geschützt wird, um die Festigkeit gegenüber dem Stoß wie einer statische Elektrizität zu verbessern. Demzufolge kann ein Leistungs-MOS-Transistor mit einer hohen Stoßfestigkeit realisiert werden.
    • (2) In dem Stoßabsorptionsabschnitt des n-Wannen-Bereichs 210 (zweiter leitender Wannenbereich) wird der n++-Bereich 241 (zweiter leitender Verunreinigungsdiffusionsbereich) hergestellt, der eine Verunreinigungskonzentration aufweist, die größer als diejenige des n-Wannen-Bereichs 210 ist und eine größere Tiefe als diejenige des n+-Bereichs 217 (zweiter leitender Verunreinigungsdiffusionsbereich) in der Drain-Zelle aufweist, wodurch erzielt wird, dass die Durchbruchspannung BV2 kleiner als die Elementdurchbruchspannung BV1 ist. Somit kann sich der Stoßstrom durch den p-Wannen-Bereich 209 (Stoßstromziehabschnitt) zu der Source-Anschlussseite entladen, wobei die Spannung BV2 kleiner als die Elementdurchbruchspannung BV1 ist.
  • Obwohl diese Ausführungsform sehr vorteilhaft ist, ist es ebenfalls möglich, eine Modifikation zu übernehmen, bei der der n++-Bereich 241 nicht vorhanden ist. Obwohl es wünschenswert ist, dass die Durchbruchspannung BV2 des Stoßabsorptionsbereichs A2 auf kleiner als die Elementdurchbruchspannung BV1 des Source- und Drain-Zellenausbildungsbereichs A1 eingestellt wird, ist es außerdem ebenfalls denkbar, dass die Durchbruchspannung BV2 und die Elementdurchbruchspannung BV1 gleich sind. Außerdem ist in diesem Beispiel eine Verbesserung der Festigkeit möglich, so lange wie R1 > R2 gilt.
  • Im Folgenden wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben, aber die Beschreibung erfolgt hauptsächlich unter Berücksichtigung des Unterschiedes zu der oben beschriebenen ersten Ausführungsform. 36 ist ein Längsquerschnitt, der einen Leistungs-MOS-Transistor gemäß dieser Ausführungsform anstatt desjenigen der 28 (der Längsquerschnitt entlang einer Linie XV-XV der 27) zeigt. In dem Siliziumchip 201 ist ein ringförmiger Stoßabsorptionsbereich A2 um einen Source- und Drain-Zellenausbildungsbereich A1 ausgebildet, wohingegen ein Stoßziehbereich A3 um den Stoßabsorptionsbereich A2 ausgebildet ist. Außerdem ist in dieser Ausführungsform ein tiefer n+-Bereich 250, der als ein zweiter leitender tiefer Halbleiterbereich dient, an einem äußeren Umfang eines LOCOS-Oxidfilms 246 in dem Stoßziehbereich A3 ausgebildet. Der tiefe n+-Bereich 250 durchdringt eine n–-Epitaxialschicht 208 und erreicht dann eine vergrabene n+-Schicht 207.
  • Der Leistungs-MOS-Transistor gemäß dieser Ausführungsform weist die Struktur des niedrigseitigen Schalters ebenso wie in dem Fall, der in 15 gezeigt ist, auf, wobei der tiefe n+-Bereich 250 durch eine Aluminiumverdrahtung (nicht gezeigt) mit dem Source-Anschluss (Masse) zum Fixieren des Substratpotentials verbunden ist. Genauer gesagt ist die vergrabene n+-Schicht 207, die sich unter den Source- und Drain-Zellen erstreckt, durch den tiefen n+-Bereich 250 mit dem Source-Anschluss (Masse) gekoppelt. Weiterhin sind eine Anzahl von Halbleiterelementen einschließlich dem Leistungs-MOS-Transistor, der in 36 gezeigt ist, in mehreren Inseln ausgebildet, die durch die SOI-Struktur und die Trennungsstruktur auf der Grundlage des Grabenoxidfilms hergestellt werden.
  • Obwohl in dem Siliziumoxidfilm (vergrabener Oxidfilm) 204, der zwischen dem p+-Siliziumsubstrat 202 und dem Siliziumsubstrat 203 vom n-Typ platziert ist, ein parasitärer Kondensator C1 vorhanden ist, wie es in 36 gezeigt ist, ist aufgrund der Fixierung der Potentiale der vergrabenen n+-Schicht 207 und des tiefen n+-Bereichs 250 die Variation des Potentials des p+-Siliziumsubstrats 202 sogar dann unterdrückbar, wenn der DMOS-Transistor in den Schaltbetrieb gelangt. D. h. in dem Fall, in dem Schaltrau schen nicht in das p+-Siliziumsubstrat 202 eingeleitet wird und die Elementtrennung durch die Verwendung eines Isolierfilms erfolgt, pflanzt sich das Schaltrauschen nicht zu anderen Elementbereichen fort, womit eine Fehlfunktion der anderen Halbleiterelemente verhindert wird.
  • In dem Fall der Struktur des hochseitigen Schalters, wie sie in 19 gezeigt ist, kann der tiefe n+-Bereich 250 der 36 mit dem Drain-Anschluss (dem Energieversorgungsanschluss) zum Fixieren des Substratpotentials verbunden sein.
  • Der Leistungs-MOS-Transistor mit dieser Struktur wird gemäß den Herstellungsprozessen hergestellt, die in den 37 bis 44 gezeigt sind. D. h. es wird, wie es in 37 gezeigt ist, ein geschichtetes Substrat vorbereitet, das durch Stapeln des Siliziumoxidfilms 204, der vergrabenen n+-Schicht 207 und der n–-Epitaxialschicht 208 in der Reihenfolge auf dem p+-Siliziumsubstrat 202 aufgebaut wird. Außerdem wird, wie es in 38 gezeigt ist, der p-Wannen-Bereich 209 in der n–-Epitaxialschicht 208 durch Ionenimplantation hergestellt, und es wird, wie es in 39 gezeigt ist, der tiefe n+-Bereich 250 außerdem dadurch durch die Ionenimplantation hergestellt, und es wird, wie es in 40 gezeigt ist, der n-Wannen-Bereich 210 in dem p-Wannen-Bereich 209 durch Ionenimplantation ausgebildet.
  • Anschließend werden, wie es in 41 gezeigt ist, die LOCOS-Oxidfilme 211, 243, 245, 246 an gegebenen Bereichen auf der Oberfläche des Substrats 201 ausgebildet. Weiterhin wird, wie es in 42 gezeigt ist, der Siliziumoxidfilm (Gate-Isolierfilm) 213 angeordnet, und die Polysilizium-Gate-Elektrode 212 wird darauf angeordnet. Danach wird, wie es in 43 gezeigt ist, der p-Wannen-Bereich 214 durch Ionenimplantation derart erzeugt, dass er den n-Wannen-Bereich 210 durchdringt und den p-Wannen-Bereich 209 erreicht. Dann wird, wie es in 44 gezeigt ist, der n++-Bereich 241 durch Ionenimplantation hergestellt. Weiterhin werden, wie es in 35 gezeigt ist, der n+-Source-Bereich 215, der n+-Bereich 217 und der n+-Bereich 242 aufeinander folgend nach der Ausbildung der p+-Bereiche 216 und 244 ausgebildet.
  • Im Folgenden wird eine Modifikation der oben beschriebenen ersten und zweiten Ausführungsformen beschrieben.
  • Obwohl in der obigen Beschreibung die Drain-Zellen 225 und die Source-Zellen 224 abwechselnd in den Längs- und Querrichtungen (Schachbrettmuster) angeordnet sind, wie es in 45 gezeigt ist, ist es ebenfalls denkbar, dass, wie es in 46 gezeigt ist, die Zellen benachbart zu dem Stoßabsorptionsbereich A2 in dem Source- und Drain-Zellenausbildungsbereich A1 als Dummy-Source-Zellen 256 angeordnet sind. D. h. es wird ein zweiter Stoßziehbereich, der die Dummy-Source-Zellen 256 aufweist, zwischen dem Source- und Drain-Zellenausbildungsbereich A1 und dem Stoßabsorptionsbereich A2 angeordnet. Daraufhin wird ein Teil des Stoßstromes durch die Dummy-Source-Zellen 256 gezogen. In diesem Fall ist es möglich, den Bereich für das Ziehen des Stoßstromes zu vergrößern, wodurch die Festigkeit weiter verbessert wird.
  • Außerdem ist in der obigen Beschreibung, wie es in den 27 und 45 gezeigt ist, in dem Siliziumchip 201 der ringförmige Stoßabsorptionsbereich A2 um den Source- und Drain-Zellenausbildungsbereich A1 ausgebildet, und außerdem ist der Stoßziehbereich A3 darum ausgebildet, aber es ist ebenfalls denkbar, dass, wie es in 47 gezeigt ist, ein zweiter Stoßziehbereich A3' zwischen dem Source- und Drain-Zellenausbildungsbereich A1 und dem Stoßabsorptionsbereich A2 errichtet wird.
  • Weiterhin ist es ebenfalls möglich, dass, wie es in 48 gezeigt ist, in dem Siliziumchip 201 ein ringförmiger Stoßabsorptionsbereich A2 um Source- und Drain-Zellenausbildungsbereiche A1a, A1b ausgebildet ist und außerdem ein Stoßziehbereich A3 um den Stoßabsorptionsbereich A2 ausgebildet ist. Weiterhin ist es ebenfalls möglich, dass, wie es in 49 gezeigt ist, Source- und Drain-Zellenausbildungsbereiche A1 in inselförmigen Konfigurationen ausgebildet sind, ringförmige Stoßabsorptionsbereiche A2 zwischen den inselförmigen Zellenausbildungsbereichen A1 ausgebildet sind und sogar ein quadratischer Stoßziehbereich A3 innerhalb des Stoßabsorptionsbereichs A2 hergestellt wird.
  • Weiterhin kann, obwohl die dritten bis fünften Beispiele und die ersten und zweiten Ausführungsformen, die oben beschrieben wurden, auf der Verwendung des verbundenen SOI-Wafersubstrats basieren, sogar der gemeinsame bloße Epitaxial-Wafer ähnliche Wirkungen erzielen. Obwohl die oben beschriebenen dritten bis fünften Beispiele und ersten und zweiten Ausführungsformen für den n-Kanal-LDMOS verwendet werden, ist es ebenfalls denkbar, dass die Beispiele und Ausführungsformen ebenfalls für einen p-Kanal-LDMOS verwendet werden. D. h. die Leitungstypen (p, n) des n-Kanal-MOS sind austauschbar.

Claims (11)

  1. Halbleitervorrichtung mit einer Leistungstransistorstruktur, die aufweist: eine Halbleiterschicht (203) eines ersten Leitungstyps, eine erste Wanne (209) eines zweiten Leitungstyps, die unabhängig an einem Oberflächenabschnitt der Halbleiterschicht (203) angeordnet ist, eine Drain-Zelle (225), die in der ersten Wanne (209) angeordnet ist, wobei die Drain-Zelle (225) eine zweite Wanne (210) des ersten Leitungstyps, die innerhalb der ersten Wanne (209) angeordnet ist, und einen Drain-Bereich (217) aufweist, der innerhalb der zweiten Wanne (210) angeordnet ist, eine Source-Zelle (224), die in der ersten Wanne (209) angeordnet ist, wobei die Source-Zelle (224) einen Kanalwannenbereich (214) des zweiten Leitungstyps, der innerhalb der ersten Wanne angeordnet ist, und einen Source-Bereich (215) des ersten Leitungstyps aufweist, der innerhalb des Kanalwannenbereichs (214) angeordnet ist, und eine Gate-Elektrode (212), die über einem Oberflächenabschnitt zwischen dem Source-Bereich (215) und der zweiten Wanne (210), in dem der Drain-Bereich (217) angeordnet ist, angeordnet ist, wobei die Gate-Elektrode über einem Oberflächenabschnitt des Kanalwannenbereichs (214) angeordnet ist, dadurch gekennzeichnet, dass die Halbleitervorrichtung außerdem aufweist: einen ersten Bereich (241 und 242 von A2) des ersten Leitungstyps, der innerhalb der ersten Wanne (209) unabhängig und getrennt von der Drain-Zelle (225) angeordnet und elektrisch mit dem Drain-Bereich (217) verbunden ist, wobei der erste Bereich (A2) von der Halbleiterschicht (203) durch die entsprechende erste Wanne (209) isoliert ist, und einen zweiten Bereich (244 von A3) des zweiten Leitungstyps, der derart angeordnet ist, dass er die erste Wanne (209) kontaktiert, getrennt von der Source-Zelle (224) ist und elektrisch mit dem Source-Bereich (215) verbunden ist, wobei ein elektrischer Widerstand (R2) zwischen dem ersten Bereich (A2) und dem zweiten Bereich (A3) auf kleiner als ein elektrischer Widerstand (R1) zwischen dem ersten Bereich (A2) und der Source-Zelle (224) eingestellt ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Durchbruchspannung (BV2) eines ersten PN-Übergangs zwischen dem ersten Bereich (A2) und der ersten Wanne (209) auf kleiner als eine Durchbruchspannung (BV1) eines zweiten PN-Übergangs zwischen der zweiten Wanne (210) und der ersten Wanne (209) eingestellt ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der erste Bereich (A2) einen ersten ringförmigen Bereich ausbildet, der einen Oberflächenbereich der ersten Wanne (209) umgibt, in der die Drain-Zelle (225) und die Source-Zelle (224) angeordnet sind.
  4. Halbleitervorrichtung nach Anspruch 3, wobei der zweite Bereich (A3) einen zweiten ringförmigen Bereich ausbildet, der den Oberflächenbereich der ersten Wanne (209) umgibt, in der die Drain-Zelle (225) und die Source-Zelle (224) angeordnet sind.
  5. Halbleitervorrichtung nach Anspruch 1, die außerdem einen Tiefenbereich (226, 250) des ersten Leitungstyps aufweist, wobei der Tiefenbereich die Halbleiterschicht (203) kontaktiert.
  6. Halbleitervorrichtung nach Anspruch 5, die außerdem eine Elektrode aufweist, die sowohl den Tiefenbereich (226) als auch den zweiten Bereich (A3) zur Verbindung mit dem Source-Bereich (215) kontaktiert.
  7. Halbleitervorrichtung nach Anspruch 1, wobei jede der Source-Zellen (224) einen Basisbereich (216) des zweiten Leitungstyps aufweist, der derart angeordnet ist, dass er einen Abschnitt des entsprechenden Kanalwannenbereichs (214) überdeckt und abwärts die entsprechende erste Wanne (209) kontaktiert.
  8. Halbleitervorrichtung nach Anspruch 5, wobei die Halbleiterschicht (203) eine obere Schicht (208), die eine relativ geringe Verunreinigungskonzentration aufweist und die erste Wanne (209) umgibt, und eine untere Schicht (207), die eine relativ hohe Verunreinigungskonzentration aufweist und vollständig unter der ersten Wanne (209) angeordnet ist, aufweist, so dass die obere Schicht (208) zwischen der unteren Schicht (207) und der ersten Wanne (209) angeordnet ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei der Tiefenbereich (226) in der oberen Schicht (208) der Halbleiterschicht (203) derart angeordnet ist, dass er abwärts die untere Schicht (207) der Halbleiterschicht (203) kontaktiert.
  10. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleiterschicht (203) und die erste Wanne (209) innerhalb einer Halbleiterinsel angeordnet sind, die auf einem Halbleiterträgersubstrat (202) angeordnet ist, wobei ein Isolierfilm (204) zwischen der Halbleiterinsel und dem Halbleiterträgersubstrat (202) angeordnet ist.
  11. Halbleitervorrichtung nach Anspruch 10, die außerdem eine andere Halbleiterinsel aufweist, die auf dem Halbleiterträgersubstrat (202) angeordnet ist, wobei der Isolierfilm (204) zwischen der anderen Halbleiterinsel und dem Halbleiterträgersubstrat (202) angeordnet ist, und wobei ein Halbleiterelement in der anderen Halbleiterinsel ausgebildet ist.
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