DE69634594T2 - Halbleiterbauelement mit isoliertem Gate und Verfahren zu seiner Herstellung - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit isoliertem Gate sowie auf ein Verfahren zum Herstellen derselbe und im spezielleren auf eine Vorrichtung oder Struktur mit einer niedrigen Durchlaßspannung für einen Bipolartransistor mit isoliertem Gate, der ein Graben-MOS-Gate aufweist, sowie auf ein Verfahren zum Herstellen dafür.
  • Beschreibung des einschlägigen Standes der Technik
  • 47 zeigt eine Schnittdarstellung einer herkömmlichen Halbleitervorrichtung mit isoliertem Gate. Ein Bipolartransistor mit isoliertem Gate (der im folgenden als IGBT bezeichnet wird), der eine Graben-Gate-Struktur aufweist (ein IGBT mit Graben-Gate-Struktur wird im folgenden als IGBT vom U-Typ bezeichnet), wird im folgenden anhand eines Beispiels beschrieben.
  • In der letzten Zeit werden IGBTs in Spannungs-Resonanzschaltungen verwendet, bei denen es sich um Hochfrequenzinverter zum Erzielen einer Energieersparnis und einer Reduzierung bei der Größe und dem Gewicht von elektrischen Haushaltsgeräten, bei intelligenten Leistungsmodulen zur Ausführung einer variablen Geschwindigkeitssteuerung von Drehstrommotoren auf den Gebieten der Universal-Inverter, der Wechselstrom-Servos, der Klimaanlagen und dergleichen handelt, wobei die Verwendung von diesen sich allmählich durchsetzt.
  • Während die Schalteigenschaften, die Sättigungsspannung und der sichere Arbeitsbereich (Safe Operating Area bzw. SOA) bei den IGBTs, bei denen es sich um die Schlüsseleinrichtungen von diesen handelt, in einer Kompromißbeziehung zueinander stehen, sind Vorrichtungen mit guten Schalteigenschaften, niedriger Sättigungsspannung und einem großen sicheren Arbeitsbereich erforderlich.
  • In 47 bezeichnen das Bezugszeichen 1 eine P+-leitende Kollektorschicht, das Bezugszeichen eine N–-leitende Schicht, 3 eine P-leitende Basisschicht, 4 einen N+-leitenden Emitterbereich, 5 einen Graben, 6 eine Gateisolierschicht, 7 eine Gateelektrode, 8 eine Zwischenlagen-Isolierschicht, 9 eine N+-leitende Pufferschicht, 10 eine Emitterelektrode, 11 eine Kollektorelektrode und 12 einen Kanalbereich.
  • Im folgenden wird die Arbeitsweise des IGBT beschrieben. Wenn eine bestimmte Kollektorspannung VCE zwischen der Emitterelektrode 10 und der Kollektorelektrode 11 anliegt und eine bestimmte Gatespannung VGE zwischen der Emitterelektrode 10 und der Gateelektrode 7 anliegt, d.h. wenn das Gate eingeschaltet ist, wird der Kanalbereich 12 in einen N-leitenden Bereich invertiert, und es wird ein Kanal gebildet. Elektronen werden dann von der Emitterelektrode 10 durch diesen Kanal in die N–-leitende Schicht 2 injiziert.
  • Diese injizierten Elektronen spannen die P+-leitende Schicht 1 und die N–-leitende Schicht 2 in Durchlaßrichtung vor, und von der Kollektorelektrode 11 werden Löcher durch die P+-leitende Kollektorschicht 1 und die N+-leitende Pufferschicht 9 in die N–-leitende Schicht 2 injiziert. Infolgedessen nimmt der Widerstand der N–-leitenden Schicht 2 aufgrund einer Leitfähigkeitsmodulation beträchtlich ab, und die Strombelastbarkeit des IGBT nimmt zu. Bei dem Spannungsabfall zwischen dem Kollektor und dem Emitter des IGBT handelt es sich zu diesem Zeitpunkt um eine Durchlaßspannung (VCE(SAT)).
  • Zum Schalten des IGBT von dem Ein-Zustand in den Aus-Zustand wird die zwischen der Emitterelektrode 10 und der Gateelektrode 7 angelegte Gatespannung VGE auf 0 V oder Sperrvorspannung gebracht, d.h. das Gate wird ausgeschaltet, woraufhin der in den N-leitenden Typ invertierte Kanalbereich 12 zu dem P-leitenden Typ zurückkehrt und das Injizieren von Elektronen von der Emitterelektrode 10 stoppt. Die in der N–-leitenden Schicht 2 angesammelten Elektronen und Löcher gehen dann weiter zu der Kollektorelektrode 11 bzw. der Emitterelektrode 10, oder sie werden wieder rekombiniert und verschwinden.
  • Im allgemeinen werden die Durchlaßspannungen der IGBTs in erster Linie durch den beträchtlichen Widerstand der N–-leitenden Schicht 2 bestimmt, der zum Aufrechterhalten der Durchbruchspannung erforderlich ist. Zu den Faktoren für den beträchtlichen Widerstand gehören die Fähigkeit des den IGBT bildenden MOSFET zum Zuführen von Elektronen. Die Struktur des IGBT vom U-Typ, bei dem ein schmaler und tiefer Graben in der Chipoberfläche gebildet ist und ein MOSFET an der Seitenwandung davon gebildet ist, macht das Elementarzellenintervall so klein wie möglich, um auf diese Weise die Fähigkeit des MOSFET zum Zuführen von Elektronen zu steigern.
  • 48 zeigt ein Schaltbild zur Erläuterung einer Ersatzschaltung des IGBT. In 48 bezeichnet das Bezugszeichen 15 einen Bipolartransistor, und 16 bezeichnet einen MOSFET. Allgemein ist der IGBT durch die Ersatzschaltung der 48 dargestellt. Da jedoch hfe des Bipolartransistors 15, der aus der P+-leitenden Kollektorschicht 1, der die N+-leitende Pufferschicht 9 und die N–-leitende Schicht 2 beinhaltenden N-leitenden Schicht sowie der P-leitenden Basisschicht des IGBT gebildet ist, gering ist, kann der IGBT als Kombination aus dem MOSFET und einer Diode 17 betrachtet werden.
  • 49 zeigt ein Schaltbild zur Erläuterung einer Ersatzschaltung des IGBT, wenn hfe des Bipolartransistors 15 als klein angenommen wird. In 49 bezeichnet das Bezugszeichen 17 eine Diode, und das Bezugszeichen 18 bezeichnet einen MOSFET. 50 zeigt eine graphische Darstellung zur Erläuterung einer Trägerkonzentrationsverteilung der N–-leitenden Schicht einer PIN-Diode in einem Ein-Zustand.
  • Da in 49 der MOSFET 18 als bloßes Schaltelement betrachtet werden kann, sollte die N–-leitende Schicht der PIN-Diode 17 des IGBT eine solche Trägerkonzentrations verteilung der N–-leitenden Schicht der PIN-Diode aufweisen, wie diese in 50 dargestellt ist, wobei dies jedoch nicht der Fall ist.
  • 51 zeigt eine graphische Darstellung zur Erläuterung der Trägerkonzentrationsverteilung der N–-leitenden Schicht 2 des herkömmlichen IGBT in einem Ein-Zustand. Während die Trägerkonzentration der N–-leitenden Schicht der PIN-Diode in einem Ein-Zustand zwischen dem Ende auf der Anodenseite der N–-leitenden Schicht und dem Ende auf der Kathodenseite gleichmäßig ist, wie dies in 50 gezeigt ist, nimmt die Trägerkonzentration der N–-leitenden Schicht 2 in einem Ein-Zustand des herkömmlichen IGBT von dem Ende auf der Kollektorseite der N–-leitenden Schicht 2 in Richtung auf das Ende auf der Emitterseite allmählich ab, wie dies in 51 dargestellt ist. Dadurch ist die Durchlaßspannung des herkömmlichen IGBT höher als die der Diode.
  • Insbesondere bei IGBTs mit hoher Durchbruchspannung wird die Durchbruchspannung durch Erhöhen der Dicke der N–-leitenden Schicht 2 sichergestellt. Das Gefälle der Trägerkonzentration der N–-leitenden Schicht 2, die von dem kollektorseitigen Ende zu dem emitterseitigen Ende abnimmt, wird bei gleicher Lebensdauer der Träger nicht durch die Dicke der N–-leitenden Schicht beeinträchtigt, so daß die Differenz in der Höhe der Trägerkonzentration zwischen dem kollektorseitigen Ende und dem emitterseitigen Ende mit steigender Dicke der N–-leitenden Schicht 2 zunimmt, so daß die Differenz in der Durchlaßspannung von der Diode mit höherer Durchbruchspannung des IGBT größer wird.
  • Es sind verschiedene Vorrichtungen vorgeschlagen worden, um eine derartige Differenz zwischen der Durchlaßspannung des IGBT und der Durchlaßspannung der Diode zu eliminieren, die als ein Extremwert der Durchlaßspannung des IGBT betrachtet wird. Derartige Vorrichtungen beinhalten den MCT (MOS Controlled Thyristor bzw. MOS-gesteuerter Thyristor) und den IEGT (Injection Enhanced Gate Bipolar Transistor bzw. Bipolartransistor mit einem Gate mit verbesserter Injektion).
  • 52 zeigt eine Schnittdarstellung zur Erläuterung der Konstruktion des MCT. In 52 bezeichnet das Bezugszeichen 21 einen N+-leitenden Kathodenbereich, 22 bezeichnet einen N-leitenden Bereich, 23 bezeichnet einen P+-leitenden Bereich, 24 bezeichnet einen Kanalbereich zum Einschalten des Gates, und 25 bezeichnet einen Kanalbereich zum Ausschalten des Gates, d.h. einen Aus-Kanal-Bereich.
  • Weitere Bezugszeichen bezeichnen die gleichen Teile wie in 47. Es ist bekannt, daß die N–-leitende Schicht 2 bei dem MCT im Ein-Zustand im allgemeinen eine ähnliche Trägerkonzentrationsverteilung wie die der Diode aufweist. Aus diesem Grund hat der MCT eine niedrigere Durchlaßspannung als die des IGBT mit der herkömmlichen Konstruktion.
  • Zum Zeitpunkt des Ausschaltens bildet jedoch der aus der P-leitenden Basisschicht 3, dem N-leitenden Bereich 32 und dem P+-leitenden Bereich 23 gebildete P-Kanal-MOS einen Kanal durch Inversion des Aus-Kanal-Bereichs 25, wobei durch diesen Kanal Löcher fließen. In Anbetracht der Tatsache, daß der Widerstand des Aus-Kanal-Bereichs 25 im allgemeinen hoch ist, führt dies somit zu dem Problem, daß der Stromwert, der sich ausschalten läßt, nicht hoch sein kann. Ferner müssen ein N-Kanal-MOS für einen Einschaltvorgang und ein P-Kanal-MOS für einen Ausschaltvorgang in einer dreifachen Diffusion gebildet werden, wobei dies zu einem komplizierten Prozeß und somit zu einem höheren Preis der Vorrichtung führt.
  • Beispiele von IEGTs beinhalten den in der japanischen Patentoffenlegungsschrift Nr. 5-243561 offenbarten Typ. Der in 101 der japanischen Patentanmeldungsoffenlegungsschrift Nr. 5-243561 dargestellte IEGT hat zum Beispiel eine Konstruktion, bei der ein N-leitender Emitterbereich und ein P-leitender Basisbereich von Teilen von Zellen eines IGBT vom U-Typ mit einer Isolierschicht bedeckt sind, um den Kontakt zwischen dem N-leitenden Emitterbereich und dem P-leitenden Basisbereich sowie der Emitterelektrode zu eliminieren.
  • Während die Arbeitsweise des IEGT im großen und ganzen die gleiche ist wie die des IGBT vom U-Typ, ist der zu dem P-leitenden Basisbereich im Ein-Zustand hindurchgehende Loch-Strom begrenzt, und Löcher sammeln sich in der Oberfläche der N-leitenden Basisschicht aufgrund der Bildung von Zellen an, die keinen Kontakt zwischen dem N-leitenden Emitterbereich und dem P-leitenden Basisbereich sowie der Emitterelektrode haben, so daß die Trägerkonzentrationsverteilung der N-leitenden Basisschicht zu einer Verteilung wird, die der der Diode ähnlich ist, und die Durchlaßspannung des IEGT wird niedriger als die des IGBT vom U-Typ.
  • In einem Aus-Zustand arbeitet er ebenfalls in ähnlicher Weise wie der IGBT vom U-Typ, jedoch gehen in der N-leitenden Basisschicht angesammelte Löcher durch eine kleinere Anzahl von Zellen zu der Emitterelektrode durch, da im Vergleich zu dem IGBT vom U-Typ eine geringere Anzahl von Zellen arbeitet.
  • Diese Bewegung der Löcher wird zu einem Basisstrom eines parasitären bipolaren Transistors, der aus der N-leitenden Basisschicht, dem P-leitenden Basisbereich und dem Emitterbereich gebildet ist, und wenn dieser das eingebaute Potential (im allgemeinen 0,6 V) übersteigt, dann schaltet der parasitäre Bipolartransistor ein. Daher kann es erforderlich sein, den ausschaltbaren Stromwert (maximaler Stromwert, der ausgeschaltet werden kann) bei dem IEGT, bei dem ein Teil der Zellen des IGBT vom U-Typ entfernt ist, kleiner zu machen als in dem normalen IGBT vom U-Typ, so daß der parasitäre Bipolartransistor nicht einschaltet.
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Ein IGBT-Vorrichtung gemäß der Erfindung ist in Anspruch 1 angegeben, und ein entsprechendes Herstellungsverfahren ist in Anspruch 3 beansprucht.
  • Gemäß einem ersten Gesichtspunkt der vorliegenden Erfindung weist eine Halbleitervorrichtung mit isoliertem Gate folgendes auf:
    eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine erste und eine zweite Hauptfläche aufweist;
    eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptfläche der ersten Halbleiterschicht vorgesehen ist;
    eine dritte Halbleiterschicht des zweiten Leitfähigkeitstyps, die in dichtem Kontakt auf einer Oberfläche der zweiten Halbleiterschicht vorgesehen ist und die eine Dotierstoffkonzentration aufweist, die höher ist als die Dotierstoffkonzentration der zweiten Halbleiterschicht;
    eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps, die in dichtem Kontakt auf einer Oberfläche der dritten Halbleiterschicht vorgesehen ist;
    eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die in einer Oberfläche der vierten Halbleiterschicht selektiv vorgesehen ist;
    einen Graben, der eine Öffnung in einer Oberfläche der fünften Halbleiterschicht hat und der eine Tiefe aufweist, die sich von der Oberfläche der fünften Halbleiterschicht zumindest durch die vierte Halbleiterschicht hindurch erstreckt;
    eine Isolierschicht, die auf einer Innenwandung des Grabens vorgesehen ist;
    eine Steuerelektrode, die in dem Graben derart vorgesehen ist, daß sie der vierten Halbleiterschicht über die Isolierschicht hinweg gegenüberliegt;
    eine erste Hauptelektrode, die auf der Oberfläche der vierten und der fünften Halbleiterschicht vorgesehen ist; und
    eine zweite Hauptelektrode, die auf der zweiten Hauptfläche der ersten Halbleiterschicht vorgesehen ist.
  • Gemäß einem zweiten Gesichtspunkt der vorliegenden Erfindung weist der Graben eine Tiefe auf, die sich auch durch die dritte Halbleiterschicht hindurch bis zu der zweiten Halbleiterschicht erstreckt. Ferner weist gemäß einem dritten Gesichtspunkt der vorliegenden Erfindung die Halbleitervorrichtung mit isoliertem Gate eine achte Halbleiterschicht des ersten Leitfähigkeitstyps auf, die einen Boden des Grabens umgebend ausgebildet ist und die eine Dotierstoffkonzentration aufweist, die höher ist als die in der zweiten Halbleiterschicht.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung erstreckt sich die zweite Halbleiterschicht vorzugsweise durch die erste Halbleitschicht hindurch, so daß sie in der zweiten Hauptfläche der ersten Halbleiterschicht teilweise freiliegt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist vorzugsweise eine sechste Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer Dotierstoffkonzentration, die höher ist als die Dotierstoffkonzentration der zweiten Halbleiterschicht, zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht vorgesehen.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung erstreckt sich die sechste Halbleiterschicht vorzugsweise durch die erste Halbleiterschicht hindurch, so daß sie in der zweiten Hauptfläche der ersten Halbleiterschicht teilweise freiliegt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist der Graben vorzugsweise in eine Vielzahl von Grabeneinheiten unterteilt, die nebeneinander angeordnet sind, und die freiliegende Oberfläche der vierten Halbleiterschicht ist zwischen einander benachbarten Grabeneinheiten angeordnet.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist vorzugsweise eine freiliegende Oberfläche der vierten Halbleiterschicht durch einen Teil der fünften Halbleiterschicht in eine Vielzahl von freiliegenden Flächeneinheiten unterteilt, wobei die Vielzahl der freiliegenden Flächeneinheiten sich entlang des Grabens mit dem Teil der fünften Halbleiterschicht abwechseln.
  • Vorzugsweise ist gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung die erste Hauptelektrode nur teilweise mit der fünften Halbleiterschicht verbunden.
  • Vorzugsweise ist gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung die fünfte Halbleiterschicht nach Art einer Vielzahl von zueinander parallelen Bändern in der Oberfläche der vierten Halbleiterschicht vorgesehen, und es ist die Vielzahl der Grabeneinheiten entlang einer Richtung vorgesehen, die die der bandartigen fünften Halbleiterschicht kreuzt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung weist die vierte Halbleiterschicht vorzugsweise eine siebte Halbleiterschicht des ersten Leit fähigkeitstyps zumindest in ihrem freiliegenden Oberflächenbereich auf, und es ist eine Dotierstoffkonzentration in der siebten Halbleiterschicht höher als die Dotierstoffkonzentration in dem Bereich der vierten Halbleiterschicht mit Ausnahme der siebten Halbleiterschicht.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung weist die Halbleitervorrichtung mit isoliertem Gate weiterhin eine achte Halbleiterschicht des ersten Leitfähigkeitstyps auf, die einen Boden des Grabens umgebend ausgebildet ist und die eine Dotierstoffkonzentration aufweist, die höher ist als die in der zweiten Halbleiterschicht, wobei die achte Halbleiterschicht von der dritten Halbleiterschicht umgeben ist.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate folgende Schritte auf:
    einen Substratbildungsschritt, in dem ein Halbleitersubstrat gebildet wird, das eine erste und eine zweite Hauptfläche bildet und das eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps sowie eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist, wobei die erste Halbleiterschicht in der ersten Hauptfläche freiliegt und die zweite Halbleiterschicht in der zweiten Hauptfläche freiliegt;
    einen ersten Implantierschritt, in dem ein Dotierstoff des zweiten Leitfähigkeitstyps in die zweite Hauptfläche des Halbleitersubstrats implantiert und bis auf eine Dotierstoffkonzentration eindiffundiert wird, die höher ist als die Dotierstoffkonzentration der zweiten Halbleiterschicht, um eine dritte Halbleiterschicht des zweiten Leitfähigkeitstyps in einem Oberflächenbereich der zweiten Halbleiterschicht zu bilden;
    einen zweiten Implantierschritt, in dem ein Dotierstoff des ersten Leitfähigkeitstyps in eine Oberfläche der dritten Halbleiterschicht implantiert und eindiffundiert wird, um eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps in einem Oberflächenbereich der dritten Halbleiterschicht zu bilden;
    einen dritten Implantierschritt, in dem eine selektiv eine Öffnung aufweisende Resist-Struktur auf einer Oberfläche der vierten Halbleiterschicht gebildet wird sowie ein Dotierstoff des zweiten Leitfähigkeitstyps unter Verwendung der Resist-Struktur als Maske implantiert und eindiffundiert wird, um eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps in dem Oberflächenbereich der vierten Halbleiterschicht selektiv zu bilden;
    einen ersten Beseitigungs-Schritt, in dem auf der Oberfläche der vierten Halbleiterschicht und einer Oberfläche der fünften Halbleiterschicht eine Barrierenschicht gebildet wird, die eine einen Teil der Oberfläche der fünften Halbleiterschicht umgebende Öffnung aufweist, und in dem das Halbleitersubstrat unter Verwendung der Barrierenschicht als Maske selektiv entfernt wird, um dadurch einen Graben zu bilden, der eine Tiefe aufweist, die sich zumindest durch die vierte Halbleiterschicht hindurch erstreckt, woraufhin die Barrierenschicht entfernt wird;
    einen ersten Schritt, in dem eine Isolierschicht auf Oberflächen des Grabens, der vierten Halbleiterschicht und der fünften Halbleiterschicht gebildet wird;
    einen ersten Aufbring-Schritt, in dem ein Leiter auf die Isolierschicht aufgebracht wird, um den Graben zu füllen;
    einen zweiten Beseitigungs-Schritt, in dem der Leiter bis zu einer Öffnung des Grabens gleichmäßig entfernt wird, wobei der Leiter als Steuerelektrode in dem Graben belassen wird;
    einen zweiten Aufbring-Schritt, in dem eine Isolierlage auf die Isolierschicht und eine Oberfläche des in dem Graben versenkten Leiters aufgebracht wird;
    einen dritten Beseitigungs-Schritt, in dem auf der Oberfläche der Isolierlage eine Resist-Struktur gebildet wird, die eine zumindest einen Teil der Oberfläche der vierten Halbleiterschicht und einen Teil der Oberfläche der fünften Halbleiterschicht umgebende Öffnung aufweist, und in dem die Isolierlage und die Isolierschicht unter Verwendung der Resist-Struktur als Maske selektiv entfernt werden;
    einen Schritt, in dem ein Leiter auf die Oberfläche der vierten und der fünften Halbleiterschicht aufgebracht wird, die nach dem dritten Beseitigungs-Schritt freiliegt, um eine erste Hauptelektrode zu bilden; sowie
    einen Schritt, in dem ein Leiter auf die erste Hauptfläche des Halbleitersubstrats aufgebracht wird, um eine zweite Hauptelektrode zu bilden.
  • Gemäß der vorliegenden Erfindung wird dadurch in dem ersten Beseitigungsschritt der Graben bis auf eine Tiefe ausgebildet, die sich auch durch die dritte Halbleiterschicht hindurch erstreckt.
  • Gemäß einem weiteren Gesichtpunkt der vorliegenden Erfindung beinhaltet der Substratbildungsschritt die Schritte der Bereitstellung eines Halbleitersubstratkörpers des ersten Leitfähigkeitstyps, der zwei Hauptflächen aufweist, sowie das Aufbringen einer Halbleiterschicht des zweiten Leitfähigkeitstyps durch epitaxiales Aufwachsen auf der einen Hauptfläche des Halbleitersubstratkörpers, um die zweite Halbleiterschicht zu bilden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet der Substratbildungsschritt vorzugsweise die Schritte der Bereitstellung eines Halbleitersubstratkörpers des zweiten Leitfähigkeitstyps, der zwei Hauptflächen aufweist, das Implantieren eines Dotierstoffs des ersten Leitfähigkeitstyps in die eine Hauptfläche des Halbleitersubstratkörpers sowie das Eindiffundieren des in die eine Hauptfläche implantierten Dotierstoffs zum Bilden der ersten Halbleiterschicht des ersten Leitfähigkeitstyps.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet der Schritt zum Implantieren des Dotierstoffs des ersten Leitfähigkeitstyps vorzugsweise die Schritte des Bildens einer Resist-Struktur, die selektiv eine Öffnung aufweist, auf der einen Hauptfläche des Halbleitersubstratkörpers sowie des selektiven Implantierens des Dotierstoffs des ersten Leitfähigkeitstyps in die eine Hauptfläche des Halbleitersubstratkörpers unter Verwendung der auf der einen Hauptfläche ausgebildeten Resist-Struktur als Maske.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet das in dem Substratbildungsschritt gebildete Halbleitersubstrat ferner vorzugsweise eine sechste Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer höheren Dotierstoffkonzentration als der der zweiten Halbleiterschicht, wobei diese zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet der Substratbildungsschritt vorzugsweise die Schritte des Bereitstellens eines Halbleitersubstratkörpers des ersten Leitfähigkeitstyps mit zwei Hauptflächen sowie des nacheinander erfolgenden Bildens der sechsten Halbleiterschicht und der zweiten Halbleiterschicht durch epitaxiales Aufwachsen auf der einen Hauptfläche des einen Substratkörpers.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet der Substratbildungsschritt vorzugsweise die Schritte des Bereitstellens eines Halbleitersubstratkörpers des zweiten Leitfähigkeitstyps mit zwei Hauptflächen, des Implantierens und anschließenden Eindiffundierens eines Dotierstoffs des zweiten Leitfähigkeitstyps in die eine Hauptfläche des Halbleitersubstratkörpers, um die sechste Halbleiterschicht zu bilden, sowie des Implantierens und anschließenden Eindiffundierens eines Dotierstoffs des ersten Leitfähigkeitstyps in eine Oberfläche der sechsten Halbleiterschicht, um die erste Halbleiterschicht zu bilden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet der Schritt zum Bilden der ersten Halbleiterschicht vorzugsweise die Schritte der Bildung einer Resist-Struktur, die eine selektiv ausgebildete Öffnung aufweist, auf der Oberfläche der sechsten Halbleiterschicht, des selektiven Implantierens des Dotierstoffs des ersten Leitfähigkeitstyps in die Oberfläche der sechsten Halbleiterschicht unter Verwendung der auf der Oberfläche der sechsten Halbleiterschicht ausgebildeten Resist-Struktur als Maske sowie des Eindiffundierens des selektiv in die Oberfläche der sechsten Halbleiterschicht eindiffundierten Dotierstoffs.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung werden bei Annahme der Dotierstoffkonzentrationen in der zweiten Halbleiterschicht, der dritten Halbleiterschicht und der vierten Halbleiterschicht mit Werten von C2, C3 bzw. C4 der erste Implantierschritt und der zweite Implantierschritt vorzugsweise derart ausgeführt, daß die Beziehung C2 < C3 < C4 gilt.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung weist das Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate ferner vorzugsweise einen vierten Implantierschritt auf, in dem ein Dotierstoff des ersten Leitfähigkeitstyps in zumindest einen Teil der Oberfläche der vierten Halbleiterschicht implantiert und eindiffundiert wird, um eine siebte Halbleiterschicht mit einer höheren Dotierstoffkonzentration als der der vierten Halbleiterschicht in dem Oberflächenbereich der vierten Halbleiterschicht zu bilden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird vorzugsweise in dem vierten Implantierschritt eine Resist-Struktur, die eine selektiv geöffnete Öffnung aufweist, auf der Oberfläche der vierten Halbleiterschicht gebildet, woraufhin dann unter Verwendung der Resist-Struktur als Maske der Dotierstoff des ersten Leitfähigkeitstyps implantiert und eindiffuniert wird, um die siebte Halbleiterschicht in dem Oberflächenbereich der vierten Halbleitschicht selektiv zu bilden, wobei die Öffnung der in dem dritten Implantierschritt verwendeten Resist-Struktur und die Öffnung der in dem vierten Implantierschritt verwendeten Resist-Struktur selektiv geöffnet werden, so daß die fünfte und die sechste Halbleiterschicht unterschiedliche Bereiche in dem Oberflächenbereich der vierten Halbleiterschicht einnehmen.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist vorzugsweise im Vergleich zu einer Dosis des Dotierstoffs des zweiten Leitfähigkeitstyps bei dem dritten Implantierschritt eine Dosis des Dotierstoffs des ersten Leitfähigkeitstyps bei dem vierten Implantierschritt so niedrig, daß sie keinen nennenswerten Einfluß auf den Dotierstoff des zweiten Leitfähigkeitstyps hat.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet der erste Beseitigungs-Schritt vorzugsweise einen Schritt, in dem nach dem Bilden des Grabens ein Implantieren und anschließendes Eindiffundieren eines Dotierstoffs des ersten Leitfähigkeitstyps unter Verwendung der Barrierenschicht als Maske erfolgen, um eine achte Halbleiterschicht des ersten Leitfähigkeitstyps mit einer höheren Dotierstoffkonzentration als der der zweiten Halbleiterschicht in einem Boden des Grabens zu bilden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet das Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate vorzugsweise ferner einen Schritt, in dem nach dem ersten Beseitigungs-Schritt ein Implantieren und anschließenden Eindiffundieren eines Dotierstoffs des ersten Leitfähigkeitstyps in einer derartigen Dosis, daß dies keinen nennenswerten Einfluß auf die Dotierstoffkonzentration der fünften Halbleiterschicht hat, in den Graben und die freiliegende Oberfläche der vierten und der fünften Halbleiterschicht erfolgen, um eine achte Halbleiterschicht des ersten Leitfähigkeitstyps mit einer höheren Dotierstoffkonzentration als der der zweiten Halbleiterschicht auf einem Boden des Grabens zu bilden, und um gleichzeitig eine neunte Halbleiterschicht mit einer höheren Dotierstoffkonzentration als der der vierten Halbleiterschicht in der freiliegenden Oberfläche der vierten Halbleiterschicht zu bilden.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung weist das Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate vorzugsweise den weiteren Schritt auf, in dem nach dem Implantieren des Dotierstoffs des ersten Leitfähigkeitstyps zum Bilden der achten Halbleiterschicht das Bilden einer Isolierschicht an einer Innenwandung des Grabens sowie ein anschließendes Entfernen dieser Isolierschicht erfolgen.
  • Wenn bei der Halbleitervorrichtung mit isoliertem Gate das Gate eingeschaltet ist, so werden Träger, zum Beispiel Löcher, die über die dritte Halbleiterschicht zu der ersten Hauptelektrode hindurchgehen, durch die dritte Halbleiterschicht begrenzt und in der zweiten Halbleiterschicht in der Nähe der Grenzfläche zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht akkumuliert, so daß die Trägerverteilung der zweiten Halbleiterschicht ähnlich der Trägerverteilung einer Diode wirkt. Dadurch wird die Durchlaßspannung geringer.
  • Wenn das Gate von dem Zustand EIN in den Zustand AUS umschaltet und sich in der zweiten Halbleiterschicht akkumulierte Elektronen und Löcher zu der zweiten Hauptelektrode bzw. der ersten Hauptelektrode bewegen, dann ist die Wirkung als Barriere hinsichtlich der Bewegung der Löcher über die dritte Halbleiterschicht niedrig, da zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode eine hohe Spannung anliegt.
  • Der ausschaltbare Stromwert wird somit trotz der niedrigen Durchlaßspannung nicht geringer. Auf diese Weise wird eine Halbleitervorrichtung mit isoliertem Gate realisiert, die einen niedrigen Energieverbrauch aufweist, eine kleine Größe sowie eine hohe Kapazität besitzt und sehr zuverlässig ist.
  • Da gemäß dem zweiten Gesichtspunkt der Graben eine derartige Tiefe hat, daß er auch durch die dritte Halbleiterschicht hindurchgeht und die zweite Halbleiterschicht erreicht, wird die elektrische Feldkonzentration am Ende des Grabens gemildert, und die Durchbruchspannung läßt sich in einfacher Weise gewährleisten.
  • Dies ermöglicht somit eine Konstruktion in einem großen Bereich von Elementen in einer Klasse mit relativ niedriger Spannung bis zu Elementen einer Klasse mit hoher Spannung, wobei weiterhin eine Anpassung an verschiedene erforderliche Spezifikationen möglich ist.
  • Gemäß dem dritten Gesichtspunkt ist die achte Halbleiterschicht des ersten Leitfähigkeitstyps, die eine höhere Dotierstoffkonzentration als in der zweiten Halbleiterschicht aufweist, den Boden des Grabens umgebend ausgebildet, so daß die Konzentration des elektrischen Feldes am Boden des Grabens abgeschwächt ist. Dies erhöht die Durchbruchspannung der Vorrichtung.
  • Gemäß einem weiteren bevorzugten Gesichtspunkt der vorliegenden Erfindung erstreckt sich die zweite Halbleiterschicht durch die erste Halbleiterschicht hindurch und liegt in der zweiten Hauptfläche der ersten Halbleiterschicht teilweise frei und ist mit der zweiten Hauptelektrode kurzgeschlossen, so daß sich Elektronen zum Zeitpunkt des Ausschaltens in einfacher Weise zu der zweiten Hauptelektrode bewegen können, wobei dies zu einer höheren Schaltgeschwindigkeit führt.
  • Gemäß noch einem weiteren bevorzugten Gesichtspunkt der vorliegenden Erfindung ist aufgrund der Ausbildung der sechsten Halbleiterschicht des zweiten Leitfähigkeitstyps, die eine höhere Dotierstoffkonzentration als die der zweiten Halbleiterschicht aufweist, zwischen der ersten Halbleiterschicht und der zweiten Halbleiter schicht eine Erweiterung einer Verarmungsschicht durch die sechste Halbleiterschicht im Aus-Zustand gestoppt. Das Auftreten eines Durchgriffs ist somit unwahrscheinlich, und die Durchbruchspannung wird höher.
  • Gemäß einem weiteren bevorzugten Gesichtspunkt der vorliegenden Erfindung erstreckt sich die sechste Halbleiterschicht durch die erste Halbleiterschicht hindurch und liegt in der zweiten Hauptfläche der ersten Halbleiterschicht teilweise frei, so daß sie mit der zweiten Hauptelektrode kurzgeschlossen ist. Infolgedessen können sich Elektronen zum Zeitpunkt des Ausschaltens in einfacher Weise zu der zweiten Hauptelektrode bewegen, wobei dies zu einer höheren Schaltgeschwindigkeit führt.
  • Gemäß einem weiteren bevorzugten Gesichtspunkt der vorliegenden Erfindung ist der Graben in eine Vielzahl von Gräben unterteilt, die nebeneinander angeordnet sind, wobei die freiliegende Oberfläche der vierten Halbleiterschicht zwischen einander benachbarten Gräben angeordnet ist. Auf diese Weise kann der Kanalbereich beim Konfigurieren einer Vielzahl von Zellen groß sein, so daß eine hohe Kapazität bei geringer Größe ermöglicht wird.
  • Gemäß einem weiteren bevorzugten Gesichtspunkt der vorliegenden Erfindung kann aufgrund der Tatsache, daß die freiliegende Oberfläche der vierten Halbleitschicht durch einen Teil der fünften Halbleiterschicht in eine Vielzahl unterteilt ist und diese in abwechselnder Weise mit dem Teil der fünften Halbleiterschicht entlang des Grabens angeordnet sind, der Kontaktbereich, in dem die erste Hauptelektrode mit der vierten Halbleiterschicht und der fünften Halbleiterschicht in Kontakt gelangt, unter Verwendung der fünften Halbleiterschicht gebildet werden, die zwischen den vierten Halbleiterschichten angeordnet ist.
  • Infolgedessen ist es nicht notwendig, eine Maskenfehlausrichtung beim Bilden des Kontaktbereichs zu berücksichtigen, so daß die Zellen miniaturisiert werden können und dadurch eine höhere Zellendichte ermöglicht wird und daraus wiederum eine niedrigere Durchlaßspannung resultiert. Auch können die Kontaktbereiche mit einem guten Gleichgewicht in der gesamten Elementoberfläche angeordnet werden, wobei dies zu einer gleichmäßigen Leistungsfähigkeit der Zellen in der gesamten Elementoberfläche führt.
  • Gemäß einem weiteren bevorzugten Gesichtspunkt der vorliegenden Erfindung ist aufgrund der Verbindung der ersten Hauptelektrode mit der fünften Halbleiterschicht nur in dem Teil der fünften Halbleiterschicht, der die freiliegende Oberfläche der vierten Halbleiterschicht teilt, der Weg des in der fünften Halbleiterschicht fließenden Stroms lang, so daß ein hoher Spannungsabfall auftritt. Dies macht die Verteilung des Stroms in der gesamten Vorrichtung gleichmäßig, und der ausschaltbare Wert des Stroms nimmt zu. Das heißt, RBSOA (sicherer Arbeitsbereich bei Vorspannung in Sperrichtung) wird verbessert.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung ist die fünfte Halbleiterschicht nach Art einer Vielzahl von zueinander parallelen Bändern vorgesehen und ist die Vielzahl der Grabeneinheiten entlang der Richtung vorgesehen, die die Richtung der bandartigen fünften Halbleiterschicht kreuzt. Selbst wenn die Position der Maske zum Bilden von Kontaktbereichen, in denen diese vierten und fünften Halbleitschichten und die erste Hauptelektrode miteinander verbunden werden, zu einer der benachbarten Grabeneinheiten verschoben wird, kann somit eine Verbindung in einem bestimmten Bereich hergestellt werden. Dadurch sinken der Arbeitsaufwand und die Kosten für die Herstellung der Vorrichtung, und Zellen können miniaturisiert werden, ohne daß ein Spielraum für einen positionsmäßigen Fehler der Maskenstruktur berücksichtigt werden muß.
  • Da ferner die Vielzahl der parallelen bandartigen fünften Halbleiterschichten die Gräben kreuzt, ist die vierte Halbleiterschicht mit den Gräben in Kontakt. Wenn die Vorrichtung von einem Ein-Zustand in einen Aus-Zustand umschaltet, bewegen sich mit Strom geladene Löcher auch durch den mit den Gräben in der vierten Halbleiterschicht in Kontakt stehenden Bereich, so daß diese bis zu der ersten Hauptelektrode hindurchgehen. Der abschaltbare Stromwert wird somit erhöht.
  • Gemäß einem weiteren bevorzugten Gesichtspunkt der vorliegenden Erfindung ist aufgrund der Tatsache, daß die siebte Halbleiterschicht mit einer hohen Dotierstoffkonzentration in der freiliegenden Oberfläche der vierten Halbleiterschicht ausgebildet ist, die erste Hauptelektrode durch diese siebte Halbleiterschicht mit der vierten Halbleiterschicht verbunden. Infolgedessen sind der Kontaktwiderstand zwischen der ersten Hauptelektrode und der vierten Halbleiterschicht sowie die Potentialbarriere beide niedrig, und Löcher können in einfacher Weise von der vierten Halbleiterschicht bis zu der ersten Hauptelektrode hindurchgehen. Der abschaltbare Stromwert wird somit erhöht.
  • Gemäß der Halbleitervorrichtung mit isoliertem Gate bei dem zuletzt genannten Vorrichtungsgesichtspunkt ist die achte Halbleiterschicht des ersten Leitfähigkeitstyps, die eine höhere Dotierstoffkonzentration hat als die in der zweiten Halbleiterschicht, den Boden des Grabens umgebend ausgebildet, so daß die Konzentration des elektrischen Feldes am Boden des Grabens abgeschwächt ist. Dies erhöht die Durchbruchspannung der Vorrichtung.
  • Da der Graben ferner eine Tiefe aufweist, die in der dritten Halbleiterschicht bleibt, wird die Dicke der dritten Halbleiterschicht größer, und die Durchlaßspannung wird niedriger. Insbesondere ermöglicht die achte Halbleiterschicht ein großes Ausbilden der Dicke der dritten Halbleiterschicht ohne Beeinträchtigung der Durchbruchspannung, so daß sich die Durchlaßspannung noch weiter reduzieren läßt.
  • Gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate gemäß dem ersten Gesichtspunkt wird die dritte Halbleiterschicht gebildet durch Implantieren und Eindiffundieren eines Dotierstoffs des zweiten Leitfähigkeitstyps auf eine Dotierstoffkonzentration, die höher ist als die Dotierstoffkonzentration der zweiten Halbleiterschicht, in die freiliegende Oberfläche der zweiten Halbleiterschicht des Halbleitersubstrats, wobei die vierte Halbleiterschicht des ersten Leitfähigkeitstyps in der Oberfläche der dritten Halbleiterschicht gebildet wird, die fünfte Halbleiterschicht in der Oberfläche der vierten Halbleiterschicht selektiv gebildet wird, der sich zumindest durch die vierte Halbleiterschicht hindurch erstreckende Graben in einem Teil der Oberfläche der fünften Halbleiterschicht gebildet wird, eine Isolierschicht auf der Oberfläche des Grabens gebildet wird und ein Leiter auf die Isolierschicht aufgebracht wird und bis zu der Öffnung des Grabens gleichmäßig entfernt wird, so daß der Leiter als Steuerelektrode in dem Graben belassen wird.
  • Auf diese Weise kann eine Halbleitervorrichtung mit isoliertem Gate, die einen unverminderten abschaltbaren Stromwert trotz ihrer niedrigen Durchlaßspannung aufweist, in kostengünstiger Weise und ohne Verwendung komplizierter Prozesse hergestellt werden.
  • Gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate gemäß dem zweiten Gesichtspunkt, kann dadurch, daß ein durch die dritte Halbleiterschicht hindurchgehender Graben in einem Teil der Oberfläche der fünften Halbleiterschicht gebildet ist, eine Halbleitervorrichtung mit isoliertem Gate, die sich an verschiedene erforderliche Spezifikationen anpassen läßt, in kostengünstiger Weise und ohne Einsatz komplizierter Prozesse hergestellt werden.
  • Gemäß einem ersten bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird bei dem Schritt der Bildung des Halbleitersubstrats die zweite Halbleiterschicht des zweiten Leitfähigkeitstyps durch epitaxiales Aufwachsen auf der Oberfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps gebildet, so daß eine Vorrichtung, die insbesondere eine relativ dünne zweite Halbleiterschicht aufweist und eine niedrige Durchbruchspannung hat, in einer relativ kurzen Herstellungszeit ohne Einsatz komplizierter Prozesse hergestellt werden kann.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird bei dem Schritt der Bildung eines Halbleitersubstrats ein Dotierstoff des ersten Leitfähigkeitstyps in die Oberfläche des Halbleitersubstrats des zweiten Leitfähigkeitstyps implantiert und dann eindiffundiert, um die erste Halbleiterschicht des ersten Leitfähigkeitstyps zu bilden, so daß der Vorgang der Bildung des Halbleitersubstrats in erster Linie den Diffusionsvorgang beinhalten kann. Dies ermöglicht die kostengünstige Herstellung einer Vorrichtung, insbesondere einer Vorrichtung mit hoher Durchbruchspannung, die eine relativ dicke zweite Halbleitschicht aufweist.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird die eine selektiv ausgebildete Öffnung aufweisende Resist-Struktur auf der einen Hauptfläche des Halbleitersubstrats gebildet, und ein Dotierstoff des ersten Leitfähigkeitstyps wird unter Verwendung dieser Resist-Struktur als Maske implantiert, so daß die freiliegende Oberfläche der zweiten Halbleiterschicht in dem Implantier- und Diffusions-Prozeß zum Bilden der ersten Halbleiterschicht gleichzeitig gebildet wird. Auf diese Weise läßt sich eine Halbleitervorrichtung mit isoliertem Gate, die eine hohe Schaltgeschwindigkeit aufweist, in effizienter Weise und kostengünstig herstellen.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird bei dem Schritt der Bildung eines Halbleitersubstrats ein Halbleitersubstrat gebildet, bei dem die zweite Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer niedrigen Dotierstoffkonzentration auf der einen Hauptfläche der ersten Halbleiterschicht des ersten Leitfähigkeitstyps unter Zwischenanordnung der sechsten Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer hohen Dotierstoffkonzentration dazwischen gebildet, so daß sich eine Halbleitervorrichtung mit isoliertem Gate in kostengünstiger Weise herstellen läßt, bei der keine Wahrscheinlichkeit des Auftretens eines Durchgreifens vorliegt.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate kann aufgrund der Tatsache, daß die sechste Halbleiterschicht und die zweite Halbleiterschicht durch epitaxiales Aufwachsen auf der einen Hauptfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps nacheinander gebildet werden, eine Halbleitervorrichtung mit isoliertem Gate, bei der keine Wahrscheinlichkeit eines Durchgriffs besteht, in kostengünstiger Weise in Prozessen mit einer kurzen Bearbeitungszeit hergestellt werden.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird ein Dotierstoff des zweiten Leitfähigkeitstyps in die eine Hauptfläche des Halbleitersubstrats des zweiten Leitfähigkeitstyps implantiert und eindiffundiert, um die sechste Halbleiterschicht zu bilden, und anschließend wird ein Dotierstoff des ersten Leitfähigkeitstyps in die Oberfläche der sechsten Halbleiterschicht implantiert und eindiffundiert, um die erste Halbleiterschicht zu bilden, so daß eine Halbleitervorrichtung mit isoliertem Gate, bei der keine Wahrscheinlichkeit eines Durchgreifens besteht, in kostengünstiger Weise in Prozessen hergestellt werden kann, die in erster Linie einen Diffusionsvorgang beinhalten.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird die Resist-Struktur, die eine selektiv ausgebildete Öffnung aufweist, auf der Oberfläche der sechsten Halbleiterschicht gebildet, und ein Dotierstoff des ersten Leitfähigkeitstyps wird unter Verwendung dieser Resist-Struktur als Maske implantiert, so daß die freiliegende Oberfläche der sechsten Halbleiterschicht bei dem Implantier- und Diffusionsvorgang zum Bilden der ersten Halbleiterschicht gleichzeitig gebildet wird. Auf diese Weise kann eine Halbleitervorrichtung mit isoliertem Gate, die eine hohe Schaltgeschwindigkeit aufweist und bei der keine Wahrscheinlichkeit eines Durchgreifens besteht, in effizienter und kostengünstiger Weise hergestellt werden.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate werden bei Annahme der Dotierstoffkonzentrationen der zweiten Halbleiterschicht, der dritten Halbleiterschicht und der vierten Halbleiterschicht mit Werten von C2, C3 bzw. C4 der erste Implantierschritt und der zweite Implantierschritt derart ausgeführt, daß die Beziehung C2 < C3 < C4 gilt, so daß die für den Diffusionsvorgang erforderliche Zeitdauer verkürzt ist. Auf diese Weise läßt sich die Halbleitervorrichtung mit isoliertem Gate in kostengünstiger Weise herstellen.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird aufgrund der Ausbildung der siebten Halbleiterschicht mit einer hohen Dotierstoffkonzentration in dem Oberflächenbereich der vierten Halbleiterschicht mittels des vierten Implantierschrittes die erste Hauptelektrode durch die siebte Halbleiterschicht mit der vierten Halbleiterschicht verbunden. Das heißt, es kann eine Vorrichtung mit einem hohen abschaltbaren Stromwert hergestellt werden, indem lediglich der einfache und kostengünstige Implantier- und Diffusionsprozeß hinzugefügt wird.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird die siebte Halbleiterschicht in einem von der fünften Halbleiterschicht verschiedenen Bereich in dem Oberflächenbereich der vierten Halbleiterschicht unter Verwendung der Resist-Struktur selektiv gebildet. Das heißt, die fünfte Halbleiterschicht und die siebte Halbleiterschicht werden ohne gegenseitige Beeinträchtigung gebildet. Auf diese Weise werden Funktionen sowohl der fünften Halbleiterschicht als auch der siebten Halbleiterschicht in ausreichender Weise erzielt.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird in dem vierten Implantierschritt die Implantierung des Dotierstoffs derart ausgeführt, daß diese keinen nennenswerten Einfluß auf die fünfte Halbleiterschicht hat, so daß die siebte Halbleiterschicht mit einer hohen Dotierstoffkonzentration in dem von der fünften Halbleiterschicht verschiedenen Bereich in dem Oberflächenbereich der vierten Halbleiterschicht selektiv gebildet wird. Auf diese Weise werden die Funktionen sowohl der fünften Halbleiterschicht als auch der siebten Halbleiterschicht in ausreichender Weise erreicht. Ferner ist zum Bilden der siebten Halbleiterschicht keine Maskenstruktur erforderlich, so daß der Herstellungsvorgang noch einfacher ist.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird die achte Halbleiterschicht des ersten Leitfähigkeitstyps mit einer höheren Dotierstoffkonzentration als der der zweiten Halbleiterschicht am Boden des Grabens durch Implantieren und Eindiffundieren von Dotierstoff unter Verwendung der Barrierenschicht als Maske gebildet. Das heißt, es kann eine Vorrichtung mit hoher Durchbruchspannung hergestellt werden, indem lediglich ein einfacher und kostengünstiger Implantier- und Diffusionsvorgang hinzugefügt wird.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird die achte Halbleiterschicht des ersten Leitfähigkeitstyps mit einer höheren Dotierstoffkonzentration als der der zweiten Halbleiterschicht am Boden des Grabens durch Implantieren und Eindiffundieren von Dotierstoff gebildet.
  • Das heißt, es kann eine Vorrichtung mit einer hohen Durchbruchspannung gebildet werden, indem lediglich ein einfacher und kostengünstiger Implantier- und Diffusionsprozeß zusätzlich vorgesehen wird.
  • Da die neunte Halbleiterschicht gleichzeitig gebildet wird, wird somit gleichzeitig auch der Effekt erzielt, daß sich der abschaltbare Stromwert verbessern läßt. Da ferner die achte Halbleiterschicht und die neunte Halbleiterschicht in einem einzigen Vorgang gleichzeitig gebildet werden, läßt sich eine Vorrichtung, bei der die beiden Eigenschaften gleichzeitig verbessert werden, in effizienter Weise herstellen.
  • Gemäß einem weiteren bevorzugten Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate wird nach dem Implantieren von Dotierstoff zum Bilden der achten Halbleiterschicht eine Isolierschicht an der Innenwandung des Grabens gebildet, wobei diese Isolierschicht dann entfernt wird. Wenn eine Halbleiterschicht des ersten Leitfähigkeitstyps unbeabsichtigterweise an der Seitenwand des Grabens gebildet wird, wird diese somit in effektiver Weise entfernt. Das heißt, daß unter Hinzufügung eines einfachen Vorgangs eine Vorrichtung geschaffen werden kann, bei der keine Möglichkeit eines schlechten Einflusses auf den Betrieb des MOS-Bereichs besteht und die stabile Eigenschaften aufweist.
  • Ein Ziel der vorliegenden Erfindung besteht in der Angabe einer Halbleitervorrichtung mit isoliertem Gate, deren abschaltbarer Stromwert selbst dann nicht vermindert wird, wenn eine Konstruktion zum Vermindern der Durchlaßspannung aufgegriffen wird; ferner besteht ein Ziel der Erfindung in der Angabe eines Verfahrens zum Herstellen einer solchen Halbleitervorrichtung.
  • Diese und weitere Ziele, Merkmale, Gesichtspunkte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den Begleitzeichnungen noch deutlicher.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1 eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß einer ersten Anordnung, die für das Verständnis der Erfindung hilfreich ist;
  • 2 eine fragmentarische Draufsicht auf Teile von Zellen der Vorrichtung in 1;
  • 3 eine fragmentarische Schnittdarstellung entlang der Schnittlinie A-A des Zellenteils der Vorrichtung in 1;
  • 4 eine graphische Darstellung zur Erläuterung der Relation zwischen der Durchlaßspannung und dem Strom;
  • 5 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 6 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 7 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 8 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 9 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 10 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 11 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 12 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 1;
  • 13 eine fragmentarische Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß einer zweiten erläuternden Anordnung;
  • 14 eine fragmentarische Schnittdarstellung der Vorrichtung in 13 entlang der Schnittlinie A-A;
  • 15 eine fragmentarische Schnittdarstellung der Vorrichtung in 13 entlang der Schnittlinie B-B;
  • 16 eine fragmentarische Schnittdarstellung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer dritten erläuternden Anordnung;
  • 17 eine graphische Darstellung zur Erläuterung der Durchbruchspannung und der Durchlaßspannung der Vorrichtung in 16;
  • 18 eine fragmentarische Schnittdarstellung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer vierten erläuternden Anordnung;
  • 19 eine fragmentarische Schnittdarstellung eines modifizierten Beispiels der Vorrichtung der 18;
  • 20 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 18;
  • 21 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 18;
  • 22 eine fragmentarische Schnittdarstellung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer fünften erläuternden Anordnung;
  • 23 eine fragmentarische Schnittdarstellung eines modifizierten Beispiels der Vorrichtung in 22;
  • 24 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 22;
  • 25 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 23;
  • 26 eine fragmentarische Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß einer sechsten erläuternden Anordnung;
  • 27 eine fragmentarische Schnittdarstellung der Vorrichtung in 26;
  • 28 eine fragmentarische Schnittdarstellung der Vorrichtung in 26;
  • 29 eine fragmentarische Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß einer siebten erläuternden Anordnung;
  • 30 eine fragmentarische Schnittdarstellung der Vorrichtung in 29;
  • 31 eine fragmentarische Schnittdarstellung der Vorrichtung in 29;
  • 32 eine fragmentarische Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß einer achten erläuternden Anordnung;
  • 33 eine fragmentarische Schnittdarstellung der Vorrichtung in 32;
  • 34 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 32;
  • 35 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 32;
  • 36 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 32;
  • 37 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 32;
  • 38 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 32;
  • 39 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 32;
  • 40 eine fragmentarische Schnittdarstellung einer Halbleitervorrichtung mit isoliertem Gate gemäß einem bevorzugten Beispiel;
  • 41 eine schematische Darstellung zum Erläutern der Arbeitsweise einer mit der Vorrichtung in 40 zu vergleichenden Vorrichtung;
  • 42 eine schematische Darstellung zum Erläutern der Arbeitsweise der Vorrichtung in 40;
  • 43 eine fragmentarische Schnittdarstellung eines modifizierten Beispiels der Vorrichtung in 40, die nicht gemäß der Erfindung ausgebildet ist;
  • 44 eine graphische Darstellung zur schematischen Erläuterung der Arbeitsweise der Vorrichtung in 43;
  • 45 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 40;
  • 46 eine Darstellung des Herstellungsvorgangs der Vorrichtung in 40;
  • 47 eine fragmentarische Schnittdarstellung eines herkömmlichen IGBT;
  • 48 ein Schaltbild zur Erläuterung einer Ersatzschaltung des IGBT;
  • 49 ein Schaltbild zur Erläuterung einer Ersatzschaltung des IGBT;
  • 50 eine graphische Darstellung zur Erläuterung der Trägerkonzentrationsverteilung einer N–-leitenden Schicht einer PIN-Diode;
  • 51 eine graphische Darstellung zur Erläuterung der Trägerkonzentrationsverteilung einer N–-leitenden Schicht des herkömmlichen IGBT; und
  • 52 eine fragmentarische Schnittdarstellung einer herkömmlichen Halbleitervorrichtung mit isoliertem Gate.
  • Erste Anordnung
  • 1 zeigt eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate zum Erläutern der vorliegenden Erfindung. Als ein Beispiel für eine Halbleitervorrichtung mit isoliertem Gate nimmt die nachfolgende Beschreibung Bezug auf einen IGBT vom U-Typ. 2 zeigt eine fragmentarische Draufsicht auf einen Zellenteil des in 1 dargestellten IGBT vom U-Typ, und 3 zeigt eine fragmentarische Schnittdarstellung des in 2 dargestellten Zellenteils entlang der Schnittlinie A-A. In
  • 2 ist die Vorrichtung in einem Zustand dargestellt, in dem die Emitterelektrode 51 und die Zwischenlagen-Isolierschicht 50 der 3 von dieser entfernt worden sind.
  • In 1 bezeichnet das Bezugszeichen 30 einen IGBT vom U-Typ, das Bezugszeichen 31 bezeichnet eine Emitterelektrode als erste Hauptelektrode, das Bezugszeichen 32 bezeichnet eine Gate-Zwischenverbindung, das Bezugszeichen 33 bezeichnet eine Gate-Anschlußfläche, und das Bezugszeichen 34 bezeichnet einen Zellenteil.
  • In den 2 und 3 bezeichnet ein Bezugszeichen 41 eine P+-leitende Kollektorschicht als erste Halbleiterschicht, 42 bezeichnet eine N–-leitende Schicht als zweite Halbleiterschicht, 43 bezeichnet eine N-leitende Schicht als dritte Halbleiterschicht, 44 bezeichnet eine P-leitende Basisschicht als vierte Halbleiterschicht, 45 bezeichnet einen N+-leitenden Emitterbereich als fünfte Halbleiterschicht, 46 bezeichnet eine N+-leitende Pufferschicht als sechste Halbleiterschicht.
  • Das Bezugszeichen 47 bezeichnet einen Graben in Form einer Nut, 48 bezeichnet eine Gateisolierschicht als Isolierschicht, 49 bezeichnet eine Gateelektrode als Steuerelektrode, 50 bezeichnet eine Zwischenlagen-Isolierschicht, und 51 bezeichnet eine Emitterelektrode als erste Hauptelektrode, die Teil der in 1 dargestellten Emitterelektrode 35 ist.
  • Das Bezugszeichen 52 bezeichnet eine Kollektorelektrode als zweite Hauptelektrode, 53 bezeichnet einen Kanalbereich, und 56 bezeichnet einen am Ende befindlichen Eckbereich des Grabens 47. In 2 bezeichnen die in Klammern dargestellten Bereiche C zwischen den strichpunktierten Linien Bereiche, die von der Zwischenlagen-Isolierschicht 50 zu bedecken sind.
  • Bei der Gateisolierschicht 48 handelt es sich üblicherweise um eine SiO2-Schicht aus thermischem Oxid, und bei der Gateelektrode 49 handelt es sich um Polysilizium dotiert mit N-leitenden Dotierstoffen. Die Zwischenlagen-Isolierschicht 50 ist aus Silikat-Glas gebildet, das Bor und Phosphor enthält (wobei dieses Material im folgenden als BPSG bezeichnet wird), die Emitterelektrode 51, die Gate-Zwischenverbindung 32 und die Gate-Anschlußfläche 33 sind aus Al gebildet, das Si enthält (wobei dieses Material im folgenden als Al-Si bezeichnet wird), und die Kollektorelektrode besteht jeweils aus einer Al-Mo-Ni-Au-Legierung.
  • Die Gate-Zwischenverbindung 32 ist mit der Gateelektrode 49 einer Zelle verbunden, die die Funktion einer Reduzierung der Polysiliziumfläche auf dem Weg von der Gateelektrode 49 zu der Gate-Anschlußfläche 33, um dadurch den elektrischen Widerstand von der Gateelektrode 49 zu der Gate-Anschlußfläche 33 zu reduzieren, sowie die Funktion einer gleichmäßigen Ausführung des Steuervorgangs des Elements in der gesamten Elementoberfläche hat.
  • Bei dem IGBT vom U-Typ gemäß dieser bevorzugten Ausführungsform ist die N+-leitende Pufferschicht 46 auf der Oberfläche der P+-leitenden Kollektorschicht 41 vorgesehen, und die N–-leitende Schicht 42 ist auf der Oberfläche der N+-leitenden Pufferschicht 46 vorgesehen. Die N-leitende Schicht 43 ist auf der N–-leitenden Schicht 42 vorgesehen, und auf dieser ist die P-leitende Basisschicht 44 vorgesehen.
  • Die N+-leitenden Emitterbereiche 45 sind nach Art von Bändern in Intervallen in der Oberfläche der P-leitenden Basisschicht 44 angeordnet, und Gräben 47, die sich von der Oberfläche der N+-leitenden Emitterbereiche 45 bis zum Erreichen der N–-leitenden Schicht 42 durch die P-leitende Basisschicht 44 und die N-leitende Schicht 43 hindurch erstrecken, sind entlang der Längsrichtung der bandartig ausgebildeten N+-leitenden Emitterbereiche 45 gebildet.
  • Die Gate-Isolierschicht 48 ist an der Innenwandung des Grabens 47 vorgesehen, und die Gateelektrode 49 ist im Inneren des Grabens 47 bis zu der Öffnung in der Oberfläche des N+-leitenden Emitterbereichs 45 versenkt. Somit ist die Gateelektrode 49 der Oberfläche der P-leitenden Basisschicht 44 über die Gate-Isolierschicht 48 im Inneren des Grabens 47 hinweg gegenüberliegend angeordnet, und die Oberfläche der P-leitenden Basisschicht 44, der die Gateelektrode 49 gegenüberliegt, dient als Kanalbereich 53.
  • Einander benachbarte der Gräben 47 sind mit den N+-leitenden Emitterbereichen 45 versehen, die angrenzend an die Gräben 47 vorgesehen sind und die freiliegende Oberfläche der P-leitenden Basisschicht 44 zwischen den N+-leitenden Emitterbereichen 45 angeordnet ist.
  • Die Oberfläche der Gateelektrode 49 ist mit der Zwischenlagen-Isolierschicht 50 bedeckt. Die Zwischenlagen-Isolierschicht 50 ist von der Emitterelektrode 51 bedeckt. Die Emitterelektrode 51 ist auf der Oberfläche des Elements an einer Stelle vorgesehen, an der die N+-leitenden Emitterbereiche 45 und die P-leitende Basisschicht 44 vorgesehen sind, so daß die N+-leitenden Emitterbereiche 45 und die P-leitende Basisschicht 44 kurzgeschlossen sind.
  • Auf der Oberfläche des Elements sind die mit den Gateelektroden 49 verbundene Gate-Zwischenverbindung 32 sowie die Gate-Anschlußfläche 33 vorgesehen, die von den N+-leitenden Emitterbereichen 45 und der P-leitenden Basisschicht 44 isoliert sind. Die Kollektorelektrode 52 ist auf der anderen Oberfläche der P+-leitenden Kollektorschicht 41 vorgesehen.
  • Die Abmessungen von Teilen eines Elements in der Klasse mit einer Durchbruchspannung von 2000 V sind zum Beispiel folgende: die Dicke von der Elementoberfläche, d.h. von der freiliegenden Oberfläche der P-leitenden Basisschicht 44 oder der Oberfläche des N+-leitenden Emitterbereichs 45 bis zu der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N+-leitenden Pufferschicht 46 beträgt etwa 200 μm, die Dotierstoffkonzentration der N–-leitenden Schicht 42 beträgt 5 × 1013 cm–3, die Beabstandung zwischen den Gräben 47 beträgt etwa 4 μm, und die Tiefe des Grabens 47 ausgehend von der Oberfläche des N+-leitenden Emitterbereichs 45 beträgt etwa 8 μm.
  • Die Tiefen der Übergangsfläche zwischen dem Boden des N+-leitenden Emitterbereichs 45 und der P-leitenden Basisschicht 44, der Übergangsfläche zwischen der P-leitenden Basisschicht 44 und der N-leitenden Schicht 43 sowie der Übergangsfläche zwischen der N-leitenden Schicht 43 und der N–-leitenden Schicht 42 betragen, ausgehend von der Oberfläche des N+-leitenden Emitterbereichs 45 oder der P-leitenden Basisschicht 44, etwa 1 μm, etwa 3 μm bzw. etwa 7 μm. Die Dicke der N+-leitenden Pufferschicht 46 beträgt etwa 10 μm, und die Dicke der P+-leitenden Kollektorschicht 41 beträgt etwa 300 μm.
  • Im folgenden wird die Arbeitsweise erläutert. Wenn eine bestimmte Kollektorspannung VCE zwischen der Emitterelektrode 51 und der Kollektorelektrode 52 angelegt wird und eine bestimmte Gatespannung VGE zwischen der Emitterelektrode 51 und der Gateelektrode 49 angelegt wird, d.h. wenn das Gate eingeschaltet wird, wird der Kanalbereich 53 in den N-leitenden Typ invertiert, um einen Kanal zu bilden. Elektronen werden durch diesen Kanal von der Emitterelektrode 51 über die N-leitende Schicht 43 in die N–-leitende Schicht 42 injiziert.
  • Diese injizierten Elektronen spannen die P+-leitende Kollektorschicht 41 und die N–-leitende Schicht 42 durch die N+-leitende Pufferschicht 46 in Durchlaßrichtung vor, und Löcher werden von der Kollektorelektrode 52 durch die P+-leitende Kollektorschicht 41 und die N+-leitende Pufferschicht 46 hindurch in die N–-leitende Schicht 42 injiziert. Infolgedessen nimmt der Widerstand der N–-leitenden Schicht 42 aufgrund einer Leitfähigkeitsmodulation beträchtlich ab, und die Strombelastbarkeit des IGBT wird höher.
  • Während die in die N–-leitende Schicht 42 injizierten Löcher bis zu der Emitterelektrode 51 hindurchgehen, ist die N-leitende Schicht 43 zwischen der N–-leitenden Schicht 42 und der P-leitenden Basisschicht 44 vorgesehen, so daß sie die Bewegungsbahn der Löcher zwischen den Gräben 47 kreuzt. Die Bewegung der Löcher zu der P-leitenden Schicht 44 wird somit durch die N-leitende Schicht 43 eingeschränkt, und die Löcher sammeln sich in der N–-leitenden Schicht 42 in der Nähe der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43 an, wobei die N–-leitende Schicht 42 dann eine derartige Trägerverteilung wie die einer Diode aufweist, wie dies in 50 dargestellt ist.
  • Im Gegensatz zu dem herkömmlichen IGBT nimmt die Trägerverteilung der N–-leitenden Schicht 42 auf der Emitterseite somit nicht ab, so daß der IGBT dieser bevorzugten Ausführungsform im Vergleich zu dem herkömmlichen IGBT eine niedrigere Durchlaßspannung hat.
  • Wenn der IGBT dann von dem Ein-Zustand in den Aus-Zustand umschaltet, wird die zwischen der Emitterelektrode 51 und der Gateelektrode 49 anliegende Gatespannung VDE dann auf 0 V oder Sperrvorspannung gebracht, d.h. das Gate wird ausgeschaltet, woraufhin der in den N-leitenden Typ invertierte Kanalbereich 53 auf den P-leitenden Typ zurückkehrt, das Injizieren von Elektronen von der Emitterelektrode 51 gestoppt wird und das Injizieren von Löchern von der P+-leitenden Kollektorschicht 41 in die N–-leitende Schicht 42 ebenfalls gestoppt wird. Die in der N–-leitenden Schicht 42 akkumulierten Elektronen und Löcher gehen dann zu der Kollektorelektrode 52 bzw. der Emitterelektrode 51 hindurch, oder sie werden wieder miteinander kombiniert und verschwinden.
  • Während die N-leitende Schicht 43 derart vorgesehen ist, daß sie die Bahn der zu der Emitterelektrode 51 durchgehenden Löcher kreuzt, wird eine hohe Spannung, wie z.B. 2000 V bei dieser bevorzugten Ausführungsform, als Kollektorspannung im Aus-Zustand im Gegensatz zu dem Ein-Zustand angelegt. Somit dient die N-leitende Schicht 43 mit einer solchen Dicke nicht als Barriere, so daß sie die Bewegung der Löcher nicht beeinträchtigt. Der ausschaltbare Stromwert wird somit nicht geringer, und dieser wird in dem gleichen Ausmaß wie bei dem herkömmlichen IGBT sichergestellt.
  • 4 zeigt eine graphische Darstellung zur Erläuterung von Ergebnissen eines Vergleichs aufgrund einer Simulation der Durchlaßspannungen des IGBT vom U-Typ gemäß dieser bevorzugten Ausführungsform, der PIN-Diode und dem herkömmlichen IGBT vom U-Typ.
  • In 4 bezeichnet das Bezugszeichen VCE eine Kollektorspannung, und IC bezeichnet einen Kollektorstrom. Zum Vergleich wurde auch Vf der PIN-Diode berechnet, wobei dieser Wert äquivalent zu der Durchlaßspannung des IGBT ist. Bei dieser PIN-Diode war eine N+-leitende Schicht mit einer Dicke von 1 μm in der N-leitenden Schicht vorgesehen.
  • Wie aus der graphischen Darstellung der 4 ersichtlich ist, lagen bei einem Stromwert von 50 A/cm2 als Nennstrom die Durchlaßspannung der Diode bei 2,5 V, die Durchlaßspannung des IGBT mit der N-leitenden Schicht 43 dieser bevorzugten Ausführungsform bei 2,7 V sowie die Durchlaßspannung des herkömmlichen IGBT ohne N-leitende Schicht 43 bei 3,2 V, wobei dies zeigt, daß der Wert VCE(SAT) des mit der N-leitenden Schicht 43 versehenen IGBT nahezu gleich zu dem Wert Vf der Diode war.
  • Bei dieser Anordnung schafft die einfache Konstruktion, bei der die N-leitende Schicht 43 zwischen der N–-leitenden Schicht 42 und der P-leitenden Basisschicht 44 vorgesehen ist, somit einen IGBT vom U-Typ mit unvermindertem abschaltbaren Stromwert sowie verminderter Durchlaßspannung.
  • Bei dieser Anordnung steht das Ende des Grabens 47 geringfügig von der N-leitenden Schicht 43 hervor. Die Durchbruchspannung des IGBT vom U-Typ wird durch die elektrische Feldverteilung in der Nähe des Eckbereichs 56 an dem Ende des Grabens 47 bestimmt. Eine solche Konstruktion des Grabens 47, dessen Ende geringfügig von der N-leitenden Schicht 43 hervorsteht, führt zur Vergrößerung einer Verarmungsschicht in der Querrichtung bei Anlegen der Kollektorspannung, um auf diese Weise die elektrische Feldkonzentration in der Nähe des am Ende befindlichen Eckbereichs 56 des Grabens 47 abzuschwächen.
  • Während der Effekt der Abschwächung der elektrischen Feldkonzentration in der Nähe des am Ende befindlichen Eckbereichs 56 des Grabens 47 nicht signifikant ist, wenn die Kollektorspannung hoch ist, wie bei diesen Simulationsbedingungen, hat er doch eine beträchtliche Auswirkung, wenn die Kollektorspannung relativ niedrig ist und nur mehrere hundert Volt beträgt, um die Durchbruchspannung sicherzustellen.
  • Wenn man das Ende des Grabens 47 derart ausbildet, daß es geringfügig von der N-leitenden Schicht 43 hervorsteht, wird somit ein IGBT vom U-Typ mit einer Durchbruchspannung geschaffen, die sich in dem großen Bereich der Spannungsklassen von Elementen mit relativ niedriger Spannung bis zu Elementen mit hoher Spannung in einfacher Weise gewährleisten läßt.
  • Als nächstes wird ein Beispiel eines Verfahrens zum Herstellen des IGBT vom U-Typ gemäß dieser Ausführung beschrieben. Die 5 bis 12 zeigen fragmentarische Schnittdarstellungen des Elements in den Prozessen.
  • Als erstes werden eine N+-leitende Schicht 61 und eine N–-leitende Schicht 62 nacheinander auf einem P+-leitenden Siliziumsubstrat 60 durch epitaxiales Aufwachsen gebildet. Als nächstes erfolgt eine Implantierung von N-leitenden Dotierstoffen auf der Oberfläche der N–-leitenden Schicht 62, wobei die N-leitenden Dotierstoffe durch Wärmebehandlung eindiffundiert werden, um eine N-leitende Schicht 63 zu bilden. Ferner werden P-leitende Dotierstoffe in die Oberfläche der N-leitenden Schicht 63 implantiert und einer Wärmebehandlung unterzogen, um eine P-leitende Basisschicht 64 zu bilden.
  • Wenn bei diesem Vorgang die Dotierstoffkonzentrationen der N–-leitenden Schicht 62, der N-leitenden Schicht 63 und der P-leitenden Basisschicht 64 mit C2, C3 bzw. C4 angenommen werden, so erfolgen das Implantieren und Eindiffundieren der N-leitenden Dotierstoffe und der P-leitenden Dotierstoffe in einer derartigen Weise, daß die Beziehung C2 < C3 < C4 das Implantieren der P-leitenden Dotierstoffe erleichtert und die Herstellungszeit verkürzt (vgl. 5).
  • Als nächstes wird ein Resist auf die Oberfläche der P-leitenden Basisschicht 64 aufgebracht, und dieses wird mit einer Resist-Struktur 65 versehen, die eine Vielzahl paralleler bandartiger Öffnungen aufweist, wobei dies mittels eines photolithographischen Prozesses erfolgt, und unter Verwendung dieser Resist-Struktur 65 als Maske werden N-leitende Dotierstoffe mit einer hohen Konzentration in die Oberfläche der P-leitenden Basisschicht 64 implantiert und durch Wärmebehandlung eindiffundiert, um die N+-leitenden Emitterbereiche 66 zu bilden (vgl. 6).
  • Anschließend wird eine Oxidschicht 67 als Barrierenschicht auf der Oberfläche der P-leitenden Basisschicht 64 und der N+-leitenden Emitterbereiche 66 gebildet, wobei mit dieser Oxidschicht 67 eine Maske zum Silizium-Ätzen mit bandartigen Öffnungen mit einer geringeren Breite als dem N+-leitenden Emitterbereich 66 auf der Oberfläche der N+-leitenden Emitterbereiche 66 gebildet wird, und unter Verwendung dieser Siliziumätzmaske wird ein reaktives Ionenätzen (Reactive Ion Etching bzw. RIE) durchgeführt, um Gräben 68 zu bilden, die sich von der Oberfläche des N+-leitenden Emitterbereichs 66 bis zu der N–-leitenden Schicht 62 erstrecken (vgl. 7). Die Oxidschicht 67 wird dann durch Ätzen entfernt.
  • Als nächstes wird eine Schicht 69 aus thermischem Oxid auf der Oberfläche der Gräben 68, der P-leitenden Basisschicht 64 und dem N+-leitenden Emitterbereich 66 gebildet, und Polysilizium 70 dotiert mit N-leitenden Dotierstoffen wird auf die Oxidschicht 69 aufgebracht, die auf der Oberfläche der P-leitenden Basisschicht 64, der N+-leitenden Emitterbereiche 66 und den Gräben 68 gebildet ist, um die Gräben 68 damit zu füllen (vgl. 8).
  • Als nächstes erfolgt ein Rückätzen des aufgebrachten Polysiliziums 70 bis auf die Öffnungen der Gräben 68, wobei das Polysilizium 70 in den Gräben 68 versenkt belassen bleibt (vgl. 9).
  • Als nächstes wird BPSG 71 auf die Oberfläche der Oxidschicht 69 auf der Oberfläche der P-leitenden Basisschicht 64 und der N+-leitenden Emitterbereiche 65 sowie auf die Oberfläche des in den Gräben 68 versenkten Polysiliziums 70 aufgebracht (vgl. 10).
  • Als nächstes wird ein Resist auf die Oberfläche des BPSG 71 aufgebracht, um eine Resist-Struktur 72 durch photolithographische Prozesse zu bilden, wobei diese Resist-Struktur Zonenöffnungen aufweist, die die Oberflächen der P-leitenden Basisschicht 64 zwischen einander benachbarten Gräben 68 sowie einem Teil der N+-leitenden Emitterbereiche 66 umgeben und zu den Gräben 68 parallel sind, und unter Verwendung dieser Resist-Struktur 72 als Maske werden das BPSG 71 und die Oxidschicht 69 geätzt, um Zwischenlagen-Isolierschichten 71 auf den Oberflächen des in den Gräben 68 versenkten Polysiliziums 70 zu bilden (vgl. 11).
  • Anschließend wird Al-Si auf die Elementoberfläche aufgebracht, wo die P-leitende Basisschicht 64, die N+-leitenden Emitterbereiche 66 und die Zwischenlagen-Isolierschicht 71 vorgesehen sind, so daß die P-leitende Basisschicht 64 und die N+-leitenden Emitterbereiche 66, die durch das Ätzen freigelegt sind, miteinander kurzgeschlossen werden und auf diese Weise die Emitterelektrode 73, die mit dem Polysilizium 70 in den Gräben 68 verbundene Gate-Zwischenverbindung sowie die Gateanschlußfläche gleichzeitig gebildet werden (vgl. 12). Ferner wird an der Oberfläche des P+-leitenden Substrats 60 eine Drainelektrode gebildet.
  • Unter Verwendung derartiger Herstellungsvorgänge läßt sich der IGBT vom U-Typ mit der vorstehend erläuterten Ausbildung in kostengünstiger Weise herstellen.
  • Zweite Anordnung
  • 13 zeigt eine fragmentarische Draufsicht auf einen weiteren IGBT vom U-Typ zur Erläuterung der vorliegenden Erfindung, 14 zeigt eine fragmentarische Schnittdarstellung eines Teils der in 13 dargestellten Zellen entlang der Schnittlinie A-A, und 15 zeigt eine fragmentarische Schnittdarstellung des in 13 dargestellten Teils der Zellen entlang einer Schnittlinie B-B. Bei der Darstellung in 13 sind die Emitterelektrode 51 und die Zwischenlagen-Isolierschicht 50 entfernt. Bei den in Klammern dargestellten Bereichen C zwischen den strichpunktierten Linien handelt es sich um Bereiche, die von der Zwischenlagen-Isolierschicht 50 zu bedecken sind.
  • In den 13 bis 15 ist die Ebenen-Konfiguration der zwischen den Gräben 47 ausgebildeten N+-leitenden Emitterbereiche 45 bei dem IGBT vom U-Typ gemäß dieser bevorzugten Ausführungsform nach Art einer Leiter ausgebildet. Das heißt, bei Anordnung der N+-leitenden Emitterbereiche 45 in Form von parallelen Streifen unter Anordnung der freiliegenden Oberflächen des P-leitenden Basisbereichs 44 dazwischen sowie Ausbildung der Gräben mit Öffnungen in der Oberfläche der N+-leitenden Emitterbereiche 45, die sich in Längsrichtung der N+-leitenden Emitterbereiche 45 erstrecken, sind die zwischen einander benachbarten Gateelektroden 49 befindlichen N+-leitenden Emitterbereiche 45 durch die Kopplungsbereiche 55 miteinander gekoppelt, wobei die freiliegenden Oberflächen des P-leitenden Basisbereichs 44 und der Kopplungsbereiche 55 in einander abwechselnder Weise angeordnet sind. Im übrigen ist die Konstruktion die gleiche wie bei dem IGBT vom U-Typ gemäß der ersten bevorzugten Ausführungsform.
  • Durch das Ausbilden der Ebenen-Konfiguration der N+-leitenden Emitterbereiche 45 in dieser Weise in Form einer Leiter kann ein Kontaktbereich, in dem die Emitterelektrode 51 mit den N+-leitenden Emitterbereichen 45 und den P-leitenden Basisbereich 44 in Kontakt gelangt, in den Kopplungsbereichen 55 vorgesehen werden, so daß die Notwendigkeit zur Berücksichtigung einer Fehlausrichtung der Maske beim Bilden der Kontaktbereiche eliminiert ist.
  • Das heißt, es ist nicht notwendig, einen Spielraum für eine Fehlausrichtung der Maske beim Bilden der in 11 dargestellten Resist-Struktur 72 zu berücksichtigen, und das Zellenintervall kann reduziert werden, so daß die Zellen im Vergleich zu der Konstruktion, bei der die N+-leitenden Emitterbereiche 45 einfach in der in 2 dargestellten Weise entlang der Gateelektroden ausgebildet sind, miniaturisiert werden können. Ferner ermöglicht diese Ausbildung eine Anordnung der Kontaktbereiche in der gesamten Elementoberfläche in gut ausgeglichener Weise.
  • Auf diese Weise kann eine höhere Elementedichte realisiert werden, und die Durchlaßspannung kann reduziert werden, und ferner können die Leistungseigenschaften der Zellen in dem gesamten Element gleichmäßig gemacht werden.
  • Dritte Anordnung
  • 16 zeigt eine fragmentarische Schnittdarstellung eines weiteren IGBT vom U-Typ zum Erläutern der vorliegenden Erfindung. In 16 ist bei diesem IGBT vom U-Typ gemäß dieser bevorzugten Ausführungsform die N-leitende Schicht 43 dicker ausgebildet, so daß die Grenzfläche zwischen der N-leitenden Schicht 43 und der N–-leitenden Schicht 42 tiefer liegt als das Ende des Grabens 47. Ansonsten ist die Konstruktion die gleiche wie bei der ersten bevorzugten Ausführungsform.
  • Bei dieser Anordnung werden ebenso wie bei der ersten bevorzugten Ausführungsform dann, wenn in die N–-leitende Schicht 42 im Ein-Zustand injizierte Löcher bis zu der Emitterelektrode 51 hindurchgehen, diese von der N-leitenden Schicht 43 an einer Bewegung zu der P-leitenden Basisschicht 44 gehindert, und diese akkumulieren in der N–-leitenden Schicht 42 in der Nähe der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43, mit dem Ergebnis, daß die N–-leitende Schicht 42 eine ähnliche Trägerverteilung wie die der in 50 dargestellten Diode aufweist und die Durchlaßspannung niedriger wird.
  • Bei dieser Anordnung ist die Durchlaßspannung noch niedriger, da die N-leitende Schicht 43 mit niedrigem Widerstand dicker ist.
  • 17 zeigt eine graphische Darstellung zur Erläuterung der Werte der Durchbruchspannung und der Durchlaßspannung in bezug auf die Tiefe der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43. Entlang der horizontalen Achse ist die Tiefe von der Elementoberfläche dargestellt, d.h. von der freiliegenden Oberfläche der P-leitenden Basisschicht 44 oder von der Oberfläche des N+-leitenden Emitterbereichs 45, bis zu der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43, und die links dargestellte vertikale Achse zeigt die Durchbruchspannung, während die rechts dargestellte vertikale Achse die Durchlaßspannung VCE(SAT) darstellt.
  • Diese Simulation wurde unter folgenden Bedingungen durchgeführt; die Tiefe von der Elementoberfläche, d.h. von der freiliegenden Oberfläche der P-leitenden Basisschicht 44 oder von der Oberfläche des N+-leitenden Emitterbereichs 45 bis zu der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N+-leitenden Pufferschicht 46 war etwa 200 μm, die Dotierstoffkonzentration dieser N–-leitenden Schicht 42 betrug 5 × 1013 cm–3, der Abstand zwischen den Gräben 47 betrug etwa 4 μm, und die Tiefe des Grabens 47 von der Oberfläche des N+-leitenden Emitterbereichs 45 betrug etwa 8 μm.
  • In 17 veranschaulicht die Linie A-A die Tiefe der Grenzfläche zwischen der P-leitenden Basisschicht 44 und der N-leitenden Schicht 43 von der Elementoberfläche, und bei den Werten der Durchbruchspannung und der Durchlaßspannung auf dieser Linie handelt es sich um Werte in dem Fall, in dem die Grenzflächentiefe zwischen der P-leitenden Basisschicht 44 und der N-leitenden Schicht 43 sowie die Grenzflächentiefe zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43 gleich sind, d.h. wenn die N-leitende Schicht 43 nicht vorhanden ist.
  • Wie aus 17 ersichtlich ist, sinkt der Wert von VCE(SAT) bei steigender Dicke der N-leitenden Schicht 43, und die Durchlaßspannung sinkt entsprechend der Dicke der N-leitenden Schicht 43. Die Durchbruchspannung sinkt jedoch rasch ab, wenn ein bestimmter kritischer Wert der Dicke der N-leitenden Schicht 43 überschritten wird. Bei dieser Anordnung nimmt die Durchbruchspannung rasch ab, wenn die Grenz flächentiefe zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43 von dem Boden des Grabens 47 um etwa 8 μm tiefer wird. Die Durchlaßspannung kann somit auf einen möglichst geringen Wert vermindert werden, indem die Dicke der N-leitenden Schicht 43 soweit erhöht wird, soweit die Durchbruchspannung dies zuläßt.
  • Der Fall, bei dem die N-leitende Schicht 43 derart ausgebildet ist, daß die Grenzfläche zwischen der N-leitenden Schicht 43 und der N–-leitenden Schicht 42 tiefer liegt als das Ende des Grabens 47, wie dies in dieser bevorzugten Ausführungsform der Fall ist, läßt sich in besonders wirksamer Weise bei Elementen in der Klasse mit höherer Durchbruchspannung anwenden.
  • Genauer gesagt ist dies durch die Tatsache bedingt, daß dann, wenn die Kollektorspannung im Aus-Zustand hoch ist, die elektrische Feldkonzentration in der Nähe des am Ende vorgesehenen Eckbereichs 56 des Grabens 47 keinen nennenswerten Einfluß auf die Reduzierung der Durchbruchspannung hat, selbst wenn das Ende des Grabens 47 stark von der Grenzfläche zwischen der P-leitenden Basisschicht 44 und der N-leitenden Schicht 43 hervorsteht.
  • Da die Klasse der Durchbruchspannung hoch ist, wirkt selbst dann, wenn die N-leitende Schicht 43 in einer derartigen Weise dicker wird, daß die Durchbruchspannung nicht rasch absinkt, die N-leitende Schicht 43 nicht als Barriere hinsichtlich der Bewegung der Löcher beim Umschalten von dem Ein-Zustand in den Aus-Zustand, so daß dies keinen Einfluß auf den Stromabfall beim Ausschalten hat. Auf diese Weise führt die Konstruktion gemäß dieser bevorzugten Ausführungsform zu einem IGBT vom U-Typ mit noch einer niedrigeren Durchlaßspannung.
  • Wenn die N-leitende Schicht 43 dicker gebildet ist, so daß die Grenzfläche zwischen der N-leitenden Schicht 43 und der N–-leitenden Schicht 42 tiefer liegt als das Ende des Grabens 47, wie bei dieser bevorzugten Ausführungsform, sowie durch Ausbilden der Ebenen-Konfiguration der N+-leitenden Emitterbereiche 45 in Form einer Leiter wie bei der zweiten bevorzugten Ausführungsform läßt sich ferner die Zellendichte des Elements erhöhen, und die Leistungseigenschaften des Elements lassen sich gleichmäßig machen.
  • Vierte Anordnung
  • 18 zeigt eine fragmentarische Schnittdarstellung eines weiteren IGBT vom U-Typ zum Erläutern der vorliegenden Erfindung. In 18 ist bei diesem IGBT vom U-Typ die N–-leitende Schicht 42 in direktem Kontakt mit der P+-leitenden Kollektorschicht 41 vorgesehen, wenn die N–-leitende Schicht 42 dicker ist als eine Verarmungsschicht, die sich bei Anlegen der Kollektorspannung von der P-leitenden Basisschicht 44 weg erstreckt.
  • Im Fall der Elemente in der Klasse mit hoher Durchbruchspannung von 2000 V oder mehr ist die Dicke der N–-leitenden Schicht 42 zum Gewährleisten der Durchbruchspannung recht groß. Aus diesem Grund ist es hinsichtlich der Kosten nicht vorteilhaft, die N–-leitende Schicht 42 auf dem P+-leitenden Substrat beim Herstellen des Elements durch epitaxiales Aufwachsen zu bilden, da das epitaxiale Wachstum eine längere Zeitdauer benötigt. Unter Verwendung eines N–-leitenden Siliziumsubstrats lassen sich somit die Herstellungskosten reduzieren.
  • 19 zeigt eine fragmentarische Schnittdarstellung eines modifizierten Beispiels der Halbleitervorrichtung mit isoliertem Gate der 18. Bei dem IGBT vom U-Typ der 19 ist die N–-leitende Schicht 42 in direktem Kontakt mit der P+-leitenden Kollektorschicht 41 vorgesehen, wobei die N–-leitende Schicht 42 dicker ist als eine Verarmungsschicht, die sich bei Anlegen der Kollektorspannung von der P-leitenden Basisschicht 44 weg erstreckt, und wobei die N-leitende Schicht 43 dicker ist, so daß die Grenzfläche zwischen der N-leitenden Schicht 43 und der N–-leitenden Schicht 42 tiefer angeordnet ist als das Ende des Grabens 47, wobei dies den gleichen Effekt wie im Fall der 18 hat.
  • Durch Ausbilden der Ebenen-Konfiguration der N+-leitenden Emitterbereiche 45 bei dieser Anordnung in Form einer Leiter, wie bei der zweiten bevorzugten Ausführungs form, kann die Zellendichte des Elements gesteigert werden, die Durchlaßspannung kann reduziert werden, und die Leistungseigenschaften der Zellen in dem gesamten Element lassen sich gleichmäßig gestalten.
  • Im folgenden wird ein Beispiel eines Verfahrens zum Herstellen des IGBT vom U-Typ mit dieser Ausbildung erläutert. 20 zeigt eine fragmentarische Schnittdarstellung zur Erläuterung des Elements bei einem Herstellungsvorgang des Verfahrens zum Herstellen des IGBT vom U-Typ mit dieser Ausbildung. Dabei sind Teile dargestellt, die von denen in der ersten Anordnung hergestellten Teilen in den Prozessen des Herstellungsverfahrens verschieden sind.
  • Als erstes werden P-leitende Dotierstoffe in die eine Hauptfläche eines N–-leitenden Siliziumsubstrats 62 implantiert und durch Wärmebehandlung eindiffundiert, um eine P+-leitende Kollektorschicht 60 zu bilden (vgl. 20).
  • Als nächstes werden N-leitende Dotierstoffe in die andere Hauptfläche des N–-leitenden Siliziumsubstrats 62 implantiert und durch Wärmebehandlung eindiffundiert, um die N-leitende Schicht 63 zu bilden. Ferner werden P-leitende Dotierstoffe in die Oberfläche dieser N-leitenden Schicht 63 implantiert, und es erfolgt eine Wärmebehandlung zum Bilden der P-leitenden Basisschicht 64 (vgl. 5).
  • Die nachfolgenden Vorgänge der Bildung sowie nach der Bildung der N+-leitenden Emitterbereiche 66 in der Oberfläche der P-leitenden Basisschicht 64 sind die gleichen wie die Vorgänge in sowie nach 6 bei der ersten bevorzugten Ausführungsform.
  • 21 zeigt eine fragmentarische Schnittdarstellung zur Erläuterung des Elements bei einem Herstellungsvorgang eines modifizierten Beispiels des IGBT vom U-Typ gemäß dieser bevorzugten Ausführungsform. Während das Herstellungsverfahren der 20 das Verfahren in dem Fall veranschaulicht hat, in dem die N–-leitende Schicht 42 in direktem Kontakt mit der P+-leitenden Kollektorschicht 41 ausgebildet wird, kann zwischen der P+-leitenden Kollektorschicht 41 und der N–-leitenden Schicht 42 die N+-leitende Pufferschicht 46 ausgebildet werden. 21 veranschaulicht das Herstellungsverfahren in diesem Fall.
  • In 21 werden zuerst N-leitende Dotierstoffe in die eine Hauptfläche des N–-leitenden Siliziumsubstrats 62 implantiert und durch Wärmebehandlung eindiffundiert, um die N+-leitende Schicht 61 zu bilden. Ferner werden P-leitende Dotierstoffe in die Oberfläche der N+-leitenden Schicht 61 implantiert, und es erfolgt eine Wärmebehandlung zum Bilden der P+-leitenden Schicht 60 (vgl. 21).
  • Als nächstes werden N-leitende Dotierstoffe in die andere Hauptfläche des N–-leitenden Siliziumsubstrats 62 implantiert und durch Wärmebehandlung eindiffundiert, um die N-leitende Schicht 63 zu bilden. Ferner werden P-leitende Dotierstoffe in die Oberfläche der N-leitenden Schicht 63 implantiert, und es erfolgt eine Wärmebehandlung zum Bilden der P-leitenden Basisschicht 64 (vgl. 5).
  • Die Element-Herstellungsvorgänge zum Bilden sowie ab dem Bilden der N+-leitenden Emitterbereiche 66 in der Oberfläche der P-leitenden Basisschicht 64 sind die gleichen wie die Vorgänge ab sowie im Anschluß an 6 bei der ersten Anordnung.
  • Wenn bei dem Herstellungsvorgang die Dotierstoffkonzentrationen der N–-leitenden Schicht 62, der N-leitenden Schicht 63 und der P-leitenden Basisschicht 64 mit C2, C3 bzw. C4 angenommen sind, so entspricht dies der ersten bevorzugten Ausführungsform hinsichtlich des Implantierens und Eindiffundierens der N-leitenden Dotierstoffe und der P-leitenden Dotierstoffe, so daß die Beziehung C2 < C3 < C4 das Implantieren der P-leitenden Dotierstoffe erleichtert und dadurch die Herstellungszeit reduziert wird.
  • Auf diese Weise können bei dieser Anordnung die Herstellungskosten unter Verwendung eines N–-leitenden Siliziumsubstrats reduziert werden.
  • Fünfte Anordnung
  • 22 zeigt eine fragmentarische Schnittdarstellung eines weiteren IGBT vom U-Typ zum Erläutern der vorliegenden Erfindung. In 22 erstreckt sich die N+-leitende Pufferschicht 46 durch einen Teil der P+-leitenden Kollektorschicht 41 hindurch und liegt frei, wobei die freiliegende Oberfläche der N+-leitenden Pufferschicht 46 und die Oberfläche der P+-leitenden Kollektorschicht 41 beide mit der Kollektorelektrode 52 in Kontakt stehen und kurzgeschlossen sind.
  • Wenn der IGBT von dem Ein-Zustand in den Aus-Zustand umschaltet, stoppt das Injizieren von Elektronen von der Emitterelektrode 51, und das Injizieren von Löchern von der P+-leitenden Kollektorschicht 41 in die N–-leitende Schicht 42 stoppt ebenfalls, und dann geht ein Teil der in der N–-leitenden Schicht 42 akkumulierten Elektronen bis zu der Kollektorelektrode 52 hindurch.
  • Wenn dabei die freiliegende Oberfläche der N+-leitenden Pufferschicht 46 und die Kollektorelektrode 52 kurzgeschlossen sind, können sich die Elektronen rasch zu der Kollektorelektrode 52 bewegen. Die Geschwindigkeit der Bewegung hat Einfluß auf die Schaltgeschwindigkeit, und die Geschwindigkeit zum Abschalten des IGBT vom U-Typ läßt sich erhöhen.
  • 23 zeigt eine fragmentarische Schnittdarstellung eines IGBT vom U-Typ, bei dem es sich um ein modifiziertes Beispiel dieser bevorzugten Ausführungsform handelt. In diesem Fall ist er auf das Element mit einer ziemlich dicken N–-leitenden Schicht 42 der vierten bevorzugten Ausführungsform aufgebracht. In 23 erstreckt sich die N–-leitende Schicht 42 durch einen Teil der P+-leitenden Kollektorschicht 41 hindurch und liegt frei, so daß die freiliegende Oberfläche der N–-leitenden Schicht 42 und die Oberfläche der P+-leitenden Kollektorschicht 41 beide mit der Kollektorelektrode 52 in Kontakt stehen und kurzgeschlossen sind.
  • Wie bei der Anordnung der 22 können sich auch in diesem Fall die in der N–-leitenden Schicht 42 akkumulierten Elektronen rasch zu der Kollektorelektrode 52 bewegen, wenn der IGBT vom U-Typ ausschaltet. Dies erhöht die Ausschaltgeschwindigkeit des IGBT vom U-Typ.
  • Der IGBT vom U-Typ, bei dem die N+-leitende Pufferschicht 46 oder die N–-leitende Schicht 42 durch einen Teil der P+-leitenden Kollektorschicht 41 hindurch geht und eine freiliegende Oberfläche aufweist, wie bei dieser Anordnung, läßt sich unter Verwendung des bei der vierten Anordnung beschriebenen Herstellungsverfahrens, in dem ein N–-leitendes Siliziumsubstrat verwendet wird, in kostengünstiger Weise herstellen.
  • Als nächstes wird ein Beispiel eines Herstellungsverfahrens für den IGBT vom U-Typ mit dieser Ausbildung beschrieben. 24 zeigt eine fragmentarische Schnittdarstellung des Elements bei dem Herstellungsvorgang des IGBT vom U-Typ mit dieser Ausbildung. Dabei sind Teile dargestellt, die von den bei der vierten Anordnung gezeigten Teilen in den Prozessen des Herstellungsverfahrens verschieden sind.
  • In 24 werden zuerst N-leitende Dotierstoffe in die eine Hauptfläche des N–-leitenden Siliziumsubstrats 62 implantiert und durch Wärmebehandlung eindiffundiert, um die N+-leitende Schicht 61 zu bilden. Als nächstes wird ein Resist auf die Oberfläche der N+-leitenden Schicht 61 aufgebracht, und eine Resist-Struktur 80 mit partiellen Öffnungen wird durch einen photolithographischen Prozeß gebildet.
  • Unter Verwendung dieser Resist-Struktur 80 als Maske werden P-leitende Dotierstoffe auf eine hohe Konzentration in die Oberfläche der N+-leitenden Schicht 61 implantiert und durch Wärmebehandlung eindiffundiert, um die P+-leitende Kollektorschicht 60 in selektiver Weise zu bilden, wobei ein Teil der Oberfläche der N+-leitenden Schicht 60 als freiliegende Oberfläche verbleibt.
  • Im Anschluß daran handelt es sich bei den Prozessen zum Bilden sowie nach dem Bilden der N-leitenden Schicht 63 in der anderen Hauptfläche des N–-leitenden Siliziumsubstrats 62 um die gleichen wie bei der vierten Anordnung.
  • 25 zeigt eine fragmentarische Schnittdarstellung des Elements bei dem Herstellungsvorgang des modifizierten Beispiels des IGBT vom U-Typ mit dieser Ausbildung. Bei dem Herstellungsverfahren nach 25 wird die P+-leitende Kollektorschicht direkt in der einen Hauptfläche des N–-leitenden Siliziumsubstrats 62 gebildet.
  • In 25 wird zuerst Resist auf die eine Hauptfläche des N–-leitenden Siliziumsubstrats aufgebracht, um eine Resist-Struktur 80 mit partiellen Öffnungen durch einen photolithographischen Vorgang zu bilden. Unter Verwendung der Resist-Struktur 80 als Maske werden P-leitende Dotierstoffe stark in die eine Hauptfläche des N–-leitenden Siliziumsubstrats 62 implantiert und durch Wärmebehandlung eindiffundiert, um die P+-leitende Kollektorschicht 60 in selektiver Weise zu bilden, wobei die Oberfläche des N–-leitenden Siliziumsubstrats 62 teilweise als freiliegende Oberfläche belassen bleibt.
  • Im Anschluß daran sind die Vorgänge zum Bilden sowie nach dem Bilden der N-leitenden Schicht 63 in der anderen Hauptfläche des N–-leitenden Siliziumsubstrats 62 die gleichen wie bei der vierten Anordnung.
  • Durch dieses Herstellungsverfahren läßt sich der IGBT vom U-Typ, bei dem sich die N+-leitende Pufferschicht 46 oder die N–-leitende Schicht 42 durch einen Teil der P+-leitenden Kollektorschicht 41 hindurcherstreckt und somit eine freiliegende Oberfläche aufweist, in kostengünstigerer Weise herstellen.
  • Sechste Anordnung
  • 26 zeigt eine weitere Draufsicht eines IGBT vom U-Typ. Die 27 und 28 zeigen Schnittdarstellungen entlang der Schnittlinie A-A bzw. der Schnittlinie B-B der 26. Wie in 13 sind auch in 26 die Emitterelektrode 51 und die Zwischenlagen-Isolierschicht 50 weggelassen. Das heißt, 26 zeigt die obere Hauptfläche des Halbleitersubstrats, die den IGBT vom U-Typ bildet (die Hauptfläche auf der Seite, auf der die Emitterelektrode 51 vorgesehen ist). In 26 handelt es sich bei den Bereichen C zwischen den strichpunktierten Linien um Bereiche, die von der Zwischenlagen-Isolierschicht 50 zu bedecken sind.
  • Wie in diesen Figuren dargestellt ist, unterscheidet sich der IGBT vom U-Typ in charakteristischer Weise von der Vorrichtung der zweiten Anordnung dadurch, daß die N+-leitenden Emitterbereiche 45 (55) nach Art von Streifen rechtwinklig zu den Gräben 47 ausgebildet sind. Das heißt, die N+-leitenden Emitterbereiche 45 sind derart ausgebildet, als hätten sie nur die Kopplungsbereiche 55. Infolgedessen liegen die P-leitenden Basisschichten 44 und die Kopplungsbereiche 55 in der oberen Hauptfläche des Halbleitersubstrats nach Art von einander abwechselnd angeordneten Bändern frei.
  • Bei dieser Vorrichtung überdecken die Bereiche, die zwischen einander benachbarten Bereichen C in der oberen Hauptfläche des Halbleitersubstrats angeordnet sind, d.h. die mit der Emitterelektrode 51 in Verbindung stehenden Kontaktbereiche, sowohl die P-leitende Basisschicht 44 als auch die Kopplungsbereiche 55 stets in einem gewissen Bereich, selbst wenn eine Verlagerung von dieser zu einem der beiden benachbarten Gräben 47 vorhanden ist. Das heißt, die P-leitende Basisschicht 44 und die N+-leitenden Emitterbereiche 45 befinden sich in dem bestimmten Bereich stets mit der Emitterelektrode 51 in Kontakt, selbst wenn die Maskenstruktur zum Bilden der Kontaktbereiche positionsmäßig verschoben wird.
  • Auf diese Weise kann die Genauigkeit beim Positionieren der Maskenstruktur zum Bilden der Kontaktbereiche überwacht werden. Ferner benötigt die Maskenstruktur zum Bilden der N+-leitenden Emitterbereiche 45 keine Positionierung. Infolgedessen sinken die für die Herstellung der Vorrichtung erforderlichen Kosten sowie der Arbeitsaufwand. Darüberhinaus ist es möglich, die Beabstandung zwischen einander benachbarten Gräben 47, d.h. die Zellenbeabstandung, zu reduzieren, ohne daß ein Spielraum für einen positionsmäßigen Fehler der Maskenstruktur zu berücksichtigen ist. Das heißt, es wird der Vorteil erzielt, daß eine Miniaturisierung der Zellen erleichtert wird.
  • Wenn die Vorrichtung von dem Ein-Zustand in den Aus-Zustand umschaltet, können aufgrund der Tatsache, daß die P-leitende Basisschicht 44 mit dem Graben 47 in Kontakt steht, mit Strom geladene Löcher auch durch den mit dem Graben 47 in Kontakt stehenden Bereich der P-leitenden Basisschicht 44 zu der Emitterelektrode 51 hindurch gehen.
  • Das heißt, bei dieser Vorrichtung ist die Breite für den Strom zum Zeitpunkt des Ausschaltens größer als bei den Vorrichtungen der ersten und der zweiten bevorzugten Ausführungsform. Dadurch wird der Vorteil erzielt, daß der abschaltbare Strom hoch ist. Mit anderen Worten, es ist von Vorteil, daß der RBSOA (sicherer Arbeitsbereich bei Vorspannung in Sperrrichtung) hoch ist.
  • Die N-leitende Schicht 43 beeinträchtigt den RBSOA und vermindert dessen Höhe jedoch nur geringfügig. Die Vorrichtung gemäß dieser bevorzugten Ausführungsform vergrößert die Breite für den Strom zum Zeitpunkt des Ausschaltens und kompensiert damit den kleinen Minus-Effekt der N-leitenden Schicht 43 auf den RBSOA und führt zu weiteren Vorteilen.
  • Auch wenn die 26 bis 28 ein Beispiel veranschaulicht haben, bei dem die bandartigen N+-leitenden Emitterbereiche 45 rechtwinklig zu den Gräben 47 ausgebildet sind, ergeben sich die gleichen Effekte auch, wenn allgemein bandartige N+-leitende Emitterbereiche 45 die Gräben 47 in einem bestimmten Winkel schneiden.
  • Siebte Anordnung
  • 29 zeigt eine Draufsicht eines weiteren IGBT vom U-Typ. Die 30 und 31 zeigen Schnittdarstellungen entlang der Schnittlinie A-A bzw. der Schnittlinie B-B in 29. 29 zeigt die obere Hauptfläche eines Halbleitersubstrats, die den IGBT vom U-Typ bildet und der 26 ähnlich ist. In 29 stellen die Bereiche C zwischen den strichpunktierten Linien Bereiche dar, die von der Zwischenlagen-Isolierschicht 50 zu bedecken sind.
  • Wie in diesen Figuren dargestellt ist, liegen bei diesem IGBT vom U-Typ die P-leitende Basisschicht 44 und die N+-leitenden Emitterbereiche 45 in der oberen Oberfläche des Halbleitersubstrats in der gleichen Konfiguration frei wie bei der Vorrichtung der zweiten Anordnung (13). Das heißt, die Ebenen-Konfiguration der N+-leitenden Emitterbereiche 45 ist leiterförmig.
  • Im Gegensatz zu der Vorrichtung der zweiten bevorzugten Ausführungsform überdeckt jedoch der Bereich C vollständig den bandartigen (zonenartigen) Bereich entlang des Grabens 47 in dem N+-leitenden Emitterbereich 45, d.h. den gesamten Bereich von diesem mit Ausnahme der Kopplungsbereiche 55.
  • Mit anderen Worten, es überdeckt der zwischen einander benachbarten Bereichen C angeordnete Kontaktbereich den N+-leitenden Emitterbereich 45 nur in den Kopplungsbereichen 55. Auf diese Weise erfolgt eine Verbindung zwischen der Emitterelektrode 51 und dem N+-leitenden Emitterbereich 45 nur in den Kopplungsbereichen 55.
  • Infolgedessen fließt der Strom I1, der in dem bandartigen Bereich entlang des Grabens 47 in dem N+-leitenden Emitterbereich 45 strömt, in der Richtung entlang des Grabens 47 bis zum Erreichen der Emitterelektrode 51 über den Kopplungsbereich 55. Das heißt, im Vergleich zu der zweiten Anordnung fließt der Strom I1 in dem N+-leitenden Emitterbereich 45 über eine größere Distanz bis zum Erreichen der Emitterelektrode 51. Auf diese Weise findet in dem N+-leitenden Emitterbereich 45 ein höherer Spannungsabfall statt als bei der zweiten Anordnung.
  • Die Größe dieses Spannungsabfalls ist durch die Größe des lateralen Widerstands R1 in der Richtung entlang des Grabens 47 in dem bandartigen Bereich des N+-leitenden Emitterbereichs 45 definiert. Die Größe des lateralen Widerstands R1 wird in dem Maß größer, in dem die Länge L der freiliegenden Oberfläche der P-leitenden Basisschicht 44 in der Richtung entlang des Grabens 47 im Vergleich zu der Breite W des bandartigen Bereichs des N+-leitenden Emitterbereichs 45 größer wird.
  • Die Länge L ist zum Beispiel auf etwa 10 bis 20 μm eingestellt, und die Breite W auf etwa 1 μm. Das heißt, die Länge L ist viel größer als die Breite W. Bei einem solchen typischen Beispiel ist der laterale Widerstand R1 hoch, und in dem N+-leitenden Emitterbereich 45 findet ein beträchtlicher Spannungsabfall statt.
  • Der Spannungsabfall wird bei zunehmendem Strom I1 höher. Das heißt, ein höherer Spannungsabfall findet in einem Bereich statt, in dem ein höherer Strom I1 fließt. Dieser Spannungsabfall bewirkt ferner ein Begrenzen des Stroms I1. Somit fließt in dem N+-leitenden Emitterbereich 45 der Strom I1 in einfacher Weise in dem Bereich mit einem geringeren Strom I1 und einem geringeren Spannungsabfall, während umgekehrt dazu der Strom I1 nicht in einfacher Weise in dem Bereich mit einem höheren Strom I1 und einem höheren Spannungsabfall fließt.
  • Auf diese Weise wird die Größe des in dem N+-leitenden Emitterbereich 45 fließenden Stroms I1 über die gesamte Vorrichtung gleichmäßig gemacht. Das heißt, diese Vorrichtung sorgt für ein Abschwächen oder Eliminieren der Ungleichmäßigkeit bei der Höhe des Stroms unter Verwendung des lateralen Widerstands R1.
  • Die Höhe des Stroms wird gleichmäßig gemacht, und der abschaltbare Strom wird dann größer. Das heißt in ähnlicher Weise wie bei der Vorrichtung der sechsten bevorzugten Ausführungsform schafft auch diese Vorrichtung den Vorteil einer Verbesserung des RBSOA.
  • Achte Anordnung
  • 32 zeigt eine Draufsicht auf einen weiteren IGBT vom U-Typ. 33 veranschaulicht eine Schnittdarstellung entlang der Schnittlinie A-A in 32. Wie 26 zeigt 32 die obere Hauptfläche eines Halbleitersubstrats, die den IGBT vom U-Typ bildet. In 32 veranschaulichen die Bereiche C zwischen den strichpunktierten Linien Bereiche, die von der Zwischenlagen-Isolierschicht 50 zu bedecken sind.
  • Wie in diesen Zeichnungen dargestellt ist, unterscheidet sich der IGBT vom U-Typ in charakteristischer Weise von der Vorrichtung der ersten Anordnung (2 und 3) dadurch, daß eine P+-leitende Schicht 91, die P-leitende Dotierstoffe mit einer höheren Konzentration aufweist als in der P-leitenden Basisschicht 44, in dem in der oberen Hauptfläche des Halbleitersubstrats freiliegenden Bereich der P-leitenden Basisschicht 44 gebildet ist, d.h. in der freiliegenden Oberfläche der P-leitenden Basisschicht.
  • Die Bildung der P+-leitenden Schicht 91 reduziert den Kontaktwiderstand zwischen der P-leitenden Basisschicht 44 und der Emitterelektrode 51 und vermindert auch die Potentialbarriere zwischen diesen. In die P-leitende Basisschicht 44 eindringende Löcher können somit in einfacher Weise bis zu der Emitterelektrode hindurch gehen. Infolgedessen kann der Strom in einfacher Weise fließen, und der Wert des abschaltbaren Stroms nimmt zu. Das heißt, wie bei den Vorrichtungen der sechsten und der siebten Anordnung schafft auch diese Vorrichtung den Vorteil einer Verbesserung des RBSOA.
  • Die Konzentration der in der P+-leitenden Schicht 91 enthaltenen P-leitenden Dotierstoffe ist vorzugsweise auf einen Wert nahe der Konzentration der N-leitenden Dotierstoffe in dem N+-leitenden Emitterbereich 45 eingestellt.
  • Während die 32 und 33 ein Beispiel veranschaulichen, in dem die N+-leitenden Emitterbereiche 45 zonenmäßig ausgebildet sind und die P+-leitende Schicht 91 somit auch zonenmäßig ausgebildet ist, werden im allgemeinen die gleichen Effekte erzielt, wenn die P+-leitende Schicht 91 in der freiliegenden Oberfläche der P-leitenden Basisschicht 44 ausgebildet ist. Zum Beispiel kann die P+-leitende Schicht 91 in der freiliegenden Oberfläche der P-leitenden Basisschicht 44 der zweiten Anordnung ausgebildet sein (13).
  • Im folgenden wird ein Verfahren zum Herstellen der Vorrichtung dieses Typs erläutert. Die 34 und 35 zeigen Verfahrensdiagramme zur Erläuterung eines Beispiels eines Verfahrens zum Herstellen dieser Vorrichtung. Bei diesem Beispiel werden zuerst die in den 5 bis 9 veranschaulichten Vorgänge aufgeführt.
  • Im Anschluß daran wird in der in 34 dargestellten Weise eine Resist-Struktur 82, die sich selektiv in den freiliegenden Oberflächen der nach Art einer Vielzahl von parallelen Bändern angeordneten P-leitenden Basisschicht 64 öffnet, auf der Oxidschicht 69 und dem Polysilizium 70 gebildet. Wie die in 6 dargestellte Resist-Struktur 65 wird auch die Resist-Struktur 82 durch Bilden von Resist in Form einer Schicht über der gesamten Oberfläche der Oxidschicht 69 und dem Polysilizium 70 sowie durch anschließendes Bilden von Öffnungen unter Verwendung photolithographischer Techniken gebildet.
  • Wie in dem Verfahrensdiagramm der 35 dargestellt ist, werden als nächstes unter Verwendung der Resist-Struktur 82 als Maske P-leitende Dotierstoffe selektiv in die freiliegenden Oberflächen der P-leitenden Basisschicht 64 implantiert, um die P+-leitenden Schichten 92 zu bilden. Nach dem Entfernen der Resist-Struktur 82 erfolgt dann eine Wärmebehandlung zum Eindiffundieren der implantierten P-leitenden Dotierstoffe. Im Anschluß daran werden die Vorgänge der 10 bis 12 ausgeführt, um die in 32 und 33 dargestellte Vorrichtung zu erzielen.
  • Die 36 und 37 zeigen Verfahrensdiagramme zur Erläuterung eines weiteren Beispiels, das für die Herstellung der Vorrichtung dieser bevorzugten Ausführungsform geeignet ist. Bei diesem Beispiel wird zuerst der in 5 dargestellte Vorgang ausgeführt. Wie in 36 gezeigt, wird dann die Resist-Struktur 83, die sich selektiv nach Art von parallel angeordneten Bändern öffnet, auf der Oberfläche der P-leitenden Basisschicht 64 gebildet. Die Resist-Struktur 83 wird in dem gleichen Vorgang wie für die Bildung der Resist-Struktur 65 gebildet.
  • Unter Verwendung der Resist-Struktur 83 als Maske werden dann P-leitende Dotierstoffe selektiv in die Oberfläche der P-leitenden Basisschicht 64 eindiffundiert, um die P+-leitenden Schichten 92 zu bilden. Nach dem Entfernen der Resist-Struktur 83 erfolgt dann eine Wärmebehandlung zum Eindiffundieren der implantierten P-leitenden Dotierstoffe.
  • Wie in 37 gezeigt, wird dann die Resist-Struktur 65 auf der Oberfläche der P-leitenden Schicht 64 derart gebildet, daß diese die P+-leitenden Schichten 92 selektiv bedeckt. Unter Verwendung der Resist-Struktur 65 als Maske werden dann N-leitende Dotierstoffe selektiv in die Oberfläche der P-leitenden Basisschicht 64 implantiert, um die N+-leitenden Emitterbereiche 66 zu bilden.
  • Nach dem Entfernen der Resist-Struktur 65 erfolgt dann eine Wärmebehandlung zum Eindiffundieren der implantierten N-leitenden Dotierstoffe. Im Anschluß daran werden die Vorgänge gemäß 7 bis 12 ausgeführt, um die in den 32 und 33 dargestellte Vorrichtung zu bilden.
  • 38 zeigt ein Verfahrensdiagramm zur Erläuterung noch eines weiteren Beispiels des Verfahrens zum Herstellen der Vorrichtung dieses Typs. Bei diesem Beispiel des Herstellungsverfahrens werden zuerst die in den 5 und 6 dargestellten Vorgänge ausgeführt. Wie in 38 gezeigt, wird dann eine Resist-Struktur 84, die die freiliegenden N+-leitenden Emitterbereiche 66 mit Ausnahme in den parallel angeordneten zonenmäßigen Bereichen selektiv bedeckt, auf der Oberfläche der P-leitenden Basisschicht 64 gebildet.
  • Die Resist-Struktur 84 öffnet sich in dem Bereich mit Ausnahme der freiliegenden Oberfläche der N+-leitenden Emitterbereiche 66 selektiv in den zonenmäßigen freiliegenden Oberflächen der P-leitenden Basisschicht 64, die parallel angeordnet sind. Die Bildung der Resist-Struktur 84 erfolgt in dem gleichen Vorgang wie die Bildung der Resist-Struktur 65.
  • Unter Verwendung der Resist-Struktur 84 als Maske werden dann P-leitende Dotierstoffe selektiv in die freiliegenden Oberflächen der P-leitenden Basisschicht 64 implantiert, um die P+-leitenden Schichten 92 zu bilden. Nach dem Entfernen der Resist-Struktur 84 erfolgt dann eine Wärmebehandlung, um die implantierten P-leitenden Dotierstoffe einzudiffundieren. Im Anschluß daran werden die Vorgänge der 7 bis 12 ausgeführt, um die in 32 und 33 dargestellte Vorrichtung zu erzielen.
  • 39 zeigt ein Verfahrensdiagramm zur Erläuterung noch eines weiteren Beispiels eines Verfahrens zum Herstellen der Vorrichtung dieses Typs. Bei diesem Beispiel werden zuerst die in den 5 und 6 dargestellten Vorgänge ausgeführt.
  • Wie in 39 gezeigt ist, werden dann P-leitende Dotierstoffe in die gesamte obere Oberfläche des Halbleitersubstrats implantiert, um die P+-leitenden Schichten 92 in dem freiliegenden Oberflächenbereich der P-leitenden Basisschicht 64 zu bilden.
  • Anschließend erfolgt eine Wärmebehandlung zum Eindiffundieren der implantierten P-leitenden Dotierstoffe. Im Anschluß daran werden die Vorgänge gemäß 7 bis 12 ausgeführt, um die in 32 und 33 dargestellte Vorrichtung zu erzielen.
  • Das Herstellungsverfahren, das den Vorgang der 39 beinhaltet, ist wirksam, wenn die Konzentration der P-leitenden Dotierstoffe in der zu bildenden P+-leitenden Schicht 92 ausreichend geringer ist als die Konzentration von N-leitenden Dotierstoffen in dem P+-leitenden Emitterbereich 66.
  • Der Vorgang des Implantierens von P-leitenden Dotierstoffen zum Bilden der P+-leitenden Schicht 92 kann in der Abfolge der in den 5 bis 12 dargestellten Vorgänge in korrekter Weise ausgeführt werden, und zwar nicht nur bei den vorstehend beschriebenen vier Beispielen des Herstellungsverfahrens.
  • Obwohl die P+-leitenden Schichten 92 bei den vorstehenden vier Beispielen des Herstellungsverfahrens nach Art von Bändern ausgebildet ist, ist es darüber hinaus generall möglich, die P+-leitenden Schichten 92 in den freiliegenden Oberflächen der P-leitenden Basisschicht 64 mit einer beliebigen Konfiguration auszubilden, und zwar durch Wählen der Konfiguration der Öffnungen der Resist-Struktur zum Bilden der P+-leitenden Schichten 92 entsprechend der Konfiguration der freiliegenden Oberflächen der P-leitenden Basisschicht 64.
  • Der Wärmebehandlungsvorgang zum Eindiffundieren der implantierten Dotierstoffe wird nicht notwendigerweise unmittelbar nach dem Implantiervorgang, wie zum Beispiel dem Vorgang der 36 oder der 37, ausgeführt. Das heißt, dieser Vorgang kann in geeigneter Weise in einem späteren Schritt erfolgen, der für die Wärmebehandlung geeignet ist. Es kann die Wärmebehandlung für eine Vielzahl von Halbleiterschichten in einem einzigen Wärmebehandlungsvorgang gleichzeitig erzielt werden. Dies gilt auch bei dem Verfahren zum Herstellen von Vorrichtungen anderen Typs.
  • Bevorzugtes Ausführungsbeispiel
  • 40 zeigt eine Schnittdarstellung eines IGBT vom U-Typ gemäß einer weiteren bevorzugten Ausführungsform. Die Struktur der oberen Hauptfläche des Halbleitersubstrats, die diese Vorrichtung bildet, ist in der Draufsicht der 2 veranschaulicht. 40 entspricht der Schnittdarstellung entlang der Schnittlinie A-A in 2.
  • Wie in 40 gezeigt ist, unterscheidet sich diese Vorrichtung in charakteristischer Weise von der Vorrichtung der ersten bevorzugten Ausführungsform darin, daß P+-leitende Schichten 93 an dem Boden der Gräben 47 gebildet sind. Die Konzentration der P-leitenden Dotierstoffe in der P+-leitenden Schicht 93 ist gleich der oder höher als die Konzentration der N-leitenden Dotierstoffe in der N–-leitenden Schicht 42 eingestellt (= 1013 bis 1014 cm–3) und ist vorzugsweise auf einen Wert von gleich oder höher als etwa 1016 cm–3 eingestellt. Weiterhin ist es bevorzugt, daß diese Konzentration gleich der oder niedriger als die Konzentration der N-leitenden Dotierstoffe in dem N+-leitenden Emitterbereich 45 eingestellt ist (= 1019 bis 1020 cm–3).
  • 41 und 42 zeigen schematische Darstellungen zum Erläutern der Effekte der P+-leitenden Schicht 93. Die 41 und 42 zeigen jeweils in Form von Äquipotentialflächen die elektrische Feldverteilung in der N–-leitenden Schicht 42 ohne darin vorgesehene P+-leitende Schicht 93 sowie mit darin vorgesehener P+-leitender Schicht 93. Wie in 41 gezeigt ist, findet in dem Fall, in dem keine P+-leitende Schicht 93 vorhanden ist, die elektrische Feldverteilung um den Boden herum statt, um den der Graben 47 relativ stark gekrümmt ist. Die Größe der Konzentration des elektrischen Feldes definiert die Durchbruchspannung der Vorrichtung.
  • Im Gegensatz dazu führt die Ausbildung der P+-leitenden Schicht 93 in 42, die als eine Art Leiter am Boden des Grabens 47 wirkt, zu einer Abschwächung der Konzentration des elektrischen Feldes an dem Boden. Auf diese Weise wird die Durchbruchspannung bei der Vorrichtung der 40, die die P+-leitenden Schichten 93 aufweist, im Vergleich zu der Vorrichtung der ersten bevorzugten Ausführungsform verbessert.
  • Obwohl 40 ein Beispiel darstellt, bei dem die P+-leitenden Schichten 93 in der Vorrichtung der ersten bevorzugten Ausführungsform vorgesehen sind, wird der Effekt der Verbesserung der Durchbruchspannung in ähnlicher Weise unter Ausbildung der P+-leitenden Schichten 93 in den Vorrichtungen der anderen Anordnungen erzielt, wie zum Beispiel bei der Vorrichtung gemäß der zweiten Anordnung.
  • 43 zeigt eine Schnittdarstellung zur Erläuterung eines Beispiels, bei dem die P+-leitenden Schichten 93 in der Vorrichtung der dritten Anordnung vorgesehen sind (16). Wie bei der Vorrichtung der dritten Anordnung ist die Grenzfläche zwischen der N-leitenden Schicht 43 und der N–-leitenden Schicht 42 bei dieser Vorrichtung an einer tieferen Stelle ausgebildet als der Boden des Grabens 47.
  • Die P+-leitenden Schichten 93 erhöhen nicht nur die Durchbruchspannung der Vorrichtung, sondern sie verbessern auch die Relation zwischen der Tiefe der Grenzfläche zwischen der N-leitenden Schicht 43 und der N–-leitenden Schicht 42 sowie die Durchbruchspannung. 44 veranschaulicht dies in einer graphischen Darstellung.
  • 44 zeigt eine graphische Darstellung zur Erläuterung der Relation zwischen der Tiefe der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43 sowie der Durchbruchspannung und der Durchlaßspannung, wobei die beiden Kurven C1 und C2 der graphischen Darstellung der 17 hinzugefügt sind.
  • Die Kurve C1 veranschaulicht in schematischer Weise die Relation zwischen der Tiefe der Grenzfläche zwischen der N–-leitenden Schicht 42 und der N-leitenden Schicht 43 sowie der Durchbruchspannung, wenn die P+-leitende Schicht 93 in der Vorrichtung vorgesehen ist, die Gegenstand der Simulation der 17 darstellt.
  • Wie mit der Kurve C1 dargestellt ist, verbessert die Ausbildung der P+-leitenden Schicht 93 nicht nur die Durchbruchspannung, sondern sie führt auch zu einer Verlagerung der Grenzflächentiefe, bei der die Durchbruchspannung beginnt schlechter zu werden, d.h. des kritischen Werts der Grenzflächentiefe, auf die Seite mit dem höheren Wert. Auf diese Weise ist es möglich, die N-leitende Schicht 43 noch dicker auszubilden, ohne daß es zu Einbußen bei der Durchbruchspannung kommt, so daß die Durchlaßspannung VCE(SAT) noch weiter verbessert wird.
  • Bei einer Vorrichtung mit hoher Durchbruchspannung, deren Durchbruchspannung 2000 V übersteigt, wie dies schematisch durch die Kurve C2 dargestellt ist, wird die Veränderung des Werts VCE(SAT) in bezug auf die Grenzflächentiefe ausgeprägter. Bei der Vorrichtung mit hoher Durchbruchspannung wird somit VCE(SAT) beträchtlich vermindert, indem die N-leitende Schicht 43 dicker ausgebildet wird.
  • Das heißt, die Wirkung der Verbesserung der Durchlaßspannung VCE(SAT) durch Vorsehen der P+-leitenden Schicht 93 wird in dem Maß beachtlicher, in dem eine Vorrichtung eine höhere Durchbruchspannung aufweist.
  • Als nächstes wird ein Verfahren zum Herstellen der Vorrichtung der bevorzugten Ausführungsform beschrieben. 45 zeigt ein Verfahrensdiagramm zur Erläuterung eines Beispiels des Verfahrens zum Herstellen dieser Vorrichtung. Bei diesem Beispiel des Herstellungsverfahrens werden als erstes die in 5 bis 7 dargestellten Vorgänge ausgeführt.
  • Wie in 45 gezeigt ist, werden im Anschluß daran unter Verwendung der Oxidschicht 67 als Maske P-leitende Dotierstoffe selektiv in die Gräben 68 implantiert, um die P+-leitenden Schichten 94 in den Böden der Gräben zu bilden. Da zu diesem Zeitpunkt die Seitenwände der Oxidschichten 67 nicht unbedingt exakt vertikal zu der Hauptfläche des Halbleitersubstrats sind, kann eine P-leitende Schicht auch an den Seitenwänden gebildet werden.
  • Auf diese Weise wird ein Vorgang ausgeführt, in dem einmal eine der Oxidschicht 69 ähnliche Schicht aus thermischem Oxid an den Innenwandungen 68 der Gräben gebildet wird und diese entfernt wird, nachdem das Implantieren der P-leitenden Dotierstoffe abgeschlossen ist. Dieser Vorgang erlaubt ein lokales Aufbringen der P-leitenden Stoffe in der Schicht aus thermischem Oxid, wobei dies ein Entfernen der P-leitenden Schicht an den Seitenwänden der Gräben 68 ermöglicht. Eine Wärmebehandlung, die zum Eindiffundieren der P+-leitenden Schichten 94 ausgeführt wird, kann in Kombination mit dem Vorgang zum Bilden der Schicht aus thermischem Oxid ausgeführt werden.
  • Im Anschluß daran werden die in den 8 bis 12 dargestellten Vorgänge zum Erzielen der in 40 oder der in 43 dargestellten Vorrichtung ausgeführt, d.h. der Vorrichtung, die die P+-leitenden Schichten 93 an dem Boden der Gräben 47 aufweist.
  • Obwohl der Vorgang des selektiven Einbringens von Dotierstoffen in die Gräben 68 unter Verwendung der Oxidschicht 67 als Maske in 45 veranschaulicht worden ist, kann der in dem Verfahrensdiagramm der 46 dargestellte Vorgang anstatt dieses Vorgangs ausgeführt werden, wenn die Konzentration der P+-leitenden Dotierstoffe in den zu bildenden P+-leitenden Schichten 94 ausreichend niedriger eingestellt ist als die Konzentration der N-leitenden Dotierstoffe in dem N+-leitenden Emitterbereich 66. Das heißt, P-leitende Dotierstoffe können ohne eine Maske nicht nur in die Gräben 68 implantiert werden, sondern auch in die obere Oberfläche der P-leitenden Basisschicht 64 und die N+-leitenden Emitterbereiche 66 implantiert werden.
  • Zu diesem Zeitpunkt werden die P+-leitenden Schichten 94 in den Böden der Gräben 68 gebildet, und die P+-leitenden Schichten 92 werden auch in den freiliegenden Oberflächen der P-leitenden Basisschicht 64 gebildet. P-leitende Dotierstoffe werden auch in die N+-leitenden Emitterbereiche 66 implantiert, jedoch werden Auswirkungen auf die N+-leitenden Emitterbereiche 66 im wesentlichen vermieden, da die Konzentration der N-leitenden Dotierstoffe ausreichend hoch ist. Die fertige Vorrichtung, bei der die P+-leitenden Schichten 92 in den freiliegenden Oberflächen der P-leitenden Basisschicht 64 gebildet sind, sorgt für die gleichen Wirkungen wie die Vorrichtung (32 und 33) gemäß der achten Anordnung.
  • Das heißt, durch Ausführen des Vorgangs der 40 kann eine Vorrichtung hergestellt werden, bei der die P+-leitenden Schichten 94 bei der Vorrichtung der achten Anordnung zusätzlich vorhanden sind. Da der Vorgang zum Bilden der P+-leitenden Schichten 94 gleichzeitig mit dem Vorgang zum Bilden der P+-leitenden Schichten 92 ausgeführt wird, ergibt sich darüberhinaus eine gute Herstellungseffizienz.
  • Modifiziertes Beispiel
  • Obwohl die vorstehenden Anordnungen unter Bezugnahme auf N-Kanal-IGBTs vom U-Typ als Beispiel beschrieben worden sind, versteht es sich von selbst, daß die vorliegende Erfindung ebenso bei P-Kanal-IGBTs vom U-Typ Anwendung finden kann.

Claims (4)

  1. Halbleitervorrichtung mit isoliertem Gate, die folgendes aufweist: – eine erste Halbleiterschicht (41) eines ersten Leitfähigkeitstyps, die eine erste und eine zweite Hauptfläche aufweist; – eine zweite Halbleiterschicht (42) eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptfläche der ersten Halbleiterschicht (41) vorgesehen ist; – eine dritte Halbleiterschicht (43) des zweiten Leitfähigkeitstyps, die in dichtem Kontakt auf einer Oberfläche der zweiten Halbleiterschicht (42) vorgesehen ist und die eine Dotierstoffkonzentration aufweist, die höher ist als die Dotierstoffkonzentration der zweiten Halbleiterschicht (42); – eine vierte Halbleiterschicht (44) des ersten Leitfähigkeitstyps, die in dichtem Kontakt auf einer Oberfläche der dritten Halbleiterschicht (43) vorgesehen ist; – wobei die zweite, dritte und vierte Halbleiterschicht unter Bildung einer mehrlagigen Struktur vorgesehen sind und die vierte Halbleiterschicht derart vorgesehen ist, daß sie nicht mit der zweiten Halbleiterschicht in Kontakt steht; – eine fünfte Halbleiterschicht (45) des zweiten Leitfähigkeitstyps, die in einer Oberfläche der vierten Halbleiterschicht (44) selektiv vorgesehen ist; – einen Graben (47), der eine Öffnung in einer Oberfläche der fünften Halbleiterschicht (45) hat und der eine Tiefe aufweist, die sich von der Oberfläche der fünften Halbleiterschicht (45) durch die vierte und die dritte Halbleiterschicht (44, 43) hindurch bis zu der zweiten Halbleiterschicht (42) erstreckt; – eine Isolierschicht (48), die auf einer Innenwandung des Grabens (47) vorgesehen ist; – eine Steuerelektrode (49), die in dem Graben (47) derart vorgesehen ist, daß sie der vierten Halbleiterschicht (44) über die Isolierschicht (48) hinweg gegenüberliegt; – eine erste Hauptelektrode (51), die auf der Oberfläche der vierten und der fünften Halbleiterschicht (44, 45) vorgesehen ist; und – eine zweite Hauptelektrode (52), die auf der zweiten Hauptfläche der ersten Halbleiterschicht (41) vorgesehen ist; – wobei weiterhin eine achte Halbleiterschicht (93) des ersten Leitfähigkeitstyps vorgesehen ist, die einen Boden des Grabens (47) umgebend ausgebildet ist und die eine Dotierstoffkonzentration aufweist, die höher ist als die in der zweiten Halbleiterschicht (42).
  2. Vorrichtung nach Anspruch 1, wobei der Graben in eine Vielzahl von Grabeneinheiten (47) unterteilt ist, die nebeneinander angeordnet sind, und wobei eine freiliegende Oberfläche der vierten Halbleiterschicht (44) zwischen einander benachbarten Grabeneinheiten (47) angeordnet ist.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate, das folgende Schritte aufweist: – einen Substratbildungsschritt, in dem ein Halbleitersubstrat gebildet wird, das eine erste und eine zweite Hauptfläche bildet und das eine erste Halbleiterschicht (41) eines ersten Leitfähigkeitstyps sowie eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist, wobei die erste Halbleiterschicht (41) in der ersten Hauptfläche freiliegt und die zweite Halbleiterschicht in der zweiten Hauptfläche freiliegt; – einen ersten Implantierschritt, in dem ein Dotierstoff des zweiten Leitfähigkeitstyps in die zweite Hauptfläche des Halbleitersubstrats implantiert und bis zu einer Dotierstoffkonzentration eindiffundiert wird, die höher ist als die Dotierstoffkonzentration der zweiten Halbleiterschicht (42), um eine dritte Halbleiterschicht (43) des zweiten Leitfähigkeitstyps in einem Oberflächenbereich der zweiten Halbleiterschicht (42) zu bilden; – einen zweiten Implantierschritt, in dem ein Dotierstoff des ersten Leitfähigkeitstyps in eine Oberfläche der dritten Halbleiterschicht (43) implantiert und eindiffundiert wird, um eine vierte Halbleiterschicht (44) des ersten Leitfähigkeitstyps in einem Oberflächenbereich der dritten Halbleiterschicht (43) zu bilden, wobei die vierte Halbleiterschicht zusammen mit der zweiten und der dritten Halbleiterschicht eine mehrlagige Struktur bildet sowie derart vorgesehen wird, daß sie nicht mit der zweiten Halbleiterschicht in Kontakt steht; – einen dritten Implantierschritt, in dem eine selektiv eine Öffnung aufweisende Resist-Struktur auf einer Oberfläche der vierten Halbleiterschicht (44) gebildet wird sowie ein Dotierstoff des zweiten Leitfähigkeitstyps unter Verwendung der Resist-Struktur als Maske implantiert und eindiffundiert wird, um eine fünfte Halbleiterschicht (45) des zweiten Leitfähigkeitstyps in dem Oberflächenbereich der vierten Halbleiterschicht (44) selektiv zu bilden; – einen ersten Beseitigungs-Schritt, in dem auf der Oberfläche der vierten Halbleiterschicht (44) und einer Oberfläche der fünften Halbleiterschicht (45) eine Barrierenschicht gebildet wird, die eine einen Teil der Oberfläche der fünften Halbleiterschicht (45) umgebende Öffnung aufweist, und in dem das Halbleitersubstrat unter Verwendung der Barrierenschicht als Maske selektiv entfernt wird, um dadurch einen Graben (47) zu bilden, der eine Tiefe aufweist, die bis zu der zweiten Halbleiterschicht (42) reicht, woraufhin die Barrierenschicht entfernt wird; – einen ersten Schritt, in dem eine Isolierschicht (48) auf Oberflächen des Grabens (47), der vierten Halbleiterschicht (44) und der fünften Halbleiterschicht (45) gebildet wird; – einen ersten Aufbring-Schritt, in dem ein Leiter (49) auf die Isolierschicht (48) aufgebracht wird, um den Graben (47) zu füllen; – einen zweiten Beseitigungs-Schritt, in dem der Leiter bis zu einer Öffnung des Grabens (47) gleichmäßig entfernt wird, wobei der Leiter als Steuerelektrode (49) in dem Graben belassen wird; – einen zweiten Aufbring-Schritt, in dem eine Isolierlage (50) auf die Isolierschicht (48) und eine Oberfläche des in dem Graben versenkten Leiters (49) aufgebracht wird; – einen dritten Beseitigungs-Schritt, in dem auf einer Oberfläche der Isolierlage eine Resist-Struktur gebildet wird, die eine zumindest einen Teil der Oberfläche der vierten Halbleiterschicht (44) und einen Teil der Oberfläche der fünften Halbleiterschicht (45) umgebende Öffnung aufweist, und in dem die Isolierlage (50) und die Isolierschicht (48) unter Verwendung der Resist-Struktur als Maske selektiv entfernt werden; – einen Schritt, in dem ein Leiter auf die Oberfläche der vierten und der fünften Halbleiterschicht (44, 45) aufgebracht wird, die nach dem dritten Beseitigungs-Schritt freiliegt, um eine erste Hauptelektrode (51) zu bilden; und – einen Schritt, in dem ein Leiter auf die erste Hauptfläche des Halbleitersubstrats aufgebracht wird, um eine zweite Hauptelektrode (52) zu bilden, – wobei eine achte Halbleiterschicht (93) der ersten Leitfähigkeitstyps einen Boden des Grabens (47) umgebend ausgebildet wird sowie eine Dotierstoffkonzentration aufweist, die höher ist als die in der zweiten Halbleiterschicht (42).
  4. Verfahren nach Anspruch 3, wobei, wenn die Dotierstoffkonzentrationen in der zweiten Halbleiterschicht (42), der dritten Halbleiterschicht (43) und der vierten Halbleiterschicht (44) mit den Werten C2, C3 bzw. C4 angenommen werden, der erste Implantierschritt und der zweite Implantierschritt derart ausgeführt werden, daß die Beziehung C2 < C3 < C4 gilt.
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