JP7486399B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置および半導体装置の製造方法に関するものである。
省エネの観点から、低いオン電圧を有するスイッチングデバイスが求められている。低いオン電圧を有するスイッチングデバイスとしてトレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）が挙げられる。特許文献１には、トレンチゲート型ＩＧＢＴの構造が開示されている。
特開２０００－１０６４３４号公報
特許文献１の構造では、エミッタ層の幅を部分的に狭くしてエミッタ層をＨ字状に配置しているが、Ｈ字状に配置されたエミッタ層の交差部において、ピンチ抵抗が増大しラッチアップ耐量が低下するという問題がある。このように、特許文献１の構造は、ラッチアップの抑制に必ずしも適したものではなかった。
本開示は、ラッチアップの抑制に適した半導体装置およびラッチアップの抑制に適した半導体装置を製造する半導体装置の製造方法の提供を目的とする。
本開示の半導体装置は、第１主面および第１主面とは逆側の主面である第２主面を有する半導体基体を備え、半導体基体の第１の素子領域にトランジスタが設けられており、半導体基体は、第１の素子領域において、第１導電型の第１半導体層と、第１半導体層よりも第１主面側に設けられた第２導電型の第２半導体層と、第２半導体層の第１主面側に選択的に設けられた第１導電型の第３半導体層と、第３半導体層と電気的に接続された第１電極と、第２半導体層よりも第２導電型の不純物濃度が高く第２半導体層と第１電極の間に配置された第４半導体層と、を備え、半導体基体は、第１の素子領域において、第１主面から第３半導体層及び第２半導体層を貫通して第１半導体層に到達する複数の第１のトレンチが設けられており、複数の第１のトレンチは平面視でそれぞれ第１方向に延在し、複数の第１のトレンチは平面視でストライプ状に配置されており、複数の第１のトレンチのうちの少なくとも一部は当該第１のトレンチ内にゲート絶縁膜を介して第２半導体層と対向するようにゲート電極が設けられたアクティブトレンチであり、複数の第１のトレンチのストライプ状の配置はアクティブトレンチが隣り合う部分を有し、隣り合うトレンチに挟まれた領域であるメサ領域のうち、隣り合うアクティブトレンチに挟まれたメサ領域において、第３半導体層は、隣り合うアクティブトレンチのうちの一方のアクティブトレンチに接し他方のアクティブトレンチには接さないように第１方向に離散的に配置された領域と、他方のアクティブトレンチに接し一方のアクティブトレンチには接さないように第１方向に離散的に配置された領域と、を有し、隣り合うアクティブトレンチに挟まれたメサ領域において、第４半導体層は、平面視で、一方のアクティブトレンチに接する側の第３半導体層と他方のアクティブトレンチに接する側の第３半導体層との間と、第１方向に離散的な第３半導体層の各領域の間と、に配置されている、半導体装置、である。
また、本開示の半導体装置の製造方法は、その一局面において、本開示の半導体装置を製造する半導体装置の製造方法であって、第２半導体層を第１イオン注入を通して形成し、第３半導体層を第２イオン注入を通して形成し、第４半導体層を第３イオン注入を通して形成し、第１イオン注入で用いるマスクと、第２イオン注入で用いるマスクと、第３イオン注入で用いるマスクと、はそれぞれ異なる、半導体装置の製造方法、である。
本開示の半導体装置は、複数の第１のトレンチのストライプ状の配置はアクティブトレンチが隣り合う部分を有し、隣り合うトレンチに挟まれた領域であるメサ領域のうち、隣り合うアクティブトレンチに挟まれたメサ領域において、第３半導体層は、隣り合うアクティブトレンチのうちの一方のアクティブトレンチに接し他方のアクティブトレンチには接さないように第１方向に離散的に配置された領域と、他方のアクティブトレンチに接し一方のアクティブトレンチには接さないように第１方向に離散的に配置された領域と、を有し、隣り合うアクティブトレンチに挟まれたメサ領域において、第４半導体層は、平面視で、一方のアクティブトレンチに接する側の第３半導体層と他方のアクティブトレンチに接する側の第３半導体層との間と、第１方向に離散的な第３半導体層の各領域の間と、に配置されている、半導体装置、である。これにより、本開示の半導体装置は、ラッチアップの抑制に適した半導体装置である。
また、本開示の半導体装置の製造方法は、その一局面において、本開示の半導体装置を製造する半導体装置の製造方法であって、第２半導体層を第１イオン注入を通して形成し、第３半導体層を第２イオン注入を通して形成し、第４半導体層を第３イオン注入を通して形成し、第１イオン注入で用いるマスクと、第２イオン注入で用いるマスクと、第３イオン注入で用いるマスクと、はそれぞれ異なる、半導体装置の製造方法、である。これにより、本開示の半導体装置の製造方法は、ラッチアップの抑制に適した半導体装置を製造する半導体装置の製造方法である。
実施の形態１の半導体装置の平面図である。 実施の形態１の半導体装置の断面図である。 実施の形態２の半導体装置の平面図である。 実施の形態２の半導体装置の断面図である。 実施の形態３の半導体装置の平面図である。 実施の形態３の半導体装置の断面図である。 実施の形態４の半導体装置の平面図である。 実施の形態４の半導体装置の平面図である。 実施の形態５の半導体装置の平面図である。 実施の形態５の半導体装置の平面図である。 実施の形態６の半導体装置の断面図である。 実施の形態７の半導体装置の断面図である。 実施の形態８の半導体装置の断面図である。 実施の形態９の半導体装置の断面図である。 実施の形態１０の半導体装置の製造方法を示すフローチャートである。 実施の形態１０の半導体装置の製造過程の状態を示す断面図である。 実施の形態１０の半導体装置の製造過程の状態を示す断面図である。 実施の形態１０の半導体装置の製造過程の状態を示す断面図である。 実施の形態１０の半導体装置の製造過程の状態を示す断面図である。 実施の形態１０の半導体装置の製造過程の状態を示す断面図である。 実施の形態１０の半導体装置の製造過程の状態を示す断面図である。 実施の形態１１の半導体装置の製造方法を示すフローチャートである。 実施の形態１１の半導体装置の製造過程の状態を示す断面図である。 実施の形態１１の半導体装置の製造過程の状態を示す断面図である。
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
＜Ａ．実施の形態１＞
＜Ａ－１．構成・動作＞
図１に半導体装置１００の平面図を、図２に半導体装置１００の図１のＡ－Ａ線における断面図を示す。
半導体装置１００は、第１主面１２０ａおよび第１主面１２０ａとは逆側の主面である第２主面１２０ｂを有する半導体基体１２０を備える。
半導体基体１２０の素子領域（第１の素子領域）にはＩＧＢＴが設けられている。
ＩＧＢＴが設けられている当該素子領域において、半導体基体１２０は、ｎ型のドリフト層１（第１半導体層）と、ｎ型の不純物濃度がドリフト層１より高くドリフト層１の第１主面１２０ａ側に設けられたキャリア蓄積層２（第８半導体層）と、ドリフト層１よりも第１主面１２０ａ側に設けられたｐ型のベース層３と、ベース層３の第１主面１２０ａ側に選択的に設けられたｎ型のエミッタ層４（第３半導体層）と、エミッタ層４と電気的に接続されたエミッタ電極９（第１電極）と、ベース層３よりもｐ型の不純物濃度が高くベース層３とエミッタ電極９の間に配置されたコンタクト層５（第４半導体層）と、ドリフト層１よりもｎ型不純物の濃度が高くドリフト層１より第２主面１２０ｂ側に配置されたバッファ層１０と、バッファ層１０より第２主面１２０ｂ側に配置されたｐ型のコレクタ層１１（第５半導体層）と、半導体基体１２０の第２主面１２０ｂ側に配置されたコレクタ電極１２（第２電極）とを備えている。キャリア蓄積層２は、ドリフト層１とベース層３の間に設けられている。コンタクト層５は、ベース層３の第１主面１２０ａ側に選択的に設けられている。
半導体基体１２０は図２においてエミッタ層４およびコンタクト層５からコレクタ層１１までの範囲である。エミッタ層４およびコンタクト層５の第３方向側の端が第１主面１２０ａであり、コレクタ層１１の第３方向とは逆側の端が第２主面１２０ｂである。半導体基体１２０の厚さは、例えば、８０μｍ～２００μｍであってよい。
ＩＧＢＴが設けられている当該素子領域において、半導体基体１２０には第１主面１２０ａからエミッタ層４およびベース層３を貫通してドリフト層１に到達する複数のトレンチ（第１のトレンチ）が設けられている。複数のトレンチ（第１のトレンチ）は平面視でそれぞれ第１方向に延在し、また、複数のアクティブトレンチ６は平面視でストライプ状に配置されている。ドリフト層１とキャリア蓄積層２の境界では不純物濃度が連続的に変化していてもよいが、その場合、ドリフト層１とキャリア蓄積層２とを合わせた領域の第１主面１２０ａ側の表層部で、不純物濃度がドリフト層１の中央部分の不純物濃度の５倍以上の領域をキャリア蓄積層２とし、５倍未満の領域をドリフト層１としてよい。
本実施の形態では複数のトレンチ（第１のトレンチ）として複数のアクティブトレンチ６が設けられており、特に、複数のトレンチ（第１のトレンチ）のストライプ状の配置はアクティブトレンチ６が隣り合う部分を有する。
アクティブトレンチ６内にはゲート絶縁膜７を介してベース層３（第２半導体層）と対向するようにアクティブゲート電極８が設けられている。
アクティブゲート電極８の上部に層間絶縁膜１３を介してエミッタ電極９が形成されている。層間絶縁膜１３の開口の部分であるコンタクトホール１４を介して、エミッタ層４とコンタクト層５とがエミッタ電極９に接しており、エミッタ層４とコンタクト層５とがエミッタ電極９に接続されている。
コレクタ層１１とコレクタ電極１２は電気的に接続されている。
ドリフト層１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有するｎ型の半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。
キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有するｎ型の半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。なお、半導体装置１００は、キャリア蓄積層２が設けられずに、図２で示したキャリア蓄積層２の領域にもドリフト層１が設けられた構成であってもよい。
ベース層３は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有するｐ型の半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。
エミッタ層４は、ｎ型不純物として例えばヒ素またはリン等を有するｎ型の半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
コンタクト層５は、ｐ型不純物として例えばボロンまたはアルミ等を有するｐ型の半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
バッファ層１０は、ｎ型の半導体層であり、例えば、リンあるいはプロトン（Ｈ＋）を注入して形成してよく、リンおよびプロトン（Ｈ＋）の両方を注入して形成してもよい。バッファ層１０のｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。
コレクタ層１１は、ｐ型不純物として例えばボロンまたはアルミ等を有するｐ型の半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
アクティブゲート電極８はリン等を添加されたポリシリコンや金属で構成されていてよい。
エミッタ電極９は例えばアルミニウム（Ａｌ）やアルミニウムシリコン（ＡｌＳｉ）等で構成されていてよく、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、チタンシリコン（ＴｉＳｉ）等で構成されるバリアメタルを含んでいてもよく、タングステン（Ｗ）等で構成されるプラグを含んでいてもよい。
隣り合うトレンチに挟まれた領域であるメサ領域のうち、隣り合うアクティブトレンチ６に挟まれたメサ領域において、エミッタ層４は、隣り合うアクティブトレンチ６のうちの一方のアクティブトレンチ６に接し他方のアクティブトレンチ６には接さないように第１方向に離散的に配置された領域と、他方のアクティブトレンチ６に接し一方のアクティブトレンチ６には接さないように第１方向に離散的に配置された領域と、を有する。
また、隣り合うアクティブトレンチ６に挟まれたメサ領域において、コンタクト層５は、平面視で、一方のアクティブトレンチ６に接する側のエミッタ層４と他方のアクティブトレンチ６に接する側のエミッタ層４との間と、第１方向に離散的なエミッタ層４の各領域の間と、に配置されている、特に、コンタクト層５は、隣り合うアクティブトレンチ６の両方に接する連続的な領域であって、第１方向の位置に関してエミッタ層４の第１方向に離散的な領域の複数が含まれる連続的な領域、を有する。
半導体装置１００では、エミッタ層４直下に流れ込む正孔の電流は、第１方向だけでなく、第２方向にも流れコンタクト層５に抜けていくため、エミッタ層４が一方のアクティブトレンチ６から他方のアクティブトレンチ６まで繋がっている場合と比べ、ラッチアップ耐量を上げることができる。このように、半導体装置１００は、ラッチアップの抑制に適した半導体装置である。
アクティブトレンチ６の側壁においてエミッタ層４の離散的な領域の１つが接している第１方向の幅は、当該アクティブトレンチ６の側壁において第１方向に隣接するエミッタ層４の離散的な領域間の第１方向の幅よりも大きい。
エミッタ層４の離散的な領域の１つの第１方向の幅をＬｎとし、アクティブトレンチ６の側壁においてエミッタ層４の離散的な領域間の第１方向の幅をＬｐとすると、Ｌｎ＞Ｌｐである。ＬｎおよびＬｐは０．１～５０．０μｍ程度であってよい。Ｌｎ＞Ｌｐとすることで、エミッタ層４の密度を高め飽和電流を高めることができる。またＬｐを調整することで飽和電流の値を調整できる。ＬｎやＬｐがエミッタ層４の各離散的な領域によって異なってもよいが、その場合は、例えば、エミッタ層４の離散的な領域の１つにたいし、当該１つの離散的な領域がアクティブトレンチ６の側壁と接する第１方向の幅をＬｎ、当該アクティブトレンチ６の側壁において当該１つの離散的な領域と当該１つの離散的な領域に第１方向に隣接する１つの離散的な領域との間隔をＬｐとした場合に、Ｌｎ＞Ｌｐとする。
第１方向に直交する第２方向において、アクティブトレンチ６の幅をＷｔ、半導体基体１２０のメサ領域が第１主面１２０ａに露出している幅をＷｍ、エミッタ層４の幅をＷｎ、コンタクト層５の幅をＷｐ、コンタクトホール１４の幅をＷｃとすると（図１参照）、ＷｔおよびＷｍは０．３～１０．０μｍ程度であってよく、Ｗｎは０．１～２．０μｍ程度であってよい。Ｗｐは０．１μｍ以上であってよい。コンタクトホール１４の幅Ｗｃは、半導体基体１２０の第１主面１２０ａにおいて層間絶縁膜１３が設けられていない領域の第２方向の幅である。
アクティブゲート電極８とエミッタ電極９のショートを防ぐために、Ｗｃ＜Ｗｍ－０．０２μｍであることが望ましく、エミッタ層４とエミッタ電極９の絶縁を防ぐために、Ｗｃ＞Ｗｐ＋０．０２μｍであることが望ましい。
半導体装置１００では、エミッタ層４直下に流れ込む正孔の電流は、第１方向だけでなく、第２方向にも流れコンタクト層５に抜けていくため、隣り合うアクティブトレンチ６に挟まれたメサ領域においてエミッタ層４が一方のアクティブトレンチ６から他方のアクティブトレンチ６まで繋がっている場合と比べ、ラッチアップ耐量を上げることができる。また、Ｗｎを小さくすることで、ラッチアップ耐量をさらに上げることができる。
トレンチゲート型ＩＧＢＴにおいてはエミッタ層の比率を高めることで飽和電流を高めることができるが、単純にエミッタ層の比率を高めるとラッチアップ耐量が低下するという課題がある。なぜならば、エミッタ層の比率を高くするためにエミッタ層を広げるとエミッタ層直下のピンチ抵抗が増大するし、エミッタ層の間隔を狭くすると、製造時にエミッタ層の不純物の横方向拡散によりエミッタ層同士がつながってしまうからである。このように、ラッチアップ耐量と飽和電流の間にはトレードオフの関係が存在する。
エミッタ層４の配置を本実施の形態で説明したものとすることで、ラッチアップ耐量と飽和電流の間のトレードオフを改善でき、例えば、ラッチアップ耐量が高く、かつ飽和電流の高い半導体装置１００を提供することができる。
＜Ａ－２．効果＞
半導体装置１００では、隣り合うアクティブトレンチ６に挟まれたメサ領域において、エミッタ層４は、隣り合うアクティブトレンチ６のうちの一方のアクティブトレンチ６に接し他方のアクティブトレンチ６には接さないように第１方向に離散的に配置された領域と、他方のアクティブトレンチ６に接し一方のアクティブトレンチ６には接さないように第１方向に離散的に配置された領域と、を有する。また、隣り合うアクティブトレンチ６に挟まれたメサ領域において、コンタクト層５は、平面視で、一方のアクティブトレンチ６に接する側のエミッタ層４と他方のアクティブトレンチ６に接する側のエミッタ層４との間と、第１方向に離散的なエミッタ層４の各領域の間と、に配置されている、これにより、半導体装置１００はラッチアップの抑制に適した半導体装置である。
半導体装置１００では、アクティブトレンチ６の側壁においてエミッタ層４の離散的な領域の１つが接している第１方向の幅は、当該アクティブトレンチ６の側壁において第１方向に隣接するエミッタ層４の離散的な領域間の第１方向の幅よりも大きい。これにより、飽和電流を高めることができる。
＜Ｂ．実施の形態２＞
図３にＩＧＢＴである半導体装置１０１の平面図を、図４に半導体装置１０１の図３のＢ－Ｂ線における断面図を示す。
半導体装置１０１においては、半導体基体１２０の第１主面１２０ａからベース層３及びキャリア蓄積層２を夫々貫通してドリフト層１に到達している複数のトレンチ（第１のトレンチ）の一部としてダミートレンチ１５が設けられている。ダミートレンチ１５内にはゲート絶縁膜７を介してダミーゲート電極１６が形成されている。ダミーゲート電極１６はエミッタ電極９と電気的に接続されている。半導体装置１０１の複数のトレンチ（第１のトレンチ）の配置はアクティブトレンチ６が隣り合う部分を有し、隣接したアクティブトレンチ６に挟まれたメサ領域におけるエミッタ層４およびコンタクト層５の配置は、実施の形態１で説明したものと同様である。
半導体装置１０１においては、エミッタ層４はダミートレンチ１５の側壁に接しないように形成されている。半導体装置１０１は、アクティブトレンチ６とダミートレンチ１５に挟まれたメサ領域を有し、当該メサ領域において、エミッタ層４は、アクティブトレンチ６に接しダミートレンチ１５には接しないように、第１方向に離散的に配置された領域を有する。このような構成においても、アクティブトレンチ６とダミートレンチ１５に挟まれた当該メサ領域においてエミッタ層４直下に流れ込む正孔の電流は、第１方向と第２方向の両方に流れてコンタクト層５に抜けていくため、ラッチアップ抑制に適している。
キャリア蓄積層を有するＩＧＢＴでは、耐圧保持時にキャリア蓄積層を空乏化させるために、トレンチのピッチを一定以下に狭くする必要があり、チップの寄生容量を低減することが困難である。半導体装置１０１では、実施の形態１と比べ、ダミートレンチ１５を付加することで、トレンチのピッチを一定以下にして耐圧を保ちつつ、チップの寄生容量を低減することができる。
アクティブトレンチ６とダミートレンチ１５の両方を有する構成において、アクティブトレンチ６を隣接して配置することで、アクティブトレンチ６とダミートレンチ１５との間のカップリング容量を低減することができ、チップの寄生容量を低減することができる。
＜Ｃ．実施の形態３＞
図５にＩＧＢＴである半導体装置１０２の平面図を、図６に半導体装置１０２の図５のＣ－Ｃ線における断面図を示す。
半導体装置１０２では、２つ以上連続して隣り合うダミートレンチ１５にまたがってコンタクト層５とエミッタ電極９の間に層間絶縁膜１３が設けられている。特に、２つ以上連続して隣り合うダミートレンチ１５の間に全体に層間絶縁膜１３が設けられてコンタクトホール１４が形成されておらず、２つ以上連続して隣り合うダミートレンチ１５の間ではコンタクト層５とエミッタ電極９が層間絶縁膜１３で絶縁されている。半導体装置１０２はその他の点は実施の形態２の半導体装置１０１と同様である。
コンタクトホール１４の密度を下げることで、コレクタ電極１２から注入される正孔を第１主面１２０ａ近傍に蓄積させ、オン電圧を低減することができる。
＜Ｄ．実施の形態４＞
図７及び図８にＩＧＢＴである半導体装置１０３の平面図を示す。半導体装置１０３の構成は、エミッタ層４の第１方向の配置が、第２方向の位置によって異なっていることを除けば、実施の形態１の半導体装置１００と同様である。
半導体装置１０３では、エミッタ層４の第１方向の配置は、例えば、図７や図８に示されるように、メサ領域を挟む一方のアクティブトレンチ６側と他方のアクティブトレンチ６側で異なっており、特に、一方のアクティブトレンチ６側と他方のアクティブトレンチ６側で第１方向に幅Ｓｐだけずらして配置されている。図７に示される例では、アクティブトレンチ６の両側ではエミッタ層４の第１方向の配置は同じであるが、図８に示される例では、アクティブトレンチ６の両側でもエミッタ層４の第１方向の配置が幅Ｓｐだけずらして配置されている。
エミッタ層４の第１方向の配置は、メサ領域を挟む一方のアクティブトレンチ６側と他方のアクティブトレンチ６側で同じであり、アクティブトレンチ６の両側で異なっている、というものでもよい。
エミッタ層４の第１方向に関する配置を第２方向によって異ならせることで、エミッタ層４から注入される電流を分散させ、チップ内の発熱の均一さを上げることができる。
＜Ｅ．実施の形態５＞
図９及び図１０にＩＧＢＴである半導体装置１０４の平面図を示す。
半導体装置１０４の構成は、実施の形態１の半導体装置１００と比べ、エミッタ層４の離散的な領域それぞれの形状が異なる。その他の点は、半導体装置１０４は半導体装置１００と同様である。
図９および図１０に示されるように、半導体装置１０４において、エミッタ層４は、第１方向の一部において第２方向の幅Ｗｎの一部が広くなっており、第２方向に突出した凸部４ａを有している。つまり、エミッタ層４の第１方向に離散的な領域は、第１方向とは垂直な第２方向の幅が第１方向の部分的な領域で広くなっている領域を含む。
凸部４ａは、離散的に形成されたエミッタ層４の領域の１つに対し１つ以上形成されていてよく、エミッタ層４の離散的に形成された領域ごとに異なる位置に形成されていてもよいし、エミッタ層４の離散的に形成された領域の一部のみに形成されていてもよい。
凸部４ａの第２方向の幅をＷｎ’とし、第１方向の幅をＬｎ’とすると、Ｗｎ’＜Ｗｐであり、Ｌｎ‘≦Ｗｎである。
本実施の形態の構成により、ラッチアップ耐量を保ちつつ、エミッタ層４とエミッタ電極９との接触抵抗を低減することができる。
＜Ｆ．実施の形態６＞
図１１にＩＧＢＴである半導体装置１０５の断面図を示す。
半導体装置１０５では、コンタクトホール１４が第１主面１２０ａより第２主面１２０ｂ側まで深く形成されている。つまり、半導体基体１２０のＩＧＢＴが設けられている素子領域（第１の素子領域）において半導体基体１２０の第１主面１２０ａから第２主面１２０ｂ側に向けてトレンチ４０（第２のトレンチ）が設けられており、コンタクトホール１４はトレンチ４０を含む。
トレンチ４０の側面においてエミッタ層４とエミッタ電極９が接触しており、コンタクトホール１４の底面においてコンタクト層５とエミッタ電極９が接触している。コンタクト層５の第２主面１２０ｂ側にはベース層３があり、コンタクト層５は、ベース層３とエミッタ電極９の間に配置されている。
本実施の形態の構成により、コレクタ層１１から注入される正孔をコンタクト層５から引き抜きやすくし、ラッチアップ耐量を向上させることができる。
＜Ｇ．実施の形態７＞
図１２にＩＧＢＴである半導体装置１０６の断面図を示す。
半導体装置１０６では、アクティブトレンチ６内にゲート絶縁膜７を介してアクティブゲート電極８とシールド電極１７が形成されている。ゲート絶縁膜７はアクティブゲート電極８とシールド電極１７との間にも設けられている。
シールド電極１７はエミッタ電極９と電気的に接続されている。
シールド電極１７の深さ方向（第３方向）の中心はアクティブゲート電極８の深さ方向の中心より第２主面１２０ｂ側に位置しており、アクティブゲート電極８の第２主面１２０ｂ側の端は深さ方向においてキャリア蓄積層２が設けられている範囲に含まれている。実施の形態１でも述べたように、ドリフト層１とキャリア蓄積層２の境界では不純物濃度が連続的に変化していてもよいが、その場合、ドリフト層１とキャリア蓄積層２とを合わせた領域の第１主面１２０ａ側の表層部で、不純物濃度がドリフト層１の中央部分の不純物濃度の５倍以上の領域をキャリア蓄積層２とし、５倍未満の領域をドリフト層１としてよい。
アクティブゲート電極８の第２主面１２０ｂ側にシールド電極１７を形成することで、寄生容量を低減することができる。ベース層３の一部を反転させてチャネルを形成し、エミッタ層４とキャリア蓄積層２を当該チャネルにより接続するには、アクティブゲート電極８の深さはベース層３よりも深い必要があるため、アクティブゲート電極８の第２主面１２０ｂ側の端は深さ方向（第３方向）においてキャリア蓄積層２が設けられている範囲に含まれている。
＜Ｈ．実施の形態８＞
図１３に半導体装置１０７の断面図を示す。
半導体装置１０７において、半導体基体１２０はＩＧＢＴ領域２００（第１の素子領域）とは別に、ダイオードが設けられたダイオード領域２０１（第２の素子領域）を有する。
半導体装置１０７において、ＩＧＢＴ領域２００とダイオード領域２０１とは、第２方向に隣接している。
図１３ではＩＧＢＴ領域２００の構造が実施の形態１で説明したものと同様に示されているが、半導体装置１０７のＩＧＢＴ領域２００の平面構造と断面構造とは、実施の形態１から７のいずれかで説明したものでよく、実施の形態１から７のいずれかに応じて、ＩＧＢＴ領域２００の動作において実施の形態１から７のいずれかで説明した効果が得られる。
ダイオード領域２０１は、ドリフト層１と、ドリフト層１より第１主面１２０ａ側に配置されたｐ型のアノード層２０（第６半導体層）と、半導体基体１２０の第１主面１２０ａからアノード層２０を貫通してドリフト層１に到達する複数のダイオードトレンチ１８（第３のトレンチ）と、ダイオードトレンチ１８の内壁にゲート絶縁膜７を介して配置されたダイオードトレンチ電極１９と、ドリフト層１よりもｎ型不純物の濃度が高くドリフト層１より第２主面１２０ｂ側に配置されたｎ型のカソード層２１（第７半導体層）と、カソード層２１と電気的に接続されたコレクタ電極１２と、を備える。
ダイオードトレンチ電極１９はエミッタ電極９と電気的に接続されている。
アノード層２０は、ｐ型不純物として例えばボロンまたはアルミ等を有するｐ型の半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。
カソード層２１は、ｎ型不純物として例えばヒ素またはリン等を有するｎ型の半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２１／ｃｍ３である。
アノード層２０はベース層３と同一工程で形成してもよいし、別の工程で形成してもよい。また、エミッタ電極９との接触抵抗を低減するために、図１３に示すようにアノード層２０の一部にコンタクト層５が形成されていてもよい。
コンタクト層５は、ｐ型不純物として例えばボロンまたはアルミ等を有するｐ型の半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
本実施の形態の構成により、半導体装置１０７はＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ、逆導通ＩＧＢＴ）として動作することができる。
＜Ｉ．実施の形態９＞
図１４に半導体装置１０８の断面図を示す。
実施の形態９では、第２方向でエミッタ層４の端部をＩＧＢＴ領域２００の端部とし、カソード層２１の端部をダイオード領域２０１の端部としたときに、ＩＧＢＴ領域２００とダイオード領域２０１との間に境界領域２０２を有する。ＩＧＢＴ領域２００と境界領域２０２、ダイオード領域２０１と境界領域２０２とは、それぞれ第２方向に隣接している。ＩＧＢＴ領域２００とダイオード領域２０１それぞれの構成は、実施の形態８と同様である。
境界領域２０２の、第１主面１２０ａ側の構造はダイオード領域と同一であってよく、境界領域２０２の第２主面１２０ｂ側の構造はＩＧＢＴ領域２００と同じであってよい。
境界領域２０２を付加することで、ＩＧＢＴ領域２００からダイオード領域２０１に正孔が流れ込むのを抑制し、リカバリー損失を低減することができる。
＜Ｊ．実施の形態１０＞
図１５は実施の形態１０の半導体装置の製造方法のフローチャートを示す。本実施の形態では主に実施の形態１の半導体装置１００を製造する場合を想定して説明するが、他の実施の形態の半導体装置１０１から半導体装置１０８のいずれかを製造する製造方法に対しても同様に適用可能である。
まず、ドリフト層１を構成する半導体基板を準備する（ステップＳ１）。
次に、図１６に示すように、半導体基板の第１主面１２０ａ側にマスク処理を施し、マスク３０を形成する（ステップＳ２）。マスク３０はベース層３を形成する際のイオン注入とキャリア蓄積層２を形成する際のイオン注入とで用いるためのものである。マスク３０は、例えば、図１６のように、半導体装置１００の外周領域２０３を覆うように形成される。図１６以外の図では外周領域２０３は省略されている。
次に、ベース層３を形成するためのイオン注入（第１イオン注入）を行い（ステップＳ３）、キャリア蓄積層２を形成するためのイオン注入（第４イオン注入）を行い（ステップＳ４）、活性化アニールを行う。これにより、図１７に示される状態となる。なお、ベース層３用のイオン注入とキャリア蓄積層２用のイオン注入はどちらを先に行ってもよい。
次にアクティブトレンチ６を形成する（ステップＳ５）。
次にエミッタ層４用のマスク処理を行い、マスク３１を形成する（ステップＳ６）。これにより、図１８に示される状態となる。
次に、マスク３１を用い、エミッタ層４を形成するためのイオン注入（第２イオン注入）を行い（ステップＳ７）、活性化アニールを行う。これにより、図１９に示される状態となる。
次に、コンタクト層５用のマスク処理を行い、マスク３２を形成する（ステップＳ８）。これにより、図２０に示される状態となる。
次に、コンタクト層５を形成するためのイオン注入（第３イオン注入）を行い（ステップＳ９）、活性化アニールを行う。これにより、図２１に示される状態となる。
次に、コンタクトホール１４が形成されるように層間絶縁膜１３を形成し（ステップＳ１０）、エミッタ電極９を形成し（ステップＳ１１）、第２主面１２０ｂ側の構造を形成して（ステップＳ１２）、図２に示される半導体装置１００の構造が得られる。
ステップＳ５で説明したアクティブトレンチ６を形成する工程は、ステップＳ２でベース層３とキャリア蓄積層２用のマスク処理を施す前から、ステップＳ１０で層間絶縁膜１３を形成する前までの間の任意の場所にあってよい。
製造コストを低減するために、キャリア蓄積層２、ベース層３、エミッタ層４、コンタクト層５を形成する際のイオン注入はそれぞれ一回であることが望ましい。これにより、コンタクト層５とエミッタ層４それぞれの不純物濃度の厚さ方向の分布は例えば１つのピークのみを有する。
また、キャリア蓄積層２、ベース層３、エミッタ層４、コンタクト層５の活性化アニールは個別に実施してもよいし、複数まとめて実施してもよい。
半導体装置１００にキャリア蓄積層２を設けない場合には、ステップＳ４は不要である。
以上説明したように、本実施の形態の半導体装置の製造方法では、ベース層３を第１イオン注入を通して形成し、エミッタ層４を第２イオン注入を通して形成し、コンタクト層５を第３イオン注入を通して形成し、キャリア蓄積層２を第４イオン注入を通して形成し、第１イオン注入と第４イオン注入では同じマスク３０を用い、第１イオン注入および第４イオン注入で用いるマスク３０と、第２イオン注入で用いるマスク３１と、第３イオン注入で用いるマスク３２と、はそれぞれ異なる。これにより、エミッタ層４とコンタクト層５のパターンを独立に調整することができる。
＜Ｋ．実施の形態１１＞
図２２は実施の形態１１の半導体装置の製造方法のフローチャートを示す。本実施の形態では主に実施の形態１の半導体装置１００を製造する場合を想定して説明するが、他の実施の形態の半導体装置１０１から半導体装置１０８のいずれかを製造する製造方法に対しても同様に適用可能である。
まず、ドリフト層１を構成する半導体基板を準備する（ステップＳ２１）。
次に、半導体基板の第１主面１２０ａ側にマスク処理を施し、マスク３０を形成する（ステップＳ２２）。マスク３０はベース層３を形成する際のイオン注入とキャリア蓄積層２を形成する際のイオン注入とエミッタ層４を形成する際のイオン注入とで用いるためのものである。マスク３０は、例えば、図１６のように、半導体装置１００の外周領域２０３を覆うように形成される。
次に、ベース層３を形成するためのイオン注入（第５イオン注入）を行い（ステップＳ２３）、キャリア蓄積層２を形成するためのイオン注入（第８イオン注入）を行い（ステップＳ２４）、エミッタ層４を形成するためのイオン注入（第６イオン注入）を行い（ステップＳ２５）、活性化アニールを行う。これにより、図２３に示される状態となる。なお、ベース層３用のイオン注入とキャリア蓄積層２用のイオン注入とエミッタ層４用のイオン注入とを行う順番は入れ替えてよい。
次にアクティブトレンチ６を形成する（ステップＳ２６）。
次にコンタクト層５用のマスク処理を行い、マスク３３を形成する（ステップＳ２７）。これにより、図２４に示される状態となる。
次に、コンタクト層５を形成するためのイオン注入（第７イオン注入）を行い（ステップＳ２８）、活性化アニールを行う。これにより、図２１に示される状態となる。ステップＳ２８でコンタクト層５を形成する際のイオン注入量は、ステップＳ２５でエミッタ層４を形成する際のイオン注入量よりも高いため、予め不純物イオンが注入されているエミッタ層４を部分的にカウンタードープし、コンタクト層５を形成することができる。
次に、コンタクトホール１４が形成されるように層間絶縁膜１３を形成し（ステップＳ２９）、エミッタ電極９を形成し（ステップＳ３０）、第２主面１２０ｂ側の構造を形成して（ステップＳ３１）、図２に示される半導体装置１００の構造が得られる。
ステップＳ２６で説明したアクティブトレンチ６を形成する工程は、ステップＳ２２でベース層３とキャリア蓄積層２とエミッタ層４用のマスク処理を施す前から、ステップＳ２９で層間絶縁膜１３を形成する前までの間の任意の場所にあってよい。
製造コストを低減するために、キャリア蓄積層２、ベース層３、エミッタ層４、コンタクト層５を形成する際のイオン注入はそれぞれ一回であることが望ましい。これにより、コンタクト層５とエミッタ層４それぞれの不純物濃度の厚さ方向の分布は例えば１つのピークのみを有する。
また、キャリア蓄積層２、ベース層３、エミッタ層４、コンタクト層５の活性化アニールは個別に実施してもよいし、複数まとめて実施してもよい。
半導体装置１００にキャリア蓄積層２を設けない場合には、ステップＳ２４は不要である。
以上説明したように、本実施の形態の半導体装置の製造方法では、ベース層３を第５イオン注入を通して形成し、エミッタ層４を第６イオン注入を通して形成し、コンタクト層５を第７イオン注入を通して形成し、キャリア蓄積層２を第８イオン注入を通して形成し、第５イオン注入と第６イオン注入と第８イオン注入では同じマスク３０を用い、第５イオン注入と第６イオン注入と第８イオン注入を行った後に、第５イオン注入と第６イオン注入と第８イオン注入で用いるマスク３０とは別のマスク３３を用いて第７イオン注入を行う。これにより、実施の形態１０の半導体装置の製造方法と比べ、エミッタ層４用のマスク処理を削減し、製造コストを低減することができる。
以上のようにいくつかの実施の形態を提示してきたが、上記の実施の形態にとどまらず、いろいろな展開が可能である。素子構造としては，ＩＧＢＴ、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属酸化膜半導体電界効果トランジスタ）、ＲＣ－ＩＧＢＴなどのパワーデバイスに適用可能であり、耐圧クラスやＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板/ＭＣＺ（Ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ａｐｐｌｉｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）基板/エピ基板等に限定される事なく適用可能である。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ドリフト層、２ キャリア蓄積層、３ ベース層、４ エミッタ層、４ａ 凸部、５ コンタクト層、６ アクティブトレンチ、７ ゲート絶縁膜、８ アクティブゲート電極、９ エミッタ電極、１０ バッファ層、１１ コレクタ層、１２ コレクタ電極、１３ 層間絶縁膜、１４ コンタクトホール、１５ ダミートレンチ、１６ ダミーゲート電極、１７ シールド電極、１８ ダイオードトレンチ、１９ ダイオードトレンチ電極、２０ アノード層、２１ カソード層、３０，３１，３２，３３ マスク、４０ トレンチ、１００，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８ 半導体装置、１２０ 半導体基体、１２０ａ 第１主面、１２０ｂ 第２主面、２００ ＩＧＢＴ領域、２０１ ダイオード領域、２０２ 境界領域、２０３ 外周領域。

Claims (20)

  1. 第１主面および前記第１主面とは逆側の主面である第２主面を有する半導体基体を備え、
    前記半導体基体の第１の素子領域にトランジスタが設けられており、
    前記半導体基体は、前記第１の素子領域において、
    第１導電型の第１半導体層と、
    前記第１半導体層よりも前記第１主面側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の前記第１主面側に選択的に設けられた第１導電型の第３半導体層と、
    前記第３半導体層と電気的に接続された第１電極と、
    前記第２半導体層よりも第２導電型の不純物濃度が高く前記第２半導体層と前記第１電極の間に配置された第４半導体層と、
    を備え、
    前記半導体基体は、前記第１の素子領域において、前記第１主面から前記第２半導体層を貫通して前記第１半導体層に到達する複数の第１のトレンチが設けられており、
    前記複数の第１のトレンチは平面視でそれぞれ第１方向に延在し、
    前記複数の第１のトレンチは平面視でストライプ状に配置されており、
    前記複数の第１のトレンチのうちの少なくとも一部は当該第１のトレンチ内にゲート絶縁膜を介して前記第２半導体層と対向するようにゲート電極が設けられたアクティブトレンチであり、前記アクティブトレンチは前記第３半導体層をさらに貫通し、
    前記複数の第１のトレンチの前記ストライプ状の配置は前記アクティブトレンチが隣り合う部分を有し、
    隣り合うトレンチに挟まれた領域であるメサ領域のうち、隣り合う前記アクティブトレンチに挟まれたメサ領域において、前記第３半導体層は、前記隣り合う前記アクティブトレンチのうちの一方の前記アクティブトレンチに接し他方の前記アクティブトレンチには接さないように前記第１方向に離散的に配置された領域と、前記他方のアクティブトレンチに接し前記一方のアクティブトレンチには接さないように前記第１方向に離散的に配置された領域と、を有し、
    前記隣り合う前記アクティブトレンチに挟まれた前記メサ領域において、前記第４半導体層は、平面視で、前記一方の前記アクティブトレンチに接する側の前記第３半導体層と前記他方の前記アクティブトレンチに接する側の前記第３半導体層との間と、前記第１方向に離散的な前記第３半導体層の各領域の間と、に配置されており、
    前記複数の第１のトレンチのうちの一部は当該トレンチ内にゲート絶縁膜を介して形成されたダミーゲート電極を備えるダミートレンチであり、
    前記ダミーゲート電極は前記第１電極と電気的に接続されており、
    前記第３半導体層はダミートレンチの側壁に接しないように形成されており、
    前記アクティブトレンチと前記ダミートレンチに挟まれたメサ領域において、前記第３半導体層は、前記アクティブトレンチに接し前記ダミートレンチには接しないように前記第１方向に離散的に配置された領域を有する、
    半導体装置。
  2. 第１主面および前記第１主面とは逆側の主面である第２主面を有する半導体基体を備え、
    前記半導体基体の第１の素子領域にトランジスタが設けられており、
    前記半導体基体は、前記第１の素子領域において、
    第１導電型の第１半導体層と、
    前記第１半導体層よりも前記第１主面側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の前記第１主面側に選択的に設けられた第１導電型の第３半導体層と、
    前記第３半導体層と電気的に接続された第１電極と、
    前記第２半導体層よりも第２導電型の不純物濃度が高く前記第２半導体層と前記第１電極の間に配置された第４半導体層と、
    を備え、
    前記半導体基体は、前記第１の素子領域において、前記第１主面から第２半導体層を貫通して前記第１半導体層に到達する複数の第１のトレンチが設けられており、
    前記複数の第１のトレンチは平面視でそれぞれ第１方向に延在し、
    前記複数の第１のトレンチは平面視でストライプ状に配置されており、
    前記複数の第１のトレンチのうちの少なくとも一部は当該第１のトレンチ内にゲート絶縁膜を介して前記第２半導体層と対向するようにゲート電極が設けられたアクティブトレンチであり、前記アクティブトレンチは前記第３半導体層をさらに貫通し、
    前記複数の第１のトレンチの前記ストライプ状の配置は前記アクティブトレンチが隣り合う部分を有し、
    隣り合うトレンチに挟まれた領域であるメサ領域のうち、隣り合う前記アクティブトレンチに挟まれたメサ領域において、前記第３半導体層は、前記隣り合う前記アクティブトレンチのうちの一方の前記アクティブトレンチに接し他方の前記アクティブトレンチには接さないように前記第１方向に離散的に配置された領域と、前記他方のアクティブトレンチに接し前記一方のアクティブトレンチには接さないように前記第１方向に離散的に配置された領域と、を有し、
    前記隣り合う前記アクティブトレンチに挟まれた前記メサ領域において、前記第４半導体層は、平面視で、前記一方の前記アクティブトレンチに接する側の前記第３半導体層と前記他方の前記アクティブトレンチに接する側の前記第３半導体層との間と、前記第１方向に離散的な前記第３半導体層の各領域の間と、に配置されており、
    前記第３半導体層の前記第１方向に離散的な前記領域は、第１方向とは垂直な第２方向の幅が第１方向の部分的な領域で広くなっている領域を含む、
    半導体装置。
  3. 請求項１または２に記載の半導体装置であって、
    前記隣り合う前記アクティブトレンチに挟まれた前記メサ領域において、
    前記アクティブトレンチの側壁において前記第３半導体層の離散的な領域の１つが接している前記第１方向の幅が、当該アクティブトレンチの側壁において前記第１方向に隣接する前記第３半導体層の離散的な領域間の前記第１方向の幅よりも大きい、
    半導体装置。
  4. 請求項１から３のいずれか１項に記載の半導体装置であって、
    前記隣り合う前記アクティブトレンチに挟まれた前記メサ領域において、前記第４半導体層は、前記隣り合う前記アクティブトレンチの両方に接する連続的な領域であって、前記第１方向の位置に関して前記第３半導体層の前記第１方向に離散的な領域の複数が含まれる連続的な領域、を有する、
    半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記複数の第１のトレンチの前記ストライプ状の配置は前記ダミートレンチが隣り合う部分を有し、
    前記半導体基体と前記第１電極の間に、平面視で前記複数の第１のトレンチの前記ストライプ状の配置において隣り合う前記ダミートレンチの間にまたがるように、層間絶縁膜が形成されている、
    半導体装置。
  6. 請求項５に記載の半導体装置であって、
    前記半導体基体と前記第１電極の間に、平面視で前記複数の第１のトレンチの前記ストライプ状の配置において隣り合う前記ダミートレンチの間の全体に、前記層間絶縁膜が形成されている、
    半導体装置。
  7. 請求項１から６のいずれか１項に記載の半導体装置であって、
    前記第３半導体層の前記第１方向の配置が、第２方向の位置によって異なる、
    半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記第３半導体層の前記第１方向の配置が、前記隣り合う前記アクティブトレンチに挟まれた前記メサ領域において、一方の前記アクティブトレンチ側と他方の前記アクティブトレンチ側で異なる、
    半導体装置。
  9. 請求項７に記載の半導体装置であって、
    前記第３半導体層の前記第１方向の配置が、前記アクティブトレンチの両側で異なる、
    半導体装置。
  10. 請求項１から９のいずれか１項に記載の半導体装置であって、
    前記第１の素子領域において前記半導体基体の前記第１主面から前記第２主面側に向けて第２のトレンチが設けられており、
    前記第３半導体層は前記第２のトレンチの側壁に露出しており、
    前記第４半導体層は前記第２のトレンチの底部に設けられた部分を含み、
    前記第１電極は前記第２のトレンチに設けられた部分を含み、
    前記第２のトレンチの側面において前記第３半導体層と前記第１電極が接触しており、
    前記第２のトレンチの底面において前記第４半導体層と前記第１電極が接触している、
    半導体装置。
  11. 請求項１から９のいずれか１項に記載の半導体装置であって、
    前記第４半導体層は、第２半導体層の前記第１主面側に選択的に設けられている、
    半導体装置。
  12. 請求項１から１１のいずれか１項に記載の半導体装置であって、
    前記第１の素子領域は前記第１半導体層より前記第２主面側に第２導電型の第５半導体層と、
    前記第５半導体層と電気的に接続された第２電極と、
    を備え、
    前記半導体基体の平面視で前記第１の素子領域とは別の第２の素子領域にダイオードが設けられており、
    前記第２の素子領域は、
    前記第１半導体層と、
    前記第１半導体層より第１主面側に配置された第２導電型の第６半導体層と、
    前記第１主面から前記第６半導体層を貫通して前記第１半導体層に到達する複数の第３のトレンチと、
    前記第３のトレンチ内にゲート絶縁膜を介して配置されたダイオードトレンチ電極と、
    前記第１半導体層より第２主面側に配置された第１導電型の第７半導体層と、
    前記第７半導体層と電気的に接続された前記第２電極と、
    を備え、
    前記ダイオードトレンチ電極は前記第１電極と電気的に接続されている、
    半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記第１の素子領域と前記第２の素子領域の間に境界領域を有し、
    前記境界領域は、
    前記第１半導体層と、
    前記第１半導体層より第２主面側に配置された前記第５半導体層と、
    前記第１半導体層より第１主面側に配置された前記第６半導体層と、
    を備える、
    半導体装置。
  14. 請求項１から１３のいずれか１項に記載の半導体装置であって、
    前記第４半導体層と前記第３半導体層それぞれの不純物濃度の厚さ方向の分布は１つのピークのみを有する、
    半導体装置。
  15. 請求項１から１４のいずれか１項に記載の半導体装置であって、
    前記半導体基体は前記第１の素子領域において前記第１半導体層と前記第２半導体層の間に、第１導電型の不純物濃度が前記第１半導体層より高い第８半導体層が設けられている、
    半導体装置。
  16. 請求項１５に記載の半導体装置であって、
    前記アクティブトレンチ内にはゲート絶縁膜を介して前記ゲート電極とシールド電極とが配置されており、
    前記シールド電極は前記第１電極と電気的に接続され、
    前記シールド電極の深さ方向の中心は前記ゲート電極の深さ方向の中心より前記第２主面側に位置しており、
    前記ゲート電極の前記第２主面側の端は深さ方向において前記第８半導体層が設けられている範囲に含まれている、
    半導体装置。
  17. 請求項１から１４のいずれか１項に記載の半導体装置を製造する半導体装置の製造方法であって、
    前記第２半導体層を第１イオン注入を通して形成し、
    前記第３半導体層を第２イオン注入を通して形成し、
    前記第４半導体層を第３イオン注入を通して形成し、
    前記第１イオン注入で用いるマスクと、前記第２イオン注入で用いるマスクと、前記第３イオン注入で用いるマスクと、はそれぞれ異なる、
    半導体装置の製造方法。
  18. 請求項１５または１６に記載の半導体装置を製造する半導体装置の製造方法であって、
    前記第２半導体層を第１イオン注入を通して形成し、
    前記第３半導体層を第２イオン注入を通して形成し、
    前記第４半導体層を第３イオン注入を通して形成し、
    前記第８半導体層を第４イオン注入を通して形成し、
    前記第１イオン注入と前記第４イオン注入で同じマスクを用い、
    前記第１イオン注入および前記第４イオン注入で用いる前記マスクと、前記第２イオン注入で用いるマスクと、前記第３イオン注入で用いるマスクと、はそれぞれ異なる、
    半導体装置の製造方法。
  19. 請求項１から１４のいずれか１項に記載の半導体装置を製造する半導体装置の製造方法であって、
    前記第２半導体層を第５イオン注入を通して形成し、
    前記第３半導体層を第６イオン注入を通して形成し、
    前記第４半導体層を第７イオン注入を通して形成し、
    前記第５イオン注入と前記第６イオン注入で同じマスクを用い、
    前記第５イオン注入と前記第６イオン注入を行った後に、前記第５イオン注入と前記第６イオン注入で用いる前記マスクとは別のマスクを用いて前記第７イオン注入を行う、
    半導体装置の製造方法。
  20. 請求項１５または１６に記載の半導体装置を製造する半導体装置の製造方法であって、
    前記第２半導体層を第５イオン注入を通して形成し、
    前記第３半導体層を第６イオン注入を通して形成し、
    前記第４半導体層を第７イオン注入を通して形成し、
    前記第８半導体層を第８イオン注入を通して形成し、
    前記第５イオン注入と前記第６イオン注入と前記第８イオン注入で同じマスクを用い、
    前記第５イオン注入と前記第６イオン注入と前記第８イオン注入を行った後に、前記第５イオン注入と前記第６イオン注入と前記第８イオン注入で用いる前記マスクとは別のマスクを用いて前記第７イオン注入を行う、
    半導体装置の製造方法。
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