JP4957840B2 - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置 Download PDF

Info

Publication number
JP4957840B2
JP4957840B2 JP2010193473A JP2010193473A JP4957840B2 JP 4957840 B2 JP4957840 B2 JP 4957840B2 JP 2010193473 A JP2010193473 A JP 2010193473A JP 2010193473 A JP2010193473 A JP 2010193473A JP 4957840 B2 JP4957840 B2 JP 4957840B2
Authority
JP
Japan
Prior art keywords
region
layer
float
semiconductor substrate
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010193473A
Other languages
English (en)
Other versions
JP2011181886A (ja
Inventor
憲司 河野
幸夫 都築
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2010193473A priority Critical patent/JP4957840B2/ja
Priority to US13/010,307 priority patent/US8405122B2/en
Priority to DE102011003654.7A priority patent/DE102011003654B4/de
Priority to CN201110036148.7A priority patent/CN102148239B/zh
Publication of JP2011181886A publication Critical patent/JP2011181886A/ja
Application granted granted Critical
Publication of JP4957840B2 publication Critical patent/JP4957840B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Description

本発明は、絶縁ゲート型半導体装置に関する。
従来より、インバータ等に使用されるスイッチング素子としての絶縁ゲート型半導体装置（Insulated Gate Bipolar Transistor；ＩＧＢＴ）が、例えば特許文献１〜５で提案されている。
具体的に、特許文献１では、高抵抗のＮ型ベース層に、メインセルとダミーセルとを区画するように間隔をおいて複数のトレンチが形成され、このトレンチにトレンチゲート構造が形成されている。また、メインセル内でＮ型ベース層上にはＰ型ベース層が配設されると共にＰ型ベース層の表面内にはＮ型エミッタ層が形成されている。さらに、ダミーセル内でＮ型ベース層上にはＰ型バッファ層が配設されている。そして、メインセル内のＰ型ベース層およびＮ型エミッタ層とコンタクトするようにエミッタ電極が配設され、ダミーセル内のＰ型バッファ層上にバッファ電極が配設されている。
このような構造において、特許文献１では、バッファ電極はバッファ抵抗を介してエミッタ電極に電気的に接続される回路構成が記載されている。これにより、ダミーセルのＰ型バッファ層はバッファ抵抗を介してエミッタ接地されるので、素子の低スイッチング損失が可能となっている。
また、特許文献２では、Ｎ＋型基板の上にＮ−型エピタキシャル領域とＰ型ベース領域とが積層され、その表面からＮ−型エピタキシャル層に至るトレンチが形成されており、このトレンチ内にゲート酸化膜と埋め込みゲート電極とからなる埋め込みゲートが形成されている。この埋め込みゲートの上には層間絶縁膜が形成され、トレンチの周辺にはＮ型ソース領域が形成されている。
このような構造において、Ｎ−型エピタキシャル領域とＰ型ベース領域との間に、薄いＰ型領域とＮ型領域とが順にセル領域全体にわたってトレンチの底部側に挿入されている。これにより、Ｐ型領域とＮ型領域とで形成されるＰＮ接合により実質的に空乏化されるので、半導体装置の寄生容量が低下し、ひいては低オン電圧化が可能となっている。
さらに、特許文献３では、Ｎ−層の上にＰベース層が配置され、Ｐベース層からＮ−層に達するトレンチが形成されている。このトレンチ内にはトレンチゲート構造が形成されている。また、Ｐベース層の表面側のうちトレンチゲート構造の周囲にＮ＋エミッタ領域が形成されている。
このような構造において、Ｎ−層とＰベース層との間にキャリアを溜めるためのＮ層がセル領域全体にわたって設けられている。これによると、Ｎ層によりＮ−層におけるキャリア分布がダイオードのキャリア分布に近くなるので、低オン電圧化が可能となる。
一方、特許文献４では、半導体基板のうちの表面側に２種類の部分領域が備えられた構造が示されている。具体的には、第１種類の部分領域にはＰ型の第１ボディ領域とＮ＋型のエミッタ領域とＰ＋型の第１ボディコンタクト領域とが形成され、第２種類の部分領域にはＰ型の第２ボディ領域とＰ＋型の第２ボディコンタクト領域とＮ＋型の第２種類側蓄積領域とが形成されている。また、第２種類の部分領域にはＮ＋型のエミッタ領域が形成されておらず、表層部にＰ＋型の第２ボディコンタクト領域が形成されている。
そして、第２種類側蓄積領域は第２種類の部分領域において当該第２種類の部分領域を深さ方向に２分割すると共に、第１種類の部分領域に設けられた第１ボディコンタクト領域の底部よりもさらに深い位置に形成されている。このような構造によると、第２種類側蓄積領域が形成された第２種類の部分領域に寄生トランジスタが構成されないので、ラッチアップ現象の発生が抑制される。
また、特許文献５にも特許文献４と同様の構造が示されている。特許文献５では、Ｎ−型のドリフト領域に形成された複数のトレンチによってトレンチ間に複数の半導体領域が設けられた構造になっている。トレンチ内にはゲート絶縁膜およびゲート電極が埋め込まれている。複数の半導体領域にはＮ＋型のエミッタ領域が形成された一方の半導体領域とＮ＋型のエミッタ領域が形成されていない他方の半導体領域とがあり、各領域が交互に配置されている。一方の半導体領域にはＮ＋型のエミッタ領域よりも深いＰ＋型のエミッタ領域が形成されている。
そして、他方の半導体領域の表層部全体にＰ＋型のエミッタ領域が形成され、このＰ＋型のエミッタ領域の下部にＮ＋型の正孔バリア領域が形成されている。この正孔バリア領域は一方の半導体領域におけるＰ＋型のエミッタ領域よりも深く形成され、さらにゲート絶縁膜に接触しないように形成されている。これにより、ゲート絶縁膜と正孔バリア領域との間を通過するホールの流路が狭くなるので、ドリフト領域内の正孔の減少が抑えられ、ＩＧＢＴのオン電圧が低減される。
特開２００７−１３２２４号公報 特開２００４−９５９５４号公報 特開平７−５８３３２号公報 特開２００７−２６６１３４号公報 特許第４３６６９３８号公報
しかしながら、特許文献１では、バッファ電極にバッファ抵抗が接続された回路が示されているが、回路図のようにトレンチゲート構造が形成された半導体装置全体に渡って均一にバッファ抵抗を設けることは構造設計上困難である。なぜなら、外付け抵抗では配線抵抗により素子の場所ごとに実際のバッファ抵抗値が変わってしまうからである。
また、特許文献２では、Ｎ型領域がトレンチの底部側に位置しているので、もし熱拡散でＮ型領域を形成するとチャネルとなるＰ型ベース領域はＮ型領域を打ち消す必要があり、ゲートの閾値電圧（Ｖｔｈ）がばらつく可能性や耐圧設計が難しいという問題がある。また、イオン注入でＮ型領域をトレンチの底部側に深く形成するために加速電圧の高い専用装置が必要である。
さらに、特許文献３では、Ｎ層はＰベース層に配置されていると共に、Ｎ＋エミッタ領域の近くに位置しているので、ゲートの閾値電圧（Ｖｔｈ）のばらつきを起こす可能性や、サイリスタ動作による耐圧低下が懸念される。
そして、特許文献４ではＮ＋型のエミッタ領域が形成されていない半導体領域にホール蓄積領域がＰ＋型の第１ボディコンタクト領域よりも深く形成され、特許文献５ではＮ＋型のエミッタ領域が形成されていない領域にＰ＋型のエミッタ領域よりも深い正孔バリア領域が形成されている。このように、第１ボディコンタクト領域やＰ＋型のエミッタ領域よりも深い位置にホール蓄積領域や正孔バリア領域を形成するためには専用装置が必要であると共に深い位置に精度良く形成することがイオンインプラの原理上困難であるという問題がある。後述する図５の左図にイオンインプラのインプラ深さ（飛程）と加速エネルギー、同じく図５の右図に深さのバラツキ（分散）とエネルギーの相関を示す。図５から分かる様に、加速電圧を上げていくとインプラ深さは深くできるが、同時に深さのバラツキ（分散）も大きくなる。例えば、１０００ｋｅＶの場合、Ｐ（リン）は約１．２μｍ深さにインプラできるが、バラツキ（片側）は約０．２μｍ、つまり深さ方向に約０．４μｍの広がりを持つことが分かる。
またＲＣ−ＩＧＢＴの場合では、Ｐ＋型のボディ領域を形成するとダイオード動作時にホールの注入が増え、リカバリ損失が増えるといった問題がある。なぜならサージ耐量の観点から、寄生トランジスタ動作を防止するためＰ＋型のボディ領域は、濃度を極力高く、かつＮ型のエミッタの下側にもぐりこませるよう深く拡散する必要があるが、こうした濃度が高く、深いＰ＋型拡散層はホールの注入効率が非常に高いからである。
以上のように、従来では、スイッチング素子の低スイッチング損失や低オン電圧を精度良く図ることが困難であり、また、それぞれの両立を図ることも困難であった。
本発明は上記点に鑑み、低オン電圧と低スイッチング損失とを両立することができる絶縁ゲート型半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、一面（１０ａ）を有する第１導電型の半導体基板（１０）のうちの一面（１０ａ）側に第２導電型の複数のチャネル領域（１３）および第２導電型の複数のフロート領域（１８）が分離して形成され、チャネル領域（１３）の表層部に第１導電型のエミッタ領域（１４）とこのエミッタ領域（１４）よりも深く、かつチャネル領域（１３）よりも高不純物濃度とされた第２導電型のボディ領域（１５）が形成されており、複数のチャネル領域（１３）と複数のフロート領域（１８）とが半導体基板（１０）の一面（１０ａ）に平行な面方向に所定の配置順で繰り返し配置されることにより複数のチャネル領域（１３）の間にエミッタ領域（１４）が形成されていないフロート領域（１８）が配置された間引き型のＩＧＢＴ素子を備えた絶縁ゲート型半導体装置であって、以下のことを特徴としている。
すなわち、フロート領域（１８）には、半導体基板（１０）の一面（１０ａ）を基準としたフロート領域（１８）の深さ方向にフロート領域（１８）を半導体基板（１０）の一面（１０ａ）側の第１の領域（１８ａ）とフロート領域（１８）の底部側の第２の領域（１８ｂ）とに分割すると共に第１領域（１８ａ）と第２領域（１８ｂ）とを電位的に分離し、ボディ領域（１５）の底部よりも半導体基板（１０）の一面（１０ａ）側に位置する第１導電型のホールストッパー層（１９）が形成されている。
また、エミッタ領域（１４）および第１の領域（１８ａ）は、半導体基板（１０）の一面（１０ａ）に設けられたエミッタ電極（２１）にそれぞれ電気的に接続されていることを特徴とする。
これによると、フロート領域（１８）の一部である第１の領域（１８ａ）がエミッタ電極（２１）に接地されるので、第１の領域（１８ａ）の電位はエミッタ電位に固定される。このため、フロート領域（１８）を介する経路に形成される大きな帰還容量がほとんど無くなるので、スイッチングの速度を速くすることができ、スイッチング損失を低下させることができる。
一方、第２導電型のフロート領域（１８）に第１導電型のホールストッパー層（１９）が形成されているので、ホールストッパー層（１９）が電位の壁となって機能する。このため、フロート領域（１８）に流れるホールの流れを抑制することができ、ホールの蓄積効果を発揮し、ひいてはオン電圧を低減することができる。
以上により、絶縁ゲート型半導体装置において、低オン電圧と低スイッチング損失との両立を図ることができる。この構造では、第１導電型のホールストッパー層（１９）はエミッタ領域が無く、かつ表面付近に形成されるので従来例のようにゲート閾値Ｖｔｈのバラツキやサイリスタ動作といった寄生動作の懸念は無くなる。また高加速イオンインプラといった特別な設備も不要である。
請求項２に記載の発明では、半導体基板（１０）の一面（１０ａ）を基準としたホールストッパー層（１９）のピーク深さは、フロート領域（１８）の深さの５０％以下であることを特徴とする。
このように、ホールストッパー層（１９）をフロート領域（１８）の浅い位置に形成することで、コレクタ耐圧の低下を抑制し、ミラー電荷比の増加を１０％以下に抑制することができる（図１１参照）。
また、請求項３に記載の発明のように、半導体基板（１０）の一面（１０ａ）を基準としたホールストッパー層（１９）のピーク深さは、フロート領域（１８）の深さの２０％以下であることが好ましい。
このように、ホールストッパー層（１９）をフロート領域（１８）のより浅い位置に形成することで、コレクタ耐圧の低下が無く、ミラー電荷比の増加をさらに抑制することができる（図１１参照）。
そして、請求項４に記載の発明のように、半導体基板（１０）のうちの一面（１０ａ）側に第２導電型のベース層（１１）が形成され、このベース層（１１）が半導体基板（１０）に形成されたトレンチ（１２）によって複数に分離され、複数のベース層（１１）のうちエミッタ領域（１４）が形成されたものがチャネル領域（１３）とされると共にエミッタ領域（１４）が形成されていないものがフロート領域（１８）とされており、さらに、トレンチ（１２）の壁面に形成されたゲート絶縁膜（１６）と、トレンチ（１２）内において、ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、半導体基板（１０）のうち一面（１０ａ）とは反対側の他面（１０ｂ）側に形成された第２導電型のコレクタ層（２３）と、半導体基板（１０）のうちの他面（１０ｂ）に形成され、コレクタ層（２３）と電気的に接続されるコレクタ電極（２４）と、を備えた縦型のトレンチゲートＩＧＢＴとして構成することができる。
請求項５に記載の発明では、チャネル領域（１３）とフロート領域（１８）とが繰り返し配置されるようにベース層（１１）を複数の領域に分離するトレンチ（１２）において、チャネル領域（１３）を形成するトレンチ（１２）とトレンチ（１２）との間隔をＸとし、フロート領域（１８）を形成するトレンチ（１２）とトレンチ（１２）との間隔をＹとすると、Ｘ＜Ｙの関係を満たすようにトレンチ（１２）が形成されていることを特徴とする。
これによると、トレンチゲートの密度が減るので、スイチング速度を左右するゲート容量が減る。したがって、絶縁ゲート型半導体装置の高速スイッチングを実現することができる。
一方、請求項６に記載の発明では、チャネル領域（１３）とフロート領域（１８）とが繰り返し配置されるようにベース層（１１）を複数の領域に分離するトレンチ（１２）において、チャネル領域（１３）を形成するトレンチ（１２）とトレンチ（１２）との間隔をＸとし、フロート領域（１８）を形成するトレンチ（１２）とトレンチ（１２）との間隔をＹとすると、Ｘ≦Ｙの関係を満たすようにトレンチ（１２）が形成されていることを特徴とする。
これによると、フロート領域（１８）の幅がチャネル領域（１３）の幅よりも広くないので、チャネル密度を上げることで電子電流を増やすことができる。したがって、半導体基板（１０）のホールの濃度が上昇するので、半導体基板（１０）の抵抗が下がり、より低オン電圧化を図ることができる。
一方、請求項７に記載の発明のように、半導体基板（１０）の一面（１０ａ）のうち、チャネル領域（１３）に対応した領域に形成されたゲート絶縁膜（１６）と、ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、半導体基板（１０）のうち一面（１０ａ）とは反対側の他面（１０ｂ）側に形成された第２導電型のコレクタ層（２３）と、半導体基板（１０）のうちの他面（１０ｂ）に形成され、コレクタ層（２３）と電気的に接続されるコレクタ電極（２４）と、を備えた縦型のプレーナＩＧＢＴとして構成することもできる。
請求項８に記載の発明のように、請求項４ないし７に記載の構造において、半導体基板（１０）の他面（１０ｂ）側に形成されたコレクタ層（２３）の一部が第１導電型のカソード層（２７）とされており、半導体基板（１０）の一面（１０ａ）の面方向において、コレクタ層（２３）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ領域（２５）とされ、カソード層（２７）が形成された領域がダイオード素子として動作するダイオード領域（２６）とされていても良い。
そして、請求項９に記載の発明のように、半導体基板（１０）の一面（１０ａ）の面方向において、ＩＧＢＴ領域（２５）およびダイオード領域（２６）の全体に、エミッタ領域（１４）が形成されたチャネル領域（１３）とホールストッパー層（１９）が形成されたフロート領域（１８）とが繰り返し配置されていても良い。
これにより、ダイオード領域（２６）においてもホールストッパー層（１９）により半導体基板（１０）からフロート領域（１８）へのホールの注入が抑えられるので、専用のアノード層を形成しなくてもホールの低注入化が図れるダイオードを実現することができる。
また、請求項１０に記載の発明のように、ＩＧＢＴ領域（２５）には、エミッタ領域（１４）が形成されたチャネル領域（１３）とホールストッパー層（１９）が形成されたフロート領域（１８）とが繰り返し配置され、ダイオード領域（２６）には、ベース層（１１）にエミッタ領域（１４）およびホールストッパー層（１９）が形成されていなくても良い。
これにより、ダイオード領域（２６）ではＩＧＢＴ素子として機能する部分が存在しないので、順方向電圧がＩＧＢＴ素子から受ける影響を低減することができる。
この場合、請求項１１に記載の発明のように、トレンチ（１２）の深さ方向において、ベース層（１１）のうちコレクタ層（２３）とカソード層（２７）との境界上に位置する部分にはエミッタ領域（１４）が形成されていると共に当該ベース層（１１）がチャネル領域（１３）として機能するようにすることもできる。
一方、請求項１２に記載の発明では、ＩＧＢＴ領域（２５）には、エミッタ領域（１４）が形成されたチャネル領域（１３）とホールストッパー層（１９）が形成されたフロート領域（１８）とが繰り返し配置され、ダイオード領域（２６）には、ベース層（１１）全体にホールストッパー層（１９）が形成されていることを特徴とする。これにより、請求項９と同様の効果が得られる。
また、請求項１３に記載の発明のように、トレンチ（１２）の深さ方向において、ベース層のうちコレクタ層（２３）とカソード層（２７）との境界上に位置する部分にはエミッタ領域（１４）が形成されていると共に、当該ベース層（１１）がチャネル領域（１３）として機能するようにすることもできる。
また、請求項１４に記載の発明のように、半導体基板（１０）のうちの一面（１０ａ）側において、半導体基板（１０）の一面（１０ａ）に平行な面方向のうちの一方向に沿って第２導電型のベース層（１１）が形成され、このベース層（１１）が面方向において一方向に垂直な垂直方向に沿って半導体基板（１０）に形成されたトレンチ（１２）によって複数に分離され、複数のベース層（１１）のうちエミッタ領域（１４）が形成されたものがチャネル領域（１３）とされると共にエミッタ領域（１４）が形成されていないものがフロート領域（１８）とされており、さらに、トレンチ（１２）の壁面に形成されたゲート絶縁膜（１６）と、トレンチ（１２）内において、ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、半導体基板（１０）のうちの一面（１０ａ）側において、ベース層（１１）に離間すると共に当該ベース層（１１）に沿って形成された第１導電型のバッファ領域（２８）と、バッファ領域（２８）の表層部に形成された第２導電型のコレクタ層（２３）と、半導体基板（１０）のうちの一面（１０ａ）に形成され、コレクタ層（２３）と電気的に接続されるコレクタ電極（２４）と、を備えた横型のトレンチゲートＩＧＢＴとして構成することができる。
そして、請求項１５に記載の発明のように、請求項１４に記載の発明において半導体基板（１０）の一面（１０ａ）側に形成された前記コレクタ層（２３）の一部が第１導電型のカソード層（２７）とされていても良い。これにより、ダイオード素子を内蔵したＩＧＢＴ素子とすることができる。
請求項１６に記載の発明では、請求項１５に記載の発明において、一方向におけるコレクタ層（２３）の長さをＬＰとすると共にカソード層（２７）の長さをＬＮとすると、ＬＰ＞ＬＮの関係を満たすようにコレクタ層（２３）およびカソード層（２７）が形成されていることを特徴とする。これにより、ＬＰ＝ＬＮの場合よりＩＧＢＴ素子のオン電圧を下げることができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態に係る半導体チップの平面図である。 図１のＡ−Ａ断面の一部断面図である。 図１のＡ−Ａ断面に相当する図である。 図１のＢ−Ｂ断面図である。 不純物のイオン注入ピーク深さと加速電圧との関係を示した図である。 ＩＧＢＴ素子の損失特性を示した図である。 フロート層における不純物プロファイルである。 ＨＳピーク濃度Ｎｈｓに対するオン電圧Ｖｏｎを示した図である。 ＨＳピーク濃度Ｎｈｓに対するコレクタ耐圧を示した図である。 ＨＳピーク濃度Ｎｈｓに対するミラー電荷比を示した図である。 オン電圧Ｖｏｎ、コレクタ耐圧、およびミラー電荷比におけるホールストッパー層のピーク深さ依存性を示した図である。 本発明の第２実施形態に係る半導体チップにおいて、（ａ）はＩＧＢＴ領域におけるＩＧＢＴ素子の最小単位の断面図であり、（ｂ）はダイオード領域におけるダイオード素子の最小単位の断面図である。 第２実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。 本発明の第３実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。 本発明の第４実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。 本発明の第５実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。 本発明の第６実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。 （ａ）は本発明の第７実施形態に係る半導体チップの平面図であり、（ｂ）は（ａ）のＣ−Ｃ断面図である。 本発明の第８実施形態に係るＩＧＢＴ素子の一部断面図である。 本発明の第９実施形態に係るＩＧＢＴ素子の一部断面図である。 本発明の第１０実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。 本発明の第１１実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。 本発明の第１２実施形態に係るＩＧＢＴ素子の一部断面図である。 本発明の第１３実施形態に係るＩＧＢＴ素子の断面斜視図である。 本発明の第１４実施形態に係るＩＧＢＴ素子の平面図である。 図２５のＤ−Ｄ断面図である。 本発明の第１５実施形態に係るＩＧＢＴ素子の平面図である。 本発明の第１６実施形態に係るＩＧＢＴ素子の一部断面図である。 本発明の第１７実施形態に係るＩＧＢＴ素子の平面図である。 本発明の第１８実施形態に係るＩＧＢＴ素子の断面斜視図である。 本発明の第１９実施形態に係るＩＧＢＴ素子の断面斜視図である。 本発明の第２０実施形態に係るＩＧＢＴ素子の断面斜視図である。 （ａ）は図３２のＥ−Ｅ断面図、（ｂ）は図３２のＦ−Ｆ断面図、（ｃ）は図３２のＧ−Ｇ断面図である。 （ａ）は本発明の第２１実施形態に係るＩＧＢＴ素子の一部平面図であり、（ｂ）は（ａ）のＨ−Ｈ断面図である。 他の実施形態を説明するための図である。 他の実施形態を説明するための図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ＋型、Ｎ−型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
図１は、本実施形態に係る絶縁ゲート型半導体装置としての半導体チップ１の平面図である。また、図２は、図１のＡ−Ａ断面の一部断面図である。
図１に示されるように、半導体チップ１は、セルエリア２と、このセルエリア２の外周に位置するガードリング部３と、複数のパッド４とを備えて構成されている。
セルエリア２は、ＩＧＢＴ素子が形成された領域である。図２に示されるように、ＩＧＢＴ素子は、ドリフト層として機能するＮ−型の半導体基板１０に形成されている。この半導体基板１０のうちの一面１０ａ側には、所定厚さのＰ型のベース層１１が形成されている。さらに、ベース層１１を貫通して半導体基板１０まで達するように複数個のトレンチ１２が形成されており、このトレンチ１２によってベース層１１が複数個に分離されている。
具体的には、トレンチ１２は、半導体基板１０の一面１０ａの面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。トレンチ１２は例えば複数個等間隔に平行に形成されており、例えば各トレンチ１２の先端部が引き回されることで環状構造とされている。
そして、隣接するトレンチ１２同士の間に配置されているベース層１１（すなわち、環状のトレンチ１２に囲まれていないベース層１１）は、チャネル領域を構成するＰ型のチャネル層１３である。このチャネル層１３の表層部に、Ｎ＋型のエミッタ領域１４が形成されている。また、チャネル層１３には、当該チャネル層１３の上層部に、エミッタ領域１４に挟まれるようにＰ＋型のボディ領域１５が形成されている。このボディ領域１５は、半導体基板１０の一面１０ａを基準としてエミッタ領域１４よりも深く形成されている。
Ｎ＋型のエミッタ領域１４は、Ｎ−型の半導体基板１０よりも高不純物濃度で構成され、ベース層１１内において終端しており、かつ、トレンチ１２の側面に接するように配置されている。一方、Ｐ＋型のボディ領域１５は、Ｐ型のチャネル層１３よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１１内において終端している。
より詳しくは、エミッタ領域１４は、トレンチ１２間の領域において、トレンチ１２の長手方向に沿ってトレンチ１２の側面に接するように棒状に延設され、トレンチ１２の先端よりも内側で終端した構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１２の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されている。
各トレンチ１２内は、各トレンチ１２の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極１７は、トレンチ１２の長手方向に沿って形成され、図１に示されるパッド４のうちゲート用のものに接続されている。
また、環状構造を構成するトレンチ１２に囲まれたベース層１１、すなわちエミッタ領域１４が形成されていないベース層１１がフロート層１８である。
このように、ベース層１１はトレンチ１２により分割され、複数のベース層１１のうち、エミッタ領域１４が形成されたものがチャネル層１３として機能すると共に、エミッタ領域１４が形成されていないものがフロート層１８として機能する。そして、複数に分割されたベース層１１に交互にエミッタ領域１４が形成されることで、チャネル層１３とフロート層１８とが一定の配置順で繰り返し配置される。したがって、セルエリア２には、ＩＧＢＴ素子（ＩＧＢＴセル）とダミー素子（ダミーセル）とが交互に配置されている。このため、本実施形態に係る絶縁ゲート型半導体装置は、間引き型のＩＧＢＴ素子であると言える。
そして、ベース層１１のうちのフロート層１８には、トレンチ１２の深さ方向に当該フロート層１８をトレンチ１２の開口側の第１の層１８ａとトレンチ１２の底部側の第２の層１８ｂとに分割するＮ型のホールストッパー層１９が形成されている。このホールストッパー層１９により、第１の層１８ａと第２の層１８ｂとは電位的に完全に分離される。
ホールストッパー層１９はベース層１１のうちフロート層１８のみに形成され、ベース層１１のうちチャネル層１３には形成されていない。すなわち、ホールストッパー層１９は、ＩＧＢＴセルには無く、チャネル領域が形成されないダミーセルのみに存在している。
また、ホールストッパー層１９は、トレンチ１２の深さ方向においてはフロート層１８の表層部（つまり半導体基板１０の一面１０ａ側）に位置しており、チャネル層１３に設けられたボディ領域１５の底部よりも浅い位置に設けられている。この場合、トレンチ１２の深さの半分よりもフロート層１８の表面側に位置することが好ましく、例えば、トレンチ１２の深さに対してフロート層１８の表面からトレンチ１２の深さの約５分の１の深さに位置している。具体的には、トレンチ１２の深さを５μｍ程度とすると、フロート層１８の表面から０．５μｍの深さに約０．２μｍの厚さのホールストッパー層１９が位置している。このようなホールストッパー層１９の濃度は、例えば１×１０１６〜１×１０１７（／ｃｍ３）程度である。
さらに、ベース層１１の上にはＢＰＳＧ等の層間絶縁膜２０が形成されている。そして、層間絶縁膜２０にはコンタクトホール２０ａが形成されており、Ｎ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８のうちの第１の層１８ａの一部が層間絶縁膜２０から露出している。そして、層間絶縁膜２０の上にエミッタ電極２１が形成されると共にコンタクトホール２０ａを通じてエミッタ電極２１がＮ＋型のエミッタ領域１４、Ｐ＋型のボディ領域１５、および第１の層１８ａに電気的に接続されている。言い換えると、エミッタ電極２１は、エミッタ領域１４と第１の層１８ａとの両方に電気的に接続されている。
一方、Ｎ−型の半導体基板１０のうち、一面１０ａとは反対側の他面１０ｂ側にＮ型のフィールドストップ層２２が形成されている。また、このフィールドストップ層２２の上にＰ型のコレクタ層２３が形成され、コレクタ層２３の上にコレクタ電極２４が形成されている。
図２に示される構造は、セルエリア２におけるＩＧＢＴセルおよびダミーセルの最小単位の断面図であり、図２に示される構造は繰り返しミラー反転される。図２に示される構造が繰り返しミラー反転された構造、すなわち図１のＡ−Ａ断面に相当する図を図３に示す。図３に示されるように、トレンチ１２に挟まれたベース層１１が交互にチャネル層１３とフロート層１８とされ、各フロート層１８にホールストッパー層１９が設けられている。なお、セルエリア２では、図３に示される構造がさらに繰り返しミラー反転された構造となっている。
図４は、図１のＢ−Ｂ断面図である。なお、図４では、トレンチゲート構造のうちのトレンチ１２のみを表している。セルエリア２の周囲に形成されたガードリング部３は、図４に示されるように、例えばＮ−型の半導体基板１０の表層部にセルエリア２を囲むように環状のＰ型のウェル領域１０ｃや複数のＰ型のガードリング１０ｄが形成された構造になっている。
また、ガードリング１０ｄの上に酸化膜２０ｂが設けられ、酸化膜２０ｂのうちのガードリング１０ｄに対応する部分に開口部が設けられている。そして、この酸化膜２０ｂの開口部を介してガードリング１０ｄに外周電極２１ａが電気的に接続されている。さらに、外周電極２１ａはパッシベーション膜２１ｂで覆われている。
図１に示される複数のパッド４は、ＩＧＢＴ素子と外部回路とを電気的に接続するための接続部である。上述のように、ゲート電極１７は半導体チップ１内に引き回された配線を介してパッド４に接続される。パッド４としては、ゲート用の他、温度センス用のパッド４等が設けられている。以上が、本実施形態に係る絶縁ゲート型半導体装置の構成である。
次に、上記の絶縁ゲート型半導体装置の製造方法について説明する。まず、Ｎ−型のウェハを用意し、ウェハの表面にＰ型のベース層１１を熱拡散で形成する。そして、ウェハのうち各半導体チップ１となる領域それぞれにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層１１を貫通して半導体基板１０に達するようにトレンチ１２を形成し、このトレンチ１２の内壁表面にゲート絶縁膜１６とゲート電極１７となるポリシリコンとを形成する。
続いて、Ｎ＋型のエミッタ領域１４の形成予定領域が開口するマスクをウェハの上に配置した後、そのマスクを用いてＮ型不純物のイオン注入を行う。また、先程使用したマスクを除去したのち、新たにＰ＋型のボディ領域１５の形成予定領域が開口するマスクをウェハの上に配置し、さらにそのマスクを用いてＰ型不純物のイオン注入を行う。そして、再びマスクを除去したのち、熱処理にて注入された不純物を活性化させることにより、Ｎ＋型のエミッタ電極２１およびＰ＋型のボディ領域１５を形成する。
続いて、マスクを用いたイオン注入と熱処理により、ベース層１１のうちフロート層１８となる領域にホールストッパー層１９を形成する。例えば、０．５ＭｅＶ程度、ドーズ量として１×１０１２〜１×１０１４／ｃｍ２でドーパントであるＰ（リン）をイオン注入し、９００℃以上の熱処理で活性化させる。或いは、Ｐ（リン）をインプラ、熱処理した後、Ｂ（ボロン）をイオン注入し、熱処理する。このようにして、フロート層１８にホールストッパー層１９を形成する。
図５は、不純物のイオン注入ピーク深さと加速電圧との関係を示した図である。この図に示されるように、不純物としてＢ（ボロン）やＰ（リン）を用いる場合、加速電圧に比例してイオン注入ピーク深さが深くなる。例えば、Ｐ（リン）を６００ｋｅＶでイオン注入すると、半導体基板１０の一面１０ａから概ね０．８μｍの深さにホールストッパー層１９が形成される。なお、この図におけるエネルギーと射影飛程との関係は「半導体デバイス（Ｓ．Ｍ．ジー著、産業図書、初版）」のｐ．４３０−４３１の記載に基づいている。
この後、ベース層１１の上に層間絶縁膜２０を形成し、この層間絶縁膜２０にＮ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８のうちの第１の層１８ａの一部が露出するようにコンタクトホール２０ａを形成する。これにより、エミッタ電極２１とフロート層１８のうち第１の層１８ａとが電気的に接続される。なお、エミッタ電極２１の形成と同時に、パッド４等も形成する。
さらに、ウェハの裏面にＮ型のフィールドストップ層２２を形成し、フィールドストップ層２２の上にＰ型のコレクタ層２３を形成する。そして、コレクタ層２３の上にコレクタ電極２４を形成し、ウェハを個々にダイシングカットすることで半導体チップ１が完成する。なお、ガードリング部３やパッド４等は上記の工程内で、もしくは、専用の工程で形成される。
発明者らは、フロート層１８のうちの浅い領域にホールストッパー層１９を設けた構造の特性について調べた。その結果を図６〜図１１に示す。なお、これらの結果は、シミュレーションに基づくものである。
図６は、ＩＧＢＴ素子の損失特性を示した図である。この図の横軸はＩＧＢＴ素子のＤＣ損、縦軸はＡＣ損であり、これらＤＣ損やＡＣ損が小さいことがＩＧＢＴ素子の損失が小さいことを示している。ＤＣ損およびＡＣ損の両方が小さいことがＩＧＢＴ素子の理想的な特性である。
図６中、「従来まびき構造」とあるのは、フロート層１８にホールストッパー層１９が設けられていない構造を指し、「１／５まびき」、「１／３まびき」、「１／１まびき」はフロート層１８によるまびきの割合を示している。また、「ＰＴ」はパンチスルー、「ＮＰＴ構造」とはノンパンチスルー構造を示している。そして、１３０μｍや１６０μｍ厚というのはＩＧＢＴ素子の厚さを示している。
図６に示されるように、従来のまびき構造ではＡＣ損が高く、ＩＧＢＴ素子の厚さが１６０μｍ厚のものでは、ＤＣ損が高いことが分かる。一方、フロート層１８にホールストッパー層１９を設けた本案の構造では、ＤＣ損およびＡＣ損の両方が従来よりも小さくなっており、損失特性が向上していることがわかる。すなわち、本案は従来のまびき構造と比較して、オン電圧は同等でスイッチング（ＡＣ）損を約２５％改善することができる。
図７は、フロート層１８における不純物プロファイルである。図７に示される不純物プロファイルの横軸は半導体基板１０の一面１０ａを基準とした深さ、縦軸は不純物濃度であり、縦軸は対数で表現されている。
図７中、半導体基板１０の濃度を７×１０１３／ｃｍ３としている。「ＣＨＰ」および「ＣＨＰ拡散層」は半導体基板１０のうちの一面１０ａ側に形成されたＰ型のフロート層１８を示している。横軸の「ＣＨＰＸｊ」はフロート層１８の深さであり、ＣＨＰＸｊ＝４．５μｍとしている。
また、図７の「ＨＳ層」はホールストッパー層１９を示している。そして、ホールストッパー層１９の濃度ピーク位置が「ＨＳピーク深さ」を示しており、この濃度が「ＨＳピーク濃度Ｎｈｓ」である。「ＨＳｄＸｊ」は半導体基板１０の深さ方向におけるホールストッパー層１９の拡散広がりであり、広がりの半分（片側）が約０．１μｍである。このような不純物プロファイルに基づいて、ＩＧＢＴ素子のオン電圧Ｖｏｎ、コレクタ耐圧、およびミラー電荷比を調べた。
図８は、ホールストッパー層１９のＨＳピーク濃度Ｎｈｓに対してホールストッパー層１９の深さを変更したときのオン電圧Ｖｏｎを示した図である。図８において、横軸は相対ＨＳピーク濃度Ｎｈｓである。この相対ＨＳピーク濃度Ｎｈｓはリン（Ｐ）の濃度であり、Ｎｈｓ＝（（Ｎｈｓ−Ｎｐ）／Ｎｐ）×１００（％）で表される。また、Ｎｐはボロン（Ｂ）の濃度である。なお、半導体基板１０の一面１０ａを基準としたトレンチ１２の深さＴを４．９μｍとしている。
相対ＨＳピーク濃度Ｎｈｓは、フロート層１８のピーク濃度をＮｐ＝２．５×１０１７／ｃｍ３としたときの相対的なピーク濃度である。例えば、横軸において０％はホールストッパー層１９の濃度が２．５×１０１７／ｃｍ３、１００％はホールストッパー層１９の濃度が５×１０１７／ｃｍ３であり、−１００％はホールストッパー層１９の濃度が０すなわちホールストッパー層１９が設けられていない構造に対応している。つまり、横軸はホールストッパー層１９の濃度に対応している。また、縦軸はホールストッパー層１９の４つのピーク深さの各オン電圧Ｖｏｎの相対値である。
図８では、フロート層１８の深さをＣＨＰＸｊ＝４．５μｍとし、半導体基板１０の一面１０ａからＨＳピーク深さ（ＣＨＰ拡散深さ比）を９％、１６％、４４％、８９％としたときのオン電圧Ｖｏｎを相対的に示している。これは、ＨＳピーク深さが９％の場合、ホールストッパー層１９は半導体基板１０の一面１０ａ側に浅く形成されており、ＨＳピーク深さが８９％の場合、ホールストッパー層１９はトレンチ１２の底部側に深く形成されていることを意味している。
そして、図８に示されるように、ホールストッパー層１９のＨＳピーク深さが４４％や８９％のように深い場合よりも９％や１６％のように浅い場合のほうが、ＨＳピーク濃度Ｎｈｓの広い範囲でオン電圧Ｖｏｎが低くなっている。なお、図８では、各波形においてオン電圧Ｖｏｎの低減分がほぼ２０％で飽和したホールストッパー層１９の濃度に矢印を示してある。図９および図１０についても同様である。
また、図９は、ＨＳピーク濃度Ｎｈｓに対するコレクタ耐圧を示した図である。図９の横軸は図８と同じであり、縦軸は上述の４つのＨＳピーク深さの各コレクタ耐圧の相対値である。この図に示されるように、ＨＳピーク深さが８９％のように深い場合ではコレクタ耐圧はＨＳピーク濃度Ｎｈｓの広範囲で低下する。一方、ＨＳピーク深さが９％や１６％のように浅くなるほどコレクタ耐圧を確保できている。
さらに、図１０は、ＨＳピーク濃度Ｎｈｓに対するミラー電荷比を示した図である。図１０の横軸は図８と同じであり、縦軸は上述の４つのＨＳピーク深さの各ミラー電荷比の相対値である。ここで、ミラー電荷比とは、ゲート充電時のゲート−コレクタ間とゲート−エミッタ間との電荷比率であり、ゲート-コレクタ間の容量結合が小さくなるとミラー電荷比が小さくなり高速スイッチングが可能となる。
図１０に示されるように、ＨＳピーク深さが４４％や８９％のように深い場合ではＨＳピーク濃度Ｎｈｓの上昇と共にミラー電荷比が上昇してしまう。一方、ＨＳピーク深さが９％や１６％のように浅くなるとＨＳピーク濃度Ｎｈｓの広範囲でミラー電荷比が一定に維持され、高速スイッチングが可能となる。
上記の図８〜図１０に係るオン電圧Ｖｏｎ、コレクタ耐圧、およびミラー電荷比におけるホールストッパー層１９のピーク深さ依存性を図１１に示す。図１１の横軸はＨＳピーク深さであり、上述のように９％、１６％、４４％、８９％である。また、図１１の縦軸はオン電圧Ｖｏｎの低減率、コレクタ耐圧の耐圧低下率、およびミラー電荷比の増加率である。なお、オン電圧Ｖｏｎの低減率２０％のホールストッパー濃度でオン電圧Ｖｏｎの低減率、 コレクタ耐圧の耐圧低下率、およびミラー電荷比の増加率をプロットしている（図８の矢印で指示した箇所）。
図１１に示されるように、オン電圧Ｖｏｎはホールストッパー層１９の深さに依存せずに一定であるが、コレクタ耐圧についてはＨＳピーク深さが概ね５０％を超えると顕著に減少し始める。また、ミラー電荷比についてはホールストッパー層１９の深さに依存し、ホールストッパー層１９の深さが概ね２０％以上になるとミラー電荷比の増加が顕著になる。このように、半導体基板１０の一面１０ａを基準としたホールストッパー層１９のピーク深さは、コレクタ耐圧の低下のない範囲ではフロート層１８の深さの５０％以下の深さ、さらにミラー電荷比の増加が実質無い同じく２０％以下の深さがより好ましいことが分かる。ミラー電荷比が増加するということはスイッチング損が増えることを意味しており、ＡＣ損を減らすためにはフロート層１８のより浅い位置にホールストッパー層１９を形成することが重要である。
以上のように、ホールストッパー層１９はフロート層１８に深く形成されているよりも浅く形成されているほうが、ＩＧＢＴ素子の特性が良いことがわかる。
ただし、ホールストッパー層１９が半導体基板１０の一面１０ａに露出し、表面電極であるエミッタ電極２１と接触すると寄生ＮＰＮトランジスタが形成され、サージ耐量低下が懸念される。したがって、表面にはＰ型層である第１の層１８ａを残すことが肝要である。このためには、ホールストッパー層１９を少なくとも０．１μｍ以上の深さにインプラすることが好ましく、加速エネルギーとしては１００ｋｅＶ以上が必要である（図５参照）。もしくは、後述する図２０や図２２のように、ホールストッパー層１９の上側に、コンタクト用の浅いＰ型層であるコンタクト領域１８ｃを形成すると良い。
以上説明したように、本実施形態では、ダミーセルのＰ型のフロート層１８にＮ型のホールストッパー層１９を設けたことが特徴となっている。さらに、このホールストッパー層１９により分割された第１の層１８ａがエミッタ電極２１に接続つまり接地されることが特徴となっている。
このように、第１の層１８ａがエミッタ電極２１に電気的に接続されるので、フロート層１８はエミッタ電位（ＧＮＤ）に固定される。このため、従来では、ＩＧＢＴ素子のスイッチの切り替え時にフロート層１８に大量に溜まっていた電荷の放電に時間がかかり、スイッチング損が発生していたが、本実施形態ではフロート層１８がエミッタ電極２１に接地されているので、コレクタ電極２４からフロート層１８を介してゲート電極１７に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなる。このため、スイッチの切り替え時に放電する電荷がほとんど無いので、スイッチング時間を短縮、ひいてはスイッチング損失を低減することができる。
また、Ｐ型のフロート層１８に設けられたＮ型のホールストッパー層１９が電位の壁となって機能するので、フロート層１８の一部である第１の層１８ａがエミッタ電極２１に接地されたことにより半導体基板１０からフロート層１８を介してエミッタ電極２１にホールが抜けてしまうことを抑制することができる。つまり、ホールストッパー層１９によりホールの流れを適度に抑制することができる。このため、半導体基板１０を流れるホールがエミッタ電極２１にはき出されにくくなり、半導体基板１０のホールおよび電子の濃度が上昇していわゆる導電率変調が促進されるので、半導体基板１０の抵抗が下がる。したがってＩＧＢＴ素子のオン電圧を下げることができる。
このように、ダミーセルのフロート層１８にホールストッパー層１９を設けてフロート層１８をエミッタ接地とすることで、低オン電圧と低スイッチング損失との両立を図ることができる。
さらに、フロート層１８がエミッタ電極２１に接地されるので、ＩＧＢＴ素子全体の動的耐圧および静的耐圧が上がり、耐圧設計も容易になる。ホールストッパー層１９は、トレンチ１２の深さ方向においてフロート層１８の浅い領域に位置しているので、製造が容易でかつ耐圧設計がしやすいという利点もある。
そして、半導体基板１０の一面１０ａを基準としたときのホールストッパー層１９のピーク深さをフロート層１８の深さの５０％以下、好ましくは２０％以下とし、ホールストッパー層１９をフロート層１８のより浅い位置に設けることで損失がより少ないＩＧＢＴ素子を実現することができる。
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、チャネル層１３が特許請求の範囲の「チャネル領域」に対応し、フロート層１８が特許請求の範囲の「フロート領域」に対応する。また、第１の層１８ａが特許請求の範囲の「第１の領域」に対応し、第２の層１８ｂが特許請求の範囲の「第２の領域」に対応する。
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。上記第１実施形態では、セルエリア２にＩＧＢＴ素子のみが形成された構造について説明したが、本実施形態ではセルエリア２にダイオード素子も形成されたＲＣ−ＩＧＢＴ素子について説明する。
すなわち、本実施形態では、セルエリア２にはＩＧＢＴ素子が形成されたＩＧＢＴ領域とダイオード素子が形成されたダイオード領域とが複数交互に設けられた構造となっている。
図１２（ａ）はセルエリア２のうちＩＧＢＴ領域２５におけるＩＧＢＴ素子の最小単位の断面図であり、図１２（ｂ）はセルエリア２のうちダイオード領域２６におけるダイオード素子の最小単位の断面図である。
図１２（ａ）に示されるように、ＩＧＢＴ領域２５では、半導体基板１０のうちの他面１０ｂ側にフィールドストップ層２２が形成され、このフィールドストップ層２２の上にＰ型のコレクタ層２３が形成されている。これにより、ＩＧＢＴ領域２５では、コレクタ層２３からホールが供給される構造となる。
一方、図１２（ｂ）に示されるように、ダイオード領域２６では、フィールドストップ層２２の上にＮ型のカソード層２７が形成されている。
これにより、ダイオード領域２６では、エミッタ−コレクタ間にダイオード素子が形成された構造となる。
これによると、第１実施形態で示されたＩＧＢＴ素子に対して、半導体基板１０の他面１０ｂ側に形成されたコレクタ層２３の一部がＮ型のカソード層２７とされることによりＩＧＢＴ領域２５の一部がダイオード領域２６とされていると言える。そして、半導体基板１０の一面１０ａの面方向において、コレクタ層２３が形成されたＩＧＢＴ領域２５がＩＧＢＴ素子として動作し、カソード層２７が形成されたダイオード領域２６がダイオード素子として動作する。すなわち、コレクタ電極２４はカソード電極としての役割も果たす。
図１２に示された構造はＩＧＢＴ素子およびダイオード素子の最小単位であり、これらの最小単位の構造が繰り返しミラー反転された構造となる。この構造の一部の断面図を図１３に示す。
図１３に示されるように、半導体基板１０のうちの一面１０ａ側の構造については、ＩＧＢＴ領域２５およびダイオード領域２６の全体に、エミッタ領域１４が形成されたチャネル層１３とホールストッパー層１９が形成されたフロート層１８とが繰り返し配置されている。そして、半導体基板１０の他面１０ｂ側において、フィールドストップ層２２の上に形成される層がコレクタ層２３であるかまたはカソード層２７であるかにより、ＩＧＢＴ領域２５とダイオード領域２６とが区画されている。なお、セルエリア２では、図１３に示される構造がさらに繰り返しミラー反転された構造となっている。
以上のように、セルエリア２をＲＣ−ＩＧＢＴ素子の構造とすることもできる。この場場合、チャネルが素子全体に形成されるので、電子電流を増やすことができ、ＩＧＢＴのオン電圧を下げることができる。
そして、本実施形態ではフロート層１８にはホールストッパー層１９よりも浅い位置にＰ＋型のボディ領域が形成されていないので、このＰ＋型のボディ領域から半導体基板１０へのホールの注入が大きくなってダイオード素子のリカバリ損が増えることはない。
（第３実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図１４は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、ＩＧＢＴ領域２５においては、エミッタ領域１４が形成されたチャネル層１３とホールストッパー層１９が形成されたフロート層１８とが繰り返し配置されている。
一方、ダイオード領域２６においては、ベース層１１にエミッタ領域１４およびホールストッパー層１９が形成されていない。このような構造によると、ダイオード領域２６ではチャネル層１３すなわちＩＧＢＴ素子として機能する部分が無いので、ダイオード素子の順方向電圧がＩＧＢＴ素子から受ける影響を低減することが可能となる。
なお、本実施形態では、ＩＧＢＴ領域２５とダイオード領域２６との境界上にはダイオード素子が位置している。
（第４実施形態）
本実施形態では、第３実施形態と異なる部分について説明する。図１５は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、トレンチ１２の深さ方向において、コレクタ層２３とカソード層２７との境界上に位置するベース層１１にはエミッタ領域１４が形成されている。したがって、このベース層１１がチャネル層１３として機能する。言い換えると、ＩＧＢＴ領域２５がダイオード領域２６の外縁部にオーバーラップしていると言える。
このように、ＩＧＢＴ素子がＩＧＢＴ領域２５とダイオード領域２６との境界上に位置していても、第３実施形態と同様に、ダイオード領域２６ではＩＧＢＴ素子として機能する部分がほとんど無いので、ダイオード素子の順方向電圧がＩＧＢＴ素子から受ける影響を低減することができる。
（第５実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図１６は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、ダイオード領域２６に位置するベース層１１（つまりフロート層１８）全体にホールストッパー層１９が形成されている。なお、ＩＧＢＴ領域２５とダイオード領域２６との境界上にはダイオード素子が位置している。
このように、ダイオード領域２６のフロート層１８それぞれにホールストッパー層１９が設けられているので、半導体基板１０からダイオード領域２６のフロート層１８へのホールの注入が抑えられてホールの低注入化を図ることができる。
（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図１７は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、コレクタ層２３とカソード層２７との境界上に位置するベース層１１にはエミッタ領域１４が形成され、当該ベース層１１がチャネル層１３として機能する。言い換えると、ＩＧＢＴ領域２５がダイオード領域２６の外縁部にオーバーラップしていると言える。このように、ＩＧＢＴ領域２５とダイオード領域２６との境界にＩＧＢＴ素子が存在していても良い。
（第７実施形態）
本実施形態では、第２〜第６実施形態と異なる部分について説明する。図１８（ａ）は本実施形態に係る半導体チップ１の平面図であり、図１８（ｂ）は図１８（ａ）のＣ−Ｃ断面図である。
図１８（ａ）に示されるように、ＩＧＢＴ領域２５およびダイオード領域２６は交互に配置され、ストライプ状にレイアウトされている。そして、図１８（ｂ）に示されるように、ＩＧＢＴ領域２５には半導体基板１０のうちの他面１０ｂ側にＰ＋型のコレクタ層２３が設けられ、ダイオード領域２６には半導体基板１０のうちの他面１０ｂにＮ＋型のカソード層２７が設けられている。すなわち、コレクタ層２３とカソード層２７とがストライプ状に設けられている。
なお、本実施形態では、ダイオード領域２６のうちのＩＧＢＴ領域２５側にもエミッタ領域１４およびボディ領域１５が部分的に形成されている。こうすることでＩＧＢＴのチャネルを増やし、オン電圧Ｖｏｎを低減できる。以上のように、ＩＧＢＴ領域２５およびダイオード領域２６をストライプ状にレイアウトすることもできる。
（第８実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図１９は、本実施形態に係るＩＧＢＴ素子の一部断面図である。上述のように、ホールストッパー層１９をイオン注入で形成する場合、ホールストッパー層１９のアライメントズレすなわちホールストッパー層１９の欠損が懸念される。そこで、図１９に示されるように、エミッタ領域１４をフロート層１８に張り出させても良い。これにより、エミッタ領域１４のイオン注入領域とホールストッパー層１９のイオン注入領域（ＨＳ層のイオン注入領域）とがオーバーラップすることとなる。ホールストッパー層１９を逆にエミッタ領域１４側に張り出させると閾値Ｖｔｈに影響を与える懸念があるのでエミッタ領域１４をフロート層１８に延長させたほうが良い。
なお、図１９では、ＩＧＢＴ素子の断面図を示しているが、ダイオードを内蔵したＲＣ−ＩＧＢＴ素子でも良い。
（第９実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図２０は、本実施形態に係るＩＧＢＴ素子の一部断面図である。
フロート層１８において、ホールストッパー層１９の上部に位置する第１の層１８ａの表面濃度が不足してコンタクト抵抗が懸念される場合がある。このような場合は、図２０に示されるように、フロート層１８の第１の層１８ａの表層部に極浅いＰ＋型のコンタクト領域１８ｃを形成しても良い。このＰ＋型のコンタクト領域１８ｃはあくまでコンタクト用であり、表面に極浅く形成する。一方エミッタ領域１４に隣接したボディ領域１５は、サージ耐量確保のため図示されるようにエミッタ領域１４より深く形成している。
なお、コンタクト領域１８ｃの形成は、層間絶縁膜２０にコンタクトホール２０ａを形成するコンタクト形成を行った後に行えば良い。また、図２０では、ＩＧＢＴ素子の断面図を示しているが、ダイオードを内蔵したＲＣ−ＩＧＢＴ素子でも良い。
（第１０実施形態）
本実施形態では、第８実施形態と異なる部分について説明する。図２１は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。なお、図２０では、ＩＧＢＴ領域２５とダイオード領域２６との境界部分の断面図を示している。
図２１に示されるように、ＲＣ−ＩＧＢＴ素子で低注入ダイオードを内蔵する場合は、Ｐ型のチャネル層１３より低濃度なＰ型のフロート層１８（アノード層）を形成しても良い。
（第１１実施形態）
図２２は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、第８実施形態に係るエミッタ領域１４の張り出し構造、第９実施形態に係るフロート層１８のコンタクト領域１８ｃ、第１０実施形態に係る低濃度なフロート層１８の各構造を適宜組み合わせることも可能である。この場合、Ｐ＋型のコンタクト領域１８ｃは表面にごく浅く形成しているので、Ｐ＋型の深いボディ領域１５よりホールの注入効率を下げることができ、ダイオード動作時に過剰なホールの注入を抑えることができる。したがって、ＲＣ−ＩＧＢＴのＡＣ損失を下げることができる。
（第１２実施形態）
上記各実施形態では、トレンチ１２が等間隔に形成されていたので、チャネル層１３の幅とフロート層１８の幅とが同じであった。しかしながら、この幅は一例であり、トレンチ１２を形成する間隔に従って変化させることができる。
図２３（ａ）および図２３（ｂ）は、チャネル層１３とフロート層１８とが繰り返し配置されるようにベース層１１を複数の領域に分離するトレンチ１２において、チャネル層１３の幅よりもフロート層１８の幅が広くなるようにトレンチ１２を形成した例である。
すなわち、チャネル層１３を形成するトレンチ１２とトレンチ１２との間隔をＸとし、フロート層１８を形成するトレンチ１２とトレンチ１２との間隔をＹとすると、Ｘ＜Ｙの関係を満たすようにトレンチ１２が形成されている。なお、図２３では最小単位の構造を示しているので、トレンチ１２とトレンチ１２との間のチャネル層１３の幅の１／２がＸに相当し、トレンチ１２とトレンチ１２との間のフロート層１８の幅の１／２がＹに相当する。
図２３（ａ）は例えば第１実施形態で示された構造においてフロート層１８の幅が広げられた構造である。また、図２３（ｂ）はダイオード領域２６のフロート層１８の幅が広げられた構造である。
このように、Ｘ＜Ｙという関係により、ＩＧＢＴ領域２５では当該ＩＧＢＴ領域２５の面積に対してゲートとして機能する領域が小さくなる一方、エミッタ接地される領域が増えるので、帰還容量の中に溜まる電荷はほとんど無くなり、ＩＧＢＴ素子の高速スイッチングを実現することができる。
なお、例えば第１実施形態等のようにチャネル層１３の幅とフロート層１８の幅とが同じ場合にはＸ＝Ｙの関係を満たすようにトレンチ１２が形成されていると言える。したがって、Ｘ≦Ｙの関係を満たすようにトレンチ１２が形成されていれば良いと言える。
（第１３実施形態）
上記各実施形態では、半導体基板１０に設けたトレンチ１２にゲート絶縁膜１６を介してゲート電極１７を埋め込んだ縦型のトレンチゲートＩＧＢＴについて説明したが、ホールストッパー層１９を設ける構造を縦型のプレーナＩＧＢＴに適用することもできる。本実施形態では、プレーナ型のＩＧＢＴ素子について説明する。
図２４は、本実施形態に係るＩＧＢＴ素子の断面斜視図である。図２４は、例えば図１のＡ−Ａ断面に相当する図である。
図２４に示されるように、Ｎ−型の半導体基板１０のうちの一面１０ａ側にＰ型の領域が形成されている。このＰ型の領域は、半導体基板１０の一面１０ａの面方向に平行な一方向に沿ってストライプ状に形成されている。Ｐ型の各領域は上述のチャネル層１３とフロート層１８とにそれぞれ対応する領域である。以下では、チャネル層１３に対応する領域をチャネル領域１３といい、フロート層１８に対応する領域をフロート領域１８という。
また、チャネル領域１３の表層部には当該チャネル領域１３に沿ってＮ＋型のエミッタ領域１４が離間して形成されている。そして、離間したエミッタ領域１４の間に当該エミッタ領域１４に沿ってＰ＋型のボディ領域１５が形成されている。一方、フロート領域１８には、当該フロート領域１８を半導体基板１０の一面１０ａ側の第１の層１８ａと他面１０ｂ側の第２の層１８ｂとに分割するＮ型のホールストッパー層１９が形成されている。以下では、第１の層１８ａを第１の領域１８ａといい、第２の層１８ｂを第２の領域１８ｂという。
ホールストッパー層１９のうちのチャネル領域１３側の両端部は半導体基板１０の一面１０ａに達するように形成されている。これにより、フロート領域１８はホールストッパー層１９によって完全に２分割されている。なお、図２４では、ホールストッパー層１９を太線で表現している。
本実施形態においても、ホールストッパー層１９はチャネル領域１３に浅く形成されている。すなわち、半導体基板１０の一面１０ａを基準としたときのホールストッパー層１９のピーク深さはチャネル領域１３の深さの５０％以下であることが好ましい。より好ましくは２０％以下である。このように、ホールストッパー層１９をフロート層１８の浅い位置に設けることでプレーナ型のＩＧＢＴ素子においてもスイッチング損失をより低減することができる。
また、半導体基板１０の一面１０ａにゲート絶縁膜１６が形成され、チャネル領域１３のうちのボディ領域１５およびエミッタ領域１４の一部、フロート領域１８のうちの第１の領域１８ａの一部が露出するようにゲート絶縁膜１６にコンタクト１６ａが形成されている。そして、ゲート絶縁膜１６の上にゲート電極１７が形成されている。ゲート電極１７はゲート絶縁膜１６で覆われている。ゲート絶縁膜１６から露出したボディ領域１５、エミッタ領域１４、および第１の領域１８ａに接触するように図示しないエミッタ電極２１が設けられている。
半導体基板１０のうちの他面１０ｂ側には、Ｎ型のフィールドストップ層２２、Ｐ＋型のコレクタ層２３、およびコレクタ電極２４が順に形成されている。
このような構造では、チャネル領域１３とフロート領域１８とが交互に配置された方向において、チャネル領域１３の中央の位置からフロート領域１８の中央の位置までが１つのユニットセルとされ、このユニットセルが繰り返し並べられている。
以上のように、プレーナ型のＩＧＢＴ素子構造において、フロート領域１８にホールストッパー層１９を設けることもできる。
（第１４実施形態）
図２５は、本実施形態に係るＩＧＢＴ素子の平面図である。図２６は、図２５のＤ−Ｄ断面図である。図２５に示されるように、チャネル領域１３とフロート領域１８とが半導体基板１０の一面１０ａの面方向に交互に千鳥状に配置されている。したがって、図２６の断面図に示されるように、ゲート絶縁膜１６に四角形状のコンタクト１６ａが千鳥状に設けられている。
以上のように、プレーナ型のＩＧＢＴ素子構造において、チャネル領域１３とフロート領域１８とを千鳥構造とすることもできる。
（第１５実施形態）
図２７は、本実施形態に係るＩＧＢＴ素子の平面図である。この図に示されるように、本実施形態では第１４実施形態と同様にチャネル領域１３とフロート領域１８とが交互に千鳥状に配置されている。しかしながら、本実施形態では、チャネル領域１３とフロート領域１８とが交互に並べられた各列がずらされている。このような千鳥構造とすることもできる。
（第１６実施形態）
図２８は、本実施形態に係るＩＧＢＴ素子の断面図である。この図に示されるように、本実施形態では、１つのチャネル領域１３と２つのフロート領域１８とが一組とされ、これらが並べられている。そして、チャネル領域１３およびフロート領域１８は半導体基板１０の一面１０ａの面方向のうちの一方向にそれぞれ延びるようにストライプ状に形成されている。このように、フロート領域１８の数を増やして、間引きの割合を高くすることもできる。
（第１７実施形態）
図２９は、本実施形態に係るＩＧＢＴ素子の平面図である。この図に示されるように、フロート領域１８の数を増やして間引きの割合を高くした第１６実施形態のＩＧＢＴ素子構造において、チャネル領域１３とフロート領域１８とを千鳥状に配置することもできる。
（第１８実施形態）
第１３〜第１７実施形態では、プレーナ型のＩＧＢＴ素子の構造について説明したが、この構造をダイオード内蔵型のＩＧＢＴ素子とすることもできる。その斜視断面図を図３０に示す。この図に示されるように、ＩＧＢＴ領域２５には半導体基板１０のうちの他面１０ｂ側にＰ＋型のコレクタ層２３が設けられ、ダイオード領域２６には半導体基板１０のうちの他面１０ｂにＮ＋型のカソード層２７が設けられている。
ＩＧＢＴ領域２５およびダイオード領域２６は例えば図１８に示されるように交互に配置され、ストライプ状にレイアウトされている。以上のように、プレーナ型のＲＣ−ＩＧＢＴ素子とすることもできる。
（第１９実施形態）
上記第１８実施形態ではチャネル領域１３とフロート領域１８とをストライプ状に交互に配置していた。しかしながら、図３１に示されるように、例えば第１４実施形態と同様に、チャネル領域１３とフロート領域１８とを千鳥状に配置することもできる。
（第２０実施形態）
図３２は、本実施形態に係るラテラル型ＩＧＢＴ素子の平面図である。図３３（ａ）は図３２のＥ−Ｅ断面図、図３３（ｂ）は図３２のＦ−Ｆ断面図、図３３（ｃ）は図３２のＧ−Ｇ断面図である。
図３３に示されるように、支持基板１０ｅの上に絶縁膜１０ｆ（ＢＯＸ）が形成され、この絶縁膜１０ｆの上にＮ−型の半導体層が形成されてＳＯＩ基板１０ｇが構成されている。この半導体層は上記各実施形態の半導体基板１０に相当するものであるので、以下では半導体層１０という。
そして、半導体層１０には絶縁膜１０ｆに達するトレンチ１０ｈが図３２に示されるように矩形枠状に形成されている。トレンチ１０ｈ内には図示しない絶縁材料が埋め込まれ、トレンチ１０ｈで囲まれた領域内にラテラル型のＩＧＢＴ素子が形成されている。
具体的には、図３２に示されるように、半導体層１０の一面１０ａの面方向のうちの一方向に沿ってＰ型のコレクタ層２３が形成されている。図３３の各図に示されるように、コレクタ層２３は半導体層１０の表層部に形成されたＮ型のバッファ領域２８の表層部に形成されている。また、図３２に示されるように、コレクタ層２３の両隣にはコレクタ層２３に沿ってＬＯＣＯＳ酸化膜２９が形成されている。このＬＯＣＯＳ酸化膜２９は、図３３の各図に示されるように、Ｎ−型の半導体層１０の表面の一部に形成されている。
そして、図３２に示されるように、一方のＬＯＣＯＳ酸化膜２９と他方のＬＯＣＯＳ酸化膜２９との間の領域にＰ型の領域が形成されている。このＰ型の領域は半導体層１０の一面１０ａの面方向のうちの一方向に沿って形成された領域であり、当該一方向に垂直な垂直方向に延びる複数のトレンチ１２によって複数の領域に分離されている。この複数の領域は、一方向に沿って交互にチャネル領域１３およびフロート領域１８とされている。また、チャネル領域１３にはＮ＋型のエミッタ領域１４が垂直方向に離間して形成され、２つのエミッタ領域１４の間にＰ＋型のボディ領域１５が形成されている。
トレンチ１２内には、上述のように、ゲート絶縁膜１６およびゲート電極１７が埋め込まれてトレンチゲート構造が形成されている。なお、図３２および図３３（ｂ）ではトレンチ１２内のゲート絶縁膜１６およびゲート電極１７を省略している。
一方、フロート領域１８には、図３３（ｃ）に示されるように、当該フロート領域１８を半導体層１０の表層部側の第１の領域１８ａと支持基板１０ｅ側の第２の領域１８ｂとに分割するＮ型のホールストッパー層１９が形成されている。ホールストッパー層１９のうちのＬＯＣＯＳ酸化膜２９側の両端部は半導体層１０の表面に達するように形成されている。これにより、フロート領域１８はホールストッパー層１９によって完全に２分割されている。なお、図３３（ｃ）では、ホールストッパー層１９を太線で表現している。
さらに、図３２に示されるように、半導体層１０の表面のうち、チャネル領域１３およびフロート領域１８のＰ型の領域とＬＯＣＯＳ酸化膜２９との間に、ＬＯＣＯＳ酸化膜２９に沿ってポリシリコンのゲート電極１７が形成されている。このゲート電極１７の一部はＬＯＣＯＳ酸化膜２９の上に形成され、トレンチゲート構造を構成するゲート電極１７に接続されており、配線としての役割を果たしている。
ここで、図３３の各図では、ＬＯＣＯＳ酸化膜２９に沿って形成されたゲート電極１７の一部が半導体層１０の上に直接形成された図になっているが、実際には半導体層１０の表面に形成された図示しないゲート絶縁膜１６の上に形成されている。
そして、図３３（ａ）に示されるように、ボディ領域１５からコレクタ層２３までがユニットセルとされ、このユニットセルが図３２に示されるように繰り返し設けられている。また、エミッタ領域１４の一部、ボディ領域１５、およびコレクタ層２３の一部が露出するように、ＬＯＣＯＳ酸化膜２９等が絶縁膜３０で覆われている。この絶縁膜３０から露出したエミッタ領域１４の一部およびボディ領域１５の上にエミッタ電極２１が形成され、絶縁膜３０から露出したコレクタ層２３の一部の上にコレクタ電極２４が形成されている。
図３３（ｂ）および図３３（ｃ）では、絶縁膜３０、エミッタ電極２１、およびコレクタ電極２４を省略しているが、フロート領域１８にホールストッパー層１９が形成されたことでフロート領域１８のうちの第１の領域１８ａはエミッタ電極２１に接地される。
以上のように、横型のトレンチゲートＩＧＢＴを構成するフロート領域１８にホールストッパー層１９を設けた構造とすることもできる。
（第２１実施形態）
本実施形態では、第２０実施形態と異なる部分について説明する。図３４（ａ）は本実施形態に係るＩＧＢＴ素子の一部平面図であり、図３４（ｂ）は図３４（ａ）のＨ−Ｈ断面図である。
図３４（ａ）に示されるように、本実施形態ではＰ型のコレクタ層２３の一部がＮ型のカソード層２７になっており、ラテラル型のＲＣ−ＩＧＢＴ素子として構成されている。すなわち、チャネル領域１３から半導体層１０およびバッファ領域２８を介してコレクタ層２３に電流が流れる領域がＩＧＢＴ素子として動作する。一方、チャネル領域１３から半導体層１０およびバッファ領域２８を介してカソード層２７に電流が流れる領域がダイオード素子として動作する。
したがって、図３４（ｂ）に示されるように、バッファ領域２８の表層部にはＮ型のカソード層２７が形成されている。なお、トレンチゲートやフロート領域１８に係る断面は図３３（ｂ）および図３３（ｃ）と同じである。
また、図３４（ａ）に示されるように、半導体層１０の一面１０ａの面方向のうちの一方向におけるＰ型のコレクタ層２３の長さをＬＰとし、Ｎ型のカソード層２７の長さをＬＮとすると、コレクタ層２３とカソード層２７との比率はＬＰ＞ＬＮであることが好ましい。これにより、ＬＰ＝ＬＮの場合よりＩＧＢＴ素子のオン電圧を下げることができる。以上のように、ダイオード素子を備えたラテラル型のＲＣ−ＩＧＢＴ素子とすることもできる。
（他の実施形態）
上記各実施形態では、トレンチ１２を環状に形成し、ベース層１１のうち隣同士のトレンチ１２に挟まれた領域をチャネル層１３とし、トレンチ１２に囲まれた領域をフロート層１８としたが、これはトレンチ１２のレイアウトの一例である。したがって、トレンチ１２のレイアウトはこれに限らず他のレイアウトでも良い。
また、例えば第２〜第６実施形態のようにＩＧＢＴ領域２５とダイオード領域２６との境界におけるトレンチゲート型のＲＣ−ＩＧＢＴ素子の構造を、第１８実施形態や第１９実施形態で示されたプレーナ型のＲＣ−ＩＧＢＴ素子に適用しても良い。
上記各実施形態では、ホールストッパー層１９をイオン注入で形成していたが、熱拡散で形成することもできる。この場合、ホールストッパー層１９を熱拡散で形成すると、図３５（ａ）に示されるようにフロート層１８（チャネルＰ）をリンＰ（ＨＳ−Ｎ）で打ち返し、さらにリンＰ（ＨＳ−Ｎ）をボロンＢ（ＨＳ−Ｐ）で打ち返すため、図３５（ｂ）に示されるように出来上がり濃度の濃度バラツキが大きくなる可能性がある。そこで、熱拡散でホールストッパー層１９を形成する場合はボディ領域１５ではなく専用のボロンＢ（ＨＳ−Ｐ）層を入れることで最適なリンＰ（ＨＳ−Ｎ）層つまりホールストッパー層１９を形成することができる。なお、図３５の各図に示される縦軸の濃度は対数で表現されている。
また、上記各実施形態では、Ｎ＋型のエミッタ領域１４およびＰ＋型のボディ領域１５はＰ型のチャネル層１３やチャネル領域１３に形成されていたが、図３６（ａ）に示されるようにチャネルレスの構造としても良い。すなわち、エミッタ領域１４およびボディ領域１５は半導体基板１０のうちの一面１０ａ側に形成された構造となる。さらに、ＲＣ−ＩＧＢＴ素子とする場合は、図３６（ｂ）に示されるように半導体基板１０の他面１０ｂ側にＮ型のカソード層２７を形成すれば良い。このようなチャネルレスの構造とすることでチャネル抵抗が小さくなるので、オン電圧の低減に効果的である。もちろん、チャネルレスの構造においても、図３６の各図に示されるように、トレンチ１２の間隔Ｘ、Ｙを適宜設定することができる。
１０ 半導体基板（半導体層）
１０ａ 半導体基板の一面
１０ｂ 半導体基板の他面
１１ ベース層
１２ トレンチ
１３ チャネル層（チャネル領域）
１４ エミッタ領域
１５ ボディ領域
１６ ゲート絶縁膜
１７ ゲート電極
１８ フロート層（フロート領域）
１８ａ 第１の層（第１の領域）
１８ｂ 第２の層（第２の領域）
１９ ホールストッパー層
２１ エミッタ電極
２３ コレクタ層
２４ コレクタ電極

Claims (16)

  1. 一面（１０ａ）を有する第１導電型の半導体基板（１０）のうちの前記一面（１０ａ）側に第２導電型の複数のチャネル領域（１３）および第２導電型の複数のフロート領域（１８）が分離して形成され、前記チャネル領域（１３）の表層部に第１導電型のエミッタ領域（１４）とこのエミッタ領域（１４）よりも深く、かつ前記チャネル領域（１３）よりも高不純物濃度とされた第２導電型のボディ領域（１５）が形成されており、
    前記複数のチャネル領域（１３）と前記複数のフロート領域（１８）とが前記半導体基板（１０）の前記一面（１０ａ）に平行な面方向に所定の配置順で繰り返し配置されることにより前記複数のチャネル領域（１３）の間に前記エミッタ領域（１４）が形成されていない前記フロート領域（１８）が配置された間引き型のＩＧＢＴ素子を備えた絶縁ゲート型半導体装置であって、
    前記フロート領域（１８）には、前記半導体基板（１０）の前記一面（１０ａ）を基準とした前記フロート領域（１８）の深さ方向に前記フロート領域（１８）を前記半導体基板（１０）の前記一面（１０ａ）側の第１の領域（１８ａ）と前記フロート領域（１８）の底部側の第２の領域（１８ｂ）とに分割すると共に前記第１領域（１８ａ）と前記第２領域（１８ｂ）とを電位的に分離し、前記ボディ領域（１５）の底部よりも前記半導体基板（１０）の前記一面（１０ａ）側に位置する第１導電型のホールストッパー層（１９）が形成されており、
    前記エミッタ領域（１４）および前記第１の領域（１８ａ）は、前記半導体基板（１０）の前記一面（１０ａ）に設けられたエミッタ電極（２１）にそれぞれ電気的に接続されていることを特徴とする絶縁ゲート型半導体装置。
  2. 前記半導体基板（１０）の前記一面（１０ａ）を基準とした前記ホールストッパー層（１９）のピーク深さは、前記フロート領域（１８）の深さの５０％以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記半導体基板（１０）の前記一面（１０ａ）を基準とした前記ホールストッパー層（１９）のピーク深さは、前記フロート領域（１８）の深さの２０％以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  4. 前記半導体基板（１０）のうちの前記一面（１０ａ）側に第２導電型のベース層（１１）が形成され、このベース層（１１）が前記半導体基板（１０）に形成されたトレンチ（１２）によって複数に分離され、前記複数のベース層（１１）のうち前記エミッタ領域（１４）が形成されたものが前記チャネル領域（１３）とされると共に前記エミッタ領域（１４）が形成されていないものが前記フロート領域（１８）とされており、
    さらに、
    前記トレンチ（１２）の壁面に形成されたゲート絶縁膜（１６）と、
    前記トレンチ（１２）内において、前記ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、
    前記半導体基板（１０）のうち前記一面（１０ａ）とは反対側の他面（１０ｂ）側に形成された第２導電型のコレクタ層（２３）と、
    前記半導体基板（１０）のうちの前記他面（１０ｂ）に形成され、前記コレクタ層（２３）と電気的に接続されるコレクタ電極（２４）と、を備えた縦型のトレンチゲートＩＧＢＴとして構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
  5. 前記チャネル領域（１３）と前記フロート領域（１８）とが繰り返し配置されるように前記ベース層（１１）を複数の領域に分離する前記トレンチ（１２）において、前記チャネル領域（１３）を形成する前記トレンチ（１２）と前記トレンチ（１２）との間隔をＸとし、前記フロート領域（１８）を形成する前記トレンチ（１２）と前記トレンチ（１２）との間隔をＹとすると、Ｘ＜Ｙの関係を満たすように前記トレンチ（１２）が形成されていることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
  6. 前記チャネル領域（１３）と前記フロート領域（１８）とが繰り返し配置されるように前記ベース層（１１）を複数の領域に分離する前記トレンチ（１２）において、前記チャネル領域（１３）を形成する前記トレンチ（１２）と前記トレンチ（１２）との間隔をＸとし、前記フロート領域（１８）を形成する前記トレンチ（１２）と前記トレンチ（１２）との間隔をＹとすると、Ｘ≦Ｙの関係を満たすように前記トレンチ（１２）が形成されていることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
  7. 前記半導体基板（１０）の前記一面（１０ａ）のうち、前記チャネル領域（１３）に対応した領域に形成されたゲート絶縁膜（１６）と、
    前記ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、
    前記半導体基板（１０）のうち前記一面（１０ａ）とは反対側の他面（１０ｂ）側に形成された第２導電型のコレクタ層（２３）と、
    前記半導体基板（１０）のうちの前記他面（１０ｂ）に形成され、前記コレクタ層（２３）と電気的に接続されるコレクタ電極（２４）と、を備えた縦型のプレーナＩＧＢＴとして構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
  8. 前記半導体基板（１０）の他面（１０ｂ）側に形成された前記コレクタ層（２３）の一部が第１導電型のカソード層（２７）とされており、
    前記半導体基板（１０）の前記一面（１０ａ）の面方向において、前記コレクタ層（２３）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ領域（２５）とされ、前記カソード層（２７）が形成された領域がダイオード素子として動作するダイオード領域（２６）とされることを特徴とする請求項４ないし７のいずれか１つに記載の絶縁ゲート型半導体装置。
  9. 前記半導体基板（１０）の前記一面（１０ａ）の面方向において、前記ＩＧＢＴ領域（２５）および前記ダイオード領域（２６）の全体に、前記エミッタ領域（１４）が形成された前記チャネル領域（１３）と前記ホールストッパー層（１９）が形成された前記フロート領域（１８）とが繰り返し配置されていることを特徴とする請求項８に記載の絶縁ゲート型半導体装置。
  10. 前記ＩＧＢＴ領域（２５）には、前記エミッタ領域（１４）が形成された前記チャネル領域（１３）と前記ホールストッパー層（１９）が形成された前記フロート領域（１８）とが繰り返し配置され、
    前記ダイオード領域（２６）には、前記ベース層（１１）に前記エミッタ領域（１４）および前記ホールストッパー層（１９）が形成されていないことを特徴とする請求項８に記載の絶縁ゲート型半導体装置。
  11. 前記トレンチ（１２）の深さ方向において、前記ベース層（１１）のうち前記コレクタ層（２３）と前記カソード層（２７）との境界上に位置する部分には前記エミッタ領域（１４）が形成されていると共に当該ベース層（１１）が前記チャネル領域（１３）として機能することを特徴とする請求項１０に記載の絶縁ゲート型半導体装置。
  12. 前記ＩＧＢＴ領域（２５）には、前記エミッタ領域（１４）が形成された前記チャネル領域（１３）と前記ホールストッパー層（１９）が形成された前記フロート領域（１８）とが繰り返し配置され、
    前記ダイオード領域（２６）には、前記ベース層（１１）全体に前記ホールストッパー層（１９）が形成されていることを特徴とする請求項８に記載の絶縁ゲート型半導体装置。
  13. 前記トレンチ（１２）の深さ方向において、前記ベース層（１１）のうち前記コレクタ層（２３）と前記カソード層（２７）との境界上に位置する部分には前記エミッタ領域（１４）が形成されていると共に、当該ベース層（１１）がチャネル領域（１３）として機能することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置。
  14. 前記半導体基板（１０）のうちの前記一面（１０ａ）側において、前記半導体基板（１０）の前記一面（１０ａ）に平行な面方向のうちの一方向に沿って第２導電型のベース層（１１）が形成され、このベース層（１１）が前記面方向において前記一方向に垂直な垂直方向に沿って前記半導体基板（１０）に形成されたトレンチ（１２）によって複数に分離され、前記複数のベース層（１１）のうち前記エミッタ領域（１４）が形成されたものが前記チャネル領域（１３）とされると共に前記エミッタ領域（１４）が形成されていないものが前記フロート領域（１８）とされており、
    さらに、
    前記トレンチ（１２）の壁面に形成されたゲート絶縁膜（１６）と、
    前記トレンチ（１２）内において、前記ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、
    前記半導体基板（１０）のうちの前記一面（１０ａ）側において、前記ベース層（１１）に離間すると共に当該ベース層（１１）に沿って形成された第１導電型のバッファ領域（２８）と、
    前記バッファ領域（２８）の表層部に形成された第２導電型のコレクタ層（２３）と、
    前記半導体基板（１０）のうちの前記一面（１０ａ）に形成され、前記コレクタ層（２３）と電気的に接続されるコレクタ電極（２４）と、を備えた横型のトレンチゲートＩＧＢＴとして構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
  15. 前記半導体基板（１０）の前記一面（１０ａ）側に形成された前記コレクタ層（２３）の一部が第１導電型のカソード層（２７）とされていることを特徴とする請求項１４に記載の絶縁ゲート型半導体装置。
  16. 前記一方向における前記コレクタ層（２３）の長さをＬＰとすると共に前記カソード層（２７）の長さをＬＮとすると、ＬＰ＞ＬＮの関係を満たすように前記コレクタ層（２３）および前記カソード層（２７）が形成されていることを特徴とする請求項１５に記載の絶縁ゲート型半導体装置。
JP2010193473A 2010-02-05 2010-08-31 絶縁ゲート型半導体装置 Active JP4957840B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010193473A JP4957840B2 (ja) 2010-02-05 2010-08-31 絶縁ゲート型半導体装置
US13/010,307 US8405122B2 (en) 2010-02-05 2011-01-20 Insulated gate semiconductor device
DE102011003654.7A DE102011003654B4 (de) 2010-02-05 2011-02-04 Halbleitervorrichtung mit isolierter Gate-Elektrode
CN201110036148.7A CN102148239B (zh) 2010-02-05 2011-02-09 绝缘栅极半导体器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010024029 2010-02-05
JP2010024029 2010-02-05
JP2010193473A JP4957840B2 (ja) 2010-02-05 2010-08-31 絶縁ゲート型半導体装置

Publications (2)

Publication Number Publication Date
JP2011181886A JP2011181886A (ja) 2011-09-15
JP4957840B2 true JP4957840B2 (ja) 2012-06-20

Family

ID=44316808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010193473A Active JP4957840B2 (ja) 2010-02-05 2010-08-31 絶縁ゲート型半導体装置

Country Status (4)

Country Link
US (1) US8405122B2 (ja)
JP (1) JP4957840B2 (ja)
CN (1) CN102148239B (ja)
DE (1) DE102011003654B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083956B2 (en) 2017-02-03 2018-09-25 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2477226B1 (en) * 2009-09-07 2016-06-22 Toyota Jidosha Kabushiki Kaisha Semiconductor device including semiconductor substrate having diode region and igbt region
CN102396056B (zh) 2009-12-15 2014-03-12 丰田自动车株式会社 半导体装置的制造方法
JP5594276B2 (ja) * 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
WO2012169053A1 (ja) * 2011-06-09 2012-12-13 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP5937413B2 (ja) * 2011-06-15 2016-06-22 株式会社デンソー 半導体装置
JP5348276B2 (ja) 2011-07-04 2013-11-20 株式会社デンソー 半導体装置
CN102956479B (zh) * 2011-08-24 2015-06-24 大中积体电路股份有限公司 绝缘栅双极晶体管结构及其制作方法
BR112014007671B1 (pt) * 2011-09-28 2021-01-26 Toyota Jidosha Kabushiki Kaisha igbt e método de fabricar o mesmo
US9184255B2 (en) * 2011-09-30 2015-11-10 Infineon Technologies Austria Ag Diode with controllable breakdown voltage
JP5973730B2 (ja) 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP5620421B2 (ja) * 2012-02-28 2014-11-05 株式会社東芝 半導体装置
JP5644793B2 (ja) * 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
US9595602B2 (en) * 2012-09-07 2017-03-14 Hitachi, Ltd. Switching device for power conversion and power conversion device
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP5942737B2 (ja) * 2012-09-24 2016-06-29 株式会社デンソー 半導体装置
JP6127421B2 (ja) * 2012-09-24 2017-05-17 株式会社デンソー 半導体装置
JP5696713B2 (ja) * 2012-11-06 2015-04-08 株式会社デンソー 半導体装置及びその検査方法
CN103872126B (zh) * 2012-12-18 2016-12-28 上海华虹宏力半导体制造有限公司 沟槽型功率mosfet器件
JP6077309B2 (ja) * 2013-01-11 2017-02-08 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵した半導体装置
DE112013007576B4 (de) 2013-11-05 2022-02-03 Denso Corporation Halbleitereinrichtung
JP6356803B2 (ja) * 2013-11-29 2018-07-11 アーベーベー・テクノロジー・アーゲー 絶縁ゲートバイポーラトランジスタ
JP6421570B2 (ja) * 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6354458B2 (ja) * 2014-08-27 2018-07-11 富士電機株式会社 半導体装置
US9583605B2 (en) * 2015-02-05 2017-02-28 Changzhou ZhongMin Semi-Tech Co. Ltd Method of forming a trench in a semiconductor device
CN107949916B (zh) * 2015-08-26 2021-07-16 三菱电机株式会社 半导体元件
JP6443267B2 (ja) 2015-08-28 2018-12-26 株式会社デンソー 半導体装置
CN106960867B (zh) * 2016-01-08 2020-04-21 常州中明半导体技术有限公司 一种绝缘栅双极型晶体管器件
US9768285B1 (en) * 2016-03-16 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
US11004986B2 (en) * 2016-04-25 2021-05-11 Mitsubishi Electric Corporation Semiconductor device including adjacent semiconductor layers
KR101870808B1 (ko) * 2016-06-03 2018-06-27 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP6565814B2 (ja) * 2016-07-21 2019-08-28 株式会社デンソー 半導体装置
JP6589817B2 (ja) * 2016-10-26 2019-10-16 株式会社デンソー 半導体装置
JP2018152426A (ja) * 2017-03-10 2018-09-27 富士電機株式会社 半導体装置
JP7024273B2 (ja) * 2017-07-14 2022-02-24 富士電機株式会社 半導体装置
CN107644903B (zh) * 2017-09-14 2020-03-17 全球能源互联网研究院 具有高抗短路能力的沟槽栅igbt器件及其制备方法
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
CN109979935A (zh) * 2017-12-28 2019-07-05 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6946219B2 (ja) * 2018-03-23 2021-10-06 株式会社東芝 半導体装置
JP7115000B2 (ja) * 2018-04-04 2022-08-09 富士電機株式会社 半導体装置
JP7056742B2 (ja) * 2018-08-10 2022-04-19 富士電機株式会社 半導体装置
JP7250473B2 (ja) * 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置
CN109920841B (zh) * 2019-03-26 2020-12-18 电子科技大学 一种槽栅双极型晶体管
JP2022067972A (ja) * 2020-10-21 2022-05-09 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN112928155B (zh) * 2021-04-01 2022-04-12 四川大学 一种浮空p柱的槽栅超结IGBT
CN116504822B (zh) * 2023-05-29 2024-02-09 上海林众电子科技有限公司 基于沟槽栅的逆导型igbt

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04366938A (ja) 1991-06-14 1992-12-18 Fuji Xerox Co Ltd オーバーヘッドプロジェクタ
GB9313843D0 (en) 1993-07-05 1993-08-18 Philips Electronics Uk Ltd A semiconductor device comprising an insulated gate field effect transistor
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JP4310017B2 (ja) * 1999-02-17 2009-08-05 株式会社日立製作所 半導体装置及び電力変換装置
JP4028333B2 (ja) * 2002-09-02 2007-12-26 株式会社東芝 半導体装置
JP4366938B2 (ja) * 2003-01-16 2009-11-18 トヨタ自動車株式会社 半導体装置
JP3934613B2 (ja) * 2004-01-21 2007-06-20 株式会社東芝 半導体装置
JP5135666B2 (ja) * 2005-04-14 2013-02-06 株式会社日立製作所 電力変換装置
JP2007258363A (ja) 2006-03-22 2007-10-04 Denso Corp 半導体装置
JP2007266134A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP4864637B2 (ja) 2006-10-20 2012-02-01 株式会社東芝 電力用半導体装置
EP2003694B1 (en) * 2007-06-14 2011-11-23 Denso Corporation Semiconductor device
JP4605251B2 (ja) * 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
US7968940B2 (en) * 2007-07-05 2011-06-28 Anpec Electronics Corporation Insulated gate bipolar transistor device comprising a depletion-mode MOSFET
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP5682097B2 (ja) * 2008-05-15 2015-03-11 富士電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083956B2 (en) 2017-02-03 2018-09-25 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
DE102011003654A8 (de) 2012-05-03
CN102148239A (zh) 2011-08-10
US8405122B2 (en) 2013-03-26
DE102011003654B4 (de) 2019-10-31
JP2011181886A (ja) 2011-09-15
DE102011003654A1 (de) 2011-08-11
CN102148239B (zh) 2014-03-05
US20110193132A1 (en) 2011-08-11

Similar Documents

Publication Publication Date Title
JP4957840B2 (ja) 絶縁ゲート型半導体装置
JP6311723B2 (ja) 半導体装置および半導体装置の製造方法
JP5348276B2 (ja) 半導体装置
US9184268B2 (en) Semiconductor device
JP5900503B2 (ja) 半導体装置
US7692221B2 (en) Semiconductor device having IGBT element
JP6561611B2 (ja) 半導体装置
US9941395B2 (en) Insulated gate semiconductor device and method for manufacturing the same
KR20150140270A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP7230969B2 (ja) 半導体装置
JP6127421B2 (ja) 半導体装置
US20140070271A1 (en) Lateral insulated gate bipolar transistor
KR20150066517A (ko) 반도체 장치
KR101701667B1 (ko) 트렌치 게이트 전극을 이용하는 ｉｇｂｔ
JP2009188178A (ja) 半導体装置
JP2022000920A (ja) 半導体装置
JP4108762B2 (ja) 電界効果により制御可能の半導体デバイス
JP2022123036A (ja) 半導体装置
JP5678469B2 (ja) 半導体装置
JP2009188335A (ja) 半導体装置
US10529866B2 (en) Semiconductor device
JP2020177973A (ja) 半導体装置
JP5672821B2 (ja) 絶縁ゲート型半導体装置
JP2016028405A (ja) 半導体装置
JP2013251468A (ja) 半導体装置および半導体装置の制御方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120305

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4957840

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250