JP5594276B2 - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置 Download PDF

Info

Publication number
JP5594276B2
JP5594276B2 JP2011251427A JP2011251427A JP5594276B2 JP 5594276 B2 JP5594276 B2 JP 5594276B2 JP 2011251427 A JP2011251427 A JP 2011251427A JP 2011251427 A JP2011251427 A JP 2011251427A JP 5594276 B2 JP5594276 B2 JP 5594276B2
Authority
JP
Japan
Prior art keywords
layer
float
trench
insulating film
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011251427A
Other languages
English (en)
Other versions
JP2012138567A (ja
Inventor
広光 田邊
幸夫 都築
憲司 河野
智英 志賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2011251427A priority Critical patent/JP5594276B2/ja
Priority to US13/313,050 priority patent/US8614483B2/en
Publication of JP2012138567A publication Critical patent/JP2012138567A/ja
Application granted granted Critical
Publication of JP5594276B2 publication Critical patent/JP5594276B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Description

本発明は、絶縁ゲート型半導体装置に関する。
従来より、ＩＧＢＴ素子を備えた半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、Ｎ型のドリフト領域の表層部にＰ型のボディ領域が形成され、ボディ領域を貫通してドリフト領域に達する複数のトレンチが形成されている。トレンチの壁面にはゲート絶縁膜が形成され、ゲート絶縁膜の上にゲート電極が形成されている。
そして、トレンチによってＰ型のボディ領域は複数の半導体領域に分離される。そして、一方の半導体領域にはＰ型のボディ領域、Ｐ＋型のエミッタ領域、およびＮ＋型のエミッタ領域が形成されている。また、他方の半導体領域にはＰ型のボディ領域、Ｐ＋型のエミッタ領域、およびＮ型のホールストッパー層が形成されている。ホールストッパー層は他方の半導体領域を形成する２つのトレンチとそれぞれ離間して接触しておらず、ホールストッパー層とトレンチとの間にはボディ領域の一部が位置している。
さらに、トレンチを覆うように層間絶縁膜が形成され、この層間絶縁膜を覆うようにエミッタ電極が形成されている。これにより、エミッタ電極は、各半導体領域に形成されたエミッタ領域とそれぞれ接触している。
このような構成によると、他方の半導体領域では、ＩＧＢＴ素子のオン動作時にゲート絶縁膜とホールストッパー層との間に電子が蓄積されて反転層が形成されるので、ドリフト領域に蓄積されたホールはホールストッパー層によってエミッタ電極への流出が抑制される。また、ＩＧＢＴ素子のオフ動作時にゲート絶縁膜とホールストッパー層との間の電子が消滅してドリフト領域のホールがエミッタ電極に流れる。
特開２００４−２２１３７０号公報
上記従来の技術において、ホールストッパー層の不純物濃度を高くすると、他方の半導体領域のフローティング効果が高まるため、ＩＧＢＴ素子のキャリア蓄積効果を高くすることができる。しかし、単純にキャリア蓄積効果だけを目的としてホールストッパー層の不純物濃度を高くすると、ＩＧＢＴのサージと損失のトレードオフや耐量（逆バイアス安全動作領域（Reverse bias safe operation area；ＲＢＳＯＡ）等）が悪くなってしまうという問題がある。
本発明は上記点に鑑み、ＩＧＢＴの耐量を確保しつつ、ＩＧＢＴのスイッチングおよび導通損失の低損失化および低ノイズ化を図ることができる構造を備えた絶縁ゲート型半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型の半導体基板（１０）と、半導体基板（１０）のうちの一面（１０ａ）側に形成された第２導電型のベース層（１１）と、ベース層（１１）を貫通して半導体基板（１０）に達するように形成されることによりベース層（１１）を複数に分離し、一方向を長手方向として延設されたトレンチ（１２）と、複数に分離されたベース層（１１）の一部に形成され、当該ベース層（１１）内においてトレンチ（１２）の側面に接するように形成された第１導電型のエミッタ領域（１４）と、を備えている。
また、トレンチ（１２）の表面に形成されたゲート絶縁膜（１６）と、トレンチ（１２）内において、ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、エミッタ領域（１４）に電気的に接続されたエミッタ電極（２１）と、半導体基板（１０）に形成された第２導電型のコレクタ層（２３）と、コレクタ層（２３）の上に形成されたコレクタ電極（２４）と、を備えている。
そして、ベース層（１１）は、トレンチ（１２）によって複数に分離され、複数のベース層（１１）のうち、エミッタ領域（１４）が形成されたものがチャネル層（１３）として機能すると共に、エミッタ領域（１４）が形成されていないものがフロート層（１８）として機能し、以下の点を特徴としている。
まず、エミッタ電極（２１）は、エミッタ領域（１４）とフロート層（１８）との両方に電気的に接続されている。そして、フロート層（１８）とされるベース層（１１）の不純物濃度は、チャネル層（１３）とされるベース層（１１）の不純物濃度よりも低くなっている。
また、フロート層（１８）は、半導体基板（１０）の一面（１０ａ）を基準とした所定の深さに形成され、少なくとも一部がゲート絶縁膜（１６）に接触していない第１導電型のホールストッパー層（１９）を備えていることを特徴とする。
このように、フロート層（１８）にホールストッパー層（１９）が備えられているので、ＩＧＢＴのオン時にフロート層（１８）においてゲート絶縁膜（１６）とホールストッパー層（１９）との隙間に反転層が形成される。これにより、反転層とホールストッパー層（１９）とが電位の壁となって機能するため、フロート層（１８）に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。
また、フロート層（１８）の不純物濃度がチャネル層（１３）の不純物濃度よりも低くされているので、フロート層（１８）に備えられたホールストッパー層（１９）の不純物濃度を高くすることができる。したがって、ホールストッパー層（１９）のホール蓄積効果をより高めることによりオン損失の低減ができる。
以上により、ホールストッパー層（１９）の耐圧を確保しつつ、ＩＧＢＴのスイッチングおよび導通損失の低損失化およびスイッチングの低ノイズ化を図ることができる。
請求項２に記載の発明では、エミッタ電極（２１）とコレクタ電極（２４）との間においてチャネル層（１３）に電流が流れる部分がＩＧＢＴとして動作する一方、エミッタ電極（２１）とコレクタ電極（２４）との間においてゲート絶縁膜（１６）とホールストッパー層（１９）との間に位置するフロート層（１８）の一部をチャネルとするディプレッション型のＭＯＳＦＥＴとして動作するようになっており、ＭＯＳＦＥＴの閾値電圧（Ｖｔ２）がＩＧＢＴの閾値電圧（Ｖｔ１）よりも高いことを特徴とする。
このように、ＭＯＳＦＥＴの閾値電圧（Ｖｔ２）がＩＧＢＴの閾値電圧（Ｖｔ１）よりも高いので、ＩＧＢＴよりも先にＭＯＳＦＥＴがオン（導通）する。このため、フロート層（１８）に形成されていたゲート絶縁膜（１６）とホールストッパー層（１９）との隙間に形成された反転層が消滅するので、半導体基板（１０）に蓄積されたホールをＩＧＢＴがオフする前に当該隙間を介してエミッタ電極（２１）に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、スイッチングの低損失化およびサージの低減を図ることができる。
請求項３に記載の発明のように、チャネル層（１３）とフロート層（１８）とは所定の配置順で繰り返し配置された構造とすることもできる。
さらに、請求項４に記載の発明では、トレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の厚みにおいて、フロート層（１８）に接触すると共にホールストッパー層（１９）と離間しているゲート絶縁膜（１６）の厚みは、チャネル層（１３）においてトレンチ（１２）の側面を介してエミッタ領域（１４）に接触しているゲート絶縁膜（１６）の厚みよりも厚いことを特徴とする。
このように、ホールストッパー層（１９）と離間しているゲート絶縁膜（１６）を厚くすることで、ＭＯＳＦＥＴの閾値電圧（Ｖｔ２）をＩＧＢＴの閾値電圧（Ｖｔ１）よりも高くすることができる。
請求項５に記載の発明では、請求項１または２に記載の発明において、チャネル層（１３）とフロート層（１８）とが交互に繰り返し配置されるようにトレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置している。
また、ホールストッパー層（１９）は、一方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、他方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方と離間している。
そして、一方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）および他方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の各ゲート絶縁膜（１６）のうちフロート層（１８）側に位置する部分の厚みが、チャネル層（１３）側に位置する部分の厚みよりも厚い構造とすることができる。
一方、請求項６に記載の発明では、請求項１または２に記載の発明において、２つのフロート層（１８）が隣同士に配置され、これら２つのフロート層（１８）が２つのチャネル層（１３）で挟まれるようにトレンチ（１２）が形成されている。
また、２つのフロート層（１８）にそれぞれ備えられたホールストッパー層（１９）は、フロート層（１８）とチャネル層（１３）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）に接触すると共に、２つのフロート層（１８）を分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）とそれぞれ離間している。
そして、２つのフロート層（１８）を分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の厚みが、フロート層（１８）とチャネル層（１３）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の厚みよりも厚い構造とすることもできる。
請求項７に記載の発明では、請求項６に記載の発明において、２つのフロート層（１８）の間にさらに別のフロート層（１８）が挟まれるようにトレンチ（１２）が形成されており、別のフロート層（１８）に備えられたホールストッパー層（１９）は当該別のフロート層（１８）と隣のフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と離間した構造とすることもできる。
請求項８に記載の発明では、請求項６または７に記載の発明において、チャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）内に形成されたゲート電極（１７）と、フロート層（１８）とフロート層（１８）とを分離するトレンチ（１２）内に形成されたゲート電極（１７）と、の各ゲート電極（１７）にそれぞれ異なるゲート電圧（Ｇ１、Ｇ２）が印加される構造とすることができる。
これにより、ＩＧＢＴがオフする前にＭＯＳＦＥＴをオン（導通）させてキャリアをある程度排出させた後にターンオフさせることができる。また、ＩＧＢＴがオンした後にＭＯＳＦＥＴをオフ（遮断）させることができる。このため、ＩＧＢＴの損失を低減することができる。
請求項９に記載の発明では、ホールストッパー層（１９）は、トレンチ（１２）の深さ方向において、フロート層（１８）のうちのトレンチ（１２）の底部側に位置している。そして、ゲート絶縁膜（１６）は、トレンチ（１２）の深さ方向において、ホールストッパー層（１９）が位置していると共に離間している深さのところの第１の厚みがトレンチ（１２）の開口側の第２の厚みよりも厚く形成されていることを特徴とする。
これにより、ホールストッパー層（１９）が離間している第１の厚みのゲート絶縁膜（１６）による閾値電圧よりも第２の厚みのゲート絶縁膜（１６）による閾値電圧が高くなるので、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。
請求項１０に記載の発明のように、請求項９に記載の発明において、チャネル層（１３）とフロート層（１８）とが交互に繰り返し配置されるようにトレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置しており、ホールストッパー層（１９）は、一方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、他方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方と離間している構造としても良い。
請求項１１に記載の発明では、チャネル層（１３）は、半導体基板（１０）の一面（１０ａ）を基準として半導体基板（１０）の一面（１０ａ）から離間していると共に第１の厚みのゲート絶縁膜（１６）の深さのところに当該第１の厚みのゲート絶縁膜（１６）から少なくとも一部離間して形成された第１導電型のホールストッパー層（１９）を備えていることを特徴とする。
これによると、ＩＧＢＴ素子のオン動作時にチャネル層（１３）に反転層が形成されるので、反転層とホールストッパー層（１９）とが電位の壁となって機能する。このため、チャネル層（１３）に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。
請求項１２に記載の発明では、トレンチ（１２）の深さ方向におけるチャネル層（１３）の深さは、フロート層（１８）よりも浅く、かつ、第２の厚みのゲート絶縁膜（１６）の深さのところに形成されていることを特徴とする。
これによると、チャネル層（１３）はゲート絶縁膜（１６）が厚い第１の厚みの深さには存在しないので、第１の厚みのゲート絶縁膜（１６）の影響を受けない。したがって、ＩＧＢＴ素子の閾値電圧を第２の厚みのゲート絶縁膜（１６）のみによって規定することができる。
請求項１３に記載の発明のように、請求項９に記載の発明において、２つのフロート層（１８）が隣同士に配置され、これら２つのフロート層（１８）が２つのチャネル層（１３）で挟まれるようにトレンチ（１２）が形成されており、２つのフロート層（１８）にそれぞれ備えられたホールストッパー層（１９）は、フロート層（１８）とチャネル層（１３）とを分離するトレンチ（１２）の側面に形成された第２の厚みのゲート絶縁膜（１６）に接触すると共に、２つのフロート層（１８）を分離するトレンチ（１２）の側面に形成された第１の厚みのゲート絶縁膜（１６）とそれぞれ離間している構造としても良い。
また、請求項１４に記載の発明のように、請求項９に記載の発明において、チャネル層（１３）は、半導体基板（１０）の一面（１０ａ）を基準として半導体基板（１０）の一面（１０ａ）から離間していると共に第１の厚みのゲート絶縁膜（１６）の深さのところに当該第１の厚みのゲート絶縁膜（１６）から離間して形成された第１導電型のホールストッパー層（１９）を備えており、フロート層（１８）に形成されたホールストッパー層（１９）は、第１の厚みのゲート絶縁膜（１６）に接触している構造としても良い。
請求項１５に記載の発明では、ゲート電極（１７）は、トレンチ（１２）の底部側に位置すると共に第２導電型の半導体材料で形成された第１ゲート電極（１７ａ）と、トレンチ（１２）の開口側に位置すると共にゲート絶縁膜（１６）の一部を介して第１ゲート電極（１７ａ）の上方に形成された第２ゲート電極（１７ｂ）と、のダブルゲート構造になっているものが含まれている。そして、ホールストッパー層（１９）は、トレンチ（１２）の深さ方向において、第１ゲート電極（１７ａ）が位置する深さのところにゲート絶縁膜（１６）から離間して形成されていることを特徴とする。これにより、ゲート絶縁膜（１６）の厚みを制御しなくても、ＭＯＳＦＥＴの閾値電圧を高くすることができる。
請求項１６に記載の発明のように、請求項１５に記載の発明において、チャネル層（１３）とフロート層（１８）とが交互に繰り返し配置されるようにトレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置しており、ホールストッパー層（１９）は、一方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、他方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方と離間している構造としても良い。
また、請求項１７に記載の発明のように、請求項１５に記載の発明において、ゲート電極（１７）は、全て、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）のダブルゲート構造になっており、チャネル層（１３）とフロート層（１８）とが交互に繰り返し配置されるようにトレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置しており、ホールストッパー層（１９）は、第２ゲート電極（１７ｂ）が位置する深さのところに形成され、一方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、他方のチャネル層（１３）とフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方に接触している構造としても良い。
また、請求項１８に記載の発明のように、請求項１５ないし１７に記載の発明において、チャネル層（１３）は、半導体基板（１０）の一面（１０ａ）を基準として半導体基板（１０）の一面（１０ａ）から離間していると共に第１ゲート電極（１７ａ）の深さのところに形成された第１導電型のホールストッパー層（１９）を備えた構造としても良い。
請求項１９に記載の発明では、ゲート電極（１７）は、トレンチ（１２）の底部側に位置すると共に第２導電型の半導体材料で形成された第１ゲート電極（１７ａ）と、トレンチ（１２）の開口側に位置すると共にゲート絶縁膜（１６）の一部を介して第１ゲート電極（１７ａ）の上方に形成された第２ゲート電極（１７ｂ）と、のダブルゲート構造になっている。また、２つのフロート層（１８）が隣同士に配置され、これら２つのフロート層（１８）が２つのチャネル層（１３）で挟まれるようにトレンチ（１２）が形成されている。そして、２つのフロート層（１８）にそれぞれ備えられたホールストッパー層（１９）は、フロート層（１８）とチャネル層（１３）とを分離すると共に内部に第２ゲート電極（１７ｂ）のみが設けられたトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）に接触し、２つのフロート層（１８）を分離すると共に内部に第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）の両方が設けられたトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）とそれぞれ離間していることを特徴とする。
これによると、チャネル層（１３）に接するゲート絶縁膜（１６）を厚くしなくても、各フロート層（１８）を分離するトレンチ（１２）の内部のゲート電極（１７）がダブルゲート構造になっているので、ＭＯＳＦＥＴの閾値電圧を高くすることができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 図１に示される最小基本構造を繰り返しミラー反転させた断面図である。 絶縁ゲート型半導体装置の動作波形を示した図である。 絶縁ゲート型半導体装置によって得られるスイッチング波形を示した図である。 絶縁ゲート型半導体装置の静特性を示した図である。 ＩＧＢＴのオフ時のスイッチング波形を示した図である。 ＩＧＢＴのオン時のスイッチング波形を示した図である。 ホールストッパー層の耐圧をシミュレーションした結果を示す図である。 本発明の第２実施形態に係る絶縁ゲート型半導体装置の断面図である。 図９に示される絶縁ゲート型半導体装置のホールストッパー層の形成工程を示した図である。 図１０に続く形成工程を示した図である。 本発明の第３実施形態に係る絶縁ゲート型半導体装置の断面図である。 本発明の第４実施形態に係る絶縁ゲート型半導体装置の断面図である。 本発明の第５実施形態に係る絶縁ゲート型半導体装置の断面図である。 本発明の第６実施形態に係る絶縁ゲート型半導体装置の断面図である。 本発明の第７実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 図１６のＡ−Ａ’プロファイルを示した図である。 図１７のプロファイルにおいて、ホールストッパー層の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形を示した図である。 図１６の構造において、耐圧が１２００Ｖのときのホールストッパー層の電位を示した図である。 ホールストッパー層に対するフロート層の不純物濃度とホールストッパー層の深さＷ１の関係を示した図である。 本発明の第８実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第９実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１０実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１２実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 ホールストッパー層の平面レイアウトの一例を示した図である。 本発明の第１３実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１４実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１５実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１６実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１７実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第１８実施形態において、チャネル層にホールストッパー層を設けた構造を示した断面図である。 図３２のＢ−Ｂ’プロファイルを示した図である。 図３３のプロファイルにおいて、ホールストッパー層の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形を示した図である。 図３２の構造において、耐圧が１２００Ｖのときのホールストッパー層の電位を示した図である。 ホールストッパー層の不純物濃度を変化させたときの耐圧波形を示した図である。 第１８実施形態に係る絶縁ゲート型半導体装置の一部断面斜視図である。 本発明の第１９実施形態に係る絶縁ゲート型半導体装置のプロファイルを示した図である。 本発明の第２０実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第２１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 本発明の第２２実施形態に係る絶縁ゲート型半導体装置の一部断面図である。 第２３実施形態に係る絶縁ゲート型半導体装置の一部断面斜視図である。 （ａ）は図４２のＣ−Ｃ’断面図であり、（ｂ）は図４２のＤ−Ｄ’断面図である。 本発明の第２４実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ＋型、Ｐ型、Ｐ−型は本発明の第２導電型に対応している。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
図１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図である。この図に示されるように、ドリフト層として機能するＮ−型の半導体基板１０のうちの一面１０ａ側には、所定厚さのＰ型のベース層１１が形成されている。さらに、ベース層１１を貫通して半導体基板１０まで達するように複数個のトレンチ１２が形成されており、このトレンチ１２によってベース層１１が複数個に分離されている。そして、複数に分離されたベース層１１の一部がＰ−型とされている。したがって、ベース層１１はＰ型の領域とＰ−型の領域との２つの不純物濃度の領域が存在していている。
トレンチ１２は、半導体基板１０の一面１０ａの面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。トレンチ１２は例えば複数個等間隔に平行に形成されている。
そして、隣接するトレンチ１２同士の間に配置されているベース層１１（すなわち、環状のトレンチ１２に囲まれていないベース層１１）は、チャネル領域を構成するＰ型のチャネル層１３である。このチャネル層１３の表層部に、Ｎ＋型のエミッタ領域１４が形成されている。また、チャネル層１３には、当該チャネル層１３の上部層に、エミッタ領域１４に挟まれるようにＰ＋型のボディ領域１５が形成されている。
Ｎ＋型のエミッタ領域１４は、Ｎ−型の半導体基板１０よりも高不純物濃度で構成され、ベース層１１内において終端しており、かつ、トレンチ１２の側面に接するように配置されている。一方、Ｐ＋型のボディ領域１５は、Ｐ型のチャネル層１３よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１１内において終端している。
より詳しくは、エミッタ領域１４は、トレンチ１２間の領域において、トレンチ１２の長手方向に沿ってトレンチ１２の側面に接するように棒状に延設され、トレンチ１２の先端よりも内側で終端した構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１２の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されている。
各トレンチ１２内は、各トレンチ１２の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたＮ型のポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極１７は、トレンチ１２の長手方向に沿って形成され、図示しない配線部に接続されている。
また、環状構造を構成するトレンチ１２に囲まれたベース層１１、すなわちエミッタ領域１４が形成されていないベース層１１が、Ｐ型のチャネル層１３よりも不純物濃度が低いＰ−型のフロート層１８である。具体的に、Ｐ型のチャネル層１３の不純物濃度は例えば２×１０１７／ｃｍ３であり、Ｐ−型のフロート層１８の不純物濃度は例えば１×１０１６／ｃｍ３である。
このように、ベース層１１はトレンチ１２により分割され、複数のベース層１１のうち、エミッタ領域１４が形成されたものがチャネル層１３として機能すると共に、エミッタ領域１４が形成されていないものがフロート層１８として機能する。そして、複数に分割されたベース層１１に交互にエミッタ領域１４が形成されることで、チャネル層１３とフロート層１８とが所定の配置順すなわち交互に繰り返し配置される。
ここで、トレンチ１２の側面に形成されたゲート絶縁膜１６の厚みはチャネル層１３に接触する部分とフロート層１８に接触する部分とで異なっている。具体的に、本実施形態では、例えば１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置する状態になっている。そして、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６のうちのフロート層１８に接触する部分の厚みが、一方のチャネル層１３に接触する部分の厚みよりも厚くなっている。同様に、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６のうちのフロート層１８に接触する部分の厚みが、他方のチャネル層１３に接触する部分の厚みよりも厚くなっている。
これにより、１つのトレンチ１２に形成されたゲート絶縁膜１６の厚みは、チャネル層１３側とフロート層１８側とで異なり、フロート層１８に接触するゲート絶縁膜１６の厚みがチャネル層１３に接触するゲート絶縁膜１６の厚みよりも厚い。
そして、ベース層１１のうちのフロート層１８には、半導体基板１０の一面１０ａを基準とした所定の深さのところに半導体基板１０の一面１０ａから離間したＮ型のホールストッパー層１９が形成されている。すなわち、半導体基板１０の一面１０ａとホールストッパー層１９との間にはフロート層１８の一部が存在するように、ホールストッパー層１９が形成されている。このホールストッパー層１９はベース層１１のうちフロート層１８のみに形成され、ベース層１１のうちチャネル層１３には形成されていない。また、ホールストッパー層１９は、トレンチ１２の深さ方向においてはフロート層１８の表面側に位置している。このようなホールストッパー層１９の不純物濃度は、例えば１×１０１８／ｃｍ３程度である。
さらに、ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触していない。すなわち、ホールストッパー層１９はその端部がゲート絶縁膜１６から離間するようにフロート層１８に形成されている。このホールストッパー層１９とゲート絶縁膜１６との隙間はゲート電極１７にゲート電圧が印加された際にフロート層１８に形成される反転層および空乏層の幅に基づいて決定される。この隙間は、例えば１００ｎｍ以下が好ましく、３０ｎｍ以下が望ましい。
また、ベース層１１の上にはＢＰＳＧ等の層間絶縁膜２０が形成されている。そして、層間絶縁膜２０にはコンタクトホール２０ａが形成されており、Ｎ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８が層間絶縁膜２０から露出している。そして、層間絶縁膜２０の上にエミッタ電極２１が形成されると共にコンタクトホール２０ａを通じてエミッタ電極２１がＮ＋型のエミッタ領域１４、Ｐ＋型のボディ領域１５、およびフロート層１８に電気的に接続されている。言い換えると、エミッタ電極２１は、エミッタ領域１４とフロート層１８との両方に電気的に接続されている。
一方、Ｎ−型の半導体基板１０のうち、一面１０ａとは反対側の他面１０ｂ側にＮ＋型のフィールドストップ層２２が形成されている。また、このフィールドストップ層２２の上にＰ＋型のコレクタ層２３が形成され、コレクタ層２３の上にコレクタ電極２４が形成されている。
図２は、図１に示される最小基本構造を繰り返しミラー反転させた断面図である。そして、エミッタ電極２１とコレクタ電極２４との間においてチャネル層１３に電流が流れる部分がＩＧＢＴとして動作する。また、エミッタ電極２１とコレクタ電極２４との間において、ゲート絶縁膜１６とホールストッパー層１９との間に位置するフロート層１８の一部をチャネルとする部分がＭＯＳＦＥＴとして動作する。特に、ＭＯＳＦＥＴはディプレッション型であり、例えばゲート電圧が１５Ｖになるとオフするように動作する。
このように、半導体基板１０には、ＩＧＢＴとダミー素子（ＭＯＳＦＥＴ）とが交互に配置されている。このため、本実施形態に係る絶縁ゲート型半導体装置は、間引き型のＩＧＢＴ素子を備えた装置であると言える。
また、上述のように、ゲート絶縁膜１６のうちフロート層１８に接触する部分の厚みがチャネル層１３に接触する部分の厚みよりも厚いので、ＭＯＳＦＥＴの閾値電圧Ｖｔ２がＩＧＢＴの閾値電圧Ｖｔ１よりも高くなっている。例えば、ＩＧＢＴの閾値電圧Ｖｔ１は６Ｖ程度に設定されており、ＭＯＳＦＥＴの閾値電圧Ｖｔ２はＩＧＢＴの駆動電流における大電流Ｖｔｈより大きくＩＧＢＴオン時にゲート電極１７に印加される電圧より小さいすなわち１２Ｖ〜１５Ｖ程度に設定されている。以上が、本実施形態に係る絶縁ゲート型半導体装置の構造である。
次に、上記の絶縁ゲート型半導体装置の製造方法について説明する。まず、Ｎ−型のウェハを用意し、ウェハの表面側にベース層１１としてＰ型の領域とＰ−型の領域とを形成する。なお、ベース層１１の形成については、先にウェハの表面側にＰ−型の層を形成しておき、マスク等を用いてイオン注入等することでＰ型の領域を形成しても良い。また、マスクを用いることで、Ｐ型の領域とＰ−型の領域とを別々に形成しても良い。
そして、ウェハにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層１１を貫通して半導体基板１０に達するようにトレンチ１２を形成し、このトレンチ１２の内壁表面にゲート絶縁膜１６とゲート電極１７となるポリシリコンとを形成する。なお、トレンチ１２の側面にゲート絶縁膜１６を形成する際にはチャネル層１３側とフロート層１８側とで厚みが異なるように制御する。
続いて、Ｎ＋型のエミッタ領域１４の形成予定領域が開口するマスクをウェハの上に配置した後、そのマスクを用いてＮ型不純物のイオン注入を行う。また、先程使用したマスクを除去した後、新たにＰ＋型のボディ領域１５の形成予定領域が開口するマスクをウェハの上に配置し、さらにそのマスクを用いてＰ型不純物のイオン注入を行う。そして、再びマスクを除去した後、熱処理にて注入された不純物を活性化させることにより、Ｎ＋型のエミッタ電極２１およびＰ＋型のボディ領域１５を形成する。
続いて、マスクを用いたイオン注入と熱処理により、ベース層１１のうちフロート層１８となる領域にホールストッパー層１９を形成する。例えば、ドーパントであるＰ（リン）をイオン注入し、９００℃以上の熱処理で活性化させる。このようにして、フロート層１８にホールストッパー層１９を形成する。
この後、ベース層１１の上に層間絶縁膜２０を形成し、この層間絶縁膜２０にＮ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８が露出するようにコンタクトホール２０ａを形成する。これにより、エミッタ電極２１とフロート層１８とが電気的に接続される。なお、エミッタ電極２１の形成と同時に、図示しない配線部等も形成する。
さらに、ウェハの裏面にＮ型のフィールドストップ層２２を形成し、フィールドストップ層２２の上にＰ型のコレクタ層２３を形成する。そして、コレクタ層２３の上にコレクタ電極２４を形成し、ウェハを個々にダイシングカットすることで絶縁ゲート型半導体装置が完成する。
続いて、上記構成の絶縁ゲート型半導体装置の動作について、図３を参照して説明する。図３は、絶縁ゲート型半導体装置の動作波形を示した図である。なお、図３に示される波形は、評価サンプルとしての絶縁ゲート型半導体装置のコレクタに例えば６５０Ｖを印加し、エミッタをグランドに接続し、ゲート電極１７にゲート電圧を印加するように回路構成した状態で測定した波形である。
図３において、横軸は時間、縦軸は電圧または電流を示している。Ｖｇｅはエミッターゲート間電圧すなわちゲート電圧である。また、Ｉｃはコレクタからエミッタに流れるコレクタ電流であり、Ｖｃｅはコレクターエミッタ間の電圧すなわちコレクタ電圧である。
図３に示されるように、ゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２よりも高い状態では、ディプレッション型のＭＯＳＦＥＴはオフ状態となっている。すなわち、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との間に反転層が形成される。これにより、反転層とホールストッパー層１９とが電位の壁となって機能するため、フロート層１８に流れるホールの流れを抑制することができる。その結果、半導体基板１０にホールが蓄積されるため、ＩＧＢＴのオン電圧を低減することができる。
時点Ｔ１でゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２を下回ると、ＭＯＳＦＥＴがオンする。すなわち、フロート層１８に形成されていた反転層が消える。このため、フロート層１８はエミッタ電極２１に接地された状態となる。これにより、半導体基板１０に蓄積されたホールをＩＧＢＴがオフする前にゲート絶縁膜１６とホールストッパー層１９との隙間を介してエミッタ電極２１に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、低スイッチング損失化を図ることができる。そして、ゲート電圧ＶｇｅがＩＧＢＴの閾値電圧Ｖｔ１を下回る時点Ｔ２までが遷移期間となる。
時点Ｔ１と時点Ｔ２との間の遷移期間では、コレクタ電流Ｉｃは一定であるが、コレクタ電圧Ｖｃｅが上昇し始める。
時点Ｔ２でゲート電圧ＶｇｅがＩＧＢＴの閾値電圧Ｖｔ１を下回ると、ＩＧＢＴがオフされ、絶縁ゲート型半導体装置に流れていたコレクタ電流Ｉｃが緩やかに０になる。また、コレクタ電圧Ｖｃｅは、多少のサージを伴うが、その後一定になる。
この後、ゲート電圧Ｖｇｅが上昇し始め、時点Ｔ３でＩＧＢＴの閾値電圧Ｖｔ１を上回るとＩＧＢＴがオンし、コレクタ電流Ｉｃが流れ始める。コレクタ電流Ｉｃは多少のオーバーシュートを伴うが、その後一定になる。また、ＩＧＢＴのオンと共にコレクタ電流Ｉｃが流れ始めるため、コレクタ電圧Ｖｃｅは下降する。
時点Ｔ３を経過した後では、ゲート電圧ＶｇｅはＭＯＳＦＥＴの閾値電圧Ｖｔ２を上回っていない。このため、フロート層１８に反転層は形成されず、引き続きフロート層１８がエミッタ電極２１に接地された状態が維持されている。
そして、時点Ｔ４になると、ゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２を上回るため、ディプレッション型のＭＯＳＦＥＴがオフする。これにより、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との間に反転層が形成され、ホールの蓄積効果が発揮される。時点Ｔ４を経過した後は、再び時点Ｔ１に戻り、ＩＧＢＴのオン／オフを繰り返す動作を行う。
上記のような動作を行う絶縁ゲート型半導体装置において、発明者らはスイッチング波形、静特性、ＩＧＢＴのオン／オフのスイッチング波形の各特性を従来の構造と本件の構造を比較しつつ調べた。そのシミュレーション結果を図４〜図８に示す。
なお、以下の各図において「従来」とは、トレンチの表面に形成されたゲート絶縁膜１６の膜厚が一定である構造である。一方、「Ｖｔ大」とは、上述のように、フロート層１８に接触するゲート絶縁膜１６の膜厚をチャネル層１３に接触するゲート絶縁膜１６の膜厚よりも厚くすることで、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くした構造である。
図４は、絶縁ゲート型半導体装置によって得られるスイッチング波形（ＳＷ波形）を示した図である。この図の横軸は時間を示しており、縦軸は絶縁ゲート型半導体装置のコレクタに接続されたダイオード素子（ＦＷＤ）に印加される電圧である。この図に示されるように、従来の構造に対して、ＭＯＳＦＥＴの閾値電圧Ｖｔ２を大きくした構造のほうが電圧波形の立ち上がりのサージが小さくなっており、低ノイズ化が図られている。
また、図５は、絶縁ゲート型半導体装置の静特性を示した図である。この図の横軸はコレクタ電圧（Ｖｃ）であり、縦軸はコレクタ電流（Ｉｃ）である。「１００ｎｍ」および「２００ｎｍ」の各波形は、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との隙間（＝Δ）の距離である。この図において、Δ＝１００ｎｍとΔ＝２００ｎｍとを比べると、Δ＝１００ｎｍ以下では、十分なオン電圧の低減が実現されていることが分かる。また、静特性については、ＭＯＳＦＥＴの閾値電圧Ｖｔ２が高いことは特に関係ないことがわかった。
図６は、ＩＧＢＴのオフ時のスイッチング波形を示した図である。例えば、図３における時点Ｔ２の前後のコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅの波形に相当する。図６の横軸は時間を示しており、縦軸はコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅを示している。この図に示されるように、従来と本件とはほとんど同じ波形に見えるが、従来の構造に対して本実施形態に係る構造のほうがコレクタ電圧Ｖｃｅの立ち上がりが速い。すなわち、従来よりもスイッチングスピードが速くなっており、低損失化が図られている。
一方、図７は、ＩＧＢＴのオン時のスイッチング波形を示した図である。例えば、図３における時点Ｔ３の前後のコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅの波形に相当する。図７の横軸は時間を示しており、縦軸はコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅを示している。この図に示されるように、コレクタ電流Ｉｃの立ち上がりは従来の構造よりも本実施形態に係る構造のほうが緩やかになっており、コレクタ電流Ｉｃのオーバーシュートが改善されている。また、コレクタ電圧Ｖｃｅの立ち下がりは従来の構造よりも本実施形態に係る構造のほうが速くなっていることがわかった。
図８はホールストッパー層１９の耐圧を示した図である。具体的に、図８（ａ）はホールストッパー層１９を形成するためのリンの濃度を１×１０１７／ｃｍ３としたときのシミュレーション結果である。また、図８（ｂ）はホールストッパー層１９を形成するためのリンの濃度を１×１０１８／ｃｍ３としたときのシミュレーション結果である。
図８（ａ）および図８（ｂ）に示される各ダイオード（Ｄｉ）がブレークダウンすると、それによる電子電流の注入によりラッチアップする。そして、図８（ａ）に示されるように、ホールストッパー層１９の不純物濃度が低い場合、フロート層１８にホール電流が流れ、フロート層１８のうちコレクタ電極２４側が２３Ｖだったとしても、エミッタ電極２１側が５Ｖまで下がる。
一方、図８（ｂ）に示されるように、ホールストッパー層１９の不純物濃度が高い場合、フロート層１８にホール電流はほとんど流れず、電子電流による電圧降下はほとんどない。このため、フロート層１８のうちコレクタ電極２４側が２３Ｖとすると、エミッタ電極２１側は１７Ｖに保たれている。
すなわち、リンの濃度が高いほど電流による電圧降下が小さくなるため、ホールストッパー層１９に掛かる電圧は大きくなりブレークダウンしやすくなる。つまり、フロート層１８の不純物濃度を高くすることで絶縁ゲート型半導体装置のホール蓄積効果を高くしオン電圧を小さくすることができるが、半導体装置の耐量（たとえばＲＢＳＯＡ等）は低下する。しかし、本実施形態のように、Ｐ−型のフロート層１８の不純物濃度をチャネル層１３よりも低くしているので、ホールストッパー層１９の耐圧を上げることができる。すなわち半導体装置の耐量を向上することができ、ホールストッパー層１９の不純物濃度を高くすることができる。また、フロート層１８に形成される空乏層の幅を広くすることもできる。
以上説明したように、本実施形態では、フロート層１８の不純物濃度をチャネル層１３の不純物濃度よりも低くしたことが特徴となっている。これにより、フロート層１８に備えられたホールストッパー層１９の不純物濃度を高くすることができ、ホールストッパー層１９のホール蓄積効果を従来以上に確保することができる。
また、本実施形態では、ゲート絶縁膜１６の膜厚を制御することでＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くしたことが特徴となっている。これにより、ＭＯＳＦＥＴがＩＧＢＴよりも先にオンするので、フロート層１８に形成されていた反転層が消滅する。このため、半導体基板１０に蓄積されたホールをゲート絶縁膜１６とホールストッパー層１９との隙間を介してエミッタ電極２１に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、スイッチングの低損失化およびサージの低減を図ることができる。
以上により、ホールストッパー層１９のホール蓄積効果やＩＧＢＴの耐量を確保しつつ、ＩＧＢＴのスイッチングの低損失化および低ノイズ化を図ることができる。
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図９は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。２つのフロート層１８に対して１つのチャネル層１３が設けられるように、フロート層１８によるＩＧＢＴの間引きの割合が増加した構造になっている。
そして、チャネル層１３の間の２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、２つのフロート層１８と２つのチャネル層１３とを分離する２つのトレンチ１２の側面にそれぞれ形成されたゲート絶縁膜１６にそれぞれ接触している。しかし、各ホールストッパー層１９は、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６にそれぞれ接触しておらず、ゲート絶縁膜１６と離間している。つまり、２つのチャネル層１３の間に２つのディプレッション型のＭＯＳＦＥＴが存在する構造となる。
また、チャネル層１３とフロート層１８とを分離するトレンチ１２の表面に形成されたゲート絶縁膜１６の厚みと、２つのフロート層１８を分離するトレンチ１２の表面に形成されたゲート絶縁膜１６の厚みとは異なる。具体的には、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６の厚みが、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６の厚みよりも厚くなっている。
これにより、チャネル層１３に電流が流れるＩＧＢＴの閾値電圧Ｖｔ１よりも、フロート層１８に電流が流れるＭＯＳＦＥＴの閾値電圧Ｖｔ２が高くなる。
次に、上記の構造を有する絶縁ゲート型半導体装置において、ホールストッパー層１９の形成方法について、図１０および図１１を参照して説明する。なお、図１０および図１１は、２つのフロート層１８の境界部付近を拡大した断面図である。また、図１０および図１１では、ベース層１１を省略している。
まず、図１０（ａ）に示す工程では、ベース層１１（図示せず）が形成された半導体基板１０を用意し、半導体基板１０の一面１０ａにＳｉＯ２等の酸化膜２５を形成する。そして、酸化膜２５のうちトレンチ１２の形成予定場所を開口する。
図１０（ｂ）に示す工程では、酸化膜２５をマスクとして、半導体基板１０にトレンチ１２を形成する。もちろん、トレンチ１２は図示しないベース層１１を貫通してＮ−型のドリフト領域に達している。
続いて、図１０（ｃ）に示す工程では、酸化膜２５をウェット後退させて、トレンチ１２の開口付近の半導体基板１０の一面１０ａを露出させる。
この後、図１０（ｄ）に示す工程では、酸素雰囲気中で半導体基板１０を加熱する等してトレンチ１２の表面にゲート絶縁膜１６を形成する。そして、ＣＶＤ法等でゲート電極１７となるポリシリコン２６をゲート絶縁膜１６の上に堆積させる。
図１１（ａ）に示す工程では、ポリシリコン２６をエッチバックさせて、酸化膜２５の表面が露出するようにする。これにより、ポリシリコン２６のうちトレンチ１２に埋まった部分がゲート電極１７となる。
図１１（ｂ）に示す工程では、半導体基板１０の一面１０ａに位置する酸化膜２５を除去する。この場合、ゲート絶縁膜１６およびゲート電極１７がトレンチ１２の側面から半導体基板１０の一面１０ａの面方向に突出するように、酸化膜２５を除去する。これにより、フロート層１８のうちトレンチ１２の側面側がゲート絶縁膜１６およびゲート電極１７で覆われる。
そして、図１１（ｃ）に示す工程では、半導体基板１０に対して高加速インプラを行う。これにより、フロート層１８の上に残されたゲート絶縁膜１６およびゲート電極１７がマスクとなって、自己整合的にゲート絶縁膜１６から離間したホールストッパー層１９がフロート層１８に形成される。このようにして、ホールストッパー層１９を形成することができる。
以上のように、ＩＧＢＴの間引きの割合を増加させた構造とすることもできる。
（第３実施形態）
本実施形態では、第１実施形態および第２実施形態と異なる部分について説明する。図１２は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、フロート層１８の電極部（表層部）にはフロート層１８よりも不純物濃度が高いＰ＋型のコンタクト層２７が形成されている。このコンタクト層２７は、ホールストッパー層１９に達しないように浅く形成されている。このコンタクト層２７はエミッタ電極２１に接触している。
これにより、フロート層１８のエミッタ電極２１に対するコンタクト抵抗を低減することができる。また、図８（ｂ）に示されるダイオード（Ｄｉ）が逆バイアスされているときのパンチスルーを防ぐことができる。
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。図１３は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、ＩＧＢＴとディプレッション型ＭＯＳＦＥＴのゲート電極１７がそれぞれ分離された構造になっている。すなわち、ＩＧＢＴに係るゲート電極１７が図１３のＧ１に接続され、ディプレッション型ＭＯＳＦＥＴのゲート電極１７が図１３のＧ２に接続されている。
これによると、ＩＧＢＴがオフする数μｓｅｃ前にＭＯＳＦＥＴをオン（反転層を消失）させてキャリアをある程度排出させた後にターンオフさせることにより損失を低減できる。また、オン時も同様にＩＧＢＴがオンした後、数μｓｅｃ後にＭＯＳＦＥＴをオフ（反転層の形成）させることにより損失を低減できる。この場合、ＭＯＳＦＥＴの閾値電圧Ｖｔ２はＩＧＢＴの閾値電圧Ｖｔ１と同じでも低くても良い。
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。図１４は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、チャネル層１３におけるフロート層１８の割合がさらに増加させられている。
具体的には、２つのフロート層１８の間にさらに１つのフロート層１８が挟まれるようにトレンチ１２が形成されている。つまり、２つのチャネル層１３には３つのフロート層１８が挟まれている。そして、２つのフロート層１８に挟まれた別のフロート層１８に備えられたホールストッパー層１９は、当該別のフロート層１８と隣のフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と離間している。このようにフロート層１８の領域が増えることで、フロート層１８のキャリアの排出能力を高めることができる。
（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分について説明する。上記各実施形態ではＩＧＢＴ素子が形成された構造について説明したが、本実施形態ではダイオード素子も形成された逆導通絶縁型バイポーラトランジスタ（ＲＣ−ＩＧＢＴ）について説明する。
図１５は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。なお、図１５は第５実施形態で示された図１４に係る絶縁ゲート型半導体装置の構造に基づいている。図１５に示されるように、フィールドストップ層２２の上にＮ＋型のカソード層２８が形成されている。これにより、カソード層２８が形成された領域では、エミッタ−コレクタ間にダイオード素子が形成された構造となる。このように、絶縁ゲート型半導体装置をＲＣ−ＩＧＢＴにも適用することができる。
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図１６は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、図１６ではエミッタ電極２１はコンタクト部分のみ示している。また、図１６ではフロート層１８の表層部にはコンタクト層２７が形成されたものを示している。
また、図１７は、図１６のＡ−Ａ’プロファイルを示した図である。さらに、図１８は、図１７のプロファイルにおいて、ホールストッパー層１９の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形である。
図１８に示されるように、ホールストッパー層１９の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層１９の不純物濃度を上げるほどオン電圧（Ｖｏｎ）を下げることができるが、耐量が落ちるためにホールストッパー層１９の不純物濃度を上げることができなかった。
図１９は、耐圧が１２００Ｖのときのホールストッパー層１９の電位を示したグラフである。なお、図１９の左軸の「Ｖｃｅ」は電圧波形の立ち上がりの中間電位である。
図１９に示されるように、ホールストッパー層１９の不純物濃度が上がるほどホールストッパー層１９の電位が上がっていることがわかる。これによって、ホールストッパー層１９のエミッタ電極２１側のフロート層１８のＰ型領域によるＰＮ接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧（耐量）を上げるためにはホールストッパー層１９とエミッタ電極２１側の耐圧を向上させる必要がある。
ただし、図１９に示されるように、オン電圧（Ｖｏｎ）はホールストッパー層１９の面密度Ｎｆ＝７×１０１１／ｃｍ２を境目にあまり下がらなくなる。このため、そのときのホールストッパー層１９の電位上昇３Ｖ以上の耐圧があれば十分である。このように、３Ｖ以上の耐圧を出すためには、図２０より空乏化する部分のフロート層１８の不純物濃度を４．５×１０１７／ｃｍ３以下にする必要がある。したがって、フロート層１８のうちホールストッパー層１９よりも半導体基板１０の一面１０ａ側の不純物濃度は４×１０１７／ｃｍ３以下になっていることが好ましい。
ただし、図２０に示されるように、半導体基板１０の一面１０ａからホールストッパー層１９までの距離Ｗ１がＷ１≦０．１μｍの場合は半導体基板１０の表面付近に高濃度で浅いコンタクト層２７を設けることが望ましい。
（第８実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
図２１に示されるように、チャネル層１３とフロート層１８とが交互に繰り返し配置されるようにトレンチ１２が形成されていることで、１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置している。
そして、ゲート絶縁膜１６は、トレンチ１２の深さ方向においてその厚みが異なっている。具体的には、ゲート絶縁膜１６の厚みは、トレンチ１２の底部側に位置する第１の厚みと、トレンチ１２の開口側に位置すると共に第１の厚みよりも薄い第２の厚みとの２通りになっている。言い換えると、ゲート絶縁膜１６は、トレンチ１２の深さ方向において、トレンチの底部側の第１の厚みがトレンチ１２の開口側の第２の厚みよりも厚く形成されている。
そして、ホールストッパー層１９は、トレンチ１２の深さ方向において、フロート層１８のうちのトレンチ１２の底部側すなわち第１の厚みの深さのところに位置していると共に、この第１の厚みのゲート絶縁膜１６から離間している。すなわち、ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方と離間している。
このように、ホールストッパー層１９が離間している第１の厚みのゲート絶縁膜１６を第２の厚みよりも厚くすることで、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。
（第９実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２２は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
図２２に示されるように、チャネル層１３にも、半導体基板１０の一面１０ａを基準として半導体基板１０の一面１０ａから離間していると共にゲート絶縁膜１６から離間したＮ型のホールストッパー層１９が形成されている。チャネル層１３に形成されたホールストッパー層１９は、第１の厚みのゲート絶縁膜１６の深さのところに当該第１の厚みのゲート絶縁膜１６から離間している。
これによると、ＩＧＢＴ素子のオン動作時にチャネル層１３に反転層が形成されると、この反転層とホールストッパー層１９とによりホールの抜けを阻止することができる。このため、チャネル層１３においても反転層とホールストッパー層１９とが電位の壁となって機能するため、チャネル層１３に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。
（第１０実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２３は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
図２３に示されるように、半導体基板１０の一面１０ａを基準としたチャネル層１３の深さは、フロート層１８よりも浅く、かつ、第２の厚みのゲート絶縁膜１６の深さのところにまで形成されている。
これにより、チャネル層１３はゲート絶縁膜１６が厚い第１の厚みの影響を受けないので、ＩＧＢＴ素子の閾値電圧を第２の厚みのゲート絶縁膜１６のみによって規定することができる。
（第１１実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２４は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
図２４に示されるように、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。そして、２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成された第２の厚みのゲート絶縁膜１６に接触している。また、２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、２つのフロート層１８を分離するトレンチ１２の側面に形成された第１の厚みのゲート絶縁膜１６と離間している。
このように、チャネル層１３に接触しないゲート絶縁膜１６については、上述の第１の厚みと第２の厚みで形成することにより、ＭＯＳＦＥＴの閾値電圧を高くすることができる。一方、ホールストッパー層１９が接触するゲート絶縁膜１６を薄くすることで、ＩＧＢＴ素子の閾値電圧をＭＯＳＦＥＴの閾値電圧よりも小さく設定することができる。
（第１２実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２５は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
図２５に示されるように、各トレンチ１２に形成されたゲート絶縁膜１６は、全て、第１の厚みと第２の厚みを持つように形成されている。また、チャネル層１３は図２２で示された構造と同様に、第１の厚みのゲート絶縁膜１６の深さのところに当該第１の厚みのゲート絶縁膜１６から離間したホールストッパー層１９を備えている。
一方、フロート層１８に形成されたホールストッパー層１９は、第１の厚みのゲート絶縁膜１６に接触するようにフロート層１８に形成されている。ここで、図２５ではホールストッパー層１９は全てがゲート絶縁膜１６と接触しているように見えるが、図２６（ａ）や図２６（ｂ）、図２６（ｃ）、図２６（ｄ）の各平面図に示されるように、ホールストッパー層１９の一部がトレンチ１２の延設方向においてゲート絶縁膜１６から離間するように形成されている。なお、図２６ではホールストッパー層１９が位置する深さの平面図を示しており、ホールストッパー層１９の領域を斜線のハッチングで表現している。
以上のように、ホールストッパー層１９の一部がゲート絶縁膜１６から離間していれば、チャネル層１３とフロート層１８を分離するトレンチ１２に形成されたゲート絶縁膜１６にホールストッパー層１９が接触していても良い。
なお、図２６で示されたホールストッパー層１９のレイアウトは、もちろん、本実施形態だけでなく他の実施形態における絶縁ゲート型半導体装置に適用しても良い。
（第１３実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図２７は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
図２７に示されるように、チャネル層１３とフロート層１８とが交互に繰り返し配置されるようにトレンチ１２が形成されていることで、１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置している。なお、フロート層１８の割合による間引き率は可変である。
そして、チャネル層１３とフロート層１８とを分離するトレンチ１２の内部に形成されたゲート電極１７は、第１ゲート電極１７ａと第２ゲート電極１７ｂとのダブルゲート構造になっている。第１ゲート電極１７ａは、トレンチ１２の底部側に位置すると共にＰ型のポリシリコン等の半導体材料で形成されている。また、第２ゲート電極１７ｂは、トレンチ１２の開口側に位置すると共にゲート絶縁膜１６の一部を介して第１ゲート電極１７ａの上方に形成されている。
ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方と離間している。さらに、ホールストッパー層１９は、トレンチ１２の深さ方向において、第１ゲート電極１７ａが位置する深さのところにゲート絶縁膜１６から離間して形成されている。
以上のように、ゲート電極１７を第１ゲート電極１７ａと第２ゲート電極１７ｂとに分離することで、ゲート絶縁膜１６の厚みを制御しなくても、ＭＯＳＦＥＴの閾値電圧を高くすることができる。例えば、第１ゲート電極１７ａと第２ゲート電極１７ｂとを同電位としても良いし、第２ゲート電極１７ｂが先にＯＦＦするように制御しても良い。
（第１４実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図２８は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、ゲート電極１７は、全て、第１ゲート電極１７ａおよび第２ゲート電極１７ｂのダブルゲート構造になっている。
そして、フロート層１８におけるホールストッパー層１９は、第２ゲート電極１７ｂが位置する深さのところに形成されている。さらにホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触している。
また、チャネル層１３には、半導体基板１０の一面１０ａを基準として半導体基板１０の一面１０ａから離間していると共に第１ゲート電極１７ａの深さのところにホールストッパー層１９が形成されている。これにより、チャネル層１３のホールストッパー層１９とＩＧＢＴ素子のオン動作時にチャネル層１３に形成された反転層とが電位の壁となって機能するので、チャネル層１３に流れるホールの流れが抑制され、ひいてはＩＧＢＴのオン電圧が低減する。
（第１５実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図２９は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
本実施形態では、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。また、２つのフロート層１８にそれぞれホールストッパー層１９が備えられている。各ホールストッパー層１９は、フロート層１８とチャネル層１３とを分離すると共に内部に第２ゲート電極１７ｂのみが設けられたトレンチ１２の側面に形成されたゲート絶縁膜１６には接触している。しかし、各ホールストッパー層１９は、２つのフロート層１８を分離すると共に内部に第１ゲート電極１７ａおよび第２ゲート電極１７ｂの両方が設けられたトレンチ１２の側面に形成されたゲート絶縁膜１６から離間している。
このように、フロート層１８の数を増やした構成では、チャネル層１３に接するゲート絶縁膜１６を薄くしても、各フロート層１８を分離するトレンチ１２の内部のゲート電極１７をダブルゲート構造にすることでＭＯＳＦＥＴの閾値電圧を高くすることができる。
（第１６実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図３０は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、チャネル層１３において、第１ゲート電極１７ａの深さのところにホールストッパー層１９を設けても良い。
（第１７実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図３１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、本実施形態では２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。
そして、各フロート層１８に形成されたホールストッパー層１９は、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触している。
さらに、２つのフロート層１８を分離するトレンチ１２の内部に形成されたゲート電極１７にはＳＷ動作時の直前にはマイナスのバイアスが印加される。これにより、ホールストッパー層１９がゲート絶縁膜１６に接触していたとしても当該接触部がＰ型反転層になるので、ホールストッパー層１９によってホールの流れが完全に止まらないようにすることができる。またＩＧＢＴ導通時は、エミッタ電位にすることによりホールストッパー層１９を形成できる。またゲート電極１７をエミッタ電位に固定した場合もＳＷ動作時にはホールストッパー層１９の電位がエミッタの電位に対して相対的に上がるため接触部が同様にＰ型反転層となり同様の効果が得られる。
（第１８実施形態）
上記各実施形態では、ベース層１１がトレンチ１２で分割されることで、ベース層１１の一部がチャネル層１３とされ、他の一部がフロート層とされた構造が示されている。これに対し、本実施形態ではフロート層が存在せずに全てがチャネル層１３とされたフルトレンチ構造となっており、チャネル層１３にホールストッパー層１９を設けたことが特徴となっている。
図３２は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。図３３は、図３２のＢ−Ｂ’プロファイルを示した図である。
図３３に示されるように、ベース層１１は、半導体基板１０の一面１０ａ側に位置すると共に、表層部にエミッタ領域１４およびボディ領域１５が形成されたＰ型の上部層１１ａと、上部層１１ａの下に形成されていると共に上部層１１ａよりも不純物濃度が低いＰ型の下部層１１ｂと、を備えている。さらに、下部層１１ｂには、上部層１１ａと下部層１１ｂとの界面から所定の深さのところに位置すると共にゲート絶縁膜１６に接触しているＮ＋型のホールストッパー層１９が形成されている。
そして、Ｐ型の上部層１１ａによって閾値電圧Ｖｔが決まる。また、下部層１１ｂのうちの上部層１１ａとホールストッパー層１９とに挟まれた部分が耐圧向上に寄与する。
さらに、図３４は、図３３のプロファイルにおいて、ホールストッパー層１９の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形である。この図に示されるように、ホールストッパー層１９の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層１９の不純物濃度を上げるほどオン電圧（Ｖｏｎ）を下げることができるが、耐量が落ちるためにホールストッパー層１９の不純物濃度を上げることができなかった。
また、図３５は、耐圧が１２００Ｖのときのホールストッパー層１９の電位を示したグラフである。この図に示されるように、ホールストッパー層１９の不純物濃度が上がるほどホールストッパー層１９の電位が上がっていることがわかる。これによって、ホールストッパー層１９のエミッタ電極２１側のフロート層１８のＰ型領域によるＰＮ接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧（耐量）を上げるためにはホールストッパー層１９とエミッタ電極２１側の耐圧を向上させる必要がある。
しかし、図３２に示されるように、全てのベース層１１にホールストッパー層１９を設けた場合、ホールストッパー層１９より下の領域が全てフローティングの領域になってしまう。このため、上述のように間引き部（フロート層１８）だけにホールストッパー層１９を設けた場合と比べて急激にホールストッパー層１９の電位が上がってしまう。したがって、図３３に示されるように、ホールストッパー層１９の接合部の不純物濃度を下げる構造をとることが重要だが、それだけでは不十分である。また図３６は、ホールストッパー層１９の不純物濃度を変化させたときの耐圧波形を示した図である。この図に示されるように、ホールストッパー層１９の不純物濃度を上げると耐圧が出なくなる。これはホールストッパー層１９の不純物濃度が上がるとホールの抜け道がなくなりホールストッパー層１９の電位が上がっていくためである。そしてついにはブレークダウンを起こしてしまうためである。そこで、Ｖｇｅ＝０のときにホールストッパー層１９よりも下部の部分の電位を０Ｖに固定する必要がある。
そこで、図３７に示される構造とする。具体的には、ベース層１１の表層部に、当該ベース層１１よりも不純物濃度が高いＰ＋型のボディ領域１５を設ける。また、エミッタ領域１４とボディ領域１５とをトレンチ１２の延設方向に沿って形成する。なお、図３７では半導体基板１０の他面１０ｂ側の構造を省略している。
さらに、ボディ領域１５は、一部がトレンチ１２の延設方向に沿って形成されている。また、ボディ領域１５の他の部分がトレンチ１２の延設方向の途中で隣同士のトレンチ１２の各ゲート絶縁膜１６にそれぞれ接触するようにトレンチ１２の延設方向に垂直な方向に沿って形成されていると共にエミッタ領域１４よりも深く形成されている。
そして、トレンチ１２の延設方向に沿って形成されているホールストッパー層１９は、トレンチ１２の延設方向の一方の端部がボディ領域１５の下方で途切れている。このような構造により、スイッチング時にはホールストッパー層１９より下層の下部層１１ｂをＧＮＤに落とすことができる。
（第１９実施形態）
本実施形態では、第１８実施形態と異なる部分について説明する。図３８は、本実施形態に絶縁ゲート型半導体装置のプロファイルを示した図であり、図３２のＢ−Ｂ’プロファイルに対応する図である。
図３８に示されるように、ベース層１１は、半導体基板１０の一面１０ａ側に位置すると共にエミッタ領域１４およびボディ領域１５が形成されたＰ型の上部層１１ａと、上部層１１ａの下に形成されたＮ−型の中間層１１ｃと、を備えている。また、ベース層１１は、中間層１１ｃの下に形成されていると共に、中間層１１ｃよりも不純物濃度が高くなっており、少なくとも一部がゲート絶縁膜１６と離間しているＮ＋型のホールストッパー層１９を備えている。さらに、ベース層１１は、ホールストッパー層１９の下に形成されていると共に、上部層１１ａよりも不純物濃度が低いＰ−型の下部層１１ｂを備えている。
第１９実施形態で示された構造と比較すると、第１９実施形態では上部層１１ａとホールストッパー層１９との間に挟まれているものがＰ−型の下部層１１ｂの一部であるのに対し、本実施形態ではＮ−型の中間層１１ｃである点で異なる。しかし、本実施形態に係る中間層１１ｃについても、第１９実施形態の下部層１１ｂと同様に耐圧向上の効果を得ることができる。
（第２０実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図３９は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態で示された構成を採用している。もちろん、第１８実施形態で示された構成を採用しても良い。
図３９に示されるように、ゲート絶縁膜１６は、トレンチ１２の深さ方向において、トレンチ１２の底部側の第１の厚みがトレンチ１２の開口側の第２の厚みよりも厚くなるように形成されている。また、ホールストッパー層１９はゲート絶縁膜１６が第１の厚みの深さのところに位置していると共にゲート絶縁膜１６から離間している。
このような構造によると、エミッタ電極２１とコレクタ電極２４との間においてベース層１１に電流が流れる部分がＩＧＢＴとして動作する。また、エミッタ電極２１とコレクタ電極２４との間においてゲート絶縁膜１６とホールストッパー層１９との間に位置するベース層１１の一部をチャネルとするディプレッション型のＭＯＳＦＥＴとして動作する。そして、上記のようにゲート絶縁膜１６の厚みが異なるので、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。
以上のように、フルトレンチ構造においても、ゲート絶縁膜１６の厚みを変化させることによりＭＯＳＦＥＴの閾値電圧を高くすることができる。
（第２１実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図４０は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態で示された構成を採用している。
図４０に示されるように、隣同士に配置されたトレンチ１２の一方に形成されたゲート絶縁膜１６の厚みが、他方のトレンチ１２に形成されたゲート絶縁膜１６の厚みよりも厚くなっている。
また、エミッタ領域１４は、他方のトレンチ１２に薄く形成されたゲート絶縁膜１６に接触するようにベース層１１に形成されている。すなわち、エミッタ領域１４は他方のトレンチ１２側にのみ形成されており、一方のトレンチ１２に厚く形成されたゲート絶縁膜１６に接触するように形成されていない。
さらに、ホールストッパー層１９は、他方のトレンチ１２に薄く形成されたゲート絶縁膜１６と接触し、一方のトレンチ１２に厚く形成されたゲート絶縁膜１６と離間するようにベース層１１に形成されている。ベース層１１の構成は、第１８実施形態および第１９実施形態で示された構成のいずれかである。以上のように、エミッタ領域１４を間引きした構造に適用することもできる。
（第２２実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図４１（ａ）は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。
図４１（ａ）に示されるように、エミッタ領域１４は、隣同士に配置されたトレンチ１２の一方には接しておらずに他方に接触するようにベース層１１に形成されている。これにより、間引き構造になっている。また、ホールストッパー層１９は、一方のトレンチ１２に形成されたゲート絶縁膜１６と、他方のトレンチ１２に形成されたゲート絶縁膜１６と、の両方に接触している。
このような構造において、２つのベース層１１を分離するトレンチ１２のうちエミッタ領域１４が接していない一方のトレンチ１２の内部に形成されたゲート電極１７には、ＳＷの直前にマイナスのバイアスを印加できるようになっている。これにより、図４１（ｂ）に示されるように、一方のトレンチ１２の壁面に沿ってベース層１１の一部が反転層に変化する。このため、スイッチング時にベース層１１のうちホールストッパー層１９の下部をＧＮＤに落とすことができる。またＩＧＢＴ導通動作時には、エミッタ電位に戻すことによってホールストップ効果は失われない。同様の効果は第１７実施形態のように常にエミッタ電位に固定しておいても得られる。
なお、２つのベース層１１を分離するトレンチ１２のうちエミッタ領域１４が接触している他方のトレンチ１２の内部に形成されたゲート電極１７には例えば１５Ｖの電圧が印加される。
（第２３実施形態）
本実施形態では、第１８〜第２３実施形態と異なる部分について説明する。本実施形態では、Ｐ型のポリシリコンとＮ型のシリコンとの仕事関数差を利用する。ドリフト層のＮ型のシリコンの不純物濃度は一般的なＩＧＢＴで低く、Ｐ型ポリシリコンの電位がエミッタ電位と等しくても仕事関数差によりＮ型のシリコンにＰ型の反転層ができる。この反転層とエミッタ電極２１を一部分で繋ぐことによりホールを効率良く排出できる。これによりホールストッパー層１９の電位の上昇を減らすことができる。よって、このような構造はＩＧＢＴの耐圧の向上だけなくスイッチング動作時にも耐量や損失改善に有利に働く。
さらに、具体的な構造を図４２に示す。この斜視図に示されるように、ゲート電極１７は、第１４実施形態と同様に、第１ゲート電極１７ａと第２ゲート電極１７ｂとのダブルゲート構造になっている。本実施形態では、ゲート電極１７は全てダブルゲート構造になっている。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。そして、上記Ｐ型反転層を形成するために第１ゲート電極１７ａにマイナスのバイアスを印加するか、またはエミッタ接地すれば良い。またＩＧＢＴ導通時のみゲート電位（第２ゲート電極１７ｂと同電位）にすると好ましい。なお、ＳＷ直前期間は除く。
図４３（ａ）は図４２のＣ−Ｃ’断面図であり、半導体基板１０の一面１０ａ側の一部断面図である。この図に示されるように、ベース層１１は半導体基板１０の一面１０ａを基準として第２ゲート電極１７ｂの最も深い位置よりも浅い深さで形成されている。また、図４３（ｂ）は図４２のＤ−Ｄ’断面図であり、半導体基板１０の一面１０ａ側の一部断面図である。この図に示されるように、トレンチ１２の延設方向の途中に位置するベース層１１の一部が第１ゲート電極１７ａに達する深さまで形成されている。当該ベース層１１の一部は、図４２に示されるように、ホールストッパー層１９を貫通してドリフト層に達している。なお、トレンチ１２の延設方向に沿った貫通箇所の周期はＳｉの拡散長である２５μｍ以上であることが好ましい。以上のように構成することができる。
なお、上記のように、第１ゲート電極１７ａには、第２ゲート電極１７ｂと同電位、マイナスのバイアス、およびエミッタ接地のいずれかが印加されるようになっている。この場合、マイナスバイアスやエミッタ電位等が常に第１ゲート電極１７ａに印加されていても良いし、Ｐ型反転層を形成する際にその都度印加されても良い。
（第２４実施形態）
本実施形態では、第２３実施形態と異なる部分について説明する。図４４は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、ゲート電極１７は全てがダブルゲート構造になっていなくても良い。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。
（他の実施形態）
上記各実施形態で示された絶縁ゲート型半導体装置の構造は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くする手段として、ゲート電極１７の材料をＰ型のポリシリコンやプラチナ（Ｐｔ）としても良い。
ホールストッパー層１９は半導体基板１０の一面１０ａ側、すなわち半導体基板１０の一面１０ａを基準としてフロート層１８の浅い場所に位置していることが好ましい。もちろん、第８実施形態以降のように、ベース層１１の深いところに位置させることもできる。
上記各実施形態では、コレクタ層２３は半導体基板１０のうち一面１０ａとは反対側の他面１０ｂ側に形成されているため、絶縁ゲート型半導体装置は縦型の構造になっているが、これは構造の一例である。したがって、絶縁ゲート型半導体装置は縦型に限定されず、コレクタ層２３は半導体基板１０のうち一面１０ａ側に形成されていても良い。
第５実施形態では、２つのチャネル層１３の間に３つのフロート層１８が挟まれていることについて説明したが、フロート層１８の数は一例であり、２つのチャネル層１３の間には４つ以上のフロート層１８が挟まれていても良い。すなわち、２つのフロート層１８の間に挟まれる別のフロート層１８は１つに限らず複数でも良い。このような場合においても、各別のフロート層１８に備えられたホールストッパー層１９は、当該フロート層１８と隣のフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６とは離間している。
第６実施形態では、半導体基板１０のうち一面１０ａとは反対側の他面１０ｂ側にＰ＋型のコレクタ層２３が形成され、このコレクタ層２３の一部がＮ＋型のカソード層２８とされた縦型のＲＣ−ＩＧＢＴについて説明したが、ＲＣ−ＩＧＢＴが縦型であることは構造の一例である。すなわち、コレクタ層２３が半導体基板のうち一面１０ａ側に形成された構造のＲＣ−ＩＧＢＴとしても良い。
上記各実施形態で示された構造は、実施形態毎に実施することもできるし、各実施形態に係る構造を適宜組み合わせて実施することもできる。
１０ 半導体基板
１０ａ 半導体基板の一面
１０ｂ 半導体基板の他面
１１ ベース層
１２ トレンチ
１３ チャネル層
１４ エミッタ領域
１５ ボディ領域
１６ ゲート絶縁膜
１７ ゲート電極
１８ フロート層
１９ ホールストッパー層
２１ エミッタ電極
２３ コレクタ層
２４ コレクタ電極

Claims (19)

  1. 第１導電型の半導体基板（１０）と、
    前記半導体基板（１０）のうちの一面（１０ａ）側に形成された第２導電型のベース層（１１）と、
    前記ベース層（１１）を貫通して前記半導体基板（１０）に達するように形成されることにより前記ベース層（１１）を複数に分離し、一方向を長手方向として延設されたトレンチ（１２）と、
    複数に分離された前記ベース層（１１）の一部に形成され、当該ベース層（１１）内において前記トレンチ（１２）の側面に接するように形成された第１導電型のエミッタ領域（１４）と、
    前記トレンチ（１２）の表面に形成されたゲート絶縁膜（１６）と、
    前記トレンチ（１２）内において、前記ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、
    前記エミッタ領域（１４）に電気的に接続されたエミッタ電極（２１）と、
    前記半導体基板（１０）に形成された第２導電型のコレクタ層（２３）と、
    前記コレクタ層（２３）の上に形成されたコレクタ電極（２４）と、を備え、
    前記ベース層（１１）は、前記トレンチ（１２）によって複数に分離され、前記複数のベース層（１１）のうち、前記エミッタ領域（１４）が形成されたものがチャネル層（１３）として機能すると共に、前記エミッタ領域（１４）が形成されていないものがフロート層（１８）として機能する絶縁ゲート型半導体装置であって、
    前記エミッタ電極（２１）は、前記エミッタ領域（１４）と前記フロート層（１８）との両方に電気的に接続されており、
    前記フロート層（１８）とされるベース層（１１）の不純物濃度は、前記チャネル層（１３）とされるベース層（１１）の不純物濃度よりも低くなっており、
    前記フロート層（１８）は、前記半導体基板（１０）の一面（１０ａ）を基準とした所定の深さのところに前記半導体基板（１０）の一面（１０ａ）から離間して形成されていると共に、少なくとも一部が前記ゲート絶縁膜（１６）と離間している第１導電型のホールストッパー層（１９）を備えていることを特徴とする絶縁ゲート型半導体装置。
  2. 前記エミッタ電極（２１）と前記コレクタ電極（２４）との間において前記チャネル層（１３）に電流が流れる部分がＩＧＢＴとして動作する一方、前記エミッタ電極（２１）と前記コレクタ電極（２４）との間において前記ゲート絶縁膜（１６）と前記ホールストッパー層（１９）との間に位置する前記フロート層（１８）の一部をチャネルとするディプレッション型のＭＯＳＦＥＴとして動作するようになっており、
    前記ＭＯＳＦＥＴの閾値電圧（Ｖｔ２）が前記ＩＧＢＴの閾値電圧（Ｖｔ１）よりも高いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記チャネル層（１３）と前記フロート層（１８）とは所定の配置順で繰り返し配置されていることを特徴とする請求項１または２に記載の絶縁ゲート型半導体装置。
  4. 前記トレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の厚みにおいて、前記フロート層（１８）に接触すると共に前記ホールストッパー層（１９）と離間している前記ゲート絶縁膜（１６）の厚みは、前記チャネル層（１３）において前記トレンチ（１２）の側面を介して前記エミッタ領域（１４）に接触しているゲート絶縁膜（１６）の厚みよりも厚いことを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
  5. 前記チャネル層（１３）と前記フロート層（１８）とが交互に繰り返し配置されるように前記トレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置しており、
    前記ホールストッパー層（１９）は、前記一方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、前記他方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方と離間しており、
    前記一方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）および前記他方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の各ゲート絶縁膜（１６）のうち前記フロート層（１８）側に位置する部分の厚みが、前記チャネル層（１３）側に位置する部分の厚みよりも厚いことを特徴とする請求項１ないし４のいずれか１つに記載の絶縁ゲート型半導体装置。
  6. ２つのフロート層（１８）が隣同士に配置され、これら２つのフロート層（１８）が２つのチャネル層（１３）で挟まれるように前記トレンチ（１２）が形成されており、
    前記２つのフロート層（１８）にそれぞれ備えられたホールストッパー層（１９）は、前記フロート層（１８）と前記チャネル層（１３）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）に接触すると共に、前記２つのフロート層（１８）を分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）とそれぞれ離間しており、
    前記２つのフロート層（１８）を分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の厚みが、前記フロート層（１８）と前記チャネル層（１３）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）の厚みよりも厚いことを特徴とする請求項１ないし４のいずれか１つに記載の絶縁ゲート型半導体装置。
  7. 前記２つのフロート層（１８）の間にさらに別のフロート層（１８）が挟まれるように前記トレンチ（１２）が形成されており、
    前記別のフロート層（１８）に備えられたホールストッパー層（１９）は、当該別のフロート層（１８）と隣のフロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と離間していることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
  8. 前記チャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）内に形成されたゲート電極（１７）と、前記フロート層（１８）と前記フロート層（１８）とを分離するトレンチ（１２）内に形成されたゲート電極（１７）と、の各ゲート電極（１７）にそれぞれ異なるゲート電圧（Ｇ１、Ｇ２）が印加されることを特徴とする請求項１ないし７のいずれか１つに記載の絶縁ゲート型半導体装置。
  9. 前記ホールストッパー層（１９）は、前記トレンチ（１２）の深さ方向において、前記フロート層（１８）のうちの前記トレンチ（１２）の底部側に位置しており、
    前記ゲート絶縁膜（１６）は、前記トレンチ（１２）の深さ方向において、前記ホールストッパー層（１９）が位置していると共に離間している深さのところの第１の厚みが前記トレンチ（１２）の開口側の第２の厚みよりも厚く形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
  10. 前記チャネル層（１３）と前記フロート層（１８）とが交互に繰り返し配置されるように前記トレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置しており、
    前記ホールストッパー層（１９）は、前記一方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、前記他方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方と離間していることを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
  11. 前記チャネル層（１３）は、前記半導体基板（１０）の一面（１０ａ）を基準として前記半導体基板（１０）の一面（１０ａ）から離間していると共に前記第１の厚みのゲート絶縁膜（１６）の深さのところに当該第１の厚みのゲート絶縁膜（１６）から少なくとも一部離間して形成された第１導電型のホールストッパー層（１９）を備えていることを特徴とする請求項１０に記載の絶縁ゲート型半導体装置。
  12. 前記トレンチ（１２）の深さ方向における前記チャネル層（１３）の深さは、前記フロート層（１８）よりも浅く、かつ、前記第２の厚みのゲート絶縁膜（１６）の深さのところに形成されていることを特徴とする請求項９または１０に記載の絶縁ゲート型半導体装置。
  13. ２つのフロート層（１８）が隣同士に配置され、これら２つのフロート層（１８）が２つのチャネル層（１３）で挟まれるように前記トレンチ（１２）が形成されており、
    前記２つのフロート層（１８）にそれぞれ備えられたホールストッパー層（１９）は、前記フロート層（１８）と前記チャネル層（１３）とを分離するトレンチ（１２）の側面に形成された前記第２の厚みのゲート絶縁膜（１６）に接触すると共に、前記２つのフロート層（１８）を分離するトレンチ（１２）の側面に形成された前記第１の厚みのゲート絶縁膜（１６）とそれぞれ離間していることを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
  14. 前記チャネル層（１３）は、前記半導体基板（１０）の一面（１０ａ）を基準として前記半導体基板（１０）の一面（１０ａ）から離間していると共に前記第１の厚みのゲート絶縁膜（１６）の深さのところに当該第１の厚みのゲート絶縁膜（１６）から離間して形成された第１導電型のホールストッパー層（１９）を備えており、
    前記フロート層（１８）に形成されたホールストッパー層（１９）は、前記第１の厚みのゲート絶縁膜（１６）に接触していることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
  15. 前記ゲート電極（１７）は、前記トレンチ（１２）の底部側に位置すると共に第２導電型の半導体材料で形成された第１ゲート電極（１７ａ）と、前記トレンチ（１２）の開口側に位置すると共に前記ゲート絶縁膜（１６）の一部を介して前記第１ゲート電極（１７ａ）の上方に形成された第２ゲート電極（１７ｂ）と、のダブルゲート構造になっているものが含まれており、
    前記ホールストッパー層（１９）は、前記トレンチ（１２）の深さ方向において、前記第１ゲート電極（１７ａ）が位置する深さのところに前記ゲート絶縁膜（１６）から離間して形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
  16. 前記チャネル層（１３）と前記フロート層（１８）とが交互に繰り返し配置されるように前記トレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置しており、
    前記ホールストッパー層（１９）は、前記一方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、前記他方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方と離間していることを特徴とする請求項１５に記載の絶縁ゲート型半導体装置。
  17. 前記ゲート電極（１７）は、全て、前記第１ゲート電極（１７ａ）および前記第２ゲート電極（１７ｂ）のダブルゲート構造になっており、
    前記チャネル層（１３）と前記フロート層（１８）とが交互に繰り返し配置されるように前記トレンチ（１２）が形成されていることで、１つのフロート層（１８）が一方のチャネル層（１３）と他方のチャネル層（１３）との間に位置しており、
    前記ホールストッパー層（１９）は、前記第２ゲート電極（１７ｂ）が位置する深さのところに形成され、前記一方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、前記他方のチャネル層（１３）と前記フロート層（１８）とを分離するトレンチ（１２）の側面に形成されたゲート絶縁膜（１６）と、の両方に接触していることを特徴とする請求項１５に記載の絶縁ゲート型半導体装置。
  18. 前記チャネル層（１３）は、前記半導体基板（１０）の一面（１０ａ）を基準として前記半導体基板（１０）の一面（１０ａ）から離間していると共に前記第１ゲート電極（１７ａ）の深さのところに形成された第１導電型のホールストッパー層（１９）を備えていることを特徴とする請求項１５ないし１７のいずれか１つに記載の絶縁ゲート型半導体装置。
  19. 前記ゲート電極（１７）は、前記トレンチ（１２）の底部側に位置すると共に第２導電型の半導体材料で形成された第１ゲート電極（１７ａ）と、前記トレンチ（１２）の開口側に位置すると共に前記ゲート絶縁膜（１６）の一部を介して前記第１ゲート電極（１７ａ）の上方に形成された第２ゲート電極（１７ｂ）と、のダブルゲート構造になっており、
    ２つのフロート層（１８）が隣同士に配置され、これら２つのフロート層（１８）が２つのチャネル層（１３）で挟まれるように前記トレンチ（１２）が形成されており、
    前記２つのフロート層（１８）にそれぞれ備えられたホールストッパー層（１９）は、前記フロート層（１８）と前記チャネル層（１３）とを分離すると共に内部に前記第２ゲート電極（１７ｂ）のみが設けられたトレンチ（１２）の側面に形成された前記ゲート絶縁膜（１６）に接触し、前記２つのフロート層（１８）を分離すると共に内部に前記第１ゲート電極（１７ａ）および前記第２ゲート電極（１７ｂ）の両方が設けられたトレンチ（１２）の側面に形成された前記ゲート絶縁膜（１６）とそれぞれ離間していることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
JP2011251427A 2010-12-08 2011-11-17 絶縁ゲート型半導体装置 Active JP5594276B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011251427A JP5594276B2 (ja) 2010-12-08 2011-11-17 絶縁ゲート型半導体装置
US13/313,050 US8614483B2 (en) 2010-12-08 2011-12-07 Insulated gate semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010273569 2010-12-08
JP2010273569 2010-12-08
JP2011251427A JP5594276B2 (ja) 2010-12-08 2011-11-17 絶縁ゲート型半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014126292A Division JP5831598B2 (ja) 2010-12-08 2014-06-19 絶縁ゲート型半導体装置

Publications (2)

Publication Number Publication Date
JP2012138567A JP2012138567A (ja) 2012-07-19
JP5594276B2 true JP5594276B2 (ja) 2014-09-24

Family

ID=46198462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011251427A Active JP5594276B2 (ja) 2010-12-08 2011-11-17 絶縁ゲート型半導体装置

Country Status (2)

Country Link
US (1) US8614483B2 (ja)
JP (1) JP5594276B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10468512B2 (en) 2017-09-20 2019-11-05 Kabushiki Kaisha Toshiba Semiconductor device with insulated gate bipolar transistor (IGBT) having multiple resistors
US11335771B2 (en) 2020-03-13 2022-05-17 Kabushiki Kaisha Toshiba Semiconductor device
US11349018B2 (en) 2019-03-20 2022-05-31 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5609939B2 (ja) * 2011-09-27 2014-10-22 株式会社デンソー 半導体装置
MX2014003783A (es) * 2011-09-28 2014-05-14 Toyota Motor Co Ltd Igbt y metodo para fabricar el mismo.
US9024379B2 (en) 2012-02-13 2015-05-05 Maxpower Semiconductor Inc. Trench transistors and methods with low-voltage-drop shunt to body diode
JP5644793B2 (ja) * 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
JP6064371B2 (ja) * 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
JP5787853B2 (ja) * 2012-09-12 2015-09-30 株式会社東芝 電力用半導体装置
JP6127421B2 (ja) * 2012-09-24 2017-05-17 株式会社デンソー 半導体装置
JP2014103352A (ja) * 2012-11-22 2014-06-05 Toyota Motor Corp 半導体装置
JP6164604B2 (ja) * 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6421570B2 (ja) 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
CN104008971B (zh) * 2014-01-13 2017-05-03 佛山芯光半导体有限公司 一种用于提升器件抗短路能力的沟槽igbt工艺
JP6221922B2 (ja) 2014-04-25 2017-11-01 トヨタ自動車株式会社 半導体装置の製造方法
JP6053050B2 (ja) * 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通ｉｇｂｔ
DE112016000071T5 (de) * 2015-02-03 2017-03-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP6720569B2 (ja) 2015-02-25 2020-07-08 株式会社デンソー 半導体装置
JP6411929B2 (ja) * 2015-03-24 2018-10-24 トヨタ自動車株式会社 Ｍｏｓｆｅｔ
US10217738B2 (en) * 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
JP6844147B2 (ja) * 2016-02-12 2021-03-17 富士電機株式会社 半導体装置
US9871128B2 (en) 2016-03-18 2018-01-16 Infineon Technologies Americas Corp. Bipolar semiconductor device with sub-cathode enhancement regions
US10164078B2 (en) * 2016-03-18 2018-12-25 Infineon Technologies Americas Corp. Bipolar semiconductor device with multi-trench enhancement regions
CN109417093B (zh) * 2017-01-17 2021-08-31 富士电机株式会社 半导体装置
WO2018147466A1 (ja) * 2017-02-13 2018-08-16 富士電機株式会社 半導体装置
US10319808B2 (en) 2017-04-03 2019-06-11 Fuji Electric Co., Ltd. Semiconductor device
EP3631862A1 (en) * 2017-05-25 2020-04-08 Dynex Semiconductor Limited A semiconductor device
JP6780777B2 (ja) * 2017-05-31 2020-11-04 富士電機株式会社 半導体装置
JP2019012762A (ja) 2017-06-30 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN109256417B (zh) 2017-07-14 2023-10-24 富士电机株式会社 半导体装置
JP6825520B2 (ja) 2017-09-14 2021-02-03 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
JP7115000B2 (ja) * 2018-04-04 2022-08-09 富士電機株式会社 半導体装置
JP7250473B2 (ja) * 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置
JP7346170B2 (ja) 2019-08-30 2023-09-19 株式会社東芝 半導体装置及び半導体モジュール
CN110459597B (zh) * 2019-08-30 2023-02-07 电子科技大学 一种沟槽型绝缘栅双极晶体管及其制备方法
JP7335190B2 (ja) 2020-03-23 2023-08-29 株式会社東芝 半導体装置
JP7384750B2 (ja) 2020-06-10 2023-11-21 株式会社東芝 半導体装置
JP2021197426A (ja) 2020-06-12 2021-12-27 株式会社東芝 半導体装置
JP2021197525A (ja) * 2020-06-18 2021-12-27 ミツミ電機株式会社 半導体装置及びその製造方法
CN111933702B (zh) * 2020-09-22 2021-01-29 中芯集成电路制造(绍兴)有限公司 绝缘栅双极型晶体管及其制造方法
JP2022067972A (ja) * 2020-10-21 2022-05-09 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN114823886B (zh) * 2022-05-26 2024-04-19 江苏中科君芯科技有限公司 提升转换效率的沟槽型rc-igbt器件及制备方法
CN116544272B (zh) * 2023-07-06 2023-10-03 上海陆芯电子科技有限公司 一种逆导型igbt器件及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
DE69233105T2 (de) 1991-08-08 2004-05-06 Kabushiki Kaisha Toshiba, Kawasaki Bipolartransistor mit isoliertem Graben-Gate
JPH05152574A (ja) 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
JPH06196705A (ja) 1992-12-24 1994-07-15 Hitachi Ltd 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法
DE19538090A1 (de) 1995-10-13 1997-04-17 Asea Brown Boveri Leistungshalbleiterelement
US5894149A (en) 1996-04-11 1999-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having high breakdown voltage and method of manufacturing the same
JPH10294461A (ja) 1997-04-21 1998-11-04 Toyota Central Res & Dev Lab Inc 絶縁ゲート形半導体素子
JP3518427B2 (ja) 1999-07-01 2004-04-12 トヨタ自動車株式会社 半導体装置
JP4073176B2 (ja) * 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
JP2004022941A (ja) 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP4366938B2 (ja) * 2003-01-16 2009-11-18 トヨタ自動車株式会社 半導体装置
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP2008108962A (ja) * 2006-10-26 2008-05-08 Toshiba Corp 半導体装置
US7638839B2 (en) * 2007-03-09 2009-12-29 Hitachi, Ltd. Power semiconductor device and power conversion device using the same
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10468512B2 (en) 2017-09-20 2019-11-05 Kabushiki Kaisha Toshiba Semiconductor device with insulated gate bipolar transistor (IGBT) having multiple resistors
US11349018B2 (en) 2019-03-20 2022-05-31 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit
US11335771B2 (en) 2020-03-13 2022-05-17 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US8614483B2 (en) 2013-12-24
US20120146091A1 (en) 2012-06-14
JP2012138567A (ja) 2012-07-19

Similar Documents

Publication Publication Date Title
JP5594276B2 (ja) 絶縁ゲート型半導体装置
JP5831598B2 (ja) 絶縁ゲート型半導体装置
JP5103830B2 (ja) 絶縁ゲート型半導体装置
US20180197977A1 (en) Semiconductor device
JP5480084B2 (ja) 半導体装置
JP2005340626A (ja) 半導体装置
JP2006245477A (ja) 半導体装置
JP2008021918A (ja) 半導体装置
JP2013251395A (ja) 半導体装置
US20150187877A1 (en) Power semiconductor device
CN108365007B (zh) 绝缘栅双极型晶体管
US9711628B2 (en) Semiconductor device
JP5838176B2 (ja) 半導体装置
KR20150051067A (ko) 전력 반도체 소자 및 그의 제조 방법
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
JP2011055017A (ja) 半導体装置
KR101539880B1 (ko) 전력 반도체 소자
JP6869791B2 (ja) 半導体スイッチング素子及びその製造方法
US9245986B2 (en) Power semiconductor device and method of manufacturing the same
KR20150061201A (ko) 전력 반도체 소자 및 그 제조 방법
KR101550798B1 (ko) 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법
JP2014075483A (ja) 半導体装置及び半導体装置の製造方法
JP6241640B2 (ja) 半導体装置
US20150171198A1 (en) Power semiconductor device
JP2015095466A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140619

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140721

R151 Written notification of patent or utility model registration

Ref document number: 5594276

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250