JP3518427B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に高
耐圧化と低オン電圧化を図った半導体装置に関する。
耐圧化と低オン電圧化を図った半導体装置に関する。
【０００２】
【従来の技術】従来より、ＩＧＢＴ（Insulated Gate B
ipolar Transistor）などにおいて、ｐチャネル領域内
の正孔をエミッタ電極に多く引き抜くことにより破壊耐
量を高くする必要がある。しかしながら、ｐチャネル領
域内の正孔を引き抜くと同時に、ｐチャネル領域に隣接
するｎドリフト領域内の正孔の引き抜きも生じるため、
ＯＮ電圧が高くなってしまう問題があった。
ipolar Transistor）などにおいて、ｐチャネル領域内
の正孔をエミッタ電極に多く引き抜くことにより破壊耐
量を高くする必要がある。しかしながら、ｐチャネル領
域内の正孔を引き抜くと同時に、ｐチャネル領域に隣接
するｎドリフト領域内の正孔の引き抜きも生じるため、
ＯＮ電圧が高くなってしまう問題があった。
【０００３】そこで、例えば特開平９−３３１０６３号
公報に示されるように、所定のピッチで配置されたトレ
ンチゲートの間に絶縁層を埋め込む構成が提案されてい
る。
公報に示されるように、所定のピッチで配置されたトレ
ンチゲートの間に絶縁層を埋め込む構成が提案されてい
る。
【０００４】これにより、半導体のオフ状態においては
絶縁層が一種のキャパシタとして動作して降伏電圧を改
善させるとともに、オン状態においては絶縁層は正孔が
ｐチャネル領域に吸い込まれることを防ぎ、飽和電圧を
減少させて低オン電圧を図ることができるとしている。
なお、絶縁層はシリコン酸化膜などで形成され、トレン
チゲートの延長方向に平行に形成され、その厚さは０．
３μｍ以下程度に薄くすることで降伏電圧を改善するこ
とができるとしている。
絶縁層が一種のキャパシタとして動作して降伏電圧を改
善させるとともに、オン状態においては絶縁層は正孔が
ｐチャネル領域に吸い込まれることを防ぎ、飽和電圧を
減少させて低オン電圧を図ることができるとしている。
なお、絶縁層はシリコン酸化膜などで形成され、トレン
チゲートの延長方向に平行に形成され、その厚さは０．
３μｍ以下程度に薄くすることで降伏電圧を改善するこ
とができるとしている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、絶縁層は、トレンチゲートの底より
も浅い位置で、かつ、トレンチゲートからの距離ｄｘが
所定の値となるように配置しており、トレンチゲートと
絶縁層との整合ずれが生じてｄｘが変動した場合に素子
特性への影響が大きくなる問題があった。
来技術においては、絶縁層は、トレンチゲートの底より
も浅い位置で、かつ、トレンチゲートからの距離ｄｘが
所定の値となるように配置しており、トレンチゲートと
絶縁層との整合ずれが生じてｄｘが変動した場合に素子
特性への影響が大きくなる問題があった。
【０００６】本発明は、上記従来技術の有する課題に鑑
みなされたものであり、その目的は、従来技術と同様の
原理で高耐圧化と低オン電圧を達成することができると
ともに、従来以上に製造が容易な半導体装置を提供する
ことにある。
みなされたものであり、その目的は、従来技術と同様の
原理で高耐圧化と低オン電圧を達成することができると
ともに、従来以上に製造が容易な半導体装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、絶縁ゲートを用いた半導体装置におい
て、第１導電型のドリフト領域内あるいは前記ドリフト
領域との界面近傍における第２導電型のチャネル領域内
に形成される、前記絶縁ゲートの延長方向と交差する方
向に延びる複数のストライプ状電荷蓄積領域を有するこ
とを特徴とする。
に、本発明は、絶縁ゲートを用いた半導体装置におい
て、第１導電型のドリフト領域内あるいは前記ドリフト
領域との界面近傍における第２導電型のチャネル領域内
に形成される、前記絶縁ゲートの延長方向と交差する方
向に延びる複数のストライプ状電荷蓄積領域を有するこ
とを特徴とする。
【０００８】ここで、ストライプ状電荷蓄積領域は素子
セルにわたる長さを有することができる。
セルにわたる長さを有することができる。
【０００９】ここで、前記電荷蓄積領域は絶縁体、ある
いは前記ドリフト領域よりも第１導電型不純物濃度の高
い半導体で形成することができる。
いは前記ドリフト領域よりも第１導電型不純物濃度の高
い半導体で形成することができる。
【００１０】また、前記電荷蓄積領域は、前記ドリフト
領域よりもバンドギャップの大きい半導体で形成されて
いることを特徴とする。
領域よりもバンドギャップの大きい半導体で形成されて
いることを特徴とする。
【００１１】本発明においては、従来技術と同様に絶縁
層等を用いて特性向上を図っているが、絶縁層等の形状
が異なる。すなわち、本発明においては、絶縁層等の電
荷蓄積領域は、絶縁ゲートの延長方向に平行に単一物と
して形成されるのではなく、延長方向と交差する方向に
複数形成される。複数の電荷蓄積領域は互いに間隔（開
口領域）をあけてストライプ状に形成され、このストラ
イプの開口領域がチャネルとして機能する。ストライプ
の開口領域の比率により素子特性、すなわち耐圧やオン
電圧を調整することができ、従来のように絶縁ゲートと
の整合性に依存して特性が規定されず、容易に素子特性
を設定できる。また、電荷蓄積領域を素子セルにわたる
長さとすることによっても、絶縁ゲートとの整合性によ
らずにその素子特性を均一化することができる。なお、
「素子セルにわたる」とは、絶縁層の長さを従来のよう
に素子セルの絶縁ゲート間隔より小さくするのではな
く、その素子セルにおけるドリフト領域の全幅にわたる
長さとする意であり、複数のセルが隣接して存在する場
合には、それら複数のセルのドリフト領域全幅にわたっ
て存在する場合も含まれる。
層等を用いて特性向上を図っているが、絶縁層等の形状
が異なる。すなわち、本発明においては、絶縁層等の電
荷蓄積領域は、絶縁ゲートの延長方向に平行に単一物と
して形成されるのではなく、延長方向と交差する方向に
複数形成される。複数の電荷蓄積領域は互いに間隔（開
口領域）をあけてストライプ状に形成され、このストラ
イプの開口領域がチャネルとして機能する。ストライプ
の開口領域の比率により素子特性、すなわち耐圧やオン
電圧を調整することができ、従来のように絶縁ゲートと
の整合性に依存して特性が規定されず、容易に素子特性
を設定できる。また、電荷蓄積領域を素子セルにわたる
長さとすることによっても、絶縁ゲートとの整合性によ
らずにその素子特性を均一化することができる。なお、
「素子セルにわたる」とは、絶縁層の長さを従来のよう
に素子セルの絶縁ゲート間隔より小さくするのではな
く、その素子セルにおけるドリフト領域の全幅にわたる
長さとする意であり、複数のセルが隣接して存在する場
合には、それら複数のセルのドリフト領域全幅にわたっ
て存在する場合も含まれる。
【００１２】
【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。
形態について説明する。
【００１３】図１には、本実施形態のＩＧＢＴの縦断面
図が示されており、図２及び図３には、それぞれ図１に
おけるII−II断面及びIII−III断面図が示されている。
図が示されており、図２及び図３には、それぞれ図１に
おけるII−II断面及びIII−III断面図が示されている。
【００１４】本実施形態のＩＧＢＴは、ｐ＋基板１０上
にｎドリフト領域１２が形成され、ｎドリフト領域上１
２上にｐチャネル領域１８が形成される。ｐチャネル領
域１８にはｎ＋エミッタ領域２４が形成され、ｐチャネ
ル領域１８を挟むようにゲート酸化膜２０を介してトレ
ンチ型のゲート電極２２が形成されている。ｎ＋エミッ
タ領域２４にはエミッタ電極２８が接続され、エミッタ
電極２８とトレンチ型のゲート電極２２とは酸化膜２６
で絶縁されている。また、ｐ＋基板１０下部にはコレク
タ電極３０が接続されている。
にｎドリフト領域１２が形成され、ｎドリフト領域上１
２上にｐチャネル領域１８が形成される。ｐチャネル領
域１８にはｎ＋エミッタ領域２４が形成され、ｐチャネ
ル領域１８を挟むようにゲート酸化膜２０を介してトレ
ンチ型のゲート電極２２が形成されている。ｎ＋エミッ
タ領域２４にはエミッタ電極２８が接続され、エミッタ
電極２８とトレンチ型のゲート電極２２とは酸化膜２６
で絶縁されている。また、ｐ＋基板１０下部にはコレク
タ電極３０が接続されている。
【００１５】そして、このような構成において、さらに
ｎドリフト領域１２内に、電荷蓄積層としての絶縁層１
４が形成されている。図に示すように、絶縁層１４は、
ｎドリフト領域１２内であり、かつ、トレンチ型ゲート
電極２２の深さよりも深い位置に形成されている。そし
て、図２から分かるように、絶縁層１４はゲート電極２
２が延長している方向に交差するＺ方向に延び、ゲート
延長方向に沿って複数個ストライプ状に形成されてい
る。ストライプ状の絶縁層１４の間、すなわち絶縁層１
４の開口領域には、当然ながらｎドリフト領域１２が存
在する。絶縁層１４は従来技術と同様にシリコン酸化膜
などの絶縁体で形成することができるが、ｎドリフト領
域１２よりもｎ型不純物濃度の高い半導体材料で形成す
ることもできる。絶縁層１４の厚さは、従来技術と同様
に例えば０．３μｍ程度以下とすることができる。
ｎドリフト領域１２内に、電荷蓄積層としての絶縁層１
４が形成されている。図に示すように、絶縁層１４は、
ｎドリフト領域１２内であり、かつ、トレンチ型ゲート
電極２２の深さよりも深い位置に形成されている。そし
て、図２から分かるように、絶縁層１４はゲート電極２
２が延長している方向に交差するＺ方向に延び、ゲート
延長方向に沿って複数個ストライプ状に形成されてい
る。ストライプ状の絶縁層１４の間、すなわち絶縁層１
４の開口領域には、当然ながらｎドリフト領域１２が存
在する。絶縁層１４は従来技術と同様にシリコン酸化膜
などの絶縁体で形成することができるが、ｎドリフト領
域１２よりもｎ型不純物濃度の高い半導体材料で形成す
ることもできる。絶縁層１４の厚さは、従来技術と同様
に例えば０．３μｍ程度以下とすることができる。
【００１６】このように、ｎドリフト領域１２内に電荷
蓄積領域としての絶縁層１４を形成することにより、従
来技術と同様にｎドリフト領域１２からの正孔の引き抜
きを抑制してオン電圧を低くすることができる。また、
本実施形態では、絶縁層１４はストライプ状に形成され
て開口領域を有するので、絶縁層１４上に形成される空
乏層はこの開口領域を通って絶縁層１４の下部まで到達
し、ｐチャネル領域１８と絶縁層１４間の電界強度を一
定以下に抑えて耐圧を向上することもできる。
蓄積領域としての絶縁層１４を形成することにより、従
来技術と同様にｎドリフト領域１２からの正孔の引き抜
きを抑制してオン電圧を低くすることができる。また、
本実施形態では、絶縁層１４はストライプ状に形成され
て開口領域を有するので、絶縁層１４上に形成される空
乏層はこの開口領域を通って絶縁層１４の下部まで到達
し、ｐチャネル領域１８と絶縁層１４間の電界強度を一
定以下に抑えて耐圧を向上することもできる。
【００１７】さらに、本実施形態では、従来技術のよう
に絶縁層１４はトレンチ型ゲート電極２２の延長方向に
沿って形成されるのではなく、ゲート電極２２よりも深
い位置でゲート電極２２の延長方向とは交差する方向
（Ｚ方向）にストライプ状に形成されているので、素子
特性を開口領域の寸法で規定でき、ゲート電極２２との
整合性を考慮する必要がなく容易に製造することもでき
る。
に絶縁層１４はトレンチ型ゲート電極２２の延長方向に
沿って形成されるのではなく、ゲート電極２２よりも深
い位置でゲート電極２２の延長方向とは交差する方向
（Ｚ方向）にストライプ状に形成されているので、素子
特性を開口領域の寸法で規定でき、ゲート電極２２との
整合性を考慮する必要がなく容易に製造することもでき
る。
【００１８】図４には、図１〜図３に示されたＩＧＢＴ
の製造方法が模式的に示されている。
の製造方法が模式的に示されている。
【００１９】図において、まずｐ＋シリコン基板（ｐ＋
コレクタ領域）１０上にｎ−ドリフト領域１２の下層部
をエピタキシャル成長させ、ｎ−ドリフト領域１２の下
層部上にフォトリソグラフィ技術、イオン注入技術、拡
散技術により絶縁層１４（あるいはｎ＋領域）をストラ
イプ状に形成する。その後、絶縁層１４上に再びｎ−ド
リフト領域１２の上層部をエピタキシャル成長させ、絶
縁層１４をサンドイッチする。これにより、ｎ−ドリフ
ト領域１２内にストライプ状の絶縁層１４が形成される
（ａ）。ストライプ状絶縁層１４の開口領域の精度は、
このフォトリソグラフィ技術におけるマスクの精度に依
存して決定される。
コレクタ領域）１０上にｎ−ドリフト領域１２の下層部
をエピタキシャル成長させ、ｎ−ドリフト領域１２の下
層部上にフォトリソグラフィ技術、イオン注入技術、拡
散技術により絶縁層１４（あるいはｎ＋領域）をストラ
イプ状に形成する。その後、絶縁層１４上に再びｎ−ド
リフト領域１２の上層部をエピタキシャル成長させ、絶
縁層１４をサンドイッチする。これにより、ｎ−ドリフ
ト領域１２内にストライプ状の絶縁層１４が形成される
（ａ）。ストライプ状絶縁層１４の開口領域の精度は、
このフォトリソグラフィ技術におけるマスクの精度に依
存して決定される。
【００２０】次に、ｎ−ドリフト領域１２の表面に、ｐ
チャネル領域１８及びｎ＋エミッタ２４をフォトリソグ
ラフィ技術、イオン注入技術、拡散技術によって形成し
（ｂ）、ＣＶＤ法によりその表面に酸化膜１９を形成
（例えば４００ｎｍ）する（ｃ）。そして、フォトリソ
グラフィ工程を用いてレジストマスクを形成し、このレ
ジストマスクを用いて酸化膜１９をドライエッチングす
る。レジストを除去した後、酸化膜１９をマスクとして
６μｍ程度ドライエッチングしトレンチ構造を形成す
る。トレンチの側壁を熱酸化にて約５０ｎｍ酸化し、フ
ッ酸にて除去する。さらに、トレンチ側壁をケミカルド
ライエッチングにて５０ｎｍエッチングする。その後、
熱酸化にてゲート酸化膜２０を約１００ｎｍ形成する
（ｄ）。
チャネル領域１８及びｎ＋エミッタ２４をフォトリソグ
ラフィ技術、イオン注入技術、拡散技術によって形成し
（ｂ）、ＣＶＤ法によりその表面に酸化膜１９を形成
（例えば４００ｎｍ）する（ｃ）。そして、フォトリソ
グラフィ工程を用いてレジストマスクを形成し、このレ
ジストマスクを用いて酸化膜１９をドライエッチングす
る。レジストを除去した後、酸化膜１９をマスクとして
６μｍ程度ドライエッチングしトレンチ構造を形成す
る。トレンチの側壁を熱酸化にて約５０ｎｍ酸化し、フ
ッ酸にて除去する。さらに、トレンチ側壁をケミカルド
ライエッチングにて５０ｎｍエッチングする。その後、
熱酸化にてゲート酸化膜２０を約１００ｎｍ形成する
（ｄ）。
【００２１】次に、ＣＶＤ法により多結晶シリコンなど
でトレンチを埋め、ボロンを拡散してｐ＋型とする。ド
ライエッチングにより酸化膜１９の厚さの半分程度まで
全面エッチバックしてゲート電極２２を形成する
（ｅ）。そして、熱酸化にてゲート電極２２の表面を４
００ｎｍ程度酸化して酸化膜１９とほぼ同じ厚さとし、
酸化膜２６を形成する（ｆ）。
でトレンチを埋め、ボロンを拡散してｐ＋型とする。ド
ライエッチングにより酸化膜１９の厚さの半分程度まで
全面エッチバックしてゲート電極２２を形成する
（ｅ）。そして、熱酸化にてゲート電極２２の表面を４
００ｎｍ程度酸化して酸化膜１９とほぼ同じ厚さとし、
酸化膜２６を形成する（ｆ）。
【００２２】次に、フォトリソグラフィ工程とドライエ
ッチング法を用いて酸化膜２６に開口部を形成し
（ｇ）、スパッタリング法を用いてエミッタ電極２８
（Ａｌ）を形成してフォトリソグラフィやエッチングに
より所望の形状とする。さらに、スパッタリング法を用
いてコレクタ電極３０（Ｔｉ／Ｎｉ／Ａｕ）を形成する
（ｈ）。
ッチング法を用いて酸化膜２６に開口部を形成し
（ｇ）、スパッタリング法を用いてエミッタ電極２８
（Ａｌ）を形成してフォトリソグラフィやエッチングに
より所望の形状とする。さらに、スパッタリング法を用
いてコレクタ電極３０（Ｔｉ／Ｎｉ／Ａｕ）を形成する
（ｈ）。
【００２３】このように、図１に示された半導体装置の
製造工程においてゲート電極２２と絶縁層１４とのマス
ク合わせは不要であり、容易に製造することができる。
製造工程においてゲート電極２２と絶縁層１４とのマス
ク合わせは不要であり、容易に製造することができる。
【００２４】なお、上記実施形態では、絶縁層１４（あ
るいはｎ＋領域）をｎ−ドリフト領域１２内に形成した
が、ｐチャネル領域１８内においてｎ−ドリフト領域１
２との界面近傍（界面位置も含む）に形成することもで
きる。
るいはｎ＋領域）をｎ−ドリフト領域１２内に形成した
が、ｐチャネル領域１８内においてｎ−ドリフト領域１
２との界面近傍（界面位置も含む）に形成することもで
きる。
【００２５】図５及び図６には、絶縁層１４（あるいは
ｎ＋領域）をｎ−ドリフト領域１２とｐチャネル領域１
８との界面に形成した場合の例が示されている。図５は
縦断面図、図６は図５におけるVI−VI断面図である。
ｎ＋領域）をｎ−ドリフト領域１２とｐチャネル領域１
８との界面に形成した場合の例が示されている。図５は
縦断面図、図６は図５におけるVI−VI断面図である。
【００２６】これらの図において、図１〜図３と異なる
点は、電荷蓄積領域としての絶縁層（あるいはｎ＋領
域）１４がｎ−ドリフト領域１２とｐチャネル領域１８
との界面に形成されていることである。絶縁層１４の両
端は、ゲート酸化膜２０に達しており、ゲート酸化膜２
０と絶縁層１４との間にはチャネルは形成されない。絶
縁層１４はトレンチ型のゲート電極２２より深い位置で
はなく、従来技術と同様にゲート電極２２の底よりも浅
い位置に形成されているが、この実施形態においても従
来技術のように絶縁層１４はゲート電極２２の延長方向
に沿って延びているのではなく、ゲート電極２２の延長
方向とは交差する方向に延びてストライプ状に形成され
ている（図６参照）。従来においては、絶縁層１４とゲ
ート酸化膜２０との間にチャネルが形成されているため
絶縁層１４とゲート酸化膜２０との整合性が重要となる
が、本実施形態においてはストライプ状絶縁層１４の開
口領域がチャネルとして機能し、この部分の精度が素子
特性に影響を与えるため、従来のようにゲート電極２２
との整合性の影響は小さく、容易に製造することができ
る。
点は、電荷蓄積領域としての絶縁層（あるいはｎ＋領
域）１４がｎ−ドリフト領域１２とｐチャネル領域１８
との界面に形成されていることである。絶縁層１４の両
端は、ゲート酸化膜２０に達しており、ゲート酸化膜２
０と絶縁層１４との間にはチャネルは形成されない。絶
縁層１４はトレンチ型のゲート電極２２より深い位置で
はなく、従来技術と同様にゲート電極２２の底よりも浅
い位置に形成されているが、この実施形態においても従
来技術のように絶縁層１４はゲート電極２２の延長方向
に沿って延びているのではなく、ゲート電極２２の延長
方向とは交差する方向に延びてストライプ状に形成され
ている（図６参照）。従来においては、絶縁層１４とゲ
ート酸化膜２０との間にチャネルが形成されているため
絶縁層１４とゲート酸化膜２０との整合性が重要となる
が、本実施形態においてはストライプ状絶縁層１４の開
口領域がチャネルとして機能し、この部分の精度が素子
特性に影響を与えるため、従来のようにゲート電極２２
との整合性の影響は小さく、容易に製造することができ
る。
【００２７】図７及び図８には、絶縁層１４（あるいは
ｎ＋領域）をｐチャネル領域１８内であってｎ−ドリフ
ト領域１２との界面近傍に形成した場合の例が示されて
いる。図７は縦断面図、図８は図７におけるVIII−VIII
断面図である。この場合においても、図５〜図６の場合
と同様、絶縁層１４はゲート電極２２の底よりも浅い位
置に形成されているが、絶縁層１４の両端はゲート酸化
膜２０に達し、ゲート電極２２の延長方向とは交差する
方向に延びてストライプ状に形成されているため、アラ
イメントの影響を小さくすることができる。なお、界面
近傍とは、ｐチャネル領域１８内における界面側という
意味であり、界面から所定距離内という意味ではない。
但し、絶縁層１４（あるいはｎ＋領域）の目的は、ｎ−
ドリフト領域１２内正孔のｐチャネル領域１８への引き
抜きを抑制するためにあるので、できるだけ界面に近い
位置に形成することが望ましいことは言うまでもない。
ｎ＋領域）をｐチャネル領域１８内であってｎ−ドリフ
ト領域１２との界面近傍に形成した場合の例が示されて
いる。図７は縦断面図、図８は図７におけるVIII−VIII
断面図である。この場合においても、図５〜図６の場合
と同様、絶縁層１４はゲート電極２２の底よりも浅い位
置に形成されているが、絶縁層１４の両端はゲート酸化
膜２０に達し、ゲート電極２２の延長方向とは交差する
方向に延びてストライプ状に形成されているため、アラ
イメントの影響を小さくすることができる。なお、界面
近傍とは、ｐチャネル領域１８内における界面側という
意味であり、界面から所定距離内という意味ではない。
但し、絶縁層１４（あるいはｎ＋領域）の目的は、ｎ−
ドリフト領域１２内正孔のｐチャネル領域１８への引き
抜きを抑制するためにあるので、できるだけ界面に近い
位置に形成することが望ましいことは言うまでもない。
【００２８】なお、本実施形態では、絶縁層１４（ある
いはｎ＋領域）をゲート電極２２の延長方向と交差する
方向（図２におけるＺ方向）に延ばしてストライプ状に
形成しているが、このＺ方向はゲート電極２２の延長方
向と直交する必要は必ずしもなく、Ｚ方向はゲート電極
２２の延長方向と非平行であればよい。例えば、Ｚ方向
が、ゲート電極２２の延長方向に直交する方向に対して
例えば３０度の傾きをなして延長方向と交差するように
形成することも可能である。このような製造時の自由度
も、本実施形態の利点の一つであろう。
いはｎ＋領域）をゲート電極２２の延長方向と交差する
方向（図２におけるＺ方向）に延ばしてストライプ状に
形成しているが、このＺ方向はゲート電極２２の延長方
向と直交する必要は必ずしもなく、Ｚ方向はゲート電極
２２の延長方向と非平行であればよい。例えば、Ｚ方向
が、ゲート電極２２の延長方向に直交する方向に対して
例えば３０度の傾きをなして延長方向と交差するように
形成することも可能である。このような製造時の自由度
も、本実施形態の利点の一つであろう。
【００２９】また、本実施形態では、縦方向にエミッタ
電極２８とコレクタ電極３０を形成しているが、エミッ
タ電極２８とコレクタ電極３０を同一平面上に形成した
ＩＧＢＴでも同様に適用することができる。
電極２８とコレクタ電極３０を形成しているが、エミッ
タ電極２８とコレクタ電極３０を同一平面上に形成した
ＩＧＢＴでも同様に適用することができる。
【００３０】図９には、エミッタ電極２８とコレクタ電
極３０を同一平面上に形成した場合の構成例が示されて
いる。ｐ＋基板１０上にｎ−ドリフト領域１２が形成さ
れ、ｎ−ドリフト領域１２内に電荷蓄積領域としての絶
縁層１４（あるいはｎ＋領域）が形成される。トレンチ
型のゲート電極２２が所定ピッチで形成され、ゲート電
極２２の間にｐチャネル領域１８及びｎ＋エミッタ領域
２４が形成されてエミッタ電極２８が接続される。一
方、ｎ＋エミッタ領域２４とほぼ同じ深さにｐ＋コレク
タ領域２３が形成され、このｐ＋コレクタ領域２３に接
続するようにコレクタ電極３０が形成される。エミッタ
電極２８とコレクタ電極３０は酸化膜２６で絶縁されて
いる。
極３０を同一平面上に形成した場合の構成例が示されて
いる。ｐ＋基板１０上にｎ−ドリフト領域１２が形成さ
れ、ｎ−ドリフト領域１２内に電荷蓄積領域としての絶
縁層１４（あるいはｎ＋領域）が形成される。トレンチ
型のゲート電極２２が所定ピッチで形成され、ゲート電
極２２の間にｐチャネル領域１８及びｎ＋エミッタ領域
２４が形成されてエミッタ電極２８が接続される。一
方、ｎ＋エミッタ領域２４とほぼ同じ深さにｐ＋コレク
タ領域２３が形成され、このｐ＋コレクタ領域２３に接
続するようにコレクタ電極３０が形成される。エミッタ
電極２８とコレクタ電極３０は酸化膜２６で絶縁されて
いる。
【００３１】この例においても、絶縁層１４はゲート電
極２２の延長方向と交差する方向に延びてストライプ状
に形成され、ｐチャネル領域１８への引き抜きを抑制す
ることができる。
極２２の延長方向と交差する方向に延びてストライプ状
に形成され、ｐチャネル領域１８への引き抜きを抑制す
ることができる。
【００３２】図１０には、さらに他の実施形態における
ＩＧＢＴの構成が示されている。ｐ＋基板１０上にｎ−
ドリフト領域１２が形成され、ｎドリフト領域上１２上
にｐチャネル領域１８が形成される。ｐチャネル領域１
８にはｎ＋エミッタ領域２４が形成され、ｐチャネル領
域１８を挟むようにゲート酸化膜２０を介してトレンチ
型のゲート電極２２が形成されている。ｎ＋エミッタ領
域２４にはエミッタ電極２８が接続され、エミッタ電極
２８とトレンチ型のゲート電極２２とは酸化膜２６で絶
縁されている。また、ｐ＋基板１０下部にはコレクタ電
極３０が接続されている。ｎドリフト領域１２内には、
電荷蓄積層としての絶縁層１４（あるいはｎ＋領域）が
形成されている。絶縁層１４は、従来技術と同様にゲー
ト電極２２の延長方向に沿って、すなわちゲート電極２
２の延長方向と平行に単一物として形成されているが、
トレンチ型ゲート電極２２の深さよりも深い位置に形成
されている。そして、絶縁層１４の長さは、その両端部
がゲート電極２２の下部に位置するように設定される。
言い換えると、一つのトランジスタセル内のゲート電極
間隔ｄよりも長く、端部が隣接するトランジスタセルの
ｐチャネル領域１８下部の領域で終わらない長さであ
る。この条件を満たす長さには許容値が存在し、例えば
図において、絶縁層１４の左端の長さには左方向（長さ
が増大する方向）にΔｂの許容値、右方向（長さが減少
する方向）にΔｃの許容値を有することになる。このよ
うに、あるトランジスタセルにわたって絶縁層１４が存
在することで、絶縁層１４を形成する際にゲート電極２
２と絶縁層１４との位置関係が多少ずれても、容易にト
ランジスタセル内の特性を均一化することができる利点
がある。なお、絶縁層１４を有することで、既述した実
施形態と同様に耐圧向上、及びオン電圧低下を図ること
ができるのは言うまでもない。
ＩＧＢＴの構成が示されている。ｐ＋基板１０上にｎ−
ドリフト領域１２が形成され、ｎドリフト領域上１２上
にｐチャネル領域１８が形成される。ｐチャネル領域１
８にはｎ＋エミッタ領域２４が形成され、ｐチャネル領
域１８を挟むようにゲート酸化膜２０を介してトレンチ
型のゲート電極２２が形成されている。ｎ＋エミッタ領
域２４にはエミッタ電極２８が接続され、エミッタ電極
２８とトレンチ型のゲート電極２２とは酸化膜２６で絶
縁されている。また、ｐ＋基板１０下部にはコレクタ電
極３０が接続されている。ｎドリフト領域１２内には、
電荷蓄積層としての絶縁層１４（あるいはｎ＋領域）が
形成されている。絶縁層１４は、従来技術と同様にゲー
ト電極２２の延長方向に沿って、すなわちゲート電極２
２の延長方向と平行に単一物として形成されているが、
トレンチ型ゲート電極２２の深さよりも深い位置に形成
されている。そして、絶縁層１４の長さは、その両端部
がゲート電極２２の下部に位置するように設定される。
言い換えると、一つのトランジスタセル内のゲート電極
間隔ｄよりも長く、端部が隣接するトランジスタセルの
ｐチャネル領域１８下部の領域で終わらない長さであ
る。この条件を満たす長さには許容値が存在し、例えば
図において、絶縁層１４の左端の長さには左方向（長さ
が増大する方向）にΔｂの許容値、右方向（長さが減少
する方向）にΔｃの許容値を有することになる。このよ
うに、あるトランジスタセルにわたって絶縁層１４が存
在することで、絶縁層１４を形成する際にゲート電極２
２と絶縁層１４との位置関係が多少ずれても、容易にト
ランジスタセル内の特性を均一化することができる利点
がある。なお、絶縁層１４を有することで、既述した実
施形態と同様に耐圧向上、及びオン電圧低下を図ること
ができるのは言うまでもない。
【００３３】ここで、従来技術において、絶縁層１４を
トレンチ型のゲート電極２２の底よりも浅い位置に形成
しているのは主に飽和電圧の観点からであるが、本実施
形態のようにゲート電極２２よりも深い位置に絶縁層１
４を形成しても飽和電圧は大きく増大することはなく、
しかも製造条件（より正確には整合精度）によらず均一
な特性を得ることができるため、従来技術に比べ顕著な
効果を有する。
トレンチ型のゲート電極２２の底よりも浅い位置に形成
しているのは主に飽和電圧の観点からであるが、本実施
形態のようにゲート電極２２よりも深い位置に絶縁層１
４を形成しても飽和電圧は大きく増大することはなく、
しかも製造条件（より正確には整合精度）によらず均一
な特性を得ることができるため、従来技術に比べ顕著な
効果を有する。
【００３４】また、図１０では、あるトランジスタセル
の隣接する２つのゲート電極２２の下部に絶縁層１４の
両端が位置するように形成されているが、もちろん、複
数のトランジスタセルにわたるように絶縁層１４を形成
することもできる。この場合でも、絶縁層１４の両端が
ゲート電極２２の下部に位置させることで、複数のトラ
ンジスタの特性を均一化、具体的には電流密度の均一化
を図ることができる。
の隣接する２つのゲート電極２２の下部に絶縁層１４の
両端が位置するように形成されているが、もちろん、複
数のトランジスタセルにわたるように絶縁層１４を形成
することもできる。この場合でも、絶縁層１４の両端が
ゲート電極２２の下部に位置させることで、複数のトラ
ンジスタの特性を均一化、具体的には電流密度の均一化
を図ることができる。
【００３５】また、図１０ではトレンチ型のゲート電極
を用いているが、プレーナ型のゲート電極を用いた場合
においても適用することができる。
を用いているが、プレーナ型のゲート電極を用いた場合
においても適用することができる。
【００３６】図１１には、プレーナ型のゲート電極を用
いた場合の構成が示されている。ｐ＋基板１０上にｎ−
ドリフト領域１２が形成され、ｎ−ドリフト領域１２内
に絶縁層１４（あるいはｎ＋領域）が形成される。ま
た、ｎ−ドリフト領域１２上にｐベース領域４４が形成
され、ｐベース領域４４内にｐ＋ベース領域４０及びｎ
＋エミッタ領域４２が形成される。そして、ベース領域
及びエミッタ領域が形成されていないｎ−ドリフト領域
１２上にはゲート酸化膜４１を介してゲート電極２２が
形成されている。また、エミッタ領域にはエミッタ電極
４６が接続され、エミッタ電極４６上にはソース電極４
８が形成されている。ゲート電極２２とエミッタ電極４
６は絶縁層１９で絶縁されている。ｐ＋基板１０にはコ
レクタ電極５０が接続されている。
いた場合の構成が示されている。ｐ＋基板１０上にｎ−
ドリフト領域１２が形成され、ｎ−ドリフト領域１２内
に絶縁層１４（あるいはｎ＋領域）が形成される。ま
た、ｎ−ドリフト領域１２上にｐベース領域４４が形成
され、ｐベース領域４４内にｐ＋ベース領域４０及びｎ
＋エミッタ領域４２が形成される。そして、ベース領域
及びエミッタ領域が形成されていないｎ−ドリフト領域
１２上にはゲート酸化膜４１を介してゲート電極２２が
形成されている。また、エミッタ領域にはエミッタ電極
４６が接続され、エミッタ電極４６上にはソース電極４
８が形成されている。ゲート電極２２とエミッタ電極４
６は絶縁層１９で絶縁されている。ｐ＋基板１０にはコ
レクタ電極５０が接続されている。
【００３７】ここで、図から分かるように、絶縁層１４
の両端は隣接するｐ＋ベース領域４０の下部に位置し、
これにより絶縁層１４は一つのトランジスタセルにわた
るような長さに形成されている。この実施形態において
も、図１０と同様に、トランジスタセルの特性を容易に
均一化することができる。
の両端は隣接するｐ＋ベース領域４０の下部に位置し、
これにより絶縁層１４は一つのトランジスタセルにわた
るような長さに形成されている。この実施形態において
も、図１０と同様に、トランジスタセルの特性を容易に
均一化することができる。
【００３８】以上、本発明の実施形態について説明した
が、本実施形態においてｐ型とｎ型を反転させた半導体
装置でも同様に適用することができる。
が、本実施形態においてｐ型とｎ型を反転させた半導体
装置でも同様に適用することができる。
【００３９】また、例えば図１において、ｐ＋基板１０
とｎ−ドリフト領域１２との間にｎ＋バッファ層をさら
に設けることも可能である。
とｎ−ドリフト領域１２との間にｎ＋バッファ層をさら
に設けることも可能である。
【００４０】また、実施形態ではトランジスタのセルを
矩形状としているが、円、多角形その他の形状とするこ
ともできる。本発明では、絶縁層（あるいはドリフト領
域よりも不純物濃度の高い領域）の形成位置に関して
は、整合の許容度が従来よりも大きいため、セル形状を
任意の形状とすることも容易である。
矩形状としているが、円、多角形その他の形状とするこ
ともできる。本発明では、絶縁層（あるいはドリフト領
域よりも不純物濃度の高い領域）の形成位置に関して
は、整合の許容度が従来よりも大きいため、セル形状を
任意の形状とすることも容易である。
【００４１】また、本実施形態では、ｐ＋基板とｎ−ド
リフト領域をシリコンで形成しているが、ｐ＋基板／ｎ
−ドリフト領域の組み合わせとしては、Ｇｅ／Ｓｉ、Ｓ
ｉＧｅ／Ｓｉ、Ｓｉ／ＧａＮ、Ｓｉ／ＧａＡｓ、Ｓｉ／
ＳｉＣとすることもできる。
リフト領域をシリコンで形成しているが、ｐ＋基板／ｎ
−ドリフト領域の組み合わせとしては、Ｇｅ／Ｓｉ、Ｓ
ｉＧｅ／Ｓｉ、Ｓｉ／ＧａＮ、Ｓｉ／ＧａＡｓ、Ｓｉ／
ＳｉＣとすることもできる。
【００４２】また、図１や図５に示されたＩＧＢＴにお
いては、電荷蓄積領域として絶縁層１４の開口領域の面
積を変化させることで電荷蓄積効果と電荷注入量とのバ
ランスを調整することができるので、素子の使用目的に
応じて開口面積を設定することにより最適のスイッチン
グ速度を得ることもできる。一般的には、開口面積を増
大させる程、スイッチング速度を増大させることができ
る。絶縁層１４をストライプ状に形成して開口領域を有
することで、このように素子特性を最適の値に容易に調
整することができる。
いては、電荷蓄積領域として絶縁層１４の開口領域の面
積を変化させることで電荷蓄積効果と電荷注入量とのバ
ランスを調整することができるので、素子の使用目的に
応じて開口面積を設定することにより最適のスイッチン
グ速度を得ることもできる。一般的には、開口面積を増
大させる程、スイッチング速度を増大させることができ
る。絶縁層１４をストライプ状に形成して開口領域を有
することで、このように素子特性を最適の値に容易に調
整することができる。
【００４３】さらに、本実施形態では、電荷蓄積領域と
して絶縁層、あるいはドリフト領域よりも不純物濃度の
高い半導体領域としたが、ドリフト領域よりもバンドギ
ャップの大きい材料で電荷蓄積領域を形成してもよく、
例えばドリフト領域をシリコンで形成する場合には、電
荷蓄積領域としてＳｉＣ、ＧａＮ、ＧａＡｓなどを採用
することが可能であり、また、ドリフト領域をゲルマニ
ウムで形成する場合には、電荷蓄積領域としてシリコ
ン、ＳｉＣ、ＧａＮ、ＧａＡｓなどを採用することが可
能である。
して絶縁層、あるいはドリフト領域よりも不純物濃度の
高い半導体領域としたが、ドリフト領域よりもバンドギ
ャップの大きい材料で電荷蓄積領域を形成してもよく、
例えばドリフト領域をシリコンで形成する場合には、電
荷蓄積領域としてＳｉＣ、ＧａＮ、ＧａＡｓなどを採用
することが可能であり、また、ドリフト領域をゲルマニ
ウムで形成する場合には、電荷蓄積領域としてシリコ
ン、ＳｉＣ、ＧａＮ、ＧａＡｓなどを採用することが可
能である。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
高耐圧化と低オン電圧を達成することができるととも
に、製造が容易で安定した特性を有する半導体装置を得
ることができる。
高耐圧化と低オン電圧を達成することができるととも
に、製造が容易で安定した特性を有する半導体装置を得
ることができる。
【図１】 実施形態の縦断面図である。
【図２】 図１におけるII−II断面図である。
【図３】 図１におけるIII−III断面図である。
【図４】 図１に示された半導体装置の製造方法を示す
説明図である。
説明図である。
【図５】 絶縁層を異なる位置に形成した他の実施形態
の縦断面図である。
の縦断面図である。
【図６】 図５におけるVI−VI断面図である。
【図７】 絶縁層を異なる位置に形成した他の実施形態
の縦断面図である。
の縦断面図である。
【図８】 図７におけるVIII−VIII断面図である。
【図９】 エミッタ電極とコレクタ電極を同一平面に形
成した他の実施形態の縦断面図である。
成した他の実施形態の縦断面図である。
【図１０】 トレンチ型ゲート電極の他の実施形態の縦
断面図である。
断面図である。
【図１１】 プレーナ型ゲート電極の他の実施形態の縦
断面図である。
断面図である。
１０ ｐ＋基板（コレクタ領域）、１２ ｎ−ドリフト
領域、１４ 絶縁層（あるいは高不純物領域）、１８
ｐチャネル領域、２０ ゲート酸化膜、２２ゲート電
極、２４ ｎ＋エミッタ領域、２６ 酸化膜、２８ エ
ミッタ電極、３０ コレクタ電極。
領域、１４ 絶縁層（あるいは高不純物領域）、１８
ｐチャネル領域、２０ ゲート酸化膜、２２ゲート電
極、２４ ｎ＋エミッタ領域、２６ 酸化膜、２８ エ
ミッタ電極、３０ コレクタ電極。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (5)
- 【請求項１】 絶縁ゲートを用いた半導体装置におい
て、 第１導電型のドリフト領域内あるいは前記ドリフト領域
との界面近傍における第２導電型のチャネル領域内に形
成される、前記絶縁ゲートの延長方向と交差する方向に
延びる複数のストライプ状電荷蓄積領域を有することを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の装置において、 前記ストライプ状電荷蓄積領域は素子セルにわたる長さ
を有する ことを特徴とする半導体装置。 - 【請求項３】 請求項１、２のいずれかに記載の装置に
おいて、 前記電荷蓄積領域は絶縁体で形成されることを特徴とす
る半導体装置。 - 【請求項４】 請求項１、２のいずれかに記載の装置に
おいて、 前記電荷蓄積領域は、前記ドリフト領域よりも第１導電
型不純物濃度の高い半導体で形成されることを特徴とす
る半導体装置。 - 【請求項５】 請求項１、２のいずれかに記載の装置に
おいて、 前記電荷蓄積領域は、前記ドリフト領域よりもバンドギ
ャップの大きい半導体で形成されていることを特徴とす
る半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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