JPH09331063A

JPH09331063A - 高耐圧半導体装置およびその製造方法

Info

Publication number: JPH09331063A
Application number: JP8332467A
Authority: JP
Inventors: Akio Uenishi; 明夫上西; Katsumitsu Nakamura; 勝光中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-04-11
Filing date: 1996-12-12
Publication date: 1997-12-22

Abstract

(57)【要約】【課題】トレンチゲート間に絶縁層を埋込むことによ
り、エミッタ側のキャリア密度を増加させて、高耐圧半
導体装置の特性の向上を図ることを目的とする。【解決手段】所定のピッチで配置されたゲートトレン
チ７０の間のｎ^-シリコン基板１の領域に、絶縁層１５
が埋込まれている。この構造により、エミッタ側のキャ
リア密度を増加させ、ゲートトレンチ型高耐圧ＩＧＢＴ
の特性を向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高耐圧半導体装
置およびその製造方法に関し、より特定的には、高電圧
インバータなどに使用される高耐圧半導体装置およびそ
の製造方法に関するものである。

【０００２】

【従来の技術】近年、高電圧インバータなどに使用され
る高耐圧半導体装置は、高電圧インバータの動作効率や
動作制御性能を向上させるために、高速動作、低オン電
圧の向上が求められている。従来、数千ボルトクラスの
領域においては、主としてＧＴＯ（Gate Turn-Off ）サ
イリスタ素子が使用されていた。しかし、近年、装置の
高速化が可能なＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor ）素子の高耐圧化が検討されるようになってき
ている。

【０００３】最近は、微細加工によって電子の供給能力
を高めることのできるゲートトレンチタイプのＩＧＢＴ
素子の開発が進められている。しかし、高速動作、低オ
ン電圧を実現させると、耐圧が低下するなどの問題があ
り、この限界をさらに高める必要がある。

【０００４】ここで、図４９を参照して、従来検討され
てきたゲートトレンチ型高耐圧ＩＧＢＴの構造について
説明する。

【０００５】なお、図４９は、ゲートトレンチ型高耐圧
ＩＧＢＴの概略断面図である。このゲートトレンチ型高
耐圧ＩＧＢＴの構造は、低不純物濃度のｎ^-シリコン基
板１と、このｎ^-シリコン基板１の第１の主面（図中に
おいては上側の面）に設けられたｐ型の不純物拡散領域
からなるｐウェル４とを有している。ｐウェル４からｎ
^-シリコン基板１にかけて、その深さと同程度のピッチ
で第１の主面側から設けられたゲートトレンチ溝７ａ
と、そのゲートトレンチ溝７ａの内部表面に設けられた
酸化膜などのゲート絶縁膜７と、さらにゲート絶縁膜７
の内側に設けられたゲート電極８とからなるゲートトレ
ンチ７０が設けられている。

【０００６】ゲートトレンチ７０の第１の主面に接する
ｐウェル４には、ｎ型の高濃度不純物拡散領域からなる
ｎ⁺エミッタ領域５が設けられている。

【０００７】ゲートトレンチ７０のゲート電極８とゲー
ト絶縁膜７との第１の主面に露出した部分を覆うよう
に、シリケートガラス膜１９が設けられている。さら
に、第１の主面の表面全面を覆うように、かつｎ⁺エミ
ッタ領域５およびｐウェル４と電気的に接続される金属
膜などからなるエミッタ電極１０が形成されている。

【０００８】一方、ｎ^-シリコン基板１の第２の主面
（図中では下側の面）には、ｎ⁺の不純物拡散領域から
なるｎバッファ層２が設けられ、このｎバッファ層２の
表面に、ｐ⁺型の不純物拡散領域からなるｐコレクタ領
域３が形成されている。さらに、このｐコレクタ領域３
の表面には、金属膜などからなるコレクタ電極１１が設
けられている。なお、ｎバッファ層２は、いわゆるパン
チスルータイプの設計として半導体装置の性能を高める
ために導入されるもので、必ずしも設ける必要はない。

【０００９】次に、上記構造よりなるゲートトレンチ型
高耐圧ＩＧＢＴの動作について以下説明する。

【００１０】まず、オフ状態動作について説明する。ゲ
ート電極８とエミッタ電極１０との間にゲートしきい値
電圧よりも十分低い電圧を印加した状態で、コレクタ電
極１１とエミッタ電極１０との間に電圧を印加する。こ
れにより、ｎ^-シリコン基板１とｐウェル４との接合が
逆バイアス状態になり、主にｎ^-シリコン基板１側に空
乏層が広がる。ｐウェル４のゲートトレンチ７０に接し
た面は、ゲート電位が低いことから、ｐウェル４内のホ
ールが引きつけられて蓄積し、ゲートトレンチチャネル
はオフ状態となる。

【００１１】次に、オン状態動作について説明する。ゲ
ート電極７とエミッタ電極１０との間にゲートしきい値
電圧よりも十分高い電圧を印加した状態で、コレクタ電
極１１とエミッタ電極１０との間に電圧を印加する。こ
れにより、ｐウェル４のゲートトレンチ７０に接した面
は、ゲート電位が高いことからｐウェル４内の電子が引
きつけられて、ｎ反転し、トレンチチャネルが形成され
る。これによって、ｎ ⁺エミッタ領域５からトレンチチ
ャネルを通ってｎ^-シリコン基板１内に電子が供給さ
れ、正電位のｐコレクタ層３に向かって電子が流れる。

【００１２】電子がｐコレクタ層３に流れ込むと、ｐコ
レクタ層３からｎバッファ層２にホールが注入される。
このホールは、ｎ^-シリコン基板１内で伝導率変調を起
こすとともに、ｎ^-シリコン基板１内のライフタイムが
十分長いと、トレンチチャネルの近傍まで到達し、電位
の低いｐウェル４に吸い込まれることになる。

【００１３】次に、上記のようなオン状態からオフ状態
に移行する際のいわゆるターンオフ状態について説明す
る。このような高耐圧スイッチング素子の代表的な応用
であるインバータ回路においては、誘導性負荷を制御す
る場合が多い。図５０は、従来のゲートトレンチ型高耐
圧ＩＧＢＴにおける誘導性負荷を制御した場合のターン
オフ動作を評価した結果を示したものである。

【００１４】ゲート容量に蓄えられた電荷が減少し、ゲ
ート電圧が低下して、ゲートトレンチ型高耐圧ＩＧＢＴ
が負荷電流を十分に流せなくなると、コレクタ電圧が上
昇する。コレクタ電圧が、インバータ回路における母線
電圧の３０００Ｖを超えると、母線回路に負荷電流がバ
イパスして、ゲートトレンチ型高耐圧ＩＧＢＴのコレク
タ電流が減少する。オン状態のときに、ゲートトレンチ
型高耐圧ＩＧＢＴのｎ ^-シリコン基板１やｎバッファ層
２に蓄えられていた過剰キャリアが掃き出されると、ゲ
ートトレンチ型高耐圧ＩＧＢＴのコレクタ電流が流れな
くなり、ターンオフ動作が完了する。

【００１５】

【発明が解決しようとする課題】上述した、ゲートトレ
ンチ型高耐圧ＩＧＢＴにおいて、まずオフ状態において
は、以下に示す問題を有している。コレクタ電極１１と
エミッタ電極１０との間には、空乏層内部から発生する
わずかな漏れ電流が流れるだけで、高いインピーダンス
を示す。

【００１６】コレクタ電圧を増していくと、空乏層がさ
らに広がってｎバッファ層２に達する。電圧の上昇に伴
ってＩＧＢＴ内部の電界が強くなるが、ゲートトレンチ
７０の底部の電位はほぼゲート電極８と同じ電位である
のに対して、これと同じ深さ位置におけるｐウェル４下
方のｎ^-シリコン基板１の電位は、その位置からｐウェ
ル４までの間のドナーイオンによって、ｐウェル４の電
位（エミッタ電位）より上昇する。特に、ゲートトレン
チ７０の底部コーナーの電界が強くなりやすい。

【００１７】このとき、ＩＧＢＴの内部の電界が臨界電
界を超えてインパクト発生が強く起こるようになると、
コレクタ電極１１とエミッタ電極１０との間に急激に漏
れ電流が増加して、ＩＧＢＴが降伏してしまう。

【００１８】したがって、ＩＧＢＴに高耐圧を得るため
には、臨界電界に達するまでに空乏層の中に存在する電
圧降下を大きくする必要がある。そのために、ｎ^-シリ
コン基板１の厚みを厚くして、不純物濃度を下げるよう
にしたり、ゲートトレンチ７０の下部コーナーの電界を
緩和して、臨界電界を高めるために、ゲートトレンチ７
０の下部コーナーに丸みを持たせたり、ゲートトレンチ
７０の間隔を狭めたりすることが行なわれている（下記
文献１参照）。

【００１９】（文献１：K Matsushita. I Omura and T
Ogura.“ Blocking Voltage DesignConsideration for
Deep Trench MOS Gate High Powr Devices ”Proc. ISP
SD'95 pp 256-260）しかしながら、ゲートトレンチ７０の間隔を狭める方法
は、単位面積当りのゲートトレンチ７０の面積が増加す
るために、ゲート容量が増加する問題や、ＩＧＢＴの製
造上の加工限界の問題が顕在化してしまう。

【００２０】次に、オン状態における問題点について説
明する。ｎ^-シリコン基板１内の電子とホール密度が高
められて、コレクタ電極１１とエミッタ電極１０との間
は低いインピーダンスを示すが、ｐウェル４に吸い込ま
れるホールがかなりあるため、トレンチチャネルからｎ
^-シリコン基板１への電子の注入が多少制限されること
になる。

【００２１】実用的なものとして検討されている従来の
ＩＧＢＴでは、図５１に示すように、エミッタ電極側よ
りもコレクタ電極側の方が高いキャリア密度分布を示し
ている。

【００２２】ここで、オン電圧を下げるためには、ｎ^-
シリコン基板１の伝導率変調を強くすればよく、ｎ^-シ
リコン基板１内におけるキャリアのライフタイムが長
く、トレンチチャネル側からの電子の供給が多いほど、
また、ｐコレクタ層３側からのホールの供給が多いほど
オン電圧は低くなる。しかし、特に数千ボルト級のＩＧ
ＢＴでは、ｐコレクタ層３からのホールの供給をあまり
多くすることは問題があるため、できるだけトレンチチ
ャネル側からの電子の供給を多くするような設計をする
必要がある。

【００２３】ここで、トレンチチャネル側からの電子の
供給を多くするには、ｐウェル４に流れ込むホールの量
を減らす必要がある。その解決策として、従来は、（ｉ）ゲートトレンチのピッチを狭める構造（文献２
参照）（ii）ゲートトレンチを深く形成する構造（文献２参
照）（iii ）図４９に示すＩＧＢＴの構造において、ｐウ
ェル４の下に、不純物濃度の高いｎ型層を設ける構造（iv）ｐウェル４のエミッタコンタクトやｎエミッタ
領域５のないゲートトレンチ７０の部分を通常のトレン
チＩＧＢＴ部分の間に挿入した構造（図５２参照）（文
献２，３参照）などの構造が提案されている。（文献２：M Kitagawa. A Nakagawa. K Matsushita. S
Hasegawa. T Inoue. A Yahata and H Takenaka“4500V
IEGTs having Switching Characteristics Superior to
GTO”Proc. ISPSD' 95 pp 486-491）（文献３：特開平７−５０４０５号公報）しかしながら、これらの方針でＩＧＢＴの設計を進めて
いくと、（ｉ）、（ii）、（iv）の構造では、ゲート容
量が増加し、（ii）、（iii ）の構造では、降伏電圧が
低下するという問題が生じてしまう。ここで、前者の問
題については、幾何学的に、ゲート絶縁膜の面積比率が
高くなることから自明である。後者の問題の例として
は、たとえば（iii ）の構造の可能性を調べるため、ｐ
ウェル４の下に、不純物濃度の高いｎ型層の不純物濃度
とその深さ位置とを各種変えて、４５００ボルト級のＩ
ＧＢＴとして降伏電圧と飽和電圧とを評価した結果を、
図５３に示す。なお、このときの基準ＩＧＢＴの構造パ
ラメータは、ｎ^-シリコン基板１の不純物濃度が、１．
３ｅ１３／ｃｍ³、厚さ６２５μｍとし、ゲートトレン
チ７０のピッチが５μｍ、深さを５μｍとした。

【００２４】図５３に示すように、基準のＩＧＢＴ（表
中基準ＴＩＧＢＴと示す）に比べ、飽和電圧は確かに減
少するが、その飽和電圧の減少が大きいほど、降伏電圧
の減少も大きくなってしまい、実用的なｎ型層の不純物
濃度とその位置との条件を見出すことができない。

【００２５】次に、図５０を再び参照して、ターンオフ
動作における問題点について以下説明する。コレクタ電
圧（Ｖ_CE）が一旦１２００Ｖ程度まで速やかに上昇した
後３０００Ｖ程度まで緩やかな上昇に変化する領域があ
る（図中Ｚで示す領域）。破線で示したスイッチング損
失（Ｅ_OFF）の積算波形を参照すると、ターンオン損失
の大部分が、このＺに示す領域で消費されていることが
わかる。

【００２６】なお、図５０に示すＩＧＢＴの特性とし
て、飽和電圧が約３Ｖになるようにｐコレクタ層３から
のホールの注入を制御した素子の波形を示している。Ｉ
ＧＢＴの構造パラメータは、シリコン基板の不純物濃度
が１．０ｅ１３／ｃｍ³、厚さ４２５μｍ、ゲートトレ
ンチピッチ５．３μｍ、深さ５μｍ、幅１μｍである。

【００２７】この現象は、デバイスシミュレーションを
用いたＩＧＢＴの内部状態の解析によって、ＩＧＢＴ内
部に蓄積されたキャリアが掃き出されてコレクタ電圧が
上昇するときに、ｎ^-シリコン基板１のコレクタ電極側
の中性領域に多量にキャリアが蓄積されていると、エミ
ッタ電極側からの空乏層の延びが遅れて、コレクタ電圧
の上昇が緩やかになるものと解明している。

【００２８】また、このとき空乏層内の電界が電流を構
成するホールと電子との電荷密度の差で変調を受けて強
化され、インパクト発生したキャリアが過渡的に電子電
流を供給してターンオフを遅らせる現象も起こってい
る。

【００２９】この現象を抑制して、ターンオフ損失を低
減するためには、オン状態におけるｎ^-シリコン基板１
のコレクタ電極側の中性領域への過剰なキャリア蓄積を
避けるための設計をする必要がある。しかし、単に、ｐ
コレクタ層３からのホールの注入を抑制するだけでは、
飽和電圧が上昇してしまい、オン状態損失が増加すると
いう問題がある。

【００３０】この発明の１つの目的は、ゲートトレンチ
型高耐圧ＩＧＢＴのオフ状態時に、ゲート容量を増加せ
ずに高耐圧を得るこのとできる高耐圧半導体装置および
その製造方法を提供することにある。

【００３１】この発明の他の目的は、ゲートトレンチ型
高耐圧ＩＧＢＴのオン状態において、降伏電圧を減少さ
せずに飽和電圧を減少させることのできる高耐圧半導体
装置およびその製造方法を提供することにある。

【００３２】この発明のさらに他の目的は、ゲートトレ
ンチ型高耐圧ＩＧＢＴのターンオフ動作において、ター
ンオフ損失を低減させることのできる高耐圧半導体装置
およびその製造方法を提供することにある。

【００３３】

【課題を解決するための手段】この発明に基づいた高耐
圧半導体装置の１つの局面においては、第１の主面と第
２の主面とを有する第１導電型の半導体基板と、第１の
主面に形成された第２導電型の第１不純物層と、この第
１不純物層から半導体基板にかけて形成された溝部、こ
の溝部の内表面を覆うように形成されたゲート絶縁膜お
よびこの溝部を充填するように導電体によって形成され
たゲート電極を有するゲートトレンチと、第１不純物層
の表面近傍において、ゲートトレンチを挟むように形成
された１対の第１導電型の不純物領域と、第１の主面を
覆うように形成され、ゲートトレンチに対して絶縁膜を
介在して、不純物領域と第１不純物層とに電気的に接続
された第１主電極層と、第２の主面に形成された第２導
電型の第２不純物層と、第２不純物層の表面に形成され
た第２主電極層と、を備えている。さらに、ゲートトレ
ンチは、所定のピッチで複数設けられ、半導体基板のゲ
ートトレンチによって挟まれた位置には、絶縁層が設け
られている。

【００３４】次に、この発明に基づいた高耐圧半導体装
置の製造方法の１つの局面においては、主表面に絶縁層
が形成された第１導電型の第１半導体基板が準備され
る。その後、絶縁層の上に第１導電型の第２半導体基板
が貼り合されて、絶縁層が内部に挟み込まれた第１の主
面と第２の主面とを有する半導体基板が形成される。

【００３５】次に、この半導体基板の第１の主面に第２
導電型の第１不純物層が形成される。その後、この第１
不純物層の表面の所定の領域に第１導電型の不純物領域
が形成される。

【００３６】次に、第２の主面に第２導電型の第２不純
物層が形成される。その後、不純物領域において、絶縁
層に通ずる溝部が形成される。

【００３７】次に、溝部に露出した絶縁層が除去され
る。その後、溝部の内部表面にエピタキシャル成長法に
より半導体基板と同じ不純物濃度を有するエピタキシャ
ル成長層が形成される。

【００３８】次に、溝部の内部のエピタキシャル成長層
の表面にゲート絶縁膜が形成される。その後、溝部内部
に導電体を充填し、ゲート電極が形成される。

【００３９】次に、ゲート電極の前記第１の主面に露出
した部分が絶縁膜で覆われる。その後、第１不純物層と
前記不純物領域とに電気的に接続するように、第１の主
面を覆うように第１主電極層が形成される。さらに、そ
の後、第２の主面に第２主電極層が形成される。

【００４０】次に、この発明に基づいた高耐圧半導体装
置の製造方法の他の局面においては、主表面の上に所定
のピッチで絶縁層が形成された第１導電型の第１半導体
基板が形成される。その後、主表面に絶縁層が設けられ
たピッチで、かつ、絶縁層と同じ幅と厚さの凹部が形成
された第１導電型の第２半導体基板が形成される。

【００４１】次に、第１半導体基板の主表面と第２半導
体基板の主表面とを貼り合せて、絶縁層が所定のピッチ
で挟み込まれた、第１の主面と第２の主面とを有する半
導体基板が形成される。その後、半導体基板の第１の主
面に第２導電型の第１不純物層が形成される。

【００４２】次に、第１不純物層の表面の所定の領域に
第１導電型の不純物領域が形成される。その後、第２の
主面に第２導電型の第２不純物層が形成される。

【００４３】次に、不純物領域において、絶縁層の間の
領域を通過するように半導体基板に通ずる溝部が形成さ
れる。その後、溝部の内部表面に高抵抗の導電帯膜が形
成され、加熱処理を行なうことにより高抵抗導電帯膜が
形成される。

【００４４】次に、溝部内部に導電体を充填し、ゲート
電極が形成される。その後、ゲート電極の第１の主面に
露出した部分が絶縁膜で覆われる。

【００４５】次に、第１不純物層と不純物領域とに電気
的に接続するように、第１の主面を覆うように第１主電
極層が形成される。その後、第２の主面に第２主電極層
が形成される。

【００４６】上述した高耐圧半導体装置およびその製造
方法によれば、半導体基板のゲートトレンチの間の位置
に、絶縁層が設けられることになる。

【００４７】これにより、高耐圧半導体装置のオフ状態
においては、この絶縁層が一種のキャパシタとして動作
する。絶縁層の上側の表面には、電子が吸い寄せられ
て、強い負の空間電荷を形成する。半導体基板の下方か
らドナーイオンによって次第に強くなって本来第１不純
物層に押し寄せる電界がこの強い負の空間電荷によって
遮断され、絶縁層と第１不純物層との間の電界がほとん
どない状態になる。これによって、絶縁層の上側の面の
電位は、第１不純物層に接続された第１主電極とほぼ同
電位まで低下する。

【００４８】一方、ゲートトレンチの中は、第１主電極
電位以下の低い電位になっており、ゲートトレンチ底の
コーナー部で電界が強まっているものの、絶縁層の端
が、ゲートトレンチ底のコーナー部に近いと、絶縁層下
の電位が低下していることから、これらの間の電位差が
減少して電界が緩和される結果、降伏電圧を改善させる
ことが可能となる。

【００４９】次に、高耐圧半導体装置のオン状態におい
ては、絶縁層はホールが第１不純物層に吸い込まれるの
を防ぐ働きをする。ゲートトレンチは強く正バイアスさ
れているので、電子がゲートトレンチの壁に吸いつけら
れるとともに、ホールは跳ね返されるためゲートトレン
チの壁面と絶縁層との間の隙間を通ることが難しく、第
１不純物層に到達しにくい状況になる。このため、ホー
ル電流が減少して、トレンチチャネルからの電子の注入
効率が高くなり、半導体基板に多量の電子とホールとが
供給されて伝導度が向上し、飽和電圧を減少させること
が可能となる。

【００５０】また、たとえばこの高耐圧半導体装置をＩ
ＧＢＴとして用いた場合、オン状態における第１導電型
の半導体基板内のキャリア密度が増加すると、この半導
体基板の導電率が増大して飽和電圧が低下するが、この
とき第２導電型不純物層からのホール供給を減らして飽
和電圧を元に戻すと、第２主電極側よりも第１主電極側
の方がキャリア密度が高いような分布を示すようにな
る。

【００５１】次に、高耐圧半導体装置のターンオフ時に
おいては、ゲート電圧が低下して、チャネルが十分な電
子を供給できなくなり、第２主電極層の電圧が上昇し始
めたとき、半導体基板に蓄えられていた過剰なホール
は、低電圧なゲートトレンチに向かって吸い寄せられ、
ゲートトレンチの壁に沿って第１不純物層に到達し、第
１主電極層に流出する。

【００５２】したがって、もともとターンオフ時には、
第１不純物層の下のゲートトレンチに囲まれた部分には
大きな電流は流れないので、絶縁層がその箇所にあって
も特に障害とはならない。次に、オン状態のときに、た
とえばキャリア分布を持った素子をターンオフした場
合、第１主電極層側に多く存在したホールは、第１主電
極側から掃き出されるので、ターンオフ初期にはホール
が掃き出された後にできる空乏層は緩やかにしか延び
ず、第２主電極電圧はやや緩やかに上昇を始める。

【００５３】しかし、ある程度第２主電極電圧が上昇し
て空乏層が延びると、初期に蓄積されたキャリアの少な
い領域に空乏層先端が進み、ホールの掃き出しによる空
乏層の延びが速やかになる。これにより、ターンオフの
最後まで速やかにコレクタ電圧が上昇するようになる。
その結果、ターンオフ損失が減少するとともに、これに
伴なう高耐圧半導体装置の内部の温度上昇も低く抑える
ことが可能となる。

【００５４】次に、この発明に基づいた高耐圧半導体装
置の他の局面においては、第１の主面と第２の主面と
を有する第１導電型の半導体基板と、第１の主面の所定
の領域において、第１の主面から半導体基板の深さ方向
にかけて形成された第１溝部、第１溝部の内表面を覆う
ように形成されたゲート絶縁膜および溝部を充填するよ
うに導電体によって形成された電極を有するゲートトレ
ンチと、第１の主面の近傍において、ゲートトレンチに
近接するように形成された第１導電型の不純物領域と、
第１の主面を覆うように形成され、ゲートトレンチに対
して絶縁膜を介在して、不純物領域と半導体基板とに電
気的に接続された第１主電極層と、第２の主面に形成さ
れた第２導電型の第２不純物層と、第２不純物層の表面
に形成された第２主電極層とを備えている。

【００５５】さらに、ゲートトレンチは所定のピッチで
複数配置され、ゲートトレンチによって挟まれた位置に
は、第１の主面から半導体基板の深さ方向にかけて形成
された第２溝部と、第２溝部の内表面を覆うように形成
された絶縁膜と、第２溝部を充填し、第１主電極層と電
気的に接続された第２電極とを有するエミッタトレンチ
を所定のピッチで複数含んでいる。

【００５６】次に、この発明に基づいた高耐圧半導体装
置の製造方法のさらに他の局面においては、第１の主面
と第２の主面とを有する第１導電型の半導体基板が準備
される。その後、半導体基板の第１の主面に第２導電型
の第１不純物層が形成される。

【００５７】次に、第１不純物層の表面の所定の領域に
第１導電型の不純物領域が複数形成される。その後、第
２の主面に第２導電型の第２不純物層が形成される。

【００５８】次に、不純物領域において、半導体基板に
通ずる第１溝部が形成される。その後、第２不純物層に
挟まれた第１不純物層において半導体基板に通ずる第２
溝部が形成される。

【００５９】次に、第１溝部と第２溝部の内部表面に第
１絶縁膜が形成される。その後、第１溝部および第２溝
部内部に導電体が充填され、埋込ゲート電極および埋込
エミッタ電極が形成される。

【００６０】次に、埋込ゲート電極および埋込エミッタ
電極の第１の主面に露出した部分が第２絶縁膜で覆われ
る。その後、埋込エミッタ電極の上に形成された第２絶
縁膜に埋込エミッタ電極に通ずるコンタクトホールが開
口される。

【００６１】次に、第１不純物層と不純物領域と埋込エ
ミッタ電極とに電気的に接続するように、第１の主面を
覆うように第１主電極層が形成させれる。その後、第２
の主面に第２主電極層が形成される。

【００６２】上述した高耐圧半導体装置およびその製造
方法においては、ゲートトレンチの間に、第１主電極の
電位と同電位に設定されるエミッタトレンチが設けられ
ている。

【００６３】この構造を用いることによって、さらに飽
和電圧を減少させて、半導体基板へのキャリア注入を増
加させることが可能となり、また降伏電圧においても、
若干降伏電圧を増加させて、高耐圧半導体装置の性能を
向上させることが可能となる。

【００６４】また、本構造においては、エミッタトレン
チが第１主電極の電位と同電位に設定されているため、
ゲートトレンチの単位面積が減少するため、ゲート容量
を大幅に減らせることが可能となる。特に、ゲートトレ
ンチと第２主電極層間の容量（帰還容量）が小さくなる
ことで、スイッチングが高速にできるようになり、スイ
ッチング損失を減少させる効果を得ることが可能にな
る。このことは、大電力を扱うことが目的の高耐圧半導
体装置においては、回路の動作および応答時間の向上の
簡素化のために強く求められており、この点は極めて重
要となる。

【００６５】次に、この発明に基づいた高耐圧半導体装
置のさらに他の局面においては、第１の主面と第２の主
面とを有する第１導電型の半導体基板と、第１の主面の
所定の領域に形成された第２導電型の第１不純物層と、
第１不純物層が形成された領域において、第１不純物層
から半導体基板にかけて形成された第１溝部と、第１溝
部の内表面を覆うように形成されたゲート絶縁膜と、第
１溝部を充填するように導電体によって形成された電極
とを有するゲートトレンチと、第１不純物層の表面近傍
において、ゲートトレンチを挟むように形成された１対
の第１導電型の不純物領域と、ゲートトレンチに対して
絶縁膜を介在して、不純物領域と第１不純物層とに電気
的に接続された第１の主面を覆うように形成された第１
主電極層と、第２の主面に形成された第２導電型の第２
不純物層と、第２不純物層の表面に形成された第２主電
極層とを備えている。さらに、ゲートトレンチは所定の
ピッチで複数配置され、ゲートトレンチによって挟まれ
た位置には、第１不純物層から半導体基板にかけて形成
された第２溝部と、第２溝部の内表面を覆うように形成
された絶縁膜と、第２溝部を充填し第１主電極層と電気
的に接続された第２電極とを有するエミッタトレンチが
所定のピッチで複数設けられている。

【００６６】次に、この発明に基づいた高耐圧半導体装
置の製造方法のさらに他の局面においては、まず第１の
主面と第２の主面とを有する第１導電型の半導体基板が
準備される。

【００６７】次に、第１の主面の所定の領域に第１導電
型の不純物領域が形成される。その後、第２の主面に第
２導電型の第２不純物層が形成される。次に、不純物領
域の所定位置に、半導体基板に通ずる第１溝部が形成さ
れる。その後、第１不純物層に挟まれた半導体基板に、
第２溝部が複数形成される。

【００６８】次に、第１溝部と第２溝部との内部表面に
第１絶縁膜を形成される。その後、第１溝部および第２
溝部の内部に導電体が充填され、埋込ゲート電極および
埋込エミッタ電極が形成される。

【００６９】次に、埋込ゲート電極および埋込エミッタ
電極の第１の主面に露出した部分が第２絶縁膜で覆われ
る。その後、埋込エミッタ電極の上に形成された第２絶
縁膜に、埋込エミッタ電極に通ずるコンタクトホールが
開口される。

【００７０】次に、半導体基板と不純物領域と埋込エミ
ッタ電極とに電気的に接続するように、第１の主面を覆
うように第１主電極層が形成される。その後、第２の主
面に第２主電極層が形成される。

【００７１】上述した高耐圧半導体装置およびその製造
方法によれば、ゲートトレンチの間に、第１主電極層と
同電位に設定されたエミッタトレンチが複数配置されて
いる。この構造を用いることによって、たとえばゲート
トレンチとエミッタトレンチの形状が同じであっても、
ゲートトレンチとエミッタトレンチとの間隔をゲートト
レンチのピッチに対する比率を必要な値まで減少させる
ことができるため、容易に製造することが可能となる。

【００７２】

【発明の実施の形態】

（実施の形態１）以下、この発明に基づいた実施の形態
１における高耐圧半導体装置およびその製造方法につい
て説明する。

【００７３】まず、図１を参照して、本実施の形態１に
おける高耐圧半導体装置としてのゲートトレンチ型高耐
圧ＩＧＢＴの断面構造について説明する。このゲートト
レンチ型高耐圧ＩＧＢＴ（以下単にＩＧＢＴと称す。）
は、低不純物濃度のｎ^-シリコン基板１と、その第１の
主面（図１では上側の面）に、ｐ型の不純物拡散領域か
らなるｐウェル４が形成されている。

【００７４】また、ｎ^-シリコン基板１には、ｐウェル
４を若干超える深さで、かつ、またその深さと同程度の
ピッチで第１の主面側から設けられたゲートトレンチ溝
７ａと、そのゲートトレンチ溝７ａの内部表面に設けら
れた酸化膜などからなるゲート絶縁膜７と、さらにその
ゲート絶縁膜７の内側に設けられたゲート電極８とから
なるゲートトレンチ７０が所定のピッチで設けられてい
る。

【００７５】また、ゲートトレンチ７０の第１の主面に
接するｐウェル４の表面には、高不純物濃度のｎ型の不
純物拡散領域からなるｎ⁺エミッタ領域５が形成されて
いる。ゲート電極８と絶縁膜７との第１の主面に露出し
た部分を覆うように酸化膜などからなる層間絶縁膜１９
が設けられている。さらに、エミッタ領域５とｐウェル
４とに電気的に接続され、第１の主面を覆うように金属
膜などからなるエミッタ電極１０が設けられている。

【００７６】一方、シリコン基板１の第２の主面（図で
は下側の面）に設けられたｎ型の不純物拡散領域からな
るｎバッファ層２と、このｎバッファ層２の表面に設け
られたｐ型の不純物拡散領域からなるｐコレクタ層３が
形成されている。さらに、ｐコレクタ層３の表面には、
金属膜などからなるコレクタ電極１１が形成されてい
る。なお、ｎバッファ層２は、いわゆるパンチスルータ
イプの設計として性能を高めるために導入されるもので
あって、必ずしも設けなければならないものではない。

【００７７】さらに、本実施の形態１におけるＩＧＢＴ
の構造の特徴として、ゲートトレンチ７０によって挟ま
れるｎ^-シリコン基板１の領域には、シリコン酸化膜な
どからなる絶縁層１５が設けられている。

【００７８】なお、図１に示すＩＧＢＴの構造パラメー
タは、ｎ^-シリコン基板１の不純物濃度は１．０ｅ１３
／ｃｍ³、ｎ^-シリコン基板の厚さ（Ｄ）は４２５μｍ
であり、ゲートトレンチ７０のピッチは５．３μｍ、深
さ（ｄ）は５μｍ、幅（Ｗ）は１μｍである。

【００７９】ここで、絶縁層１５の厚さ（Ｙ′）や位置
（ｄｘ）はＩＧＢＴの特性を決定付ける重要な要素とな
る。

【００８０】まず、絶縁層１５の縦方向の位置（Ｙ）を
変化させて、降伏電圧と飽和電圧とがどのように変化す
るかを評価した結果を、図２に示す。なお、図２におい
て、基準ＴＩＧＢＴと示しているものは、図４７で示し
た絶縁層１５が設けられていないＩＧＢＴの場合を示し
ている。

【００８１】図２に示されるように、絶縁層１５を設け
ることにより、飽和電圧は減少するが、この飽和電圧の
点からは、絶縁層１５の縦方向の配置位置（Ｙ）は、ゲ
ートトレンチ７０の底よりも浅くする方がよいことがわ
かる。

【００８２】一方、降伏電圧の点では、絶縁層１５の厚
さ（Ｙ′）を０．３μｍ以下程度に薄くすると、従来の
ＩＧＢＴの構造のものよりも改善されることがわかる。

【００８３】絶縁層１５の厚さ（Ｙ′）に関しては、降
伏電圧と飽和電圧との間に多少トレードオフの関係が見
られるが、ＩＧＢＴにおいては、降伏電圧を優先させる
ため、絶縁層１５の厚さは薄い方がよいといえる。

【００８４】なお、図２に示すデータにおいては、ゲー
トトレンチ７０のゲート絶縁膜７の厚さを０．０７５μ
ｍとしたので、ゲート絶縁膜７と絶縁層１５との膜厚と
の関係は、ゲート絶縁膜７の厚さの４倍以下程度が適当
であるといえる。なお、この例においては、ゲートトレ
ンチ７０の壁面から絶縁層１５までの距離（ｄｘ）を
０．２μｍとした。

【００８５】次に、絶縁層１５の横方向の配置位置
（Ｘ）を変えて、降伏電圧と飽和電圧とがどのように変
化するかを評価した結果を図３に示す。図３に示すデー
タより、ゲートトレンチ７０の壁面から絶縁層１５まで
の距離（ｄｘ）は短い方が飽和電圧の減少効果が大きく
なり、降伏電圧は、わずかな変化ではあるが、ｄｘが
０．２μｍ程度で極大値を示していることがわかる。

【００８６】次に、図４７に示す従来のＩＧＢＴの構造
と、図１に示す本実施の形態１におけるＩＧＢＴの構造
とにおいて、ゲートトレンチ７０のピッチを変えた場合
に、降伏電圧と飽和電圧とがどのように変化するかを評
価した結果について、図４に示す。図４において、２×
ＴＩＧＢＴは、図４７に示す従来の構造のＩＧＢＴのト
レンチゲート７０のピッチを２倍にした場合を示し、２
×Ｂ．Ｏ．ＴＩＧＢＴは、図１に示すＩＧＢＴのピッチ
を２倍にした場合を示している。

【００８７】図４から、従来の構造のＩＧＢＴにおいて
は、ゲートトレンチ７０のピッチを広げると飽和電圧が
増加し、降伏電圧が低下して、ＩＧＢＴの性能が悪化す
ることがわかる。一方、本実施の形態におけるＩＧＢＴ
の構造では、降伏電圧はピッチを広げた方が若干である
が改善し、飽和電圧は１０倍（本実施の形態においては
５３μｍ）程度までは減少し、２０倍にすると増加に転
ずることがわかる。

【００８８】なお、絶縁層１５とｎ^-シリコン基板１と
の界面再結合速度が大きいと、飽和電圧が極小になるピ
ッチは狭くなるとともに、飽和電圧の低減効果も少ない
ことがわかっている。

【００８９】次に、ゲートトレンチ７０のピッチと、ゲ
ートトレンチ７０の側壁から絶縁層１５までの距離（ｄ
ｘ）を組合せて変化させた場合の降伏電圧と飽和電圧と
の変化についての評価を図５に示す。

【００９０】図５より、ゲートトレンチ７０のピッチが
５．３μｍの場合、ｄｘを１μｍまで大きくすると、飽
和電圧が増加するが、ゲートトレンチ７０のピッチを４
倍に広げることで、飽和電圧をピッチが５．３μｍ、ｄ
ｘ＝０．２μｍの場合と同程度まで改善させることが可
能であることがわかる。

【００９１】したがって、ＩＧＢＴの製法において、ゲ
ートトレンチ７０と絶縁層１５とを非自己整合的に作る
場合、ｄｘを大きくする必要が出てくる場合があるが、
このような場合でも、ｄｘ＝１μｍ程度までならば、Ｉ
ＧＢＴの性能を保証することができる。

【００９２】以上のように、ゲートトレンチ７０の壁面
と絶縁層１５との間隔ｄｘは、キャリア密度向上のため
には、ゲートトレンチ７０のピッチに対して十分短いこ
とが必要で、２０分の１程度にすると大きな効果が得ら
れるが、加工精度の観点から、ｄｘを小さくできない場
合では、１０分の１程度以下でも十分な効果が得られる
ことがわかる。

【００９３】次に、上記本実施の形態におけるＩＧＢＴ
の特性を踏まえて、降伏電圧と飽和電圧とを最適化した
パラメータの組合せの１つを用いて構成したゲートトレ
ンチ型高耐圧ＩＧＢＴの飽和電圧特性を、従来構造のＩ
ＧＢＴと比較した場合について図６中に○印付き波形に
示す。本実施の形態におけるＩＧＢＴにおいては、トレ
ンチゲート７０のピッチが５．３μｍ、深さが５μｍ、
幅が１μｍであり、またＸ＝０．７μｍ、ｄｘ＝０．２
μｍまた絶縁層の厚さ（Ｙ′）は０．２μｍであり、そ
の深さ（Ｙ）は、３．５μｍの場合を示している。ま
た、コレクタ電流密度１００Ａ／ｃｍ²における飽和電
圧が約３Ｖになるように、ｐコレクタ層３からのホール
注入を制御している。

【００９４】図６からわかるように、本実施の形態にお
けるＩＧＢＴによれば、低い電流密度で低飽和電圧にな
り、実際の回路への応用で問題になる実用電流密度（定
格より低い）でのオン状態損失が低くなる利点がある。

【００９５】また、上述したＩＧＢＴを用いて、誘導負
荷のターンオフ動作を評価した結果について図７に示
す。従来構造における図４８に示した評価と比較して、
飽和電圧がほぼ同じであるにもかかわらず、ターンオフ
損失が約４０％まで減少していることがわかる。

【００９６】特に、従来構造において問題であったコレ
クタ電圧（Ｖｃｅ）が１２００Ｖを超えたあたりからの
電圧上昇の遅延がほぼ解消している。なお、オン状態が
ターンオフ完了までの内部温度上昇を計算した結果によ
れば、本実施の形態におけるＩＧＢＴの方が、４０％ほ
ど温度上昇が少ないことも明らかになった。

【００９７】次に、上述した実施の形態１におけるＩＧ
ＢＴの製造方法の第１の具体例について図９〜図２０を
参照して説明する。なお図９〜図２０は、図１に示すＩ
ＧＢＴの断面構造に従った工程図である。

【００９８】まず図９を参照して、不純物濃度が２００
〜１０００Ω・ｃｍのｎ^-シリコン基板（厚さ４００〜
６３０μｍ）１Ａの上に、厚さｔ_OXの酸化膜からなる絶
縁層１５を形成する。なおこの絶縁層１５は、８２０〜
１２１５℃の条件で、ウエットまたはドライ酸化によっ
て形成される。また、絶縁層１５の膜厚ｔ_OXは、ゲート
トレンチ７０内部に形成されるゲート絶縁膜７の膜厚の
４倍以下であることが好ましい。

【００９９】一方、ｎ^-シリコン基板１Ａと同じ不純物
濃度を有するｎ^-型のシリコン基板（厚さ３〜５０μ
ｍ）１Ｂを準備する。

【０１００】次に、図１０を参照して、ｎ^-シリコン基
板１Ａの上の絶縁層１５の上にシリコン基板１Ｂを貼り
合せて、ｎ^-シリコン基板１を完成させる。

【０１０１】なお、以下ｎ^-シリコン基板１の上側の面
を第１の主面、下側の面を第２の主面と称する。

【０１０２】次に、図１１を参照して、シリコン基板１
の第１の主面に、深さ１．５〜４．０μｍ、ｐ型の不純
物のピーク濃度が１×１０¹⁵〜５×１０¹⁸ｃｍ^-3のｐウ
ェル４を形成する。さらに、ｐウェル４の表面の所定の
領域に、深さ０．８〜２．０μｍ、表面不純物濃度１×
１０¹⁹〜１×１０²⁰ｃｍ^-3のｎ⁺エミッタ領域５を形成
する。

【０１０３】一方、ｎ^-シリコン基板１の第２の主面側
には、深さ１０〜３０μｍ、不純物のピーク濃度が１×
１０¹⁴〜１×１０¹⁸ｃｍ^-3のｎ⁺バッファ層２と、深さ
３〜１０μｍ、不純物のピーク濃度がｎバッファ層２よ
りも高いｐ⁺コレクタ層３を形成する。

【０１０４】次に、図１２を参照して、ｐウェル４の上
に所定のパターンを有する酸化膜２６を形成し、この酸
化膜２６をマスクにして、異方性ドライエッチングによ
り、絶縁層１５に通ずるゲートトレンチ溝７ａを開孔す
る。このとき、ゲートトレンチ溝７ａの幅（ｔ_W）は、
０．８〜３．０μｍ程度とし、ゲートトレンチ溝７ａの
深さは、３．０〜１５．０μｍ程度に形成する。なお、
ゲートトレンチ溝７ａの深さは絶縁層１５の厚さ
（ｔ_OX）により決定されるパラメータである。

【０１０５】次に、図１３を参照して、図１２に示すゲ
ートトレンチ溝７ａを形成した後、ゲートトレンチ溝７
ａに生成されるデポジション膜（図示せず）を除去す
る。このとき、同時に、絶縁層１５が、横方向に距離ｄ
ｘだけ酸化膜が除去される。

【０１０６】次に、図１４を参照して、ゲートトレンチ
溝７ａの内部に、エピタキシャル成長法により、厚さｄ
ｘ、ｎ^-シリコン基板１と同じ不純物濃度を有するシリ
コン膜１６を形成する。このとき、図１５に示すよう
に、エピタキシャル成長時における熱処理により、ｎ⁺
エミッタ領域５およびｐウェル４の不純物が、シリコン
層１６に拡散される。

【０１０７】なお、上述したエピタキシャル成長により
形成したシリコン膜１６に代わって、ｎ^-シリコン基板
１と同じ高抵抗のポリシリコンを用いても構わない。

【０１０８】次に、図１６を参照して、ゲートトレンチ
溝７ａの内部に、熱酸化法などを用いて、ゲート絶縁膜
７を形成する。このゲート絶縁膜７の膜厚と、絶縁層１
５との膜厚の関係については、上述したように、絶縁層
１５の膜厚が、ゲート絶縁膜７の膜厚の４倍以下程度に
なることが好ましい。

【０１０９】なお、ゲート絶縁膜７を形成する前に、ゲ
ートトレンチ溝７ａを形成した後、等方性プラズマエッ
チングおよび犠牲酸化膜などの処理を行なうことで、ト
レンチＭＯＳの特性およびゲート絶縁膜７の特性を向上
させることができる。これは、ゲートトレンチ溝７ａの
開口部や、底部が角張っていると、ゲート酸化膜７の局
所的な薄膜化や、電界集中が発生するためで、ゲートト
レンチ溝７ａの開口部および底部を図１６に示すように
丸めることで、電界集中の緩和を図ることが可能とな
る。

【０１１０】次に、図１７を参照して、ゲートトレンチ
溝７ａの内部に、たとえばｎ型にドープしたポリシリコ
ンなどの導電性材料８ａをＣＶＤ法等を用いて充填す
る。その後、図１８に示すように、ｎ⁺エミッタ領域５
およびｐウェル４が露出するように、導電性材料８ａお
よびゲート絶縁膜７をパターニングする。これにより、
ゲートトレンチ溝７ａ、ゲート絶縁膜７およびゲート電
極８からなるトレンチゲート７０が完成する。

【０１１１】その後、図１９を参照して、被覆性の良好
なボロンおよびリンを含むシリケートガラス（ＢＰＳ
Ｇ）膜１９およびＣＶＤ酸化膜２０を形成する。その
後、ｎ⁺エミッタ領域５およびｐウェル４が露出するよ
うに、シリケートガラス膜１９およびＣＶＤ酸化膜２０
のエッチングを行ない、コンタクトホール２０Ａを形成
する。

【０１１２】次に、図２０を参照して、コンタクトホー
ル２０Ａを形成した後、ｎ^-シリコン基板１の第１の主
面側全面に、ｎ⁺エミッタ領域５およびｐウェル４に電
気的に接続するエミッタ電極１０を成膜する。

【０１１３】一方、シリコン基板１の第２の主面側にお
いても、ｐコレクタ層３の上に、コレクタ電極１１を形
成する。以上により、図１に示す本実施の形態１におけ
るＩＧＢＴが完成する。

【０１１４】次に、本実施の形態１におけるＩＧＢＴの
製造方法の第２具体例について、図２１〜図２９を参照
して説明する。

【０１１５】まず図２１（ａ）を参照して、不純物濃度
が２００〜１０００Ω・ｃｍ程度のｎ^-シリコン基板１
Ａの上に、幅がｔ_W＋２ｄｘの絶縁層１５からなるパタ
ーンを形成し、この絶縁層１５を用いて図２２（ａ）に
示すようにｎ^-シリコン基板１Ａのパターニングを行な
い、深さｔ_OXの凹部１Ｃを形成する。

【０１１６】一方、図２１（ｂ）を参照して、シリコン
基板１Ａと同じ不純物濃度のｎ^-シリコン基板１Ｂの上
に酸化膜などからなる絶縁層１５を膜厚ｔ_OX堆積し、絶
縁層１５の上に開孔幅ｔ_w＋２ｄｘのパターンを有する
レジスト膜２２を形成して、この絶縁層１５のパターニ
ングを行ない、その後、図２２（ｂ）に示すようにレジ
スト膜２２の除去を行なう。

【０１１７】次に、図２３を参照して、ｎ^-シリコン基
板１Ａの絶縁層１５を除去した後、ｎ^-シリコン基板１
Ａおよび１Ｂを洗浄し、図２３に示すように貼り合せた
後、Ｏ₂雰囲気中において、８５０〜１１００℃の加熱
処理を行なう。

【０１１８】次に、図２４を参照して、上述した具体例
１の図１１に示す工程と同一の工程を用いることによっ
て、ｐウェル４、ｎ⁺エミッタ領域５、ｎバッファ層２
およびｐコレクタ層３を形成する。なお、ｎバッファ層
２およびｐコレクタ層３は、予めｎ^-シリコン基板１Ｂ
に形成しておいても構わない。

【０１１９】さらに、ｐコレクタ層３をｎ^-シリコン基
板１の第２の主面全面に形成しているが、一部分にｎ型
もしくは低不純物濃度のｐ^-拡散層を設けることで、Ｉ
ＧＢＴの特性を向上させることができる。

【０１２０】次に、図２５を参照して、ｐウェル４上
に、所定の開口パターンを有するＣＶＤ酸化膜２６を形
成し、この酸化膜２６をマスクにして、絶縁層１５の間
を通過するように、ゲートトレンチ溝７ａを開口する。
本実施の形態においては、ゲートトレンチ溝７ａの幅
（ｔ_W）は０．８〜３．０μｍ程度に形成し、ゲートト
レンチ溝７ａの深さは３．０〜１５．０μｍ程度に形成
している。ここで、ゲートトレンチ溝７ａの深さは、絶
縁層１５の厚みにより決定されるパラメータである。ま
た、ゲートトレンチ溝７ａと絶縁層１５との間隔はｄｘ
である。

【０１２１】次に、図２６を参照して、ゲートトレンチ
溝７ａの内部に、ゲート絶縁膜７を形成する。ここで、
上述した具体例１と同様に、ゲート絶縁膜７を形成する
前に、ゲートトレンチ溝７ａを形成した後、等方性プラ
ズマエッチング、犠牲的酸化等の処理を行なうことで、
ゲートトレンチ溝７ａの開口部と底部は丸くなり、かつ
ゲートトレンチ溝７ａの側壁の凹凸が平坦化されるた
め、トレンチＭＯＳの特性およびゲート絶縁膜７の特性
を向上させることが可能となる。

【０１２２】次に、図２７を参照して、ゲートトレンチ
溝７ａの内部に、たとえばｎ型にドープしたポリシリコ
ンなどからなる導電性材料８ａを堆積する。その後、図
２８を参照して、導電性材料８ａおよびゲート絶縁膜７
を所定の形状にパターニングし、ゲート電極８を完成さ
せることによって、ゲートトレンチ溝７ａ、ゲート絶縁
膜７およびゲート電極８からなるトレンチゲート７０を
完成させる。その後、トレンチゲート７０のみを覆うよ
うにシリケートガラス膜１９およびＣＶＤ酸化膜２０を
形成するとともに、コンタクトホール２０Ａを形成す
る。

【０１２３】次に、図２９を参照して、ｎ^-シリコン基
板１の第１の主面側に、ｎ⁺エミッタ領域５およびｐウ
ェル４に電気的に接続されるエミッタ電極１０を形成す
るとともに、ｎ^-シリコン基板１の第２の主面側のｐコ
レクタ層３の表面側に、コレクタ電極１１を形成する。
以上により、この第２実施例においても、図１に示すＩ
ＧＢＴを形成することが可能となる。

【０１２４】以上、本実施の形態１におけるＩＧＢＴに
おいては、まずオフ状態にあっては、絶縁層１５は一種
のキャパシタとして動作する。絶縁層１５の上側の表面
に電子が吸い寄せられて強い負の空間電荷を形成する。
ｎ^-シリコン基板１の下方からドナーイオンによって次
第に強くなって本来ｐウェル４に押し寄せる電界が、こ
の強い負の空間電荷によって遮断され、絶縁層１５とｐ
ウェル４との間の電界がほとんどない状態になる。これ
によって、絶縁層１５の上側の面の電位は、ｐウェル４
に接続されたエミッタ領域５以下とほぼ同電位まで低下
する。

【０１２５】絶縁層１５の下側の面の電位は、絶縁層１
５の中での電圧降下の分だけ上昇するが、この電位上昇
はほぼ絶縁層１５の厚さに比例するので、絶縁層１５を
十分薄くすればわずかのものになる。一方、ゲートトレ
ンチ７０の中は、エミッタ電位以下の低い電位になって
おり、ゲートトレンチ７０底のコーナー部で電界が強ま
っているが、絶縁層１５の端がトレンチ底コーナー部に
近いと絶縁層１５下の電位が低下していることから、こ
れらの間の電位差が減少して、電界が緩和される結果、
降伏電圧を改善することができる。

【０１２６】このように、絶縁層１５下の電位がトレン
チゲート７０の電位に近づくように、絶縁層１５の厚さ
は薄い方が降伏電圧の点では有利になるが、評価結果で
は、ゲートトレンチ７０のゲート絶縁膜７の厚さの４倍
程度以下が最適であると考えられる。

【０１２７】また、ゲートトレンチ７０の壁面と絶縁層
１５との距離ｄｘについては、絶縁層１５の厚さ程度が
最適であり、あまり近づけてもかえって降伏電圧は低下
する。また、絶縁層１５の深さ位置については、ゲート
トレンチ７０の深さと同程度にあるのが降伏電圧の点で
望ましい。

【０１２８】次に、ＩＧＢＴのオン状態においては、絶
縁層１５は、ホールがｐウェル４に吸い込まれるのを防
ぐ働きをする。ゲートトレンチ７０は、強く正バイアス
されているため、電子がゲートトレンチ７０の壁に吸い
付けられるとともに、ホールは跳ね返されるため、ゲー
トトレンチ７０の壁面と絶縁層１５との間の隙間（ｄ
ｘ）を通ることが難しく、ｐウェル４に到達しにくい状
況となる。

【０１２９】このため、エミッタ側のホール電流が減少
して、トレンチチャネルからの電子の注入効率が高くな
り、ｎ^-シリコン基板１に多量の電子とホールが供給さ
れて伝導度が向上し飽和電圧が減少する。したがって、
この方法で飽和電圧を低くするためには、ゲートトレン
チ７０の壁面と絶縁層１５の間の隙間を狭くする必要が
あり、かつ、そのため、絶縁層１５は、ゲートトレンチ
７０より浅めに配置する必要がある。

【０１３０】また、ゲートトレンチ７０のピッチを広く
すればピッチに対するｄｘの比率が低くなり、さらにホ
ールがｐウェル４に到達しにくくなるのでキャリア密度
が増加する。しかし、ピッチをあまり広くすると、その
間で再結合によりホールが消滅するようになってかえっ
てキャリア密度が低下するようになる。

【０１３１】以上のように、ＩＧＢＴのオン状態におけ
るエミッタ側のｎ^-シリコン基板１内のキャリア密度が
増加すると、ｎ^-シリコン基板１の導電率が増大して飽
和電圧が低下するが、このときｐコレクタ３からのホー
ル供給を減らして飽和電圧を元に戻すと、図８に示すよ
うに、コレクタ電極側よりもエミッタ電極側の方がキャ
リア密度が高いような分布を示すようになる。

【０１３２】次に、ＩＧＢＴのターンオフ時の動作につ
いて検討する。一般に、ＩＧＢＴでは、ゲート電圧が低
下してチャネルが十分な電子を供給できなくなり、コレ
クタ電圧が上昇し始めると、ｎ^-シリコン基板１に蓄え
られていた過剰なホールは低電圧なゲートトレンチ７０
に向かって吸い寄せられていく。その結果、ホールは、
ゲートトレンチ７０の壁に沿ってｐウェル４に到達す
る。

【０１３３】したがって、もともとターンオフ時には、
ｐウェル４の下のゲートトレンチ７０に囲まれた部分に
は大きな電流は流れないため、絶縁層１５がその箇所に
あっても特に障害とはならない。

【０１３４】さて、オン状態のときに、図８に示したよ
うなキャリア分布を持ったＩＧＢＴをターンオフする
と、エミッタ電極側に多く存在したホールはエミッタ電
極側から掃き出されるため、ターンオフ初期にはホール
が掃き出された後にできる空乏層は緩やかにしか延び
ず、コレクタ電圧はやや緩やかに上昇を始める。

【０１３５】しかし、ある程度コレクタ電圧が上昇して
空乏層が延びると、初期に蓄積されたキャリアの少ない
領域に空乏層先端が進むため、ホールの掃き出しによる
空乏層の延びが速やかになる。

【０１３６】また、従来の構造のＩＧＢＴと同様に、空
乏層内の電界が電流を構成するホールと電子の電荷密度
の差で変調を受けて強化され、インパクト発生したキャ
リアが過渡的に電子電流を供給してターンオフを遅らせ
る減少も起こるが、この場合、ホールと電子の密度差が
若干少なくなるので、程度は弱くなっている。

【０１３７】その結果、ターンオフの最後まで速やかに
コレクタ電圧が上昇するようになる。したがって、図７
で示したように、ターンオフ損失が減少するとともに、
これに伴なうＩＧＢＴ内部の温度上昇も低く抑えること
ができる。

【０１３８】また、図７においては、ゲートトレンチピ
ッチを基準の４倍に広くしているので、単位面積当りの
ゲートトレンチ数が低下した分、ゲート容量が４分の１
に減少している。ターンオフ動作を評価するときのゲー
ト駆動抵抗は、従来の図４８に示した基準ＩＧＢＴの場
合の４倍に増やしているが、ターンオフは図７の本実施
の形態によるものの方が若干早くなっており、ゲート容
量の低減効果を見ることができる。

【０１３９】また、本実施の形態においては、ゲートゲ
ートトレンチ溝のピッチを広くしても性能向上させるこ
とが可能となる。

【０１４０】また、本実施の形態における性能改善のポ
イントは、薄い絶縁層をゲートトレンチの底部コーナー
に近づけて配置し、絶縁層の上側電位を低く保つことで
あることがわかる。このような条件は平面的に埋込んだ
絶縁層でなくても実現可能であり、以下に示す実施の形
態２および実施の形態３に示す応用的実施が可能とな
る。

【０１４１】（実施の形態２）以下この発明に基づいた
実施の形態２における高耐圧半導体装置およびその製造
方法について説明する。

【０１４２】まず、図３０を参照して、本実施の形態２
における高耐圧半導体装置としてのゲートトレンチ型高
耐圧ＩＧＢＴの断面構造について説明する。なお、実施
の形態１と同一符号は、同一の機能を有する。

【０１４３】実施の形態１におけるＩＧＢＴの構造と比
較した場合、本実施の形態２におけるＩＧＢＴの構造に
よれば、ゲートトレンチ７０の間に、エミッタトレンチ
８０が設けられている。

【０１４４】このエミッタトレンチ８０は、ゲートトレ
ンチ７０のゲートトレンチ溝７ａと同じ深さを有するエ
ミッタトレンチ溝８０ａと、このエミッタトレンチ溝８
０ａの内表面を覆うように形成されたエミッタ絶縁膜８
０ｂと、エミッタトレンチ溝８０ａを充填するようにド
ープドポリシリコンなどからなるエミッタトレンチ電極
８０ｃとを有している。また、エミッタトレンチ電極８
０ｃは、エミッタ電極１０と電気的に接続されている。

【０１４５】上述した構造よりなるＩＧＢＴにおいて、
ゲートトレンチ７０とエミッタトレンチ８０との間の距
離ｄｘを０．２μｍとした場合に、ゲートトレンチ７０
のピッチを標準の５．３μｍと、２．４μｍとし、従来
技術の構造で、降伏電圧と飽和電圧とを比較した結果に
ついて、図３１に示す。（なお、図中本構造によるもの
は、Ｄｕｍｍｙの記号で示す。ピッチが５．３μｍの標
準のＴＩＧＢＴの場合は、ｄｘ＝４．３μｍに相当す
る。）標準のＩＧＢＴに比べて、ｄｘを０．２μｍとしたもの
は、いずれも飽和電圧が減少して、シリコン基板１への
キャリア注入が増加している。また、降伏電圧も、若干
増加して、ＩＧＢＴの性能が向上していることがわか
る。

【０１４６】次に、上記構造よりなる実施の形態２にお
けるＩＧＢＴの製造方法について、図３２〜図４０を参
照して説明する。なお図３２〜図４０は、図３０の断面
構造に従った製造工程を示す図である。

【０１４７】まず図３２を参照して、不純物濃度が２０
０〜１０００Ω・ｃｍのｎ^-シリコン基板１を準備す
る。

【０１４８】次に、図３３を参照して、実施の形態１と
同様の要領で、ｎ^-シリコン基板１の第１の主面側に、
深さ１．５〜４．０μｍ、不純物ピーク濃度１×１０¹⁵
〜５×１０¹⁸ｃｍ^-3のｐウェル４と、深さ０．８〜２．
０μｍ、表面不純物濃度１×１０¹⁹〜１×１０²⁰ｃｍ^-3
のｎ⁺エミッタ領域５を形成する。

【０１４９】また、ｎ^-シリコン基板１の第２の主面側
に、深さ１０〜３０μｍ、ピーク濃度１×１０¹⁴〜１×
１０¹⁸ｃｍ^-3のｎバッファ層２と、深さ３〜１０μｍ、
不純物ピーク濃度がｎバッファ層２よりも高いｐコレク
タ層３を形成する。

【０１５０】次に、図３４を参照して、ｎ⁺エミッタ領
域５の位置に、ゲートトレンチ溝７ａと、ｎエミッタ領
域５で挟まれた領域に、エミッタトレンチ溝８０ａを形
成する。次に、図３５を参照して、ゲートトレンチ溝７
ａおよびエミッタトレンチ溝８０ａを形成後、等方性プ
ラズマエッチングおよび犠牲酸化膜などの処理を行なう
ことで、ゲートトレンチ溝７ａの開口部と底部およびエ
ミッタトレンチ溝８０ａの開口部と底部とは丸くなり、
かつゲートトレンチ溝７ａと、エミッタトレンチ溝８０
ａの側壁の凹凸が平坦化されるため、ゲートトレンチ溝
７ａおよびエミッタトレンチ溝８０ａの内表面に形成さ
れる絶縁膜の特性を向上させることが可能となる。

【０１５１】次に、図３６を参照して、ゲートトレンチ
溝７ａおよびエミッタトレンチ溝８０ａの内部に、ゲー
ト絶縁膜７およびエミッタ絶縁膜８０ｂとなるＳｉＯ₂
などからなる絶縁膜７ｂを成膜する。

【０１５２】その後、図３７を参照して、ゲートトレン
チ溝７ａおよびエミッタトレンチ溝８０ａの内部に、た
とえばｎ型にドープしたポリシリコンなどからなる導電
性材料８ｂを埋込む。

【０１５３】次に図３８を参照して、絶縁膜７ｂおよび
導電性材料８ｂを所定の形状にパターニングし、ゲート
トレンチ溝７ａ、ゲート絶縁膜７およびゲート電極８か
らなるゲートトレンチ７０と、エミッタトレンチ溝８０
ａ、エミッタ絶縁膜８０ｂおよびエミッタトレンチ電極
８０ｃからなるエミッタトレンチ８０を完成させる。

【０１５４】次に、図３９を参照して、シリケートガラ
スマーク１９およびＣＶＤ酸化膜２０を形成し、コンタ
クトホール２０Ａ，５０を開口する。図４１に、この時
の上面パターン図を示す。コンタクトホール２０は、Ａ
〜Ａ’’' およびＢ〜Ｂ’’’で囲む領域内に形成され
る。また、ｎ型ドープドポリシリコン８ｂは、Ａ〜
Ａ’’' およびＢ〜Ｂ’’’間でエッチングされ電気的
にｎ型ドープドポリシリコン８０ｃと８とは分離され
る。

【０１５５】その後、図４０に示すように、ｎ^-シリコ
ン基板１の第１の主面側に、ｎ⁺エミッタ領域５、ｐウ
ェル４およびエミッタトレンチ電極８０ｃに電気的に接
続されるエミッタ電極１０を形成するとともに、シリコ
ン基板１の第２の主面側のｐコレクタ層３の表面にも、
コレクタ電極１１を形成する。これにより、本実施の形
態２における図３０に示すＩＧＢＴが完成する。

【０１５６】なお、図４１の平面図に示すように、ｐウ
ェル４とｎ⁺エミッタ領域５とを交互に配置させること
によって、微細化したＩＧＢＴの構造を実現させること
が可能となる。なお、図４１に示す構造は、図３９の上
面パターン図である。

【０１５７】以上、本実施の形態２におけるＩＧＢＴに
おいても、実施の形態１におけるＩＧＢＴと同様の作用
効果を得ることができるとともに、さらにキャリア注入
を高めかつ降伏電圧を確保するためには、単にｄｘを短
くしておきさえすればよく、すべてのゲートトレンチを
ゲート電位にする必要がないことがわかる。

【０１５８】また、従来構造においても、ピッチを詰め
て、ｄｘを短くすれば、本実施の形態２に示す構造と同
様の効果が得られるように見られるが、本実施の形態に
おいては、エミッタトレンチを用いることによって、単
位面積当りのゲートトレンチの面積が減少するため、ゲ
ート容量を大幅に減らせることが可能となる。特に、ゲ
ート−コレクタ間の容量（帰還容量）が小さくなること
で、スイッチングの高速化が可能となり、スイッチング
損失を減少させる効果が得られる。なお、この効果は、
本実施の形態に限らず上述した実施の形態１、後述する
実施の形態３でも得ることができる。

【０１５９】さらに、大電力を扱うことが狙いの高耐圧
半導体装置においては、ゲート容量の低減がシステムの
簡素化のために強く求められており、本実施の形態にお
ける利点は実用上極めて重要となる。また、エミッタト
レンチ構造は、ゲートトレンチとエミッタトレンチの区
別が、トレンチ内に埋込まれた電極のとり方だけの違い
で構成できるため、実施の形態１に示す構造よりも簡単
な方法で製造することが可能となる。

【０１６０】（実施の形態３）以下、この発明に基づい
た実施の形態３における高耐圧半導体装置およびその製
造方法について説明する。

【０１６１】まず、図４２を参照して、本実施の形態３
における高耐圧半導体装置としてのＩＧＢＴの断面構造
について説明する。なお、図４２において、実施の形態
２と同一機能を有するものについては同一の符号を示し
ている。また、図４２において、エミッタトレンチ８０
の間にあるｐウェル４は、ＩＧＢＴの動作に関係しない
ので、必ずしも必要ではなく、ｎ^-シリコン基板１のま
までも構わない。

【０１６２】本実施の形態３におけるＩＧＢＴの構造
は、上述した実施の形態２におけるＩＧＢＴと比較した
場合、ゲートトレンチ７０の間に１つのエミッタトレン
チ８０を配置するのではなく、複数のエミッタトレンチ
８０を連続して配置し、所定の箇所に、ゲートトレンチ
７０を配置するようにしたものである。

【０１６３】この場合、ゲートトレンチ７０とエミッタ
トレンチ８０とが同じ形状であっても、ゲートトレンチ
７０とエミッタトレンチの間隔ｄｘのゲートトレンチ７
０のピッチに対する比率を、必要な値まで減少すること
ができるため、上述した実施の形態２の構造よりもさら
に容易に製造することができる利点がある。

【０１６４】たとえば、トレンチ幅とｄｘとをともに１
μｍとし、ｄｘのゲートトレンチ７０のピッチに対する
比率を１：２０にしたい場合は、エミッタトレンチの１
０本おきにゲートトレンチ７０を配置すればよいことに
なる。このような構造を用いることによって、標準のゲ
ートトレンチ型高耐圧ＩＧＢＴにくらべて、ゲート容量
は約４分の１になり、また同一ピッチの従来の図５２に
示す構造に比べるとゲート容量を１０分の１に低減する
ことができる。

【０１６５】次に、上記構造よりなる実施の形態３にお
けるＩＧＢＴの製造方法について、図４３〜図４６を参
照して説明する。なお、図４３〜図４６は、図４２の断
面構造に従った製造工程を示す図である。

【０１６６】まず図４３を参照して、実施の形態２にお
ける図３２〜図３８に示す工程と同様の工程を用いて、
ゲートトレンチ７０およびエミッタトレンチ８０を形成
する。その後、図４４を参照して、ゲートトレンチ７０
のゲート電極８の表面のみを覆うように酸化膜１８を形
成する。

【０１６７】次に、図４５を参照して、ゲートトレンチ
７０を覆うようにシリケートガラス膜１９およびＣＶＤ
酸化膜２０を形成するとともに、エミッタトレンチ間に
おいて、露出するｐウェルのみを覆うようにシリケート
ガラス膜１０Ａを形成する。

【０１６８】次に、図４６を参照して、ｎ^-シリコン基
板１の第１の主面側全面を覆うようにエミッタ電極１０
を形成するとともに、ｎ^-シリコン基板１の第２の主面
に形成されたｐコレクタ層３を覆うようにコレクタ電極
１１を形成する。以上により、図４２に示す実施の形態
３におけるＩＧＢＴが完成する。

【０１６９】以上、本実施の形態３におけるＩＧＢＴに
おいても、実施の形態１および実施の形態２と同様の作
用効果を得ることができる。なお、本実施の形態３に示
す構造においても、装置の微細化のために、ｐウェル４
とエミッタ領域５とを同一断面上にとることができない
場合は、実施の形態２の図４１に示す平面構造を採用す
ることは可能である。

【０１７０】ここで、図４２に示す断面構造に限らず、
図４７および図４８に示す断面構造を有するＩＧＢＴの
採用も可能である。図４７に示すＩＧＢＴは、ゲートト
レンチ７０を２個連続して設け、その間に挟まれたｐウ
エル４のゲートトレンチ７０に接する部分にｎ⁺エミッ
タ領域５を設け、さらに、ゲートトレンチ７０の間に、
エミッタトレンチ８０とｐウエル４とを各１個以上挟ん
で繰り返し設けるようにしたものである。この構造によ
り、ｐウエル４の露出率が減少し、エミッタトレンチ８
０からのキャリア供給能力を向上させることができる。
また、図４８に示すように、エミッタトレンチ８０の両
端部にｐウエル４を設けない構造を採用した場合でも図
４７と同様の作用を得ることができる。

【０１７１】なお、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。したがって、上述した実施の形態１〜実施の
形態３において、トレンチ構造を断面について説明して
きたが、直線的なゲートトレンチ溝に限らず、リング状
や、セル状のゲートトレンチ溝を用いたものにも適用す
ることができる。

【０１７２】また、ｎ^-シリコン基板を用いたｎチャネ
ル型ＩＧＢＴについて説明したが、極性を逆にしたｐチ
ャネル型ＩＧＢＴについても同様に適用することができ
る。さらに、絶縁ゲートを用いるサイリスタ型の素子に
ついても基板に対するキャリアの注入を増加する手法と
して利用することもできる。

【０１７３】したがって、本発明の範囲は上記した説明
ではなく、特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。

【０１７４】

【発明の効果】請求項１〜７および請求項１５〜２１に
記載の高耐圧半導体装置およびその製造方法によれば、
半導体基板のゲートトレンチの間の位置に、絶縁層が設
けられることになる。

【０１７５】これにより、高耐圧半導体装置のオフ状態
においては、この絶縁層が一種のキャパシタとして動作
する。絶縁層の上側の表面には、電子が吸い寄せられ
て、強い負の空間電荷を形成する。半導体基板の下方か
らドナーイオンによって次第に強くなって本来第１不純
物層に押し寄せる電界がこの強い負の空間電荷によって
遮断され、絶縁層と第１不純物層との間の電界がほとん
どない状態になる。これによって、絶縁層の上側の面の
電位は、第１不純物層に接続された第１主電極とほぼ同
電位まで低下する。

【０１７６】一方、ゲートトレンチの中は、第１主電極
電位以下の低い電位になっており、ゲートトレンチ底の
コーナー部で電界が強まっているものの、絶縁層の端
が、ゲートトレンチ底のコーナー部に近いと、絶縁層下
の電位が低下していることから、これらの間の電位差が
減少して電界が緩和される結果、降伏電圧を改善させる
ことが可能となる。

【０１７７】次に、高耐圧半導体装置のオン状態におい
ては、絶縁層はホールが第１不純物層に吸い込まれるの
を防ぐ働きをする。ゲートトレンチは強く正バイアスさ
れているので、電子がゲートトレンチの壁に吸いつけら
れるとともに、ホールは跳ね返されるためゲートトレン
チの壁面と絶縁層との間の隙間を通ることが難しく、第
１不純物層に到達しにくい状況になる。このため、ホー
ル電流が減少して、トレンチチャネルからの電子の注入
効率が高くなり、半導体基板に多量の電子とホールとが
供給されて伝導度が向上し、飽和電圧を減少させること
が可能となる。

【０１７８】次に、高耐圧半導体装置のターンオフ時に
おいては、ゲート電圧が低下して、チャネルが十分な電
子を供給できなくなり、第２主電極層の電圧が上昇し始
めたとき、半導体基板に蓄えられていた過剰なホール
は、低電圧なゲートトレンチに向かって吸い寄せられ、
ゲートトレンチの壁に沿って第１不純物層に到達し、第
１主電極層に流出する。

【０１７９】したがって、もともとターンオフ時には、
第１不純物層の下のゲートトレンチに囲まれた部分には
大きな電流は流れないので、絶縁層がその箇所にあって
も特に障害とはならない。次に、オン状態のときに、た
とえば図４８の実線で示したキャリア分布を持った素子
をターンオフした場合、第１主電極層側に多く存在した
ホールは、第１主電極側から掃き出されるので、ターン
オフ初期にはホールが掃き出された後にできる空乏層は
緩やかにしか延びず、第二主電極電圧はやや緩やかに上
昇を始める。

【０１８０】しかし、ある程度第２主電極電圧が上昇し
て空乏層が延びると、初期に蓄積されたキャリアの少な
い領域に空乏層先端が進み、ホールの掃き出しによる空
乏層の延びが速やかになる。これにより、ターンオフの
最後まで速やかにコレクタ電圧が上昇するようになる。
その結果、ターンオフ損失が減少するとともに、これに
伴なう高耐圧半導体装置の内部の温度上昇も低く抑える
ことが可能となる。

【０１８１】次に、請求項８、９および請求項２２、２
３に記載の高耐圧半導体装置およびその製造方法によれ
ば、飽和電圧を減少させて、半導体基板へのキャリア注
入を増加させることが可能となり、また降伏電圧におい
ても、若干降伏電圧を増加させて、高耐圧半導体装置の
性能を向上させることが可能となる。

【０１８２】また、本構造においては、エミッタトレン
チが第１主電極の電位と同電位に設定されているため、
ゲートトレンチの単位面積が減少するため、ゲート容量
を大幅に減らせることが可能となる。このことは、大電
力を扱うことが狙いの高耐圧半導体装置においては、ゲ
ート容量の低減が高耐圧半導体装置の簡素化のために強
く求められており、この点は極めて重要となる。特に、
ゲートトレンチと第２主電極層間の容量（帰還容量）が
小さくなることで、スイッチングが高速にできるように
なり、スイッチング損失を減少させる効果を得ることが
可能になる。

【０１８３】次に、請求項１０〜１４および請求項２４
〜２６に記載の高耐圧半導体装置およびその製造方法に
よれば、この発明に基づいた高耐圧半導体装置およびそ
の製造方法のさらに他の局面によれば、ゲートトレンチ
の間に、第１主電極層と同電位に設定されたエミッタト
レンチが複数配置されている。この構造をもちいること
によって、たとえばゲートトレンチとエミッタトレンチ
の形状が同じであっても、ゲートトレンチとエミッタト
レンチとの間隔をゲートトレンチのピッチに対する比率
を必要な値まで減少させることができるため、容易に製
造することが可能となる。

【図面の簡単な説明】

【図１】本発明に基づく実施の形態１におけるゲート
トレンチ型高耐圧ＩＧＢＴの断面構造図である。

【図２】本発明の実施の形態１における絶縁層１の縦
方向仕様に対する降伏電圧と飽和電圧との依存性を示す
図である。

【図３】本発明の実施の形態１における絶縁層の横方
向仕様に対する降伏電圧と飽和電圧との依存性を示す図
である。

【図４】本発明の実施の形態１と従来構造との、ＩＧ
ＢＴのゲートトレンチピッチ仕様に対する降伏電圧と飽
和電圧との依存性を比較する図である。

【図５】本発明の実施の形態１におけるゲートトレン
チピッチと絶縁層の横方向仕様に対する降伏電圧と飽和
電圧との依存性を示す図である。

【図６】本発明の実施の形態１に示す構造と従来構造
との飽和電圧特性を比較する図である。

【図７】本発明の実施の形態１における誘導負荷ター
ンオフ特性を示す図である。

【図８】本発明の実施の形態１における縦方向の電子
密度分布を示す図である。

【図９】本発明に基づく実施の形態１の実施例１にお
けるゲートトレンチ型高耐圧ＩＧＢＴの第１製造工程を
示す断面図である。

【図１０】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第２製造工程
を示す断面図である。

【図１１】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第３製造工程
を示す断面図である。

【図１２】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第４製造工程
を示す断面図である。

【図１３】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第５製造工程
を示す断面図である。

【図１４】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第６製造工程
を示す断面図である。

【図１５】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第７製造工程
を示す断面図である。

【図１６】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第８製造工程
を示す断面図である。

【図１７】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第９製造工程
を示す断面図である。

【図１８】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第１０製造工
程を示す断面図である。

【図１９】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第１１製造工
程を示す断面図である。

【図２０】本発明に基づく実施の形態１の実施例１に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第１２製造工
程を示す断面図である。

【図２１】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第１製造工程
を示す断面図である。

【図２２】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第２製造工程
を示す断面図である。

【図２３】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第３製造工程
を示す断面図である。

【図２４】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第４製造工程
を示す断面図である。

【図２５】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第５製造工程
を示す断面図である。

【図２６】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第６製造工程
を示す断面図である。

【図２７】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第７製造工程
を示す断面図である。

【図２８】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第８製造工程
を示す断面図である。

【図２９】本発明に基づく実施の形態１の実施例２に
おけるゲートトレンチ型高耐圧ＩＧＢＴの第９製造工程
を示す断面図である。

【図３０】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの断面構造図である。

【図３１】本発明の実施の形態２におけるＩＧＢＴと
従来のＩＧＢＴよの、ゲートトレンチピッチ仕様に対す
る降伏電圧と飽和電圧との依存性を比較する図である。

【図３２】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第１製造工程を示す断面
図である。

【図３３】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第２製造工程を示す断面
図である。

【図３４】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第３製造工程を示す断面
図である。

【図３５】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第４製造工程を示す断面
図である。

【図３６】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第５製造工程を示す断面
図である。

【図３７】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第６製造工程を示す断面
図である。

【図３８】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第７製造工程を示す断面
図である。

【図３９】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第８製造工程を示す断面
図である。

【図４０】本発明に基づく実施の形態２におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第９製造工程を示す断面
図である。

【図４１】本発明に基づく実施の形態２における図３
９の上面パターン図である。

【図４２】本発明に基づく実施の形態３におけるゲー
トトレンチ型高耐圧ＩＧＢＴの断面図である。

【図４３】本発明に基づく実施の形態３におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第１製造工程を示す断面
図である。

【図４４】本発明に基づく実施の形態３におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第２製造工程を示す断面
図である。

【図４５】本発明に基づく実施の形態３におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第３製造工程を示す断面
図である。

【図４６】本発明に基づく実施の形態３におけるゲー
トトレンチ型高耐圧ＩＧＢＴの第４製造工程を示す断面
図である。

【図４７】本発明に基づく実施の形態３におけるゲー
トトレンチ型高耐圧ＩＧＢＴの他の第１断面図である。

【図４８】本発明に基づく実施の形態３におけるゲー
トトレンチ型高耐圧ＩＧＢＴの他の第２断面図である。

【図４９】従来技術におけるゲートトレンチ型高耐圧
ＩＧＢＴの断面図である。

【図５０】従来技術におけるＩＧＢＴの誘導負荷ター
ンオフ特性を示す図である。

【図５１】従来技術におけるＩＧＢＴの縦方向の電子
密度分布を示す図である。

【図５２】従来技術におけるゲートトレンチ型高耐圧
ＩＧＢＴの応用的構造を示す断面図である。

【図５３】従来技術におけるゲートトレンチ型高耐圧
ＩＧＢＴにおいて、ｐウェル下にｎ層を埋込んだ場合の
ｎ層仕様に対する降伏電圧と飽和電圧との依存性を示す
図である。

【符号の説明】

１ｎ^-シリコン基板、２ｎバッファ層、３ｐコレ
クタ層、４ｐウェル、５ｎ⁺エミッタ領域、７ゲ
ート絶縁膜、７ａゲートゲートトレンチ溝、８ゲー
ト電極、１５絶縁層、１８絶縁膜、１９シリケー
トガラス膜、２０ＣＶＤ酸化膜、１０エミッタ電
極、１１コレクタ電極、７０ゲートトレンチ、８０
エミッタトレンチ、８０ａエミッタトレンチ溝、８
０ｂエミッタ絶縁膜、８０ｃエミッタトレンチ電
極。

Claims

【特許請求の範囲】

【請求項１】第１の主面と第２の主面とを有する第１
導電型の半導体基板と、前記第１の主面に形成された第２導電型の第１不純物層
と、前記第１不純物層から前記半導体基板にかけて形成され
た溝部、前記溝部の内表面を覆うように形成されたゲー
ト絶縁膜および前記溝部を充填するように導電体によっ
て形成されたゲート電極を有するゲートトレンチと、前記第１不純物層の表面近傍において、前記ゲートトレ
ンチを挟むように形成された１対の第１導電型の不純物
領域と、前記第１の主面を覆うように形成され、前記ゲートトレ
ンチに対して絶縁膜を介在して、前記不純物領域と前記
第１不純物層とに電気的に接続された第１主電極層と、前記第２の主面に形成された第２導電型の第２不純物層
と、前記第２不純物層の表面に形成された第２主電極層と、
を備え、前記ゲートトレンチは、所定のピッチで複数設けられ、
前記半導体基板の前記ゲートトレンチによって挟まれた
位置には、絶縁層が設けられた、高耐圧半導体装置。
【請求項２】前記ゲートトレンチの前記溝部の壁面か
ら前記絶縁層までの距離は、前記ゲートトレンチが配置
されるピッチの１０分の１以下である、請求項１に記載
の高耐圧半導体装置。
【請求項３】前記ゲートトレンチの前記溝部の壁面か
ら前記絶縁層までの距離は、前記ゲートトレンチが配置
されるピッチの約２０分の１である、請求項２に記載の
高耐圧半導体装置。
【請求項４】前記絶縁層の厚さは、前記ゲート絶縁膜
の厚さの４倍以下である、請求項１に記載の高耐圧半導
体装置。
【請求項５】前記絶縁層の厚さは０．０７５μｍであ
り、前記ゲート絶縁膜の厚さは０．２μｍである、請求
項４に記載の高耐圧半導体装置。
【請求項６】前記絶縁層の深さ方向の位置は、前記ゲ
ートトレンチの前記溝部の底よりも浅い、請求項１に記
載の高耐圧半導体装置。
【請求項７】前記ゲートトレンチのピッチは、５３μ
ｍ以下である、請求項１に記載の高耐圧半導体装置。
【請求項８】第１の主面と第２の主面とを有する第１
導電型の半導体基板と、前記第１の主面に形成された第２の導電型の第１不純物
層と、前記第１不純物層から前記半導体基板にかけて形成され
た第１溝部と、前記第１溝部の内表面を覆うように形成
されたゲート絶縁膜と、前記第１溝部を充填するように
導電体によって形成されたゲート電極と、を有するゲー
トトレンチと、前記不純物層の表面近傍において、前記
ゲートトレンチを挟むように形成された１対の第１導電
型の不純物領域と、前記第１の主面を覆うように形成され、前記ゲートトレ
ンチに対して絶縁膜を介在して、前記不純物領域と前記
不純物層とに電気的に接続された第１主電極層と、前記第２の主面に形成された第２導電型の第２不純物層
と、前記第２不純物層の表面に形成された第２主電極層と、
を備え、前記ゲートトレンチは所定のピッチで複数設けられ、前
記ゲートトレンチによって挟まれた位置には、前記第１
不純物層から前記半導体基板にかけて形成された第２溝
部、前記第２溝部の内表面を覆うように形成された絶縁
膜および前記第２溝部を充填し、前記第１主電極層と電
気的に接続された第２電極を有するエミッタトレンチを
含む、高耐圧半導体装置。
【請求項９】前記エミッタトレンチの側壁と前記ゲー
トトレンチの側壁との間隔は、前記ゲートトレンチのピ
ッチの１０分の１以下である、請求項８に記載の高耐圧
半導体装置。
【請求項１０】第１の主面と第２の主面とを有する第
１導電型の半導体基板と、前記第１の主面の所定の領域において、前記第１の主面
から前記半導体基板の深さ方向にかけて形成された第１
溝部、前記第１溝部の内表面を覆うように形成されたゲ
ート絶縁膜および前記溝部を充填するように導電体によ
って形成された電極を有するゲートトレンチと、前記第１の主面の近傍において、前記ゲートトレンチに
近接するように形成された第１導電型の不純物領域と、前記第１の主面を覆うように形成され、前記ゲートトレ
ンチに対して絶縁膜を介在して、前記不純物領域と前記
半導体基板とに電気的に接続された第１主電極層と、前記第２の主面に形成された第２導電型の第２不純物層
と、前記第２不純物層の表面に形成された第２主電極層と、
を備え、前記ゲートトレンチは所定のピッチで複数配置され、前記ゲートトレンチによって挟まれた位置には、前記第
１の主面から前記半導体基板の深さ方向にかけて形成さ
れた第２溝部、前記第２溝部の内表面を覆うように形成
された絶縁膜および前記第２溝部を充填し、前記第１主
電極層と電気的に接続された第２電極とを有するエミッ
タトレンチを所定のピッチで複数含む、高耐圧半導体装
置。
【請求項１１】前記半導体基板は、前記第１の主面か
ら前記半導体基板の深さ方向にかけて第２導電型の第１
不純物層をさらに含む、請求項１０に記載の高耐圧半導
体装置。
【請求項１２】前記第１導電型の不純物領域は、前記
ゲートトレンチを挟むように一対設けられる、請求項１
０に記載の高耐圧半導体装置。
【請求項１３】前記エミッタトレンチの側壁と前記ゲ
ートトレンチの側壁との間隔は、前記ゲートトレンチの
ピッチの１０分の１以下である、請求項１０に記載の高
耐圧半導体装置。
【請求項１４】前記エミッタトレンチの第２溝部と前
記ゲートトレンチの第１溝部との構造は同一である、請
求項１０に記載の高耐圧半導体装置。
【請求項１５】主表面に絶縁層が形成された第１導電
型の第１半導体基板を形成する工程と、前記絶縁層の上に第１導電型の第２半導体基板を貼り合
せて、絶縁層が内部に挟み込まれた第１の主面と第２の
主面とを有する半導体基板を形成する工程と、前記半導体基板の前記第１の主面に第２導電型の第１不
純物層を形成する工程と、前記第１不純物層の表面の所定の領域に第１導電型の不
純物領域を形成する工程と、前記第２の主面に第２導電型の第２不純物層を形成する
工程と、前記不純物領域において、前記絶縁層に通ずる溝部を形
成する工程と、前記溝部に露出した絶縁層を除去する工程と、前記溝部の内部表面に、エピタキシャル成長法により前
記半導体基板と同じ不純物濃度を有するエピタキシャル
成長層を形成する工程と、前記溝部の内部のエピタキシャル成長層の表面にゲート
絶縁膜を形成する工程と、前記溝部内部に導電体を充填し、ゲート電極を形成する
工程と、前記ゲート電極の前記第１の主面に露出した部分を絶縁
膜で覆う工程と、前記第１不純物層と前記不純物領域とに電気的に接続す
るように、第１の主面を覆うように第１主電極層を形成
する工程と、前記第２の主面に第２主電極層を形成する工程と、を備
えた、高耐圧半導体装置の製造方法。
【請求項１６】前記絶縁層の厚さは、前記ゲート絶縁
膜の厚さの４倍以下である、請求項１５に記載の高耐圧
半導体装置の製造方法。
【請求項１７】前記第２不純物層の前記半導体基板側
に、前記半導体基板よりも不純物濃度が高い第１導電型
の第３不純物層を形成する工程をさらに含む、請求項１
５に記載の高耐圧半導体装置の製造方法。
【請求項１８】前記エピタキシャル成長層の厚さは、前記溝部のピッチの１０分の１となるように成膜され
る、請求項１５に記載の高耐圧半導体装置の製造方法。
【請求項１９】主表面の上に所定のピッチで絶縁層が
形成された第１導電型の第１半導体基板を形成する工程
と、主表面に前記絶縁層が設けられたピッチで、かつ、前記
絶縁層と同じ幅と厚さの凹部が形成された第１導電型の
第２半導体基板を形成する工程と、前記第１半導体基板の主表面と前記第２半導体基板の主
表面とを貼り合せて、前記絶縁層が所定のピッチで挟み
込まれた、第１の主面と第２の主面とを有する半導体基
板を形成する工程と、前記半導体基板の第１の主面に第２導電型の第１不純物
層を形成する工程と、前記第１不純物層の表面の所定の領域に第１導電型の不
純物領域を形成する工程と、前記第２の主面に第２導電型の第２不純物層を形成する
工程と、前記不純物領域において、前記絶縁層の間の領域を通過
するように前記半導体基板に通ずる溝部を形成する工程
と、前記溝部の内部表面に高抵抗の導電帯膜を形成し加熱処
理を行なうことにより高抵抗導電帯膜を形成する工程
と、前記溝部内部に導電体を充填し、ゲート電極を形成する
工程と、前記ゲート電極の前記第１の主面に露出した部分を絶縁
膜で覆う工程と、前記第１不純物層と前記不純物領域とに電気的に接続す
るように、前記第１の主面を覆うように第１主電極層を
形成する工程と、前記第２の主面に第２主電極層を形成する工程と、を備
えた、高耐圧半導体装置の製造方法。
【請求項２０】前記絶縁層の厚さは、前記ゲート絶縁
膜の厚さの４倍以下である、請求項１９に記載の高耐圧
半導体装置の製造方法。
【請求項２１】前記第２不純物層の前記半導体基板側
に、前記半導体基板よりも不純物濃度が高い第１導電型
の第３不純物層を形成する工程をさらに含む、請求項１
９に記載の高耐圧半導体装置の製造方法。
【請求項２２】前記高抵抗導電帯膜の厚さは、前記溝部のピッチの１０分の１となるように成膜され
る、請求項１９に記載の高耐圧半導体装置の製造方法。
【請求項２３】前記溝部を形成する工程は、前記溝部の底部が前記絶縁層よりも深い位置に達するよ
うに形成される、請求項１９に記載の高耐圧半導体装置
の製造方法。
【請求項２４】第１の主面と第２の主面とを有する第
１導電型の半導体基板を準備する工程と、前記半導体基板の前記第１の主面に第２導電型の第１不
純物層を形成する工程と、前記第１不純物層の表面の所定の領域に第２導電型の不
純物領域を複数形成する工程と、前記第２の主面に第２導電型の第２不純物層を形成する
工程と、前記不純物領域において、前記半導体基板に通ずる第１
溝部を形成する工程と、前記第２不純物層に挟まれた前記第１不純物層におい
て、前記半導体基板に通ずる第２溝部を形成する工程
と、前記第１溝部と前記第２溝部との内部表面に第１絶縁膜
を形成する工程と、前記第１溝部および前記第２溝部の内部に導電体を充填
し、埋込ゲート電極および埋込エミッタ電極を形成する
工程と、前記埋込ゲート電極および前記埋込エミッタ電極の前記
第１の主面に露出した部分を第２絶縁膜で覆う工程と、前記埋込エミッタ電極の上に形成された前記第２絶縁膜
に、前記埋込エミッタ電極に通ずるコンタクトホールを
開口する工程と、前記第１不純物層と前記不純物領域と前記埋込エミッタ
電極とに電気的に接続するように、第１の主面を覆うよ
うに第１主電極層を形成する工程と、前記第２の主面に、第２主電極層を形成する工程と、を
備えた、高耐圧半導体装置の製造方法。
【請求項２５】前記第２不純物層の前記半導体基板側
に、前記半導体基板よりも不純物濃度が高い第１導電型
の第３不純物層を形成する工程をさらに含む、請求項２
４に記載の高耐圧半導体装置の製造方法。
【請求項２６】第１の主面と第２の主面とを有する第
１導電型の半導体基板を準備する工程と、前記第１の主の所定の領域に第１導電型の不純物領域を
形成する工程と、前記第２の主面に第２導電型の第２不純物層を形成する
工程と、前記不純物領域の所定位置に、前記半導体基板に通ずる
第１溝部を形成する工程と、前記第１不純物層に挟まれた前記半導体基板に第２溝部
を複数形成する工程と、前記第１溝部と前記第２溝部の内部表面に絶縁膜を形成
する工程と、前記第１溝部および前記第２溝部内部に導電体を充填
し、埋込ゲート電極および埋込エミッタ電極を形成する
工程と、前記埋込ゲート電極および前記埋込エミッタ電極の前記
第１の主面に露出した部分を第２絶縁膜で覆う工程と、前記埋込エミッタ電極の上に形成された前記第２絶縁膜
に前記埋込エミッタ電極に通ずるコンタクトホールを開
口する工程と、前記半導体基板と前記不純物領域と前記埋込エミッタ電
極とに電気的に接続するように前記第１の主面を覆う第
１主電極層を形成する工程と、前記第２の主面に、第２主電極層を形成する工程と、を
備えた、高耐圧半導体装置の製造方法。
【請求項２７】前記第２不純物層の前記半導体基板側
に、前記半導体基板よりも不純物濃度が高い第１導電型
の第３不純物層を形成する工程をさらに含む、請求項２
６に記載の高耐圧半導体装置の製造方法。
【請求項２８】前記半導体基板の前記第１の主面の所
定の領域において、前記第１の主面から前記半導体基板
の深さ方向にかけて第２導電型の第１不純物層を形成す
る工程をさらに含む、請求項２６に記載の高耐圧半導体
装置の製造方法。