JPH09331063A - 高耐圧半導体装置およびその製造方法 - Google Patents

高耐圧半導体装置およびその製造方法

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JPH09331063A
JPH09331063A JP8332467A JP33246796A JPH09331063A JP H09331063 A JPH09331063 A JP H09331063A JP 8332467 A JP8332467 A JP 8332467A JP 33246796 A JP33246796 A JP 33246796A JP H09331063 A JPH09331063 A JP H09331063A
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gate
impurity
semiconductor substrate
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JP8332467A
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Akio Uenishi
明夫 上西
Katsumitsu Nakamura
勝光 中村
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates

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Abstract

(57)【要約】 【課題】 トレンチゲート間に絶縁層を埋込むことによ
り、エミッタ側のキャリア密度を増加させて、高耐圧半
導体装置の特性の向上を図ることを目的とする。 【解決手段】 所定のピッチで配置されたゲートトレン
チ70の間のn- シリコン基板1の領域に、絶縁層15
が埋込まれている。この構造により、エミッタ側のキャ
リア密度を増加させ、ゲートトレンチ型高耐圧IGBT
の特性を向上させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、高耐圧半導体装
置およびその製造方法に関し、より特定的には、高電圧
インバータなどに使用される高耐圧半導体装置およびそ
の製造方法に関するものである。
【0002】
【従来の技術】近年、高電圧インバータなどに使用され
る高耐圧半導体装置は、高電圧インバータの動作効率や
動作制御性能を向上させるために、高速動作、低オン電
圧の向上が求められている。従来、数千ボルトクラスの
領域においては、主としてGTO(Gate Turn-Off )サ
イリスタ素子が使用されていた。しかし、近年、装置の
高速化が可能なIGBT(Insulated Gate Bipolar Tra
nsistor )素子の高耐圧化が検討されるようになってき
ている。
【0003】最近は、微細加工によって電子の供給能力
を高めることのできるゲートトレンチタイプのIGBT
素子の開発が進められている。しかし、高速動作、低オ
ン電圧を実現させると、耐圧が低下するなどの問題があ
り、この限界をさらに高める必要がある。
【0004】ここで、図49を参照して、従来検討され
てきたゲートトレンチ型高耐圧IGBTの構造について
説明する。
【0005】なお、図49は、ゲートトレンチ型高耐圧
IGBTの概略断面図である。このゲートトレンチ型高
耐圧IGBTの構造は、低不純物濃度のn- シリコン基
板1と、このn- シリコン基板1の第1の主面(図中に
おいては上側の面)に設けられたp型の不純物拡散領域
からなるpウェル4とを有している。pウェル4からn
- シリコン基板1にかけて、その深さと同程度のピッチ
で第1の主面側から設けられたゲートトレンチ溝7a
と、そのゲートトレンチ溝7aの内部表面に設けられた
酸化膜などのゲート絶縁膜7と、さらにゲート絶縁膜7
の内側に設けられたゲート電極8とからなるゲートトレ
ンチ70が設けられている。
【0006】ゲートトレンチ70の第1の主面に接する
pウェル4には、n型の高濃度不純物拡散領域からなる
+ エミッタ領域5が設けられている。
【0007】ゲートトレンチ70のゲート電極8とゲー
ト絶縁膜7との第1の主面に露出した部分を覆うよう
に、シリケートガラス膜19が設けられている。さら
に、第1の主面の表面全面を覆うように、かつn+ エミ
ッタ領域5およびpウェル4と電気的に接続される金属
膜などからなるエミッタ電極10が形成されている。
【0008】一方、n- シリコン基板1の第2の主面
(図中では下側の面)には、n+ の不純物拡散領域から
なるnバッファ層2が設けられ、このnバッファ層2の
表面に、p+ 型の不純物拡散領域からなるpコレクタ領
域3が形成されている。さらに、このpコレクタ領域3
の表面には、金属膜などからなるコレクタ電極11が設
けられている。なお、nバッファ層2は、いわゆるパン
チスルータイプの設計として半導体装置の性能を高める
ために導入されるもので、必ずしも設ける必要はない。
【0009】次に、上記構造よりなるゲートトレンチ型
高耐圧IGBTの動作について以下説明する。
【0010】まず、オフ状態動作について説明する。ゲ
ート電極8とエミッタ電極10との間にゲートしきい値
電圧よりも十分低い電圧を印加した状態で、コレクタ電
極11とエミッタ電極10との間に電圧を印加する。こ
れにより、n- シリコン基板1とpウェル4との接合が
逆バイアス状態になり、主にn- シリコン基板1側に空
乏層が広がる。pウェル4のゲートトレンチ70に接し
た面は、ゲート電位が低いことから、pウェル4内のホ
ールが引きつけられて蓄積し、ゲートトレンチチャネル
はオフ状態となる。
【0011】次に、オン状態動作について説明する。ゲ
ート電極7とエミッタ電極10との間にゲートしきい値
電圧よりも十分高い電圧を印加した状態で、コレクタ電
極11とエミッタ電極10との間に電圧を印加する。こ
れにより、pウェル4のゲートトレンチ70に接した面
は、ゲート電位が高いことからpウェル4内の電子が引
きつけられて、n反転し、トレンチチャネルが形成され
る。これによって、n + エミッタ領域5からトレンチチ
ャネルを通ってn- シリコン基板1内に電子が供給さ
れ、正電位のpコレクタ層3に向かって電子が流れる。
【0012】電子がpコレクタ層3に流れ込むと、pコ
レクタ層3からnバッファ層2にホールが注入される。
このホールは、n- シリコン基板1内で伝導率変調を起
こすとともに、n- シリコン基板1内のライフタイムが
十分長いと、トレンチチャネルの近傍まで到達し、電位
の低いpウェル4に吸い込まれることになる。
【0013】次に、上記のようなオン状態からオフ状態
に移行する際のいわゆるターンオフ状態について説明す
る。このような高耐圧スイッチング素子の代表的な応用
であるインバータ回路においては、誘導性負荷を制御す
る場合が多い。図50は、従来のゲートトレンチ型高耐
圧IGBTにおける誘導性負荷を制御した場合のターン
オフ動作を評価した結果を示したものである。
【0014】ゲート容量に蓄えられた電荷が減少し、ゲ
ート電圧が低下して、ゲートトレンチ型高耐圧IGBT
が負荷電流を十分に流せなくなると、コレクタ電圧が上
昇する。コレクタ電圧が、インバータ回路における母線
電圧の3000Vを超えると、母線回路に負荷電流がバ
イパスして、ゲートトレンチ型高耐圧IGBTのコレク
タ電流が減少する。オン状態のときに、ゲートトレンチ
型高耐圧IGBTのn - シリコン基板1やnバッファ層
2に蓄えられていた過剰キャリアが掃き出されると、ゲ
ートトレンチ型高耐圧IGBTのコレクタ電流が流れな
くなり、ターンオフ動作が完了する。
【0015】
【発明が解決しようとする課題】上述した、ゲートトレ
ンチ型高耐圧IGBTにおいて、まずオフ状態において
は、以下に示す問題を有している。コレクタ電極11と
エミッタ電極10との間には、空乏層内部から発生する
わずかな漏れ電流が流れるだけで、高いインピーダンス
を示す。
【0016】コレクタ電圧を増していくと、空乏層がさ
らに広がってnバッファ層2に達する。電圧の上昇に伴
ってIGBT内部の電界が強くなるが、ゲートトレンチ
70の底部の電位はほぼゲート電極8と同じ電位である
のに対して、これと同じ深さ位置におけるpウェル4下
方のn- シリコン基板1の電位は、その位置からpウェ
ル4までの間のドナーイオンによって、pウェル4の電
位(エミッタ電位)より上昇する。特に、ゲートトレン
チ70の底部コーナーの電界が強くなりやすい。
【0017】このとき、IGBTの内部の電界が臨界電
界を超えてインパクト発生が強く起こるようになると、
コレクタ電極11とエミッタ電極10との間に急激に漏
れ電流が増加して、IGBTが降伏してしまう。
【0018】したがって、IGBTに高耐圧を得るため
には、臨界電界に達するまでに空乏層の中に存在する電
圧降下を大きくする必要がある。そのために、n- シリ
コン基板1の厚みを厚くして、不純物濃度を下げるよう
にしたり、ゲートトレンチ70の下部コーナーの電界を
緩和して、臨界電界を高めるために、ゲートトレンチ7
0の下部コーナーに丸みを持たせたり、ゲートトレンチ
70の間隔を狭めたりすることが行なわれている(下記
文献1参照)。
【0019】(文献1:K Matsushita. I Omura and T
Ogura.“ Blocking Voltage DesignConsideration for
Deep Trench MOS Gate High Powr Devices ”Proc. ISP
SD'95 pp 256-260) しかしながら、ゲートトレンチ70の間隔を狭める方法
は、単位面積当りのゲートトレンチ70の面積が増加す
るために、ゲート容量が増加する問題や、IGBTの製
造上の加工限界の問題が顕在化してしまう。
【0020】次に、オン状態における問題点について説
明する。n- シリコン基板1内の電子とホール密度が高
められて、コレクタ電極11とエミッタ電極10との間
は低いインピーダンスを示すが、pウェル4に吸い込ま
れるホールがかなりあるため、トレンチチャネルからn
- シリコン基板1への電子の注入が多少制限されること
になる。
【0021】実用的なものとして検討されている従来の
IGBTでは、図51に示すように、エミッタ電極側よ
りもコレクタ電極側の方が高いキャリア密度分布を示し
ている。
【0022】ここで、オン電圧を下げるためには、n-
シリコン基板1の伝導率変調を強くすればよく、n-
リコン基板1内におけるキャリアのライフタイムが長
く、トレンチチャネル側からの電子の供給が多いほど、
また、pコレクタ層3側からのホールの供給が多いほど
オン電圧は低くなる。しかし、特に数千ボルト級のIG
BTでは、pコレクタ層3からのホールの供給をあまり
多くすることは問題があるため、できるだけトレンチチ
ャネル側からの電子の供給を多くするような設計をする
必要がある。
【0023】ここで、トレンチチャネル側からの電子の
供給を多くするには、pウェル4に流れ込むホールの量
を減らす必要がある。その解決策として、従来は、 (i) ゲートトレンチのピッチを狭める構造(文献2
参照) (ii) ゲートトレンチを深く形成する構造(文献2参
照) (iii ) 図49に示すIGBTの構造において、pウ
ェル4の下に、不純物濃度の高いn型層を設ける構造 (iv) pウェル4のエミッタコンタクトやnエミッタ
領域5のないゲートトレンチ70の部分を通常のトレン
チIGBT部分の間に挿入した構造(図52参照)(文
献2,3参照) などの構造が提案されている。 (文献2:M Kitagawa. A Nakagawa. K Matsushita. S
Hasegawa. T Inoue. A Yahata and H Takenaka“4500V
IEGTs having Switching Characteristics Superior to
GTO”Proc. ISPSD' 95 pp 486-491) (文献3:特開平7−50405号公報) しかしながら、これらの方針でIGBTの設計を進めて
いくと、(i)、(ii)、(iv)の構造では、ゲート容
量が増加し、(ii)、(iii )の構造では、降伏電圧が
低下するという問題が生じてしまう。ここで、前者の問
題については、幾何学的に、ゲート絶縁膜の面積比率が
高くなることから自明である。後者の問題の例として
は、たとえば(iii )の構造の可能性を調べるため、p
ウェル4の下に、不純物濃度の高いn型層の不純物濃度
とその深さ位置とを各種変えて、4500ボルト級のI
GBTとして降伏電圧と飽和電圧とを評価した結果を、
図53に示す。なお、このときの基準IGBTの構造パ
ラメータは、n- シリコン基板1の不純物濃度が、1.
3e13/cm3 、厚さ625μmとし、ゲートトレン
チ70のピッチが5μm、深さを5μmとした。
【0024】図53に示すように、基準のIGBT(表
中基準TIGBTと示す)に比べ、飽和電圧は確かに減
少するが、その飽和電圧の減少が大きいほど、降伏電圧
の減少も大きくなってしまい、実用的なn型層の不純物
濃度とその位置との条件を見出すことができない。
【0025】次に、図50を再び参照して、ターンオフ
動作における問題点について以下説明する。コレクタ電
圧(VCE)が一旦1200V程度まで速やかに上昇した
後3000V程度まで緩やかな上昇に変化する領域があ
る(図中Zで示す領域)。破線で示したスイッチング損
失(EOFF )の積算波形を参照すると、ターンオン損失
の大部分が、このZに示す領域で消費されていることが
わかる。
【0026】なお、図50に示すIGBTの特性とし
て、飽和電圧が約3Vになるようにpコレクタ層3から
のホールの注入を制御した素子の波形を示している。I
GBTの構造パラメータは、シリコン基板の不純物濃度
が1.0e13/cm3 、厚さ425μm、ゲートトレ
ンチピッチ5.3μm、深さ5μm、幅1μmである。
【0027】この現象は、デバイスシミュレーションを
用いたIGBTの内部状態の解析によって、IGBT内
部に蓄積されたキャリアが掃き出されてコレクタ電圧が
上昇するときに、n- シリコン基板1のコレクタ電極側
の中性領域に多量にキャリアが蓄積されていると、エミ
ッタ電極側からの空乏層の延びが遅れて、コレクタ電圧
の上昇が緩やかになるものと解明している。
【0028】また、このとき空乏層内の電界が電流を構
成するホールと電子との電荷密度の差で変調を受けて強
化され、インパクト発生したキャリアが過渡的に電子電
流を供給してターンオフを遅らせる現象も起こってい
る。
【0029】この現象を抑制して、ターンオフ損失を低
減するためには、オン状態におけるn- シリコン基板1
のコレクタ電極側の中性領域への過剰なキャリア蓄積を
避けるための設計をする必要がある。しかし、単に、p
コレクタ層3からのホールの注入を抑制するだけでは、
飽和電圧が上昇してしまい、オン状態損失が増加すると
いう問題がある。
【0030】この発明の1つの目的は、ゲートトレンチ
型高耐圧IGBTのオフ状態時に、ゲート容量を増加せ
ずに高耐圧を得るこのとできる高耐圧半導体装置および
その製造方法を提供することにある。
【0031】この発明の他の目的は、ゲートトレンチ型
高耐圧IGBTのオン状態において、降伏電圧を減少さ
せずに飽和電圧を減少させることのできる高耐圧半導体
装置およびその製造方法を提供することにある。
【0032】この発明のさらに他の目的は、ゲートトレ
ンチ型高耐圧IGBTのターンオフ動作において、ター
ンオフ損失を低減させることのできる高耐圧半導体装置
およびその製造方法を提供することにある。
【0033】
【課題を解決するための手段】この発明に基づいた高耐
圧半導体装置の1つの局面においては、第1の主面と第
2の主面とを有する第1導電型の半導体基板と、第1の
主面に形成された第2導電型の第1不純物層と、この第
1不純物層から半導体基板にかけて形成された溝部、こ
の溝部の内表面を覆うように形成されたゲート絶縁膜お
よびこの溝部を充填するように導電体によって形成され
たゲート電極を有するゲートトレンチと、第1不純物層
の表面近傍において、ゲートトレンチを挟むように形成
された1対の第1導電型の不純物領域と、第1の主面を
覆うように形成され、ゲートトレンチに対して絶縁膜を
介在して、不純物領域と第1不純物層とに電気的に接続
された第1主電極層と、第2の主面に形成された第2導
電型の第2不純物層と、第2不純物層の表面に形成され
た第2主電極層と、を備えている。さらに、ゲートトレ
ンチは、所定のピッチで複数設けられ、半導体基板のゲ
ートトレンチによって挟まれた位置には、絶縁層が設け
られている。
【0034】次に、この発明に基づいた高耐圧半導体装
置の製造方法の1つの局面においては、主表面に絶縁層
が形成された第1導電型の第1半導体基板が準備され
る。その後、絶縁層の上に第1導電型の第2半導体基板
が貼り合されて、絶縁層が内部に挟み込まれた第1の主
面と第2の主面とを有する半導体基板が形成される。
【0035】次に、この半導体基板の第1の主面に第2
導電型の第1不純物層が形成される。その後、この第1
不純物層の表面の所定の領域に第1導電型の不純物領域
が形成される。
【0036】次に、第2の主面に第2導電型の第2不純
物層が形成される。その後、不純物領域において、絶縁
層に通ずる溝部が形成される。
【0037】次に、溝部に露出した絶縁層が除去され
る。その後、溝部の内部表面にエピタキシャル成長法に
より半導体基板と同じ不純物濃度を有するエピタキシャ
ル成長層が形成される。
【0038】次に、溝部の内部のエピタキシャル成長層
の表面にゲート絶縁膜が形成される。その後、溝部内部
に導電体を充填し、ゲート電極が形成される。
【0039】次に、ゲート電極の前記第1の主面に露出
した部分が絶縁膜で覆われる。その後、第1不純物層と
前記不純物領域とに電気的に接続するように、第1の主
面を覆うように第1主電極層が形成される。さらに、そ
の後、第2の主面に第2主電極層が形成される。
【0040】次に、この発明に基づいた高耐圧半導体装
置の製造方法の他の局面においては、主表面の上に所定
のピッチで絶縁層が形成された第1導電型の第1半導体
基板が形成される。その後、主表面に絶縁層が設けられ
たピッチで、かつ、絶縁層と同じ幅と厚さの凹部が形成
された第1導電型の第2半導体基板が形成される。
【0041】次に、第1半導体基板の主表面と第2半導
体基板の主表面とを貼り合せて、絶縁層が所定のピッチ
で挟み込まれた、第1の主面と第2の主面とを有する半
導体基板が形成される。その後、半導体基板の第1の主
面に第2導電型の第1不純物層が形成される。
【0042】次に、第1不純物層の表面の所定の領域に
第1導電型の不純物領域が形成される。その後、第2の
主面に第2導電型の第2不純物層が形成される。
【0043】次に、不純物領域において、絶縁層の間の
領域を通過するように半導体基板に通ずる溝部が形成さ
れる。その後、溝部の内部表面に高抵抗の導電帯膜が形
成され、加熱処理を行なうことにより高抵抗導電帯膜が
形成される。
【0044】次に、溝部内部に導電体を充填し、ゲート
電極が形成される。その後、ゲート電極の第1の主面に
露出した部分が絶縁膜で覆われる。
【0045】次に、第1不純物層と不純物領域とに電気
的に接続するように、第1の主面を覆うように第1主電
極層が形成される。その後、第2の主面に第2主電極層
が形成される。
【0046】上述した高耐圧半導体装置およびその製造
方法によれば、半導体基板のゲートトレンチの間の位置
に、絶縁層が設けられることになる。
【0047】これにより、高耐圧半導体装置のオフ状態
においては、この絶縁層が一種のキャパシタとして動作
する。絶縁層の上側の表面には、電子が吸い寄せられ
て、強い負の空間電荷を形成する。半導体基板の下方か
らドナーイオンによって次第に強くなって本来第1不純
物層に押し寄せる電界がこの強い負の空間電荷によって
遮断され、絶縁層と第1不純物層との間の電界がほとん
どない状態になる。これによって、絶縁層の上側の面の
電位は、第1不純物層に接続された第1主電極とほぼ同
電位まで低下する。
【0048】一方、ゲートトレンチの中は、第1主電極
電位以下の低い電位になっており、ゲートトレンチ底の
コーナー部で電界が強まっているものの、絶縁層の端
が、ゲートトレンチ底のコーナー部に近いと、絶縁層下
の電位が低下していることから、これらの間の電位差が
減少して電界が緩和される結果、降伏電圧を改善させる
ことが可能となる。
【0049】次に、高耐圧半導体装置のオン状態におい
ては、絶縁層はホールが第1不純物層に吸い込まれるの
を防ぐ働きをする。ゲートトレンチは強く正バイアスさ
れているので、電子がゲートトレンチの壁に吸いつけら
れるとともに、ホールは跳ね返されるためゲートトレン
チの壁面と絶縁層との間の隙間を通ることが難しく、第
1不純物層に到達しにくい状況になる。このため、ホー
ル電流が減少して、トレンチチャネルからの電子の注入
効率が高くなり、半導体基板に多量の電子とホールとが
供給されて伝導度が向上し、飽和電圧を減少させること
が可能となる。
【0050】また、たとえばこの高耐圧半導体装置をI
GBTとして用いた場合、オン状態における第1導電型
の半導体基板内のキャリア密度が増加すると、この半導
体基板の導電率が増大して飽和電圧が低下するが、この
とき第2導電型不純物層からのホール供給を減らして飽
和電圧を元に戻すと、第2主電極側よりも第1主電極側
の方がキャリア密度が高いような分布を示すようにな
る。
【0051】次に、高耐圧半導体装置のターンオフ時に
おいては、ゲート電圧が低下して、チャネルが十分な電
子を供給できなくなり、第2主電極層の電圧が上昇し始
めたとき、半導体基板に蓄えられていた過剰なホール
は、低電圧なゲートトレンチに向かって吸い寄せられ、
ゲートトレンチの壁に沿って第1不純物層に到達し、第
1主電極層に流出する。
【0052】したがって、もともとターンオフ時には、
第1不純物層の下のゲートトレンチに囲まれた部分には
大きな電流は流れないので、絶縁層がその箇所にあって
も特に障害とはならない。次に、オン状態のときに、た
とえばキャリア分布を持った素子をターンオフした場
合、第1主電極層側に多く存在したホールは、第1主電
極側から掃き出されるので、ターンオフ初期にはホール
が掃き出された後にできる空乏層は緩やかにしか延び
ず、第2主電極電圧はやや緩やかに上昇を始める。
【0053】しかし、ある程度第2主電極電圧が上昇し
て空乏層が延びると、初期に蓄積されたキャリアの少な
い領域に空乏層先端が進み、ホールの掃き出しによる空
乏層の延びが速やかになる。これにより、ターンオフの
最後まで速やかにコレクタ電圧が上昇するようになる。
その結果、ターンオフ損失が減少するとともに、これに
伴なう高耐圧半導体装置の内部の温度上昇も低く抑える
ことが可能となる。
【0054】次に、この発明に基づいた高耐圧半導体装
置の他の局面においては、 第1の主面と第2の主面と
を有する第1導電型の半導体基板と、第1の主面の所定
の領域において、第1の主面から半導体基板の深さ方向
にかけて形成された第1溝部、第1溝部の内表面を覆う
ように形成されたゲート絶縁膜および溝部を充填するよ
うに導電体によって形成された電極を有するゲートトレ
ンチと、第1の主面の近傍において、ゲートトレンチに
近接するように形成された第1導電型の不純物領域と、
第1の主面を覆うように形成され、ゲートトレンチに対
して絶縁膜を介在して、不純物領域と半導体基板とに電
気的に接続された第1主電極層と、第2の主面に形成さ
れた第2導電型の第2不純物層と、第2不純物層の表面
に形成された第2主電極層とを備えている。
【0055】さらに、ゲートトレンチは所定のピッチで
複数配置され、ゲートトレンチによって挟まれた位置に
は、第1の主面から半導体基板の深さ方向にかけて形成
された第2溝部と、第2溝部の内表面を覆うように形成
された絶縁膜と、第2溝部を充填し、第1主電極層と電
気的に接続された第2電極とを有するエミッタトレンチ
を所定のピッチで複数含んでいる。
【0056】次に、この発明に基づいた高耐圧半導体装
置の製造方法のさらに他の局面においては、第1の主面
と第2の主面とを有する第1導電型の半導体基板が準備
される。その後、半導体基板の第1の主面に第2導電型
の第1不純物層が形成される。
【0057】次に、第1不純物層の表面の所定の領域に
第1導電型の不純物領域が複数形成される。その後、第
2の主面に第2導電型の第2不純物層が形成される。
【0058】次に、不純物領域において、半導体基板に
通ずる第1溝部が形成される。その後、第2不純物層に
挟まれた第1不純物層において半導体基板に通ずる第2
溝部が形成される。
【0059】次に、第1溝部と第2溝部の内部表面に第
1絶縁膜が形成される。その後、第1溝部および第2溝
部内部に導電体が充填され、埋込ゲート電極および埋込
エミッタ電極が形成される。
【0060】次に、埋込ゲート電極および埋込エミッタ
電極の第1の主面に露出した部分が第2絶縁膜で覆われ
る。その後、埋込エミッタ電極の上に形成された第2絶
縁膜に埋込エミッタ電極に通ずるコンタクトホールが開
口される。
【0061】次に、第1不純物層と不純物領域と埋込エ
ミッタ電極とに電気的に接続するように、第1の主面を
覆うように第1主電極層が形成させれる。その後、第2
の主面に第2主電極層が形成される。
【0062】上述した高耐圧半導体装置およびその製造
方法においては、ゲートトレンチの間に、第1主電極の
電位と同電位に設定されるエミッタトレンチが設けられ
ている。
【0063】この構造を用いることによって、さらに飽
和電圧を減少させて、半導体基板へのキャリア注入を増
加させることが可能となり、また降伏電圧においても、
若干降伏電圧を増加させて、高耐圧半導体装置の性能を
向上させることが可能となる。
【0064】また、本構造においては、エミッタトレン
チが第1主電極の電位と同電位に設定されているため、
ゲートトレンチの単位面積が減少するため、ゲート容量
を大幅に減らせることが可能となる。特に、ゲートトレ
ンチと第2主電極層間の容量(帰還容量)が小さくなる
ことで、スイッチングが高速にできるようになり、スイ
ッチング損失を減少させる効果を得ることが可能にな
る。このことは、大電力を扱うことが目的の高耐圧半導
体装置においては、回路の動作および応答時間の向上の
簡素化のために強く求められており、この点は極めて重
要となる。
【0065】次に、この発明に基づいた高耐圧半導体装
置のさらに他の局面においては、第1の主面と第2の主
面とを有する第1導電型の半導体基板と、第1の主面の
所定の領域に形成された第2導電型の第1不純物層と、
第1不純物層が形成された領域において、第1不純物層
から半導体基板にかけて形成された第1溝部と、第1溝
部の内表面を覆うように形成されたゲート絶縁膜と、第
1溝部を充填するように導電体によって形成された電極
とを有するゲートトレンチと、第1不純物層の表面近傍
において、ゲートトレンチを挟むように形成された1対
の第1導電型の不純物領域と、ゲートトレンチに対して
絶縁膜を介在して、不純物領域と第1不純物層とに電気
的に接続された第1の主面を覆うように形成された第1
主電極層と、第2の主面に形成された第2導電型の第2
不純物層と、第2不純物層の表面に形成された第2主電
極層とを備えている。さらに、ゲートトレンチは所定の
ピッチで複数配置され、ゲートトレンチによって挟まれ
た位置には、第1不純物層から半導体基板にかけて形成
された第2溝部と、第2溝部の内表面を覆うように形成
された絶縁膜と、第2溝部を充填し第1主電極層と電気
的に接続された第2電極とを有するエミッタトレンチが
所定のピッチで複数設けられている。
【0066】次に、この発明に基づいた高耐圧半導体装
置の製造方法のさらに他の局面においては、まず第1の
主面と第2の主面とを有する第1導電型の半導体基板が
準備される。
【0067】次に、第1の主面の所定の領域に第1導電
型の不純物領域が形成される。その後、第2の主面に第
2導電型の第2不純物層が形成される。次に、不純物領
域の所定位置に、半導体基板に通ずる第1溝部が形成さ
れる。その後、第1不純物層に挟まれた半導体基板に、
第2溝部が複数形成される。
【0068】次に、第1溝部と第2溝部との内部表面に
第1絶縁膜を形成される。その後、第1溝部および第2
溝部の内部に導電体が充填され、埋込ゲート電極および
埋込エミッタ電極が形成される。
【0069】次に、埋込ゲート電極および埋込エミッタ
電極の第1の主面に露出した部分が第2絶縁膜で覆われ
る。その後、埋込エミッタ電極の上に形成された第2絶
縁膜に、埋込エミッタ電極に通ずるコンタクトホールが
開口される。
【0070】次に、半導体基板と不純物領域と埋込エミ
ッタ電極とに電気的に接続するように、第1の主面を覆
うように第1主電極層が形成される。その後、第2の主
面に第2主電極層が形成される。
【0071】上述した高耐圧半導体装置およびその製造
方法によれば、ゲートトレンチの間に、第1主電極層と
同電位に設定されたエミッタトレンチが複数配置されて
いる。この構造を用いることによって、たとえばゲート
トレンチとエミッタトレンチの形状が同じであっても、
ゲートトレンチとエミッタトレンチとの間隔をゲートト
レンチのピッチに対する比率を必要な値まで減少させる
ことができるため、容易に製造することが可能となる。
【0072】
【発明の実施の形態】
(実施の形態1)以下、この発明に基づいた実施の形態
1における高耐圧半導体装置およびその製造方法につい
て説明する。
【0073】まず、図1を参照して、本実施の形態1に
おける高耐圧半導体装置としてのゲートトレンチ型高耐
圧IGBTの断面構造について説明する。このゲートト
レンチ型高耐圧IGBT(以下単にIGBTと称す。)
は、低不純物濃度のn- シリコン基板1と、その第1の
主面(図1では上側の面)に、p型の不純物拡散領域か
らなるpウェル4が形成されている。
【0074】また、n- シリコン基板1には、pウェル
4を若干超える深さで、かつ、またその深さと同程度の
ピッチで第1の主面側から設けられたゲートトレンチ溝
7aと、そのゲートトレンチ溝7aの内部表面に設けら
れた酸化膜などからなるゲート絶縁膜7と、さらにその
ゲート絶縁膜7の内側に設けられたゲート電極8とから
なるゲートトレンチ70が所定のピッチで設けられてい
る。
【0075】また、ゲートトレンチ70の第1の主面に
接するpウェル4の表面には、高不純物濃度のn型の不
純物拡散領域からなるn+ エミッタ領域5が形成されて
いる。ゲート電極8と絶縁膜7との第1の主面に露出し
た部分を覆うように酸化膜などからなる層間絶縁膜19
が設けられている。さらに、エミッタ領域5とpウェル
4とに電気的に接続され、第1の主面を覆うように金属
膜などからなるエミッタ電極10が設けられている。
【0076】一方、シリコン基板1の第2の主面(図で
は下側の面)に設けられたn型の不純物拡散領域からな
るnバッファ層2と、このnバッファ層2の表面に設け
られたp型の不純物拡散領域からなるpコレクタ層3が
形成されている。さらに、pコレクタ層3の表面には、
金属膜などからなるコレクタ電極11が形成されてい
る。なお、nバッファ層2は、いわゆるパンチスルータ
イプの設計として性能を高めるために導入されるもので
あって、必ずしも設けなければならないものではない。
【0077】さらに、本実施の形態1におけるIGBT
の構造の特徴として、ゲートトレンチ70によって挟ま
れるn- シリコン基板1の領域には、シリコン酸化膜な
どからなる絶縁層15が設けられている。
【0078】なお、図1に示すIGBTの構造パラメー
タは、n- シリコン基板1の不純物濃度は1.0e13
/cm3 、n- シリコン基板の厚さ(D)は425μm
であり、ゲートトレンチ70のピッチは5.3μm、深
さ(d)は5μm、幅(W)は1μmである。
【0079】ここで、絶縁層15の厚さ(Y′)や位置
(dx)はIGBTの特性を決定付ける重要な要素とな
る。
【0080】まず、絶縁層15の縦方向の位置(Y)を
変化させて、降伏電圧と飽和電圧とがどのように変化す
るかを評価した結果を、図2に示す。なお、図2におい
て、基準TIGBTと示しているものは、図47で示し
た絶縁層15が設けられていないIGBTの場合を示し
ている。
【0081】図2に示されるように、絶縁層15を設け
ることにより、飽和電圧は減少するが、この飽和電圧の
点からは、絶縁層15の縦方向の配置位置(Y)は、ゲ
ートトレンチ70の底よりも浅くする方がよいことがわ
かる。
【0082】一方、降伏電圧の点では、絶縁層15の厚
さ(Y′)を0.3μm以下程度に薄くすると、従来の
IGBTの構造のものよりも改善されることがわかる。
【0083】絶縁層15の厚さ(Y′)に関しては、降
伏電圧と飽和電圧との間に多少トレードオフの関係が見
られるが、IGBTにおいては、降伏電圧を優先させる
ため、絶縁層15の厚さは薄い方がよいといえる。
【0084】なお、図2に示すデータにおいては、ゲー
トトレンチ70のゲート絶縁膜7の厚さを0.075μ
mとしたので、ゲート絶縁膜7と絶縁層15との膜厚と
の関係は、ゲート絶縁膜7の厚さの4倍以下程度が適当
であるといえる。なお、この例においては、ゲートトレ
ンチ70の壁面から絶縁層15までの距離(dx)を
0.2μmとした。
【0085】次に、絶縁層15の横方向の配置位置
(X)を変えて、降伏電圧と飽和電圧とがどのように変
化するかを評価した結果を図3に示す。図3に示すデー
タより、ゲートトレンチ70の壁面から絶縁層15まで
の距離(dx)は短い方が飽和電圧の減少効果が大きく
なり、降伏電圧は、わずかな変化ではあるが、dxが
0.2μm程度で極大値を示していることがわかる。
【0086】次に、図47に示す従来のIGBTの構造
と、図1に示す本実施の形態1におけるIGBTの構造
とにおいて、ゲートトレンチ70のピッチを変えた場合
に、降伏電圧と飽和電圧とがどのように変化するかを評
価した結果について、図4に示す。図4において、2×
TIGBTは、図47に示す従来の構造のIGBTのト
レンチゲート70のピッチを2倍にした場合を示し、2
×B.O.TIGBTは、図1に示すIGBTのピッチ
を2倍にした場合を示している。
【0087】図4から、従来の構造のIGBTにおいて
は、ゲートトレンチ70のピッチを広げると飽和電圧が
増加し、降伏電圧が低下して、IGBTの性能が悪化す
ることがわかる。一方、本実施の形態におけるIGBT
の構造では、降伏電圧はピッチを広げた方が若干である
が改善し、飽和電圧は10倍(本実施の形態においては
53μm)程度までは減少し、20倍にすると増加に転
ずることがわかる。
【0088】なお、絶縁層15とn- シリコン基板1と
の界面再結合速度が大きいと、飽和電圧が極小になるピ
ッチは狭くなるとともに、飽和電圧の低減効果も少ない
ことがわかっている。
【0089】次に、ゲートトレンチ70のピッチと、ゲ
ートトレンチ70の側壁から絶縁層15までの距離(d
x)を組合せて変化させた場合の降伏電圧と飽和電圧と
の変化についての評価を図5に示す。
【0090】図5より、ゲートトレンチ70のピッチが
5.3μmの場合、dxを1μmまで大きくすると、飽
和電圧が増加するが、ゲートトレンチ70のピッチを4
倍に広げることで、飽和電圧をピッチが5.3μm、d
x=0.2μmの場合と同程度まで改善させることが可
能であることがわかる。
【0091】したがって、IGBTの製法において、ゲ
ートトレンチ70と絶縁層15とを非自己整合的に作る
場合、dxを大きくする必要が出てくる場合があるが、
このような場合でも、dx=1μm程度までならば、I
GBTの性能を保証することができる。
【0092】以上のように、ゲートトレンチ70の壁面
と絶縁層15との間隔dxは、キャリア密度向上のため
には、ゲートトレンチ70のピッチに対して十分短いこ
とが必要で、20分の1程度にすると大きな効果が得ら
れるが、加工精度の観点から、dxを小さくできない場
合では、10分の1程度以下でも十分な効果が得られる
ことがわかる。
【0093】次に、上記本実施の形態におけるIGBT
の特性を踏まえて、降伏電圧と飽和電圧とを最適化した
パラメータの組合せの1つを用いて構成したゲートトレ
ンチ型高耐圧IGBTの飽和電圧特性を、従来構造のI
GBTと比較した場合について図6中に○印付き波形に
示す。本実施の形態におけるIGBTにおいては、トレ
ンチゲート70のピッチが5.3μm、深さが5μm、
幅が1μmであり、またX=0.7μm、dx=0.2
μmまた絶縁層の厚さ(Y′)は0.2μmであり、そ
の深さ(Y)は、3.5μmの場合を示している。ま
た、コレクタ電流密度100A/cm2 における飽和電
圧が約3Vになるように、pコレクタ層3からのホール
注入を制御している。
【0094】図6からわかるように、本実施の形態にお
けるIGBTによれば、低い電流密度で低飽和電圧にな
り、実際の回路への応用で問題になる実用電流密度(定
格より低い)でのオン状態損失が低くなる利点がある。
【0095】また、上述したIGBTを用いて、誘導負
荷のターンオフ動作を評価した結果について図7に示
す。従来構造における図48に示した評価と比較して、
飽和電圧がほぼ同じであるにもかかわらず、ターンオフ
損失が約40%まで減少していることがわかる。
【0096】特に、従来構造において問題であったコレ
クタ電圧(Vce)が1200Vを超えたあたりからの
電圧上昇の遅延がほぼ解消している。なお、オン状態が
ターンオフ完了までの内部温度上昇を計算した結果によ
れば、本実施の形態におけるIGBTの方が、40%ほ
ど温度上昇が少ないことも明らかになった。
【0097】次に、上述した実施の形態1におけるIG
BTの製造方法の第1の具体例について図9〜図20を
参照して説明する。なお図9〜図20は、図1に示すI
GBTの断面構造に従った工程図である。
【0098】まず図9を参照して、不純物濃度が200
〜1000Ω・cmのn- シリコン基板(厚さ400〜
630μm)1Aの上に、厚さtOXの酸化膜からなる絶
縁層15を形成する。なおこの絶縁層15は、820〜
1215℃の条件で、ウエットまたはドライ酸化によっ
て形成される。また、絶縁層15の膜厚tOXは、ゲート
トレンチ70内部に形成されるゲート絶縁膜7の膜厚の
4倍以下であることが好ましい。
【0099】一方、n- シリコン基板1Aと同じ不純物
濃度を有するn- 型のシリコン基板(厚さ3〜50μ
m)1Bを準備する。
【0100】次に、図10を参照して、n- シリコン基
板1Aの上の絶縁層15の上にシリコン基板1Bを貼り
合せて、n- シリコン基板1を完成させる。
【0101】なお、以下n- シリコン基板1の上側の面
を第1の主面、下側の面を第2の主面と称する。
【0102】次に、図11を参照して、シリコン基板1
の第1の主面に、深さ1.5〜4.0μm、p型の不純
物のピーク濃度が1×1015〜5×1018cm-3のpウ
ェル4を形成する。さらに、pウェル4の表面の所定の
領域に、深さ0.8〜2.0μm、表面不純物濃度1×
1019〜1×1020cm-3のn+ エミッタ領域5を形成
する。
【0103】一方、n- シリコン基板1の第2の主面側
には、深さ10〜30μm、不純物のピーク濃度が1×
1014〜1×1018cm-3のn+ バッファ層2と、深さ
3〜10μm、不純物のピーク濃度がnバッファ層2よ
りも高いp+ コレクタ層3を形成する。
【0104】次に、図12を参照して、pウェル4の上
に所定のパターンを有する酸化膜26を形成し、この酸
化膜26をマスクにして、異方性ドライエッチングによ
り、絶縁層15に通ずるゲートトレンチ溝7aを開孔す
る。このとき、ゲートトレンチ溝7aの幅(tW )は、
0.8〜3.0μm程度とし、ゲートトレンチ溝7aの
深さは、3.0〜15.0μm程度に形成する。なお、
ゲートトレンチ溝7aの深さは絶縁層15の厚さ
(tOX)により決定されるパラメータである。
【0105】次に、図13を参照して、図12に示すゲ
ートトレンチ溝7aを形成した後、ゲートトレンチ溝7
aに生成されるデポジション膜(図示せず)を除去す
る。このとき、同時に、絶縁層15が、横方向に距離d
xだけ酸化膜が除去される。
【0106】次に、図14を参照して、ゲートトレンチ
溝7aの内部に、エピタキシャル成長法により、厚さd
x、n- シリコン基板1と同じ不純物濃度を有するシリ
コン膜16を形成する。このとき、図15に示すよう
に、エピタキシャル成長時における熱処理により、n+
エミッタ領域5およびpウェル4の不純物が、シリコン
層16に拡散される。
【0107】なお、上述したエピタキシャル成長により
形成したシリコン膜16に代わって、n- シリコン基板
1と同じ高抵抗のポリシリコンを用いても構わない。
【0108】次に、図16を参照して、ゲートトレンチ
溝7aの内部に、熱酸化法などを用いて、ゲート絶縁膜
7を形成する。このゲート絶縁膜7の膜厚と、絶縁層1
5との膜厚の関係については、上述したように、絶縁層
15の膜厚が、ゲート絶縁膜7の膜厚の4倍以下程度に
なることが好ましい。
【0109】なお、ゲート絶縁膜7を形成する前に、ゲ
ートトレンチ溝7aを形成した後、等方性プラズマエッ
チングおよび犠牲酸化膜などの処理を行なうことで、ト
レンチMOSの特性およびゲート絶縁膜7の特性を向上
させることができる。これは、ゲートトレンチ溝7aの
開口部や、底部が角張っていると、ゲート酸化膜7の局
所的な薄膜化や、電界集中が発生するためで、ゲートト
レンチ溝7aの開口部および底部を図16に示すように
丸めることで、電界集中の緩和を図ることが可能とな
る。
【0110】次に、図17を参照して、ゲートトレンチ
溝7aの内部に、たとえばn型にドープしたポリシリコ
ンなどの導電性材料8aをCVD法等を用いて充填す
る。その後、図18に示すように、n+ エミッタ領域5
およびpウェル4が露出するように、導電性材料8aお
よびゲート絶縁膜7をパターニングする。これにより、
ゲートトレンチ溝7a、ゲート絶縁膜7およびゲート電
極8からなるトレンチゲート70が完成する。
【0111】その後、図19を参照して、被覆性の良好
なボロンおよびリンを含むシリケートガラス(BPS
G)膜19およびCVD酸化膜20を形成する。その
後、n+エミッタ領域5およびpウェル4が露出するよ
うに、シリケートガラス膜19およびCVD酸化膜20
のエッチングを行ない、コンタクトホール20Aを形成
する。
【0112】次に、図20を参照して、コンタクトホー
ル20Aを形成した後、n- シリコン基板1の第1の主
面側全面に、n+ エミッタ領域5およびpウェル4に電
気的に接続するエミッタ電極10を成膜する。
【0113】一方、シリコン基板1の第2の主面側にお
いても、pコレクタ層3の上に、コレクタ電極11を形
成する。以上により、図1に示す本実施の形態1におけ
るIGBTが完成する。
【0114】次に、本実施の形態1におけるIGBTの
製造方法の第2具体例について、図21〜図29を参照
して説明する。
【0115】まず図21(a)を参照して、不純物濃度
が200〜1000Ω・cm程度のn- シリコン基板1
Aの上に、幅がtW +2dxの絶縁層15からなるパタ
ーンを形成し、この絶縁層15を用いて図22(a)に
示すようにn- シリコン基板1Aのパターニングを行な
い、深さtOXの凹部1Cを形成する。
【0116】一方、図21(b)を参照して、シリコン
基板1Aと同じ不純物濃度のn- シリコン基板1Bの上
に酸化膜などからなる絶縁層15を膜厚tOX堆積し、絶
縁層15の上に開孔幅tw +2dxのパターンを有する
レジスト膜22を形成して、この絶縁層15のパターニ
ングを行ない、その後、図22(b)に示すようにレジ
スト膜22の除去を行なう。
【0117】次に、図23を参照して、n- シリコン基
板1Aの絶縁層15を除去した後、n- シリコン基板1
Aおよび1Bを洗浄し、図23に示すように貼り合せた
後、O2 雰囲気中において、850〜1100℃の加熱
処理を行なう。
【0118】次に、図24を参照して、上述した具体例
1の図11に示す工程と同一の工程を用いることによっ
て、pウェル4、n+ エミッタ領域5、nバッファ層2
およびpコレクタ層3を形成する。なお、nバッファ層
2およびpコレクタ層3は、予めn- シリコン基板1B
に形成しておいても構わない。
【0119】さらに、pコレクタ層3をn- シリコン基
板1の第2の主面全面に形成しているが、一部分にn型
もしくは低不純物濃度のp- 拡散層を設けることで、I
GBTの特性を向上させることができる。
【0120】次に、図25を参照して、pウェル4上
に、所定の開口パターンを有するCVD酸化膜26を形
成し、この酸化膜26をマスクにして、絶縁層15の間
を通過するように、ゲートトレンチ溝7aを開口する。
本実施の形態においては、ゲートトレンチ溝7aの幅
(tW )は0.8〜3.0μm程度に形成し、ゲートト
レンチ溝7aの深さは3.0〜15.0μm程度に形成
している。ここで、ゲートトレンチ溝7aの深さは、絶
縁層15の厚みにより決定されるパラメータである。ま
た、ゲートトレンチ溝7aと絶縁層15との間隔はdx
である。
【0121】次に、図26を参照して、ゲートトレンチ
溝7aの内部に、ゲート絶縁膜7を形成する。ここで、
上述した具体例1と同様に、ゲート絶縁膜7を形成する
前に、ゲートトレンチ溝7aを形成した後、等方性プラ
ズマエッチング、犠牲的酸化等の処理を行なうことで、
ゲートトレンチ溝7aの開口部と底部は丸くなり、かつ
ゲートトレンチ溝7aの側壁の凹凸が平坦化されるた
め、トレンチMOSの特性およびゲート絶縁膜7の特性
を向上させることが可能となる。
【0122】次に、図27を参照して、ゲートトレンチ
溝7aの内部に、たとえばn型にドープしたポリシリコ
ンなどからなる導電性材料8aを堆積する。その後、図
28を参照して、導電性材料8aおよびゲート絶縁膜7
を所定の形状にパターニングし、ゲート電極8を完成さ
せることによって、ゲートトレンチ溝7a、ゲート絶縁
膜7およびゲート電極8からなるトレンチゲート70を
完成させる。その後、トレンチゲート70のみを覆うよ
うにシリケートガラス膜19およびCVD酸化膜20を
形成するとともに、コンタクトホール20Aを形成す
る。
【0123】次に、図29を参照して、n- シリコン基
板1の第1の主面側に、n+ エミッタ領域5およびpウ
ェル4に電気的に接続されるエミッタ電極10を形成す
るとともに、n- シリコン基板1の第2の主面側のpコ
レクタ層3の表面側に、コレクタ電極11を形成する。
以上により、この第2実施例においても、図1に示すI
GBTを形成することが可能となる。
【0124】以上、本実施の形態1におけるIGBTに
おいては、まずオフ状態にあっては、絶縁層15は一種
のキャパシタとして動作する。絶縁層15の上側の表面
に電子が吸い寄せられて強い負の空間電荷を形成する。
- シリコン基板1の下方からドナーイオンによって次
第に強くなって本来pウェル4に押し寄せる電界が、こ
の強い負の空間電荷によって遮断され、絶縁層15とp
ウェル4との間の電界がほとんどない状態になる。これ
によって、絶縁層15の上側の面の電位は、pウェル4
に接続されたエミッタ領域5以下とほぼ同電位まで低下
する。
【0125】絶縁層15の下側の面の電位は、絶縁層1
5の中での電圧降下の分だけ上昇するが、この電位上昇
はほぼ絶縁層15の厚さに比例するので、絶縁層15を
十分薄くすればわずかのものになる。一方、ゲートトレ
ンチ70の中は、エミッタ電位以下の低い電位になって
おり、ゲートトレンチ70底のコーナー部で電界が強ま
っているが、絶縁層15の端がトレンチ底コーナー部に
近いと絶縁層15下の電位が低下していることから、こ
れらの間の電位差が減少して、電界が緩和される結果、
降伏電圧を改善することができる。
【0126】このように、絶縁層15下の電位がトレン
チゲート70の電位に近づくように、絶縁層15の厚さ
は薄い方が降伏電圧の点では有利になるが、評価結果で
は、ゲートトレンチ70のゲート絶縁膜7の厚さの4倍
程度以下が最適であると考えられる。
【0127】また、ゲートトレンチ70の壁面と絶縁層
15との距離dxについては、絶縁層15の厚さ程度が
最適であり、あまり近づけてもかえって降伏電圧は低下
する。また、絶縁層15の深さ位置については、ゲート
トレンチ70の深さと同程度にあるのが降伏電圧の点で
望ましい。
【0128】次に、IGBTのオン状態においては、絶
縁層15は、ホールがpウェル4に吸い込まれるのを防
ぐ働きをする。ゲートトレンチ70は、強く正バイアス
されているため、電子がゲートトレンチ70の壁に吸い
付けられるとともに、ホールは跳ね返されるため、ゲー
トトレンチ70の壁面と絶縁層15との間の隙間(d
x)を通ることが難しく、pウェル4に到達しにくい状
況となる。
【0129】このため、エミッタ側のホール電流が減少
して、トレンチチャネルからの電子の注入効率が高くな
り、n- シリコン基板1に多量の電子とホールが供給さ
れて伝導度が向上し飽和電圧が減少する。したがって、
この方法で飽和電圧を低くするためには、ゲートトレン
チ70の壁面と絶縁層15の間の隙間を狭くする必要が
あり、かつ、そのため、絶縁層15は、ゲートトレンチ
70より浅めに配置する必要がある。
【0130】また、ゲートトレンチ70のピッチを広く
すればピッチに対するdxの比率が低くなり、さらにホ
ールがpウェル4に到達しにくくなるのでキャリア密度
が増加する。しかし、ピッチをあまり広くすると、その
間で再結合によりホールが消滅するようになってかえっ
てキャリア密度が低下するようになる。
【0131】以上のように、IGBTのオン状態におけ
るエミッタ側のn- シリコン基板1内のキャリア密度が
増加すると、n- シリコン基板1の導電率が増大して飽
和電圧が低下するが、このときpコレクタ3からのホー
ル供給を減らして飽和電圧を元に戻すと、図8に示すよ
うに、コレクタ電極側よりもエミッタ電極側の方がキャ
リア密度が高いような分布を示すようになる。
【0132】次に、IGBTのターンオフ時の動作につ
いて検討する。一般に、IGBTでは、ゲート電圧が低
下してチャネルが十分な電子を供給できなくなり、コレ
クタ電圧が上昇し始めると、n- シリコン基板1に蓄え
られていた過剰なホールは低電圧なゲートトレンチ70
に向かって吸い寄せられていく。その結果、ホールは、
ゲートトレンチ70の壁に沿ってpウェル4に到達す
る。
【0133】したがって、もともとターンオフ時には、
pウェル4の下のゲートトレンチ70に囲まれた部分に
は大きな電流は流れないため、絶縁層15がその箇所に
あっても特に障害とはならない。
【0134】さて、オン状態のときに、図8に示したよ
うなキャリア分布を持ったIGBTをターンオフする
と、エミッタ電極側に多く存在したホールはエミッタ電
極側から掃き出されるため、ターンオフ初期にはホール
が掃き出された後にできる空乏層は緩やかにしか延び
ず、コレクタ電圧はやや緩やかに上昇を始める。
【0135】しかし、ある程度コレクタ電圧が上昇して
空乏層が延びると、初期に蓄積されたキャリアの少ない
領域に空乏層先端が進むため、ホールの掃き出しによる
空乏層の延びが速やかになる。
【0136】また、従来の構造のIGBTと同様に、空
乏層内の電界が電流を構成するホールと電子の電荷密度
の差で変調を受けて強化され、インパクト発生したキャ
リアが過渡的に電子電流を供給してターンオフを遅らせ
る減少も起こるが、この場合、ホールと電子の密度差が
若干少なくなるので、程度は弱くなっている。
【0137】その結果、ターンオフの最後まで速やかに
コレクタ電圧が上昇するようになる。したがって、図7
で示したように、ターンオフ損失が減少するとともに、
これに伴なうIGBT内部の温度上昇も低く抑えること
ができる。
【0138】また、図7においては、ゲートトレンチピ
ッチを基準の4倍に広くしているので、単位面積当りの
ゲートトレンチ数が低下した分、ゲート容量が4分の1
に減少している。ターンオフ動作を評価するときのゲー
ト駆動抵抗は、従来の図48に示した基準IGBTの場
合の4倍に増やしているが、ターンオフは図7の本実施
の形態によるものの方が若干早くなっており、ゲート容
量の低減効果を見ることができる。
【0139】また、本実施の形態においては、ゲートゲ
ートトレンチ溝のピッチを広くしても性能向上させるこ
とが可能となる。
【0140】また、本実施の形態における性能改善のポ
イントは、薄い絶縁層をゲートトレンチの底部コーナー
に近づけて配置し、絶縁層の上側電位を低く保つことで
あることがわかる。このような条件は平面的に埋込んだ
絶縁層でなくても実現可能であり、以下に示す実施の形
態2および実施の形態3に示す応用的実施が可能とな
る。
【0141】(実施の形態2)以下この発明に基づいた
実施の形態2における高耐圧半導体装置およびその製造
方法について説明する。
【0142】まず、図30を参照して、本実施の形態2
における高耐圧半導体装置としてのゲートトレンチ型高
耐圧IGBTの断面構造について説明する。なお、実施
の形態1と同一符号は、同一の機能を有する。
【0143】実施の形態1におけるIGBTの構造と比
較した場合、本実施の形態2におけるIGBTの構造に
よれば、ゲートトレンチ70の間に、エミッタトレンチ
80が設けられている。
【0144】このエミッタトレンチ80は、ゲートトレ
ンチ70のゲートトレンチ溝7aと同じ深さを有するエ
ミッタトレンチ溝80aと、このエミッタトレンチ溝8
0aの内表面を覆うように形成されたエミッタ絶縁膜8
0bと、エミッタトレンチ溝80aを充填するようにド
ープドポリシリコンなどからなるエミッタトレンチ電極
80cとを有している。また、エミッタトレンチ電極8
0cは、エミッタ電極10と電気的に接続されている。
【0145】上述した構造よりなるIGBTにおいて、
ゲートトレンチ70とエミッタトレンチ80との間の距
離dxを0.2μmとした場合に、ゲートトレンチ70
のピッチを標準の5.3μmと、2.4μmとし、従来
技術の構造で、降伏電圧と飽和電圧とを比較した結果に
ついて、図31に示す。(なお、図中本構造によるもの
は、Dummyの記号で示す。ピッチが5.3μmの標
準のTIGBTの場合は、dx=4.3μmに相当す
る。) 標準のIGBTに比べて、dxを0.2μmとしたもの
は、いずれも飽和電圧が減少して、シリコン基板1への
キャリア注入が増加している。また、降伏電圧も、若干
増加して、IGBTの性能が向上していることがわか
る。
【0146】次に、上記構造よりなる実施の形態2にお
けるIGBTの製造方法について、図32〜図40を参
照して説明する。なお図32〜図40は、図30の断面
構造に従った製造工程を示す図である。
【0147】まず図32を参照して、不純物濃度が20
0〜1000Ω・cmのn- シリコン基板1を準備す
る。
【0148】次に、図33を参照して、実施の形態1と
同様の要領で、n- シリコン基板1の第1の主面側に、
深さ1.5〜4.0μm、不純物ピーク濃度1×1015
〜5×1018cm-3のpウェル4と、深さ0.8〜2.
0μm、表面不純物濃度1×1019〜1×1020cm-3
のn+ エミッタ領域5を形成する。
【0149】また、n- シリコン基板1の第2の主面側
に、深さ10〜30μm、ピーク濃度1×1014〜1×
1018cm-3のnバッファ層2と、深さ3〜10μm、
不純物ピーク濃度がnバッファ層2よりも高いpコレク
タ層3を形成する。
【0150】次に、図34を参照して、n+ エミッタ領
域5の位置に、ゲートトレンチ溝7aと、nエミッタ領
域5で挟まれた領域に、エミッタトレンチ溝80aを形
成する。次に、図35を参照して、ゲートトレンチ溝7
aおよびエミッタトレンチ溝80aを形成後、等方性プ
ラズマエッチングおよび犠牲酸化膜などの処理を行なう
ことで、ゲートトレンチ溝7aの開口部と底部およびエ
ミッタトレンチ溝80aの開口部と底部とは丸くなり、
かつゲートトレンチ溝7aと、エミッタトレンチ溝80
aの側壁の凹凸が平坦化されるため、ゲートトレンチ溝
7aおよびエミッタトレンチ溝80aの内表面に形成さ
れる絶縁膜の特性を向上させることが可能となる。
【0151】次に、図36を参照して、ゲートトレンチ
溝7aおよびエミッタトレンチ溝80aの内部に、ゲー
ト絶縁膜7およびエミッタ絶縁膜80bとなるSiO2
などからなる絶縁膜7bを成膜する。
【0152】その後、図37を参照して、ゲートトレン
チ溝7aおよびエミッタトレンチ溝80aの内部に、た
とえばn型にドープしたポリシリコンなどからなる導電
性材料8bを埋込む。
【0153】次に図38を参照して、絶縁膜7bおよび
導電性材料8bを所定の形状にパターニングし、ゲート
トレンチ溝7a、ゲート絶縁膜7およびゲート電極8か
らなるゲートトレンチ70と、エミッタトレンチ溝80
a、エミッタ絶縁膜80bおよびエミッタトレンチ電極
80cからなるエミッタトレンチ80を完成させる。
【0154】次に、図39を参照して、シリケートガラ
スマーク19およびCVD酸化膜20を形成し、コンタ
クトホール20A,50を開口する。図41に、この時
の上面パターン図を示す。コンタクトホール20は、A
〜A’’' およびB〜B’’’で囲む領域内に形成され
る。また、n型ドープドポリシリコン8bは、A〜
A’’' およびB〜B’’’間でエッチングされ電気的
にn型ドープドポリシリコン80cと8とは分離され
る。
【0155】その後、図40に示すように、n- シリコ
ン基板1の第1の主面側に、n+ エミッタ領域5、pウ
ェル4およびエミッタトレンチ電極80cに電気的に接
続されるエミッタ電極10を形成するとともに、シリコ
ン基板1の第2の主面側のpコレクタ層3の表面にも、
コレクタ電極11を形成する。これにより、本実施の形
態2における図30に示すIGBTが完成する。
【0156】なお、図41の平面図に示すように、pウ
ェル4とn+ エミッタ領域5とを交互に配置させること
によって、微細化したIGBTの構造を実現させること
が可能となる。なお、図41に示す構造は、図39の上
面パターン図である。
【0157】以上、本実施の形態2におけるIGBTに
おいても、実施の形態1におけるIGBTと同様の作用
効果を得ることができるとともに、さらにキャリア注入
を高めかつ降伏電圧を確保するためには、単にdxを短
くしておきさえすればよく、すべてのゲートトレンチを
ゲート電位にする必要がないことがわかる。
【0158】また、従来構造においても、ピッチを詰め
て、dxを短くすれば、本実施の形態2に示す構造と同
様の効果が得られるように見られるが、本実施の形態に
おいては、エミッタトレンチを用いることによって、単
位面積当りのゲートトレンチの面積が減少するため、ゲ
ート容量を大幅に減らせることが可能となる。特に、ゲ
ート−コレクタ間の容量(帰還容量)が小さくなること
で、スイッチングの高速化が可能となり、スイッチング
損失を減少させる効果が得られる。なお、この効果は、
本実施の形態に限らず上述した実施の形態1、後述する
実施の形態3でも得ることができる。
【0159】さらに、大電力を扱うことが狙いの高耐圧
半導体装置においては、ゲート容量の低減がシステムの
簡素化のために強く求められており、本実施の形態にお
ける利点は実用上極めて重要となる。また、エミッタト
レンチ構造は、ゲートトレンチとエミッタトレンチの区
別が、トレンチ内に埋込まれた電極のとり方だけの違い
で構成できるため、実施の形態1に示す構造よりも簡単
な方法で製造することが可能となる。
【0160】(実施の形態3)以下、この発明に基づい
た実施の形態3における高耐圧半導体装置およびその製
造方法について説明する。
【0161】まず、図42を参照して、本実施の形態3
における高耐圧半導体装置としてのIGBTの断面構造
について説明する。なお、図42において、実施の形態
2と同一機能を有するものについては同一の符号を示し
ている。また、図42において、エミッタトレンチ80
の間にあるpウェル4は、IGBTの動作に関係しない
ので、必ずしも必要ではなく、n- シリコン基板1のま
までも構わない。
【0162】本実施の形態3におけるIGBTの構造
は、上述した実施の形態2におけるIGBTと比較した
場合、ゲートトレンチ70の間に1つのエミッタトレン
チ80を配置するのではなく、複数のエミッタトレンチ
80を連続して配置し、所定の箇所に、ゲートトレンチ
70を配置するようにしたものである。
【0163】この場合、ゲートトレンチ70とエミッタ
トレンチ80とが同じ形状であっても、ゲートトレンチ
70とエミッタトレンチの間隔dxのゲートトレンチ7
0のピッチに対する比率を、必要な値まで減少すること
ができるため、上述した実施の形態2の構造よりもさら
に容易に製造することができる利点がある。
【0164】たとえば、トレンチ幅とdxとをともに1
μmとし、dxのゲートトレンチ70のピッチに対する
比率を1:20にしたい場合は、エミッタトレンチの1
0本おきにゲートトレンチ70を配置すればよいことに
なる。このような構造を用いることによって、標準のゲ
ートトレンチ型高耐圧IGBTにくらべて、ゲート容量
は約4分の1になり、また同一ピッチの従来の図52に
示す構造に比べるとゲート容量を10分の1に低減する
ことができる。
【0165】次に、上記構造よりなる実施の形態3にお
けるIGBTの製造方法について、図43〜図46を参
照して説明する。なお、図43〜図46は、図42の断
面構造に従った製造工程を示す図である。
【0166】まず図43を参照して、実施の形態2にお
ける図32〜図38に示す工程と同様の工程を用いて、
ゲートトレンチ70およびエミッタトレンチ80を形成
する。その後、図44を参照して、ゲートトレンチ70
のゲート電極8の表面のみを覆うように酸化膜18を形
成する。
【0167】次に、図45を参照して、ゲートトレンチ
70を覆うようにシリケートガラス膜19およびCVD
酸化膜20を形成するとともに、エミッタトレンチ間に
おいて、露出するpウェルのみを覆うようにシリケート
ガラス膜10Aを形成する。
【0168】次に、図46を参照して、n- シリコン基
板1の第1の主面側全面を覆うようにエミッタ電極10
を形成するとともに、n- シリコン基板1の第2の主面
に形成されたpコレクタ層3を覆うようにコレクタ電極
11を形成する。以上により、図42に示す実施の形態
3におけるIGBTが完成する。
【0169】以上、本実施の形態3におけるIGBTに
おいても、実施の形態1および実施の形態2と同様の作
用効果を得ることができる。なお、本実施の形態3に示
す構造においても、装置の微細化のために、pウェル4
とエミッタ領域5とを同一断面上にとることができない
場合は、実施の形態2の図41に示す平面構造を採用す
ることは可能である。
【0170】ここで、図42に示す断面構造に限らず、
図47および図48に示す断面構造を有するIGBTの
採用も可能である。図47に示すIGBTは、ゲートト
レンチ70を2個連続して設け、その間に挟まれたpウ
エル4のゲートトレンチ70に接する部分にn+ エミッ
タ領域5を設け、さらに、ゲートトレンチ70の間に、
エミッタトレンチ80とpウエル4とを各1個以上挟ん
で繰り返し設けるようにしたものである。この構造によ
り、pウエル4の露出率が減少し、エミッタトレンチ8
0からのキャリア供給能力を向上させることができる。
また、図48に示すように、エミッタトレンチ80の両
端部にpウエル4を設けない構造を採用した場合でも図
47と同様の作用を得ることができる。
【0171】なお、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。したがって、上述した実施の形態1〜実施の
形態3において、トレンチ構造を断面について説明して
きたが、直線的なゲートトレンチ溝に限らず、リング状
や、セル状のゲートトレンチ溝を用いたものにも適用す
ることができる。
【0172】また、n- シリコン基板を用いたnチャネ
ル型IGBTについて説明したが、極性を逆にしたpチ
ャネル型IGBTについても同様に適用することができ
る。さらに、絶縁ゲートを用いるサイリスタ型の素子に
ついても基板に対するキャリアの注入を増加する手法と
して利用することもできる。
【0173】したがって、本発明の範囲は上記した説明
ではなく、特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。
【0174】
【発明の効果】請求項1〜7および請求項15〜21に
記載の高耐圧半導体装置およびその製造方法によれば、
半導体基板のゲートトレンチの間の位置に、絶縁層が設
けられることになる。
【0175】これにより、高耐圧半導体装置のオフ状態
においては、この絶縁層が一種のキャパシタとして動作
する。絶縁層の上側の表面には、電子が吸い寄せられ
て、強い負の空間電荷を形成する。半導体基板の下方か
らドナーイオンによって次第に強くなって本来第1不純
物層に押し寄せる電界がこの強い負の空間電荷によって
遮断され、絶縁層と第1不純物層との間の電界がほとん
どない状態になる。これによって、絶縁層の上側の面の
電位は、第1不純物層に接続された第1主電極とほぼ同
電位まで低下する。
【0176】一方、ゲートトレンチの中は、第1主電極
電位以下の低い電位になっており、ゲートトレンチ底の
コーナー部で電界が強まっているものの、絶縁層の端
が、ゲートトレンチ底のコーナー部に近いと、絶縁層下
の電位が低下していることから、これらの間の電位差が
減少して電界が緩和される結果、降伏電圧を改善させる
ことが可能となる。
【0177】次に、高耐圧半導体装置のオン状態におい
ては、絶縁層はホールが第1不純物層に吸い込まれるの
を防ぐ働きをする。ゲートトレンチは強く正バイアスさ
れているので、電子がゲートトレンチの壁に吸いつけら
れるとともに、ホールは跳ね返されるためゲートトレン
チの壁面と絶縁層との間の隙間を通ることが難しく、第
1不純物層に到達しにくい状況になる。このため、ホー
ル電流が減少して、トレンチチャネルからの電子の注入
効率が高くなり、半導体基板に多量の電子とホールとが
供給されて伝導度が向上し、飽和電圧を減少させること
が可能となる。
【0178】次に、高耐圧半導体装置のターンオフ時に
おいては、ゲート電圧が低下して、チャネルが十分な電
子を供給できなくなり、第2主電極層の電圧が上昇し始
めたとき、半導体基板に蓄えられていた過剰なホール
は、低電圧なゲートトレンチに向かって吸い寄せられ、
ゲートトレンチの壁に沿って第1不純物層に到達し、第
1主電極層に流出する。
【0179】したがって、もともとターンオフ時には、
第1不純物層の下のゲートトレンチに囲まれた部分には
大きな電流は流れないので、絶縁層がその箇所にあって
も特に障害とはならない。次に、オン状態のときに、た
とえば図48の実線で示したキャリア分布を持った素子
をターンオフした場合、第1主電極層側に多く存在した
ホールは、第1主電極側から掃き出されるので、ターン
オフ初期にはホールが掃き出された後にできる空乏層は
緩やかにしか延びず、第二主電極電圧はやや緩やかに上
昇を始める。
【0180】しかし、ある程度第2主電極電圧が上昇し
て空乏層が延びると、初期に蓄積されたキャリアの少な
い領域に空乏層先端が進み、ホールの掃き出しによる空
乏層の延びが速やかになる。これにより、ターンオフの
最後まで速やかにコレクタ電圧が上昇するようになる。
その結果、ターンオフ損失が減少するとともに、これに
伴なう高耐圧半導体装置の内部の温度上昇も低く抑える
ことが可能となる。
【0181】次に、請求項8、9および請求項22、2
3に記載の高耐圧半導体装置およびその製造方法によれ
ば、飽和電圧を減少させて、半導体基板へのキャリア注
入を増加させることが可能となり、また降伏電圧におい
ても、若干降伏電圧を増加させて、高耐圧半導体装置の
性能を向上させることが可能となる。
【0182】また、本構造においては、エミッタトレン
チが第1主電極の電位と同電位に設定されているため、
ゲートトレンチの単位面積が減少するため、ゲート容量
を大幅に減らせることが可能となる。このことは、大電
力を扱うことが狙いの高耐圧半導体装置においては、ゲ
ート容量の低減が高耐圧半導体装置の簡素化のために強
く求められており、この点は極めて重要となる。特に、
ゲートトレンチと第2主電極層間の容量(帰還容量)が
小さくなることで、スイッチングが高速にできるように
なり、スイッチング損失を減少させる効果を得ることが
可能になる。
【0183】次に、請求項10〜14および請求項24
〜26に記載の高耐圧半導体装置およびその製造方法に
よれば、この発明に基づいた高耐圧半導体装置およびそ
の製造方法のさらに他の局面によれば、ゲートトレンチ
の間に、第1主電極層と同電位に設定されたエミッタト
レンチが複数配置されている。この構造をもちいること
によって、たとえばゲートトレンチとエミッタトレンチ
の形状が同じであっても、ゲートトレンチとエミッタト
レンチとの間隔をゲートトレンチのピッチに対する比率
を必要な値まで減少させることができるため、容易に製
造することが可能となる。
【図面の簡単な説明】
【図1】 本発明に基づく実施の形態1におけるゲート
トレンチ型高耐圧IGBTの断面構造図である。
【図2】 本発明の実施の形態1における絶縁層1の縦
方向仕様に対する降伏電圧と飽和電圧との依存性を示す
図である。
【図3】 本発明の実施の形態1における絶縁層の横方
向仕様に対する降伏電圧と飽和電圧との依存性を示す図
である。
【図4】 本発明の実施の形態1と従来構造との、IG
BTのゲートトレンチピッチ仕様に対する降伏電圧と飽
和電圧との依存性を比較する図である。
【図5】 本発明の実施の形態1におけるゲートトレン
チピッチと絶縁層の横方向仕様に対する降伏電圧と飽和
電圧との依存性を示す図である。
【図6】 本発明の実施の形態1に示す構造と従来構造
との飽和電圧特性を比較する図である。
【図7】 本発明の実施の形態1における誘導負荷ター
ンオフ特性を示す図である。
【図8】 本発明の実施の形態1における縦方向の電子
密度分布を示す図である。
【図9】 本発明に基づく実施の形態1の実施例1にお
けるゲートトレンチ型高耐圧IGBTの第1製造工程を
示す断面図である。
【図10】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第2製造工程
を示す断面図である。
【図11】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第3製造工程
を示す断面図である。
【図12】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第4製造工程
を示す断面図である。
【図13】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第5製造工程
を示す断面図である。
【図14】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第6製造工程
を示す断面図である。
【図15】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第7製造工程
を示す断面図である。
【図16】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第8製造工程
を示す断面図である。
【図17】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第9製造工程
を示す断面図である。
【図18】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第10製造工
程を示す断面図である。
【図19】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第11製造工
程を示す断面図である。
【図20】 本発明に基づく実施の形態1の実施例1に
おけるゲートトレンチ型高耐圧IGBTの第12製造工
程を示す断面図である。
【図21】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第1製造工程
を示す断面図である。
【図22】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第2製造工程
を示す断面図である。
【図23】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第3製造工程
を示す断面図である。
【図24】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第4製造工程
を示す断面図である。
【図25】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第5製造工程
を示す断面図である。
【図26】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第6製造工程
を示す断面図である。
【図27】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第7製造工程
を示す断面図である。
【図28】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第8製造工程
を示す断面図である。
【図29】 本発明に基づく実施の形態1の実施例2に
おけるゲートトレンチ型高耐圧IGBTの第9製造工程
を示す断面図である。
【図30】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの断面構造図である。
【図31】 本発明の実施の形態2におけるIGBTと
従来のIGBTよの、ゲートトレンチピッチ仕様に対す
る降伏電圧と飽和電圧との依存性を比較する図である。
【図32】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第1製造工程を示す断面
図である。
【図33】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第2製造工程を示す断面
図である。
【図34】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第3製造工程を示す断面
図である。
【図35】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第4製造工程を示す断面
図である。
【図36】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第5製造工程を示す断面
図である。
【図37】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第6製造工程を示す断面
図である。
【図38】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第7製造工程を示す断面
図である。
【図39】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第8製造工程を示す断面
図である。
【図40】 本発明に基づく実施の形態2におけるゲー
トトレンチ型高耐圧IGBTの第9製造工程を示す断面
図である。
【図41】 本発明に基づく実施の形態2における図3
9の上面パターン図である。
【図42】 本発明に基づく実施の形態3におけるゲー
トトレンチ型高耐圧IGBTの断面図である。
【図43】 本発明に基づく実施の形態3におけるゲー
トトレンチ型高耐圧IGBTの第1製造工程を示す断面
図である。
【図44】 本発明に基づく実施の形態3におけるゲー
トトレンチ型高耐圧IGBTの第2製造工程を示す断面
図である。
【図45】 本発明に基づく実施の形態3におけるゲー
トトレンチ型高耐圧IGBTの第3製造工程を示す断面
図である。
【図46】 本発明に基づく実施の形態3におけるゲー
トトレンチ型高耐圧IGBTの第4製造工程を示す断面
図である。
【図47】 本発明に基づく実施の形態3におけるゲー
トトレンチ型高耐圧IGBTの他の第1断面図である。
【図48】 本発明に基づく実施の形態3におけるゲー
トトレンチ型高耐圧IGBTの他の第2断面図である。
【図49】 従来技術におけるゲートトレンチ型高耐圧
IGBTの断面図である。
【図50】 従来技術におけるIGBTの誘導負荷ター
ンオフ特性を示す図である。
【図51】 従来技術におけるIGBTの縦方向の電子
密度分布を示す図である。
【図52】 従来技術におけるゲートトレンチ型高耐圧
IGBTの応用的構造を示す断面図である。
【図53】 従来技術におけるゲートトレンチ型高耐圧
IGBTにおいて、pウェル下にn層を埋込んだ場合の
n層仕様に対する降伏電圧と飽和電圧との依存性を示す
図である。
【符号の説明】
1 n- シリコン基板、2 nバッファ層、3 pコレ
クタ層、4 pウェル、5 n+ エミッタ領域、7 ゲ
ート絶縁膜、7a ゲートゲートトレンチ溝、8 ゲー
ト電極、15 絶縁層、18 絶縁膜、19 シリケー
トガラス膜、20 CVD酸化膜、10 エミッタ電
極、11 コレクタ電極、70 ゲートトレンチ、80
エミッタトレンチ、80a エミッタトレンチ溝、8
0b エミッタ絶縁膜、80c エミッタトレンチ電
極。

Claims (28)

    【特許請求の範囲】
  1. 【請求項1】 第1の主面と第2の主面とを有する第1
    導電型の半導体基板と、 前記第1の主面に形成された第2導電型の第1不純物層
    と、 前記第1不純物層から前記半導体基板にかけて形成され
    た溝部、前記溝部の内表面を覆うように形成されたゲー
    ト絶縁膜および前記溝部を充填するように導電体によっ
    て形成されたゲート電極を有するゲートトレンチと、 前記第1不純物層の表面近傍において、前記ゲートトレ
    ンチを挟むように形成された1対の第1導電型の不純物
    領域と、 前記第1の主面を覆うように形成され、前記ゲートトレ
    ンチに対して絶縁膜を介在して、前記不純物領域と前記
    第1不純物層とに電気的に接続された第1主電極層と、 前記第2の主面に形成された第2導電型の第2不純物層
    と、 前記第2不純物層の表面に形成された第2主電極層と、
    を備え、 前記ゲートトレンチは、所定のピッチで複数設けられ、
    前記半導体基板の前記ゲートトレンチによって挟まれた
    位置には、絶縁層が設けられた、高耐圧半導体装置。
  2. 【請求項2】 前記ゲートトレンチの前記溝部の壁面か
    ら前記絶縁層までの距離は、前記ゲートトレンチが配置
    されるピッチの10分の1以下である、請求項1に記載
    の高耐圧半導体装置。
  3. 【請求項3】 前記ゲートトレンチの前記溝部の壁面か
    ら前記絶縁層までの距離は、前記ゲートトレンチが配置
    されるピッチの約20分の1である、請求項2に記載の
    高耐圧半導体装置。
  4. 【請求項4】 前記絶縁層の厚さは、前記ゲート絶縁膜
    の厚さの4倍以下である、請求項1に記載の高耐圧半導
    体装置。
  5. 【請求項5】 前記絶縁層の厚さは0.075μmであ
    り、前記ゲート絶縁膜の厚さは0.2μmである、請求
    項4に記載の高耐圧半導体装置。
  6. 【請求項6】 前記絶縁層の深さ方向の位置は、前記ゲ
    ートトレンチの前記溝部の底よりも浅い、請求項1に記
    載の高耐圧半導体装置。
  7. 【請求項7】 前記ゲートトレンチのピッチは、53μ
    m以下である、請求項1に記載の高耐圧半導体装置。
  8. 【請求項8】 第1の主面と第2の主面とを有する第1
    導電型の半導体基板と、 前記第1の主面に形成された第2の導電型の第1不純物
    層と、 前記第1不純物層から前記半導体基板にかけて形成され
    た第1溝部と、前記第1溝部の内表面を覆うように形成
    されたゲート絶縁膜と、前記第1溝部を充填するように
    導電体によって形成されたゲート電極と、を有するゲー
    トトレンチと、前記不純物層の表面近傍において、前記
    ゲートトレンチを挟むように形成された1対の第1導電
    型の不純物領域と、 前記第1の主面を覆うように形成され、前記ゲートトレ
    ンチに対して絶縁膜を介在して、前記不純物領域と前記
    不純物層とに電気的に接続された第1主電極層と、 前記第2の主面に形成された第2導電型の第2不純物層
    と、 前記第2不純物層の表面に形成された第2主電極層と、
    を備え、 前記ゲートトレンチは所定のピッチで複数設けられ、前
    記ゲートトレンチによって挟まれた位置には、前記第1
    不純物層から前記半導体基板にかけて形成された第2溝
    部、前記第2溝部の内表面を覆うように形成された絶縁
    膜および前記第2溝部を充填し、前記第1主電極層と電
    気的に接続された第2電極を有するエミッタトレンチを
    含む、高耐圧半導体装置。
  9. 【請求項9】 前記エミッタトレンチの側壁と前記ゲー
    トトレンチの側壁との間隔は、前記ゲートトレンチのピ
    ッチの10分の1以下である、請求項8に記載の高耐圧
    半導体装置。
  10. 【請求項10】 第1の主面と第2の主面とを有する第
    1導電型の半導体基板と、 前記第1の主面の所定の領域において、前記第1の主面
    から前記半導体基板の深さ方向にかけて形成された第1
    溝部、前記第1溝部の内表面を覆うように形成されたゲ
    ート絶縁膜および前記溝部を充填するように導電体によ
    って形成された電極を有するゲートトレンチと、 前記第1の主面の近傍において、前記ゲートトレンチに
    近接するように形成された第1導電型の不純物領域と、 前記第1の主面を覆うように形成され、前記ゲートトレ
    ンチに対して絶縁膜を介在して、前記不純物領域と前記
    半導体基板とに電気的に接続された第1主電極層と、 前記第2の主面に形成された第2導電型の第2不純物層
    と、 前記第2不純物層の表面に形成された第2主電極層と、
    を備え、 前記ゲートトレンチは所定のピッチで複数配置され、 前記ゲートトレンチによって挟まれた位置には、前記第
    1の主面から前記半導体基板の深さ方向にかけて形成さ
    れた第2溝部、前記第2溝部の内表面を覆うように形成
    された絶縁膜および前記第2溝部を充填し、前記第1主
    電極層と電気的に接続された第2電極とを有するエミッ
    タトレンチを所定のピッチで複数含む、高耐圧半導体装
    置。
  11. 【請求項11】 前記半導体基板は、前記第1の主面か
    ら前記半導体基板の深さ方向にかけて第2導電型の第1
    不純物層をさらに含む、請求項10に記載の高耐圧半導
    体装置。
  12. 【請求項12】 前記第1導電型の不純物領域は、前記
    ゲートトレンチを挟むように一対設けられる、請求項1
    0に記載の高耐圧半導体装置。
  13. 【請求項13】 前記エミッタトレンチの側壁と前記ゲ
    ートトレンチの側壁との間隔は、前記ゲートトレンチの
    ピッチの10分の1以下である、請求項10に記載の高
    耐圧半導体装置。
  14. 【請求項14】 前記エミッタトレンチの第2溝部と前
    記ゲートトレンチの第1溝部との構造は同一である、請
    求項10に記載の高耐圧半導体装置。
  15. 【請求項15】 主表面に絶縁層が形成された第1導電
    型の第1半導体基板を形成する工程と、 前記絶縁層の上に第1導電型の第2半導体基板を貼り合
    せて、絶縁層が内部に挟み込まれた第1の主面と第2の
    主面とを有する半導体基板を形成する工程と、 前記半導体基板の前記第1の主面に第2導電型の第1不
    純物層を形成する工程と、 前記第1不純物層の表面の所定の領域に第1導電型の不
    純物領域を形成する工程と、 前記第2の主面に第2導電型の第2不純物層を形成する
    工程と、 前記不純物領域において、前記絶縁層に通ずる溝部を形
    成する工程と、 前記溝部に露出した絶縁層を除去する工程と、 前記溝部の内部表面に、エピタキシャル成長法により前
    記半導体基板と同じ不純物濃度を有するエピタキシャル
    成長層を形成する工程と、 前記溝部の内部のエピタキシャル成長層の表面にゲート
    絶縁膜を形成する工程と、 前記溝部内部に導電体を充填し、ゲート電極を形成する
    工程と、 前記ゲート電極の前記第1の主面に露出した部分を絶縁
    膜で覆う工程と、 前記第1不純物層と前記不純物領域とに電気的に接続す
    るように、第1の主面を覆うように第1主電極層を形成
    する工程と、 前記第2の主面に第2主電極層を形成する工程と、を備
    えた、高耐圧半導体装置の製造方法。
  16. 【請求項16】 前記絶縁層の厚さは、前記ゲート絶縁
    膜の厚さの4倍以下である、請求項15に記載の高耐圧
    半導体装置の製造方法。
  17. 【請求項17】 前記第2不純物層の前記半導体基板側
    に、前記半導体基板よりも不純物濃度が高い第1導電型
    の第3不純物層を形成する工程をさらに含む、請求項1
    5に記載の高耐圧半導体装置の製造方法。
  18. 【請求項18】 前記エピタキシャル成長層の厚さは、 前記溝部のピッチの10分の1となるように成膜され
    る、請求項15に記載の高耐圧半導体装置の製造方法。
  19. 【請求項19】 主表面の上に所定のピッチで絶縁層が
    形成された第1導電型の第1半導体基板を形成する工程
    と、 主表面に前記絶縁層が設けられたピッチで、かつ、前記
    絶縁層と同じ幅と厚さの凹部が形成された第1導電型の
    第2半導体基板を形成する工程と、 前記第1半導体基板の主表面と前記第2半導体基板の主
    表面とを貼り合せて、前記絶縁層が所定のピッチで挟み
    込まれた、第1の主面と第2の主面とを有する半導体基
    板を形成する工程と、 前記半導体基板の第1の主面に第2導電型の第1不純物
    層を形成する工程と、 前記第1不純物層の表面の所定の領域に第1導電型の不
    純物領域を形成する工程と、 前記第2の主面に第2導電型の第2不純物層を形成する
    工程と、 前記不純物領域において、前記絶縁層の間の領域を通過
    するように前記半導体基板に通ずる溝部を形成する工程
    と、 前記溝部の内部表面に高抵抗の導電帯膜を形成し加熱処
    理を行なうことにより高抵抗導電帯膜を形成する工程
    と、 前記溝部内部に導電体を充填し、ゲート電極を形成する
    工程と、 前記ゲート電極の前記第1の主面に露出した部分を絶縁
    膜で覆う工程と、 前記第1不純物層と前記不純物領域とに電気的に接続す
    るように、前記第1の主面を覆うように第1主電極層を
    形成する工程と、 前記第2の主面に第2主電極層を形成する工程と、を備
    えた、高耐圧半導体装置の製造方法。
  20. 【請求項20】 前記絶縁層の厚さは、前記ゲート絶縁
    膜の厚さの4倍以下である、請求項19に記載の高耐圧
    半導体装置の製造方法。
  21. 【請求項21】 前記第2不純物層の前記半導体基板側
    に、前記半導体基板よりも不純物濃度が高い第1導電型
    の第3不純物層を形成する工程をさらに含む、請求項1
    9に記載の高耐圧半導体装置の製造方法。
  22. 【請求項22】 前記高抵抗導電帯膜の厚さは、 前記溝部のピッチの10分の1となるように成膜され
    る、請求項19に記載の高耐圧半導体装置の製造方法。
  23. 【請求項23】 前記溝部を形成する工程は、 前記溝部の底部が前記絶縁層よりも深い位置に達するよ
    うに形成される、請求項19に記載の高耐圧半導体装置
    の製造方法。
  24. 【請求項24】 第1の主面と第2の主面とを有する第
    1導電型の半導体基板を準備する工程と、 前記半導体基板の前記第1の主面に第2導電型の第1不
    純物層を形成する工程と、 前記第1不純物層の表面の所定の領域に第2導電型の不
    純物領域を複数形成する工程と、 前記第2の主面に第2導電型の第2不純物層を形成する
    工程と、 前記不純物領域において、前記半導体基板に通ずる第1
    溝部を形成する工程と、 前記第2不純物層に挟まれた前記第1不純物層におい
    て、前記半導体基板に通ずる第2溝部を形成する工程
    と、 前記第1溝部と前記第2溝部との内部表面に第1絶縁膜
    を形成する工程と、 前記第1溝部および前記第2溝部の内部に導電体を充填
    し、埋込ゲート電極および埋込エミッタ電極を形成する
    工程と、 前記埋込ゲート電極および前記埋込エミッタ電極の前記
    第1の主面に露出した部分を第2絶縁膜で覆う工程と、 前記埋込エミッタ電極の上に形成された前記第2絶縁膜
    に、前記埋込エミッタ電極に通ずるコンタクトホールを
    開口する工程と、 前記第1不純物層と前記不純物領域と前記埋込エミッタ
    電極とに電気的に接続するように、第1の主面を覆うよ
    うに第1主電極層を形成する工程と、 前記第2の主面に、第2主電極層を形成する工程と、を
    備えた、高耐圧半導体装置の製造方法。
  25. 【請求項25】 前記第2不純物層の前記半導体基板側
    に、前記半導体基板よりも不純物濃度が高い第1導電型
    の第3不純物層を形成する工程をさらに含む、請求項2
    4に記載の高耐圧半導体装置の製造方法。
  26. 【請求項26】 第1の主面と第2の主面とを有する第
    1導電型の半導体基板を準備する工程と、 前記第1の主の所定の領域に第1導電型の不純物領域を
    形成する工程と、 前記第2の主面に第2導電型の第2不純物層を形成する
    工程と、 前記不純物領域の所定位置に、前記半導体基板に通ずる
    第1溝部を形成する工程と、 前記第1不純物層に挟まれた前記半導体基板に第2溝部
    を複数形成する工程と、 前記第1溝部と前記第2溝部の内部表面に絶縁膜を形成
    する工程と、 前記第1溝部および前記第2溝部内部に導電体を充填
    し、埋込ゲート電極および埋込エミッタ電極を形成する
    工程と、 前記埋込ゲート電極および前記埋込エミッタ電極の前記
    第1の主面に露出した部分を第2絶縁膜で覆う工程と、 前記埋込エミッタ電極の上に形成された前記第2絶縁膜
    に前記埋込エミッタ電極に通ずるコンタクトホールを開
    口する工程と、 前記半導体基板と前記不純物領域と前記埋込エミッタ電
    極とに電気的に接続するように前記第1の主面を覆う第
    1主電極層を形成する工程と、 前記第2の主面に、第2主電極層を形成する工程と、を
    備えた、高耐圧半導体装置の製造方法。
  27. 【請求項27】 前記第2不純物層の前記半導体基板側
    に、前記半導体基板よりも不純物濃度が高い第1導電型
    の第3不純物層を形成する工程をさらに含む、請求項2
    6に記載の高耐圧半導体装置の製造方法。
  28. 【請求項28】 前記半導体基板の前記第1の主面の所
    定の領域において、前記第1の主面から前記半導体基板
    の深さ方向にかけて第2導電型の第1不純物層を形成す
    る工程をさらに含む、請求項26に記載の高耐圧半導体
    装置の製造方法。
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