JP2016225566A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】低オン電圧かつ低ターンオフ損失のＩＧＢＴ素子を備えた半導体装置を提供する。【解決手段】半導体装置は、半導体基板６４に形成されたトレンチゲート型のＩＧＢＴ素子１を備える。ＩＧＢＴ素子１は、ゲート電位が与えられた複数のゲートトレンチ電極２０Ｇと、エミッタ電位が与えられた複数のエミッタトレンチ電極２０Ｅとを含む。各隣合うトレンチ電極２０間には、エミッタ電極層３２とのコンタクトが形成される。ここで、半導体基板６４中には、少なくとも一部のエミッタトレンチ電極２０Ｇの底部と絶縁膜２２を介して接するＰ型フローティング領域３６が形成される。【選択図】図１

Description

この発明は、半導体装置およびその製造方法に関し、たとえば、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体装置に好適に用いられるものである。
ＩＧＢＴを含むパワー半導体装置では、低オン電圧かつ高速ターンオフ特性であることが望ましい。トレンチゲート型ＩＧＢＴにおいて低オン電圧を実現する第１の方法は、トレンチゲート間のピッチが広い箇所と狭い箇所とを設け、トレンチゲートのピッチの広い箇所にはエミッタ電極とのコンタクトを形成せずにフローティング層を設けるものである（たとえば、特開２０１３−１４０８８５号公報（特許文献１）参照）。この場合、ホール電流はトレンチゲートの間隔の狭い部分のみ流れるためエミッタ電極近傍でホール濃度が増加し、その周囲に電子が誘引されるため（キャリア注入効果）、オン電圧を低減できる。
低オン電圧を実現する第２の方法は、トレンチゲート間のピッチは一様のままで、ピッチ間隔を狭くするものである。この第２の方法では、ゲート容量を低減させるために、一部のトレンチゲートにはゲート電位に代えてエミッタ電位が与えられる（たとえば、特開２００３−１８８３８２号公報（特許文献２）参照）。
上記の第２の方法に類似した方法として、非特許文献１は、トレンチゲート自体の幅を広くすることでトレンチ間メサの幅を極小化してホール電流を流れ難くし、これによってキャリア注入効果を高める方法を開示している。
なお、上記とは直接関係ないが、トレンチゲート型ＩＧＢＴでは、トレンチゲートの底部への電界集中を避けるために、トレンチゲートの底部近傍にフローティングＰ領域を設ける場合がある（たとえば、特表２００３−５２０４３０号公報（特許文献３）参照）。
特開２０１３−１４０８８５号公報 特開２００３−１８８３８２号公報 特表２００３−５２０４３０号公報
M. Sumitomo et al., "Low Loss IGBT with Partially Narrow Mesa Structure (PNM-IGBT)", Proceedings of the 24th International Symposium on Power Semiconductor Devices and ICs, ISPSD'12, pp. 17-20, 2012.
本件の発明者は、上記の第２の方法によってオン抵抗を低減させることを検討したところ、トレンチゲート間のピッチを狭めると、隣合うトレンチとトレンチとの間の領域がほぼ一定の電位となるためにターンオフ時の正孔の排出が遅くなるという、これまで知られていない問題点があることを見出した（詳しくは、以下の実施形態において説明する）。これにより、トレンチゲート間のピッチを狭めると、ターンオフ損失が増加してしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置は、半導体基板に形成されたトレンチゲート型のＩＧＢＴ素子を備える。ＩＧＢＴ素子は、ゲート電位が与えられた複数のゲートトレンチ電極と、エミッタ電位が与えられた複数のエミッタトレンチ電極とを含む。各隣合うトレンチ電極間には、エミッタ電極層とのコンタクトが形成される。ここで、半導体基板中には、少なくとも一部のエミッタトレンチ電極の底部と絶縁膜を介して接するＰ型フローティング領域が形成される。
上記の実施形態によれば、低オン電圧かつ低ターンオフ損失のＩＧＢＴ素子を備えた半導体装置を提供することができる。
第１の実施形態によるＩＧＢＴ素子の構成を示す断面図である。 オフ状態のＩＧＢＴ素子１においてＮ−型ドリフト層の電位分布を示す図である。 図１のＩＧＢＴ素子において、ターンオフ時の正孔排出動作について説明するための図である。 ＩＧＢＴ素子の製造工程において、Ｎ型ホールバリア層の形成後の断面図である。 ＩＧＢＴ素子の製造工程において、トレンチ形成用ハードマスク膜の形成後の断面図である。 ＩＧＢＴ素子の製造工程において、トレンチ形成用ハードマスク膜の加工用のレジスト膜を形成した状態を示す断面図である。 ＩＧＢＴ素子の製造工程において、トレンチ形成用ハードマスク膜の加工後の断面図である。 ＩＧＢＴ素子の製造工程において、トレンチ形成後の断面図である。 ＩＧＢＴ素子の製造工程において、Ｐ型フローティング領域形成後の断面図である。 ＩＧＢＴ素子の製造工程において、トレンチ形成用ハードマスク膜の除去後の断面図である。 ＩＧＢＴ素子の製造工程において、Ｎ型ホールバリア層の引き延ばし拡散を行い、さらにゲート酸化膜を形成した状態を示す断面図である。 ＩＧＢＴ素子の製造工程において、埋込み電極用のドープトポシリコン膜の成膜後の断面図である。 ＩＧＢＴ素子の製造工程において、ドープトポシリコン膜のエッチバック後の状態を示す断面図である。 ＩＧＢＴ素子の製造工程において、トレンチ外のゲート絶縁膜を除去した状態を示す断面図である。 ＩＧＢＴ素子の製造工程において、イオン注入用の酸化膜を形成後に、イオン注入によってＰ型ボディ層を形成した状態を示す断面図である。 ＩＧＢＴ素子の製造工程において、Ｎ＋型エミッタ領域の形成後の断面図である。 ＩＧＢＴ素子の製造工程において、層間絶縁層の形成後の断面図である。 ＩＧＢＴ素子の製造工程において、パターニングされたレジストをマスクとして層間絶縁層にコンタクト溝を形成した状態を示す断面図である。 ＩＧＢＴ素子の製造工程において、コタンタクト溝をＰ型ボディ層の内部まで掘り込んだ状態を示す断面図である。 ＩＧＢＴ素子の製造工程において、Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域の形成後の断面図である。 ＩＧＢＴ素子の製造工程において、メタルエミッタ電極層の形成後の断面図である。 ＩＧＢＴ素子の製造工程において、半導体基板の裏面の研削について説明するための断面図である。 図１のＩＧＢＴ素子の製造工程を示すフローチャートである。 第２の実施形態によるＩＧＢＴ素子の構成を示す断面図である。 図２４のトレンチＥ４およびＧ２の部分を拡大した断面図である。 ＩＧＢＴ素子のオフ状態での簡易等価回路である。 第３の実施形態によるＩＧＢＴ素子の構成を示す断面図である。 図２７のＩＧＢＴ素子において、ターンオフ時の正孔排出動作について説明するための図である。 第４の実施形態によるＩＧＢＴ素子の構成を示す断面図である。 図２９のＩＧＢＴ素子の製造工程を示すフローチャートである。 図２９のＩＧＢＴ素子の製造工程において、Ｐ型フローティング領域の形成後（図３０のステップＳ２５５の後）を示す断面図である。 第５の実施形態のＩＧＢＴ素子において、トレンチ電極、Ｎ＋型エミッタ領域、およびＰ型フローティング領域の基板面内での配置を示す図である。 図３２の切断線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに沿ったＩＧＢＴ素子の断面図である。 図３２の切断線ＸＸＸＩＶ−ＸＸＸＩＶに沿ったＩＧＢＴ素子の断面図である。 図３２のＩＧＢＴ素子の製造工程において、Ｐ型フローティング領域の形成後（図３０のステップＳ２５５の後）を示す断面図である。 第１の変形例のＩＧＢＴ素子において、トレンチ電極、Ｎ＋型エミッタ領域、およびＰ型フローティング領域の基板面内での配置を示す図である。 第２の変形例のＩＧＢＴ素子において、トレンチ電極、Ｎ＋型エミッタ領域、およびＰ型フローティング領域の基板面内での配置を示す図である。 第３の変形例のＩＧＢＴ素子において、トレンチ電極、Ｎ＋型エミッタ領域、およびＰ型フローティング領域の基板面内での配置を示す図である。 第４の変形例のＩＧＢＴ素子において、トレンチ電極、Ｎ＋型エミッタ領域、およびＰ型フローティング領域の基板面内での配置を示す図である。 第５の変形例のＩＧＢＴ素子において、トレンチ電極、Ｎ＋型エミッタ領域、およびＰ型フローティング領域の基板面内での配置を示す図である。
以下、各実施形態について図面を参照して詳しく説明する。ただし、各断面図および平面図は模式的なものであって、図面の寸法は実際の寸法に比例しない。以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。
＜第１の実施形態＞
［ＩＧＢＴの構成］
図１は、第１の実施形態によるＩＧＢＴ素子１の構成を示す断面図である。本明細書の断面図では、半導体基板に垂直な方向をＺ方向とし、半導体基板の面内方向をＸ方向およびＹ方向とする。図１では、ＸＺ断面が示されている。Ｘ方向の両端は破断されているが実際には同様の構造が周期的に複数回繰り返される。Ｙ方向には図１と同様の断面形状が連続しているものとする（すわなち、各層および各領域はＹ方向に延在する）。ただし、Ｐ型フローティング領域３６およびＮ＋型エミッタ領域１８については、Ｙ方向に局所的に複数箇所設けてもよい。そのような例については第５の実施形態で説明する。
ＩＧＢＴ素子１は、主としてＮ−型ドリフト層１０として用いられるＮ−型半導体基板６４を基に形成される。以下の説明では、Ｎ−型半導体基板６４の＋Ｚ方向側（上側）の面を第１主面または表面（フロント面）と称し、−Ｚ方向側（下側）の面を第２主面または裏面と称する。
図１に示すように、ＩＧＢＴ素子１は、不純物層として、Ｎ−型半導体基板６４の第１主面６４ａに近い側からＰ型ボディ層２４とＮ型ホールバリア層１２とを含み、第２主面６４ｂに近い側からＰ型コレクタ層３０とＮ型フィールドストップ層２８とを含む。Ｎ型ホールバリア層１２とＮ型フィールドストップ層２８との間に挟まれた領域がＮ−型ドリフト層１０として用いられる。
Ｎ−型ドリフト層１０よりも不純物濃度の高いＮ型ホールバリア層１２をＮ−型ドリフト層１０とＰ型ボディ層２４との間に設けることによって、後述するメタルエミッタ電極層３２へのホールの引抜きを抑制することができ、結果として、電導度変調を高めてオン電圧を低減させる効果がある。ただし、Ｎ型ホールバリア層１２は必ずしも設けなくてよく、この場合には、Ｎ型ホールバリア層１２の領域はＮ−型ドリフト層１０となる。
Ｎ−型ドリフト層１０よりも不従物濃度の高いＮ型フィールドストップ層２８をＮ−型ドリフト層１０とＰ型コレクタ層３０との間に設けることによって、オフ時に空乏層がＰ型コレクタ層３０に到達しないようにできる。Ｎ型フィールドストップ層２８は必ずしも設けなくてもよく、この場合には、Ｎ−型ドリフト層１０の厚みをより厚くする必要がある。
ＩＧＢＴ素子１には、第１主面６４ａからＰ型ボディ層２４を貫通して、Ｎ−型ドリフト層１０とＮ型ホールバリア層１２との境界付近に達する複数のトレンチ（溝）６０が形成される。半導体基板６４を平面視して、複数のトレンチ６０はＹ方向に沿って延在し、Ｘ方向に並んで配置される。ＩＧＢＴ素子１は、各トレンチ６０の内表面に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２を介在して各トレンチ６０の内部に充填された埋込み電極（トレンチ電極とも称する）２０（２０Ｇ，２０Ｅ）とを含む。
埋込み電極２０には、ゲート電極として用いられるもの（ゲートトレンチ電極２０Ｇ）とエミッタ電位（後述するメタルエミッタ電極層３２の電位）が与えられるもの（エミッタトレンチ電極２０Ｅ）とがある。図１の場合、トレンチＧ１，Ｇ２の内部にはゲートトレンチ電極２０Ｇが形成され、トレンチＥ１〜Ｅ６の内部にはエミッタトレンチ電極２０Ｅが形成される。
トレンチ６０（Ｅ５，Ｇ１，Ｅ１〜Ｅ４，Ｇ２，Ｅ６）は、図１に示すように一様なピッチで形成されるのが通常であるが、必ずしも一様なピッチにする必要はない。さらに、図１では、１個のゲートトレンチ電極２０Ｇ（トレンチＧ１）と、連続する４個のエミッタトレンチ電極２０Ｅ（トレンチＥ１〜Ｅ４）とが、交互にＸ方向に繰り返して配置されているが、この構成に限られるものではない。たとえば、連続配置されるエミッタトレンチ電極２０Ｅ用の個数を減少または増加してもよいし、ゲートトレンチ電極２０Ｇを２個以上連続して配置することも可能である。
一般的には、ゲートトレンチ電極２０Ｇに比べてエミッタトレンチ電極２０Ｅの割合を増加させることによって、ゲート容量を減らすことができる。逆に、エミッタトレンチ電極２０Ｅに比べてゲートトレンチ電極２０Ｇの割合を増加させることによって飽和電流密度を高めることができる。正孔蓄積効果を高めるためにトレンチ６０のピッチを狭めるほど、同じチップ面積内におけるトレンチ密度が増加するので、ゲート容量の増加を抑制するためにエミッタトレンチ電極２０Ｅの割合を増加させる必要がある。
ＩＧＢＴ素子１は、さらに、複数のＮ＋型エミッタ領域１８と、層間絶縁層２６と、メタルエミッタ電極層３２と、複数のＰ＋型ボディコンタクト領域１６と、複数のＰ＋型ラッチアップ防止領域１４と、メタルコレクタ電極層３４とを含む。さらに、図１の場合には、埋込み電極２０およびＰ型ボディ層２４の表面上にイオン注入用の薄い絶縁膜２３が形成されている。
複数のＮ＋型エミッタ領域１８は、ゲートトレンチ電極２０Ｇの両側（または片側）に隣接して、Ｐ型ボディ層２４の表面部に形成される。Ｎ＋型エミッタ領域１８は、メタルエミッタ電極層３２と電気的に接続される。
層間絶縁層２６は、半導体基板６４の第１主面６４ａ上に形成される。層間絶縁層２６は、埋込み電極２０とメタルエミッタ電極層３２との間に介在することによって両者の電気的絶縁をとるためのものである。図１に示すように、各隣合う埋込み電極２０間には、層間絶縁層２６を貫通してＰ型ボディ層２４の内部に達するコンタクト溝６２（もしくは、コンタクトホール）が形成されている。Ｎ＋型エミッタ領域１８は、コンタクト溝６２とゲートトレンチ電極２０Ｇとの間に設けられている。
メタルエミッタ電極層３２は、コンタクト溝６２を埋込むように層間絶縁層２６の上側表面上に形成されている。これによって、メタルエミッタ電極層３２は、Ｎ＋型エミッタ領域１８およびＰ型ボディ層２４と電気的に接続される。したがって、図１のＩＧＢＴ素子１の構造の場合、各隣合うトレンチ６０間において、メタルエミッタ電極層３２は必ずＰ型ボディ層２４と電気的に接続されている。すなわち、ＩＧＢＴセル（ＩＧＢＴ素子１の基本構造）には正孔の排出経路を塞ぐ障害物はない。
Ｐ＋型ボディコンタクト領域１６は、コンタクト溝６２の底部において、メタルエミッタ電極層３２とＰ型ボディ層２４との境界に設けられている。Ｐ＋型ボディコンタクト領域１６の不純物濃度をＰ型ボディ層２４の不純物濃度よりも大きくすることによって、Ｐ＋型ボディコンタクト領域１６とメタルエミッタ電極層３２との間で良好なオーミック接触を形成することができる。
Ｐ＋型ラッチアップ防止領域１４は、各隣合うトレンチ６０間の中央付近で、Ｐ＋型ボディコンタクト領域１６の下端からＮ型ホールバリア層１２の上部までの間の領域に、Ｐ＋型不純物を注入することによって形成される。すなわち、Ｐ＋型ラッチアップ防止領域１４は、Ｐ型ボディ層２４の内部とＮ型ホールバリア層１２の一部の領域に形成される。Ｐ＋型ラッチアップ防止領域１４の不純物濃度は、Ｐ型ボディ層２４の不純物濃度よりも高い。Ｐ＋型ラッチアップ防止領域１４は必ずしも必要ではないが、この領域を設けることによって、ターンオフ時に正孔がメタルエミッタ電極層３２に抜けやすくなり、ラッチアップ現象の発生を抑制することができる。
Ｐ＋型ボディコンタクト領域１６およびＰ＋型ラッチアップ防止領域１４は、トレンチ６０と接触しておらず、これらの領域との間にはより不純物濃度の低いＰ型ボディ層２４が存在している。ゲートトレンチ電極２０Ｇ近傍のＰ型ボディ層２４には、ＩＧＢＴ１がオン状態ときに反転層（チャネル）が形成される必要があるからである。
メタルコレクタ電極層３４は、半導体基板６４の第２主面６４ｂ上にＰ型コレクタ層３０に接するように形成される。
ＩＧＢＴ素子１は、さらに、Ｎ型ホールバリア層１２とＮ−型ドリフト層１０との境界付近に設けられ、エミッタトレンチ電極２０Ｅとゲート絶縁膜２２を介在して接する複数のＰ型フローティング領域３６を含む。図１の場合、各エミッタトレンチ電極２０Ｅの底部近傍にＰ型フローティング領域３６が設けられている。第４および第５の実施形態で説明するように、Ｐ型フローティング領域３６はＸ方向に延在して、すなわち、複数のエミッタトレンチ電極２０Ｅが埋め込まれたトレンチの底部を連結するように形成されていてもよい。
Ｐ型フローティング領域３６は、ターンオフ時に正孔の排出を促進する効果を有する。正孔排出動作の詳細については、図３を参照して後述する。Ｐ型フローティング領域３６は、電子の流れを妨げるので、ゲートトレンチ電極２０Ｇ用のトレンチＧ１，Ｇ２の底部近傍、より正確にはＮ＋型エミッタ領域１８の直下には設けないほうが望ましい。
［トレンチのピッチを短くした場合の問題点］
図１のＩＧＢＴ素子１の構造では、トレンチ６０のピッチを短くすることによってオン状態のときに正孔を流れ難くくし、これによってトレンチボトム付近のＮ−型ドリフト層１０近傍に正孔を蓄積させる。この結果、Ｎ＋型エミッタ領域１８からの電子の注入効率が高まり、オン電圧を低下させる効果が期待できる。しかしながら、本願の発明者は、図１のＰ型フローティング領域３６の設けられていない構造では、トレンチ６０のピッチを短くすると、ターンオフ時の正孔の排出が悪くなるためにターンオフ時間が増加し、これによってスイッチング損失（特にテイル損失）が増加するという問題が生じることを見出した。以下、この現象について説明する。
図２は、オフ状態のＩＧＢＴ素子１においてＮ−型ドリフト層の電位分布を示す図である。図２では、隣合うエミッタトレンチ電極２０Ｅ間の断面図が示されている。Ｐ＋型ラッチアップ防止領域１４およびＮ型ホールバリア層１２は簡単のため設けられていない。エミッタトレンチ電極２０Ｅとメタルエミッタ電極層３２とにエミッタ電位Ｖｅｅ（０Ｖ）が与えられる。Ｎ−ドリフト層１０の下端は、高電位側（コレクタ側）となっている。図２（Ａ）はトレンチ６０のピッチが比較的狭い場合のＮ−型ドリフト層１０の電位分布（等電位線）を示し、図２（Ｂ）はトレンチ６０のピッチが比較的広い場合のＮ−型ドリフト層１０の電位分布（等電位線）を示す。
ＩＧＢＴ素子１がオフ状態のとき、コレクタ−エミッタ間に印加された電圧によって空乏層が広がる。Ｎ−型ドリフト層１０中に残留している正孔は、この空乏層内部の電界によって、上側（第１主面側）のＰ＋型ボディコンタクト領域１６まで到達し、メタルエミッタ電極層３２から排出される。ところが、隣合うトレンチとトレンチとの間隔が狭くなるほど、すなわち、０Ｖの電位が与えられているエミッタトレンチ電極２０Ｅの相互の間隔が近づくほど、フィールドプレート効果によって、トレンチ６０間に挟まれた領域１０Ｂの電位分布が小さくなる。言い換えると、Ｐ＋型ボディコンタクト領域１６の近傍とトレンチ６０の底部近傍との間のＺ方向の電位差がほとんどなくなる。トレンチ６０が深くなるほどこの領域１０ＢのＺ方向の電位差は小さくなる。
したがって、図２（Ａ）に示すように、隣合うトレンチ６０間の間隔が狭くかつトレンチが深い場合には、トレンチ−トレンチ間の領域１０ＢにはＺ方向の電界が存在しないので、電界によるドリフトによって正孔が掃き出されることはほとんどない。事実上、キャリア濃度差による拡散電流（その駆動力はキャリア濃度の距離微分である）によってのみ、正孔はメタルエミッタ電極層３２に掃き出される。この結果、特に空乏層が広がりきった後においてテイル電流成分の低下が遅れ、ターンオフ損失が増大してしまう。
上記のターンオフ損失の増大は、外付けのゲート抵抗が増大するほど顕著になる。なぜなら、ゲート抵抗が大きいためにゆっくりと空乏化しつつ正孔を掃き出す場合は、トレンチ−トレンチ間のＮ型領域１０ＢにおけるＺ方向の正孔濃度差が小さいからである。このため、キャリア濃度の距離微分によって決まる拡散電流も小さくなり、テイル成分の低下がさらに遅れてしまう。逆に、ゲート抵抗が小さいためにターンオフ時に急速な空乏化が起きる状況下においては、トレンチボトム近傍に急激に正孔が集まるために、比較的拡散電流が大きくなると考えられる。このため、テイル成分の低下は比較的速い。
上記のターンオフ損失の増大という問題点を解決する１つの方法は、ゲート電極にマイナス電圧を印加することによってターンオフを加速する方法である。しかしながら、特に車載用途では電源に関する制約が大きく、マイナス電源を採用することができない場合が多い。したがって、マイナス電源を使用しなくても、ターンオフ時の正孔の排出を促進できる方法が必要とされる。本実施形態のＩＧＢＴ素子１では、ターンオフ時の正孔の排出促進のためにＰ型フローティング領域３６が設けられている。
［正孔排出動作について］
図３は、図１のＩＧＢＴ素子１において、ターンオフ時の正孔排出動作について説明するための図である。図１で説明したように、ＩＧＢＴ素子１では、エミッタトレンチ電極２０Ｅ（トレンチＥ１〜Ｅ６）の底部近傍にＰ型フローティング領域３６が設けられている。この場合、図３において、Ｐ型フローティング領域３６をソースとし、Ｎ型ホールバリア層１２（またはＮ−型ドリフト層１０）をチャネルとし、Ｐ＋型ラッチアップ防止領域１４、Ｐ＋型ボディコンタクト領域１６、およびＰ型ボディ層２４をドレインとし、エミッタトレンチ電極２０Ｅをゲートとした寄生ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタが構成される。具体的に図６の場合には、各エミッタトレンチ電極２０Ｅ（トレンチＥ１〜Ｅ６）の両側の側面近傍に寄生ＰＭＯＳトランジスタが形成されている。
ターンオフ時には、Ｎ−型ドリフト層１０中に残留した正孔がＰ型フローティング領域３６に注入されるので、Ｐ型フローティング領域３６の電位が高まる。すなわち、寄生ＰＭＯＳトランジスタのソースの電位が高まる。そうすると、寄生ＰＭＯＳトランジスタのゲート（エミッタトレンチ電極２０Ｅ）とソース（Ｐ型フローティング領域３６）との間、および寄生ＰＭＯＳトランジスタのドレイン（Ｐ＋型ラッチアップ防止領域１４、Ｐ＋型ボディコンタクト領域１６、およびＰ型ボディ層２４）とソース（Ｐ型フローティング領域３６）との間に、マイナスの電位差が発生する。この結果、寄生ＰＭＯＳトランジスタがオン状態になるので、寄生ＰＭＯＳトランジスタのソース（Ｐ型フローティング領域３６）に注入された正孔は、寄生ＰＭＯＳトランジスタのドレイン（Ｐ＋型ラッチアップ防止領域１４、Ｐ＋型ボディコンタクト領域１６、およびＰ型ボディ層２４）に急速に排出される。すなわち、図３の実線の矢印に示す経路で、オン状態の寄生ＰＭＯＳトランジスタを介した正孔電流Ｉ１〜Ｉ１０が流れる。
このように、第１の実施形態のＩＧＢＴ素子１は、オフ状態のときに広がる空乏層の内部電界による正孔排出機能の他に、寄生ＰＭＯＳトランジスタによる正孔排出機能を有する。したがって、トレンチの深さに比べてトレンチのピッチが狭いために、トレンチ−トレンチ間の領域に空乏層の内部電界が存在しない場合であっても、ターンオフ時の残留キャリアである正孔の排出を促進することができる。この寄生ＰＭＯＳトランジスタによる正孔排出機能は、ＩＧＢＴ素子のオフ時に空乏層が広がりやすいほど顕著になると考えられるので、Ｎ−型半導体基板６４（Ｎ−型ドリフト層１０）の抵抗率が高いほど（すなわち、不純物濃度が低いほど）起きやすいと考えられる。
ここで、ゲートトレンチ電極２０Ｇが埋め込まれたトレンチＧ１，Ｇ２の底部近傍にはＰ型フローティング領域３６が設けられていない。その理由は以下のとおりである。
第１に、ＩＧＢＴ素子１がオン状態のときに、Ｎ＋型エミッタ領域１８からＰ型ボディ層２４内のＮチャネルを通ってＮ−型ドリフト層１０に注入される電子の流れを阻害しないようにするためである。トレンチのピッチが狭くなるほど電子の流れが阻害されやすくなる。
第２に、仮に、トレンチＧ１，Ｇ２の底部近傍にＰ型フローティング３６層を設けることによって寄生ＰＭＯＳトランジスタを構成したとしても、寄生ＰＭＯＳトランジスタのゲート（ゲートトレンチ電極２０Ｇ）とソース（Ｐ型フローティング領域３６）との間には、マイナスの電位差が発生し難いからである。なぜなら、ゲートトレンチ電極２０Ｇにはエミッタ電位でなくゲート電位が与えられているので、ＩＧＢＴ素子１のターンオフ時にゲートトレンチ電極２０Ｇが０Ｖに戻るのには遅れが生じるからである。
したがって、本実施形態のＰ型フローティング領域３６は、電界集中を避けるためにゲートトレンチ電極の底部近傍に設けられたＰ型フローティング領域（たとえば、特表２００３−５２０４３０号公報（特許文献３）参照）とは全く異なることがわかる。
［ＩＧＢＴ素子の製造方法］
以下、図４〜図２２の製造工程を示す断面図と図２３のフローチャートを参照して、図１のＩＧＢＴ素子の製造方法について説明する。
最初に、Ｎ−型シリコン単結晶ウエハ６４を準備する（図２３のステップＳ１００）。Ｎ−型とするために、シリコン単結晶には、たとえばリンが２×１０14/ｃｍ3程度ドープされている。シリコン単結晶は、たとえば、ＦＺ（Floating Zone）法またはＣＺ（Czochralski）法によって形成される。Ｎ−型ウエハ６４は、主として図１のＮ−型ドリフト層１０として用いられる。
次に、図４に示すように（ステップＳ１１０）、イオン注入により、半導体ウエハ（「半導体基板」とも称する）６４の第１主面６４ａにＮ型不純物を導入することにより、Ｎ型ホールバリア層１２を形成する（ただし、この段階では、Ｎ型ホールバリア層１２はＺ方向に拡散されていない）。このときのイオン注入条件として、たとえば、イオン種をリンとし、ドーズ量を６×１０12/ｃｍ2程度とし、注入エネルギーを８０ＫｅＶ程度とする。
次に、図５に示すように（ステップＳ１２０）、半導体ウエハ６４の第１主面６４ａ上のほぼ全面に、たとえば、ＣＶＤ（Chemical Vapor Deposition）等により、酸化シリコン系絶縁膜等の材料を用いてトレンチ形成用ハードマスク膜４２を、例えば、厚さ４５０ｎｍ程度成膜する。
次に、ハードマスク膜４２の上側表面上のほぼ全面に、トレンチ形成用ハードマスク膜の加工用レジスト膜４４を塗布等により形成し、通常のリソグラフィにより、レジスト膜４４をパターニングする（ステップＳ１３０）。
次に、図６に示すように（ステップＳ１４０）、パターニングされたトレンチハードマスク膜加工用レジスト膜４４をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜４２をパターニングする。
その後、図７に示すように（ステップＳ１５０）、アッシング等により、不要になったレジスト膜４４を除去する。
次に、図８に示すように（ステップＳ１６０）、パターニングされたトレンチ形成用ハードマスク膜４２を用いて、たとえば、異方性ドライエッチングにより、トレンチ６０を形成する。この異方性ドライエッチングのガスの種類としては、たとえば、ＳＦ6/Ｏ2系ガスまたはＣｌ2/Ｏ2系ガスまたはＨＢｒ系ガスを用いることができる。
次に、図９に示すように（ステップＳ１７０）、トレンチ形成用ハードマスク膜４２を用いたイオン注入により、エミッタトレンチ電極２０Ｅ用の（ゲートトレンチ電極２０Ｇが形成されない）トレンチ６０（Ｅ１〜Ｅ６）の底面近傍にＰ型フローティング領域３６を形成する。たとえば、イオン種をホウ素とし、ドーズ量を１×１０13/ｃｍ2程度とし、注入エネルギーを３０ＫｅＶ程度とする。ゲートトレンチ電極２０Ｇ用のトレンチ６０については、たとえば、図示しないレジストによってマスクしておく。ステップＳ１７０に後続するステップを表す図面では、Ｐ型フローティング領域３６を図示していないが、第１〜第３の実施形態の場合には、この段階でＰ型フローティング領域３６が形成される。
その後、図１０に示すように（ステップＳ１８０）、たとえば、弗酸系の酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜４２を除去する。
次に、表面に犠牲酸化膜を形成した後に、Ｎ型ホールバリア層１２に対する引き延ばし拡散を実行する（ステップＳ１９０）。たとえば、摂氏１２００度、３０分程度を一例とするが、トレンチの深さに応じて熱負荷はさらに多くてもよい。
続いて、犠牲酸化膜を除去した後に、たとえば、熱酸化等により、半導体ウエハ６４の第１主面６４ａ上およびトレンチ６０の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する（ステップＳ２００）。この結果、図１１に示す断面形状が得られる。
次に、図１２に示すように（ステップＳ２１０）、トレンチ６０を埋込むように、ゲート絶縁膜２２上のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Doped Poly-Silicon）膜４８を成膜する（例えば、厚さ６００ｎｍ程度）。
次に、図１３に示すように（ステップＳ２２０）、たとえば、ドライエッチング等（たとえば、ガスの種類はＳＦ6等）により、ポリシリコン膜４８をエッチバックすることにより、トレンチ６０内に埋込み電極２０（ゲートトレンチ電極２０Ｇおよびエミッタトレンチ電極２０Ｅ）を形成する。
次に、図１４に示すように（ステップＳ２３０）、たとえば、弗酸系の酸化シリコン膜エッチング液等を用いたウエットエッチングにより、トレンチ６０外のゲート絶縁膜２２を除去する。
次に、たとえば、熱酸化またはＣＶＤにより、半導体ウエハ６４の第１主面６４ａ上のほぼ全面に、後続のイオン注入用の比較的薄い酸化シリコン膜２３（たとえば、ゲート絶縁膜と同程度）を形成する（ステップＳ２４０）。
続いて、半導体ウエハ６４の第１主面６４ａ上に通常のリソグラフィにより、Ｐ型ボディ層２４の導入用レジスト膜（図示しない）を形成する。このＰ型ボディ層２４の導入用レジスト膜をマスクとして、セル形成領域（トレンチ−トレンチ間の領域）のほぼ全面にＰ型不純物をイオン注入し、その後、熱拡散することにより、Ｐ型ボディ層２４を形成する（ステップＳ２５０）。このときのイオン注入条件としては、たとえば、イオン種をボロンとし、ドーズ量を３×１０13/ｃｍ2程度とし、注入エネルギーを７５ＫｅＶ程度とする。その後、アッシング等により、不要になったレジスト膜（不図示）を除去することによって、図１５に示す断面形状が得られる。
次に、半導体ウエハ６４の第１主面６４ａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域１８の導入用レジスト膜（図示しない）を形成する。そして、このＮ＋型エミッタ領域１８の導入用レジスト膜をマスクとして、Ｐ型ボディ層２４の上部表面のうち、ゲートトレンチ電極２０Ｇが埋込まれたトレンチ６０に隣接した部分に、イオン注入によりＮ型不純物を導入する（ステップＳ２６０）。これにより、Ｎ＋型エミッタ領域１８が形成される。イオン注入条件としては、たとえば、イオン種として砒素を用い、ドーズ量を５×１０15/ｃｍ2程度にし、注入エネルギーを８０ＫｅＶ程度にする。その後、アッシング等により、不要になったレジスト膜を除去することによって、図１６に示す断面形状が得られる。
次に、図１７に示すように（ステップＳ２７０）、半導体ウエハ６４の第１主面６４ａ上のほぼ全面に、たとえば、ＣＶＤまたは塗布等により、層間絶縁層２６として、たとえば、６００ｎｍ程度の厚さのＰＳＧ（Phosphsilicate Glass）膜を成膜する。層間絶縁層２６の材料として、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜または、これらの複合膜等を用いることができる。
次に、層間絶縁層２６上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜４６を形成する（ステップＳ２８０）。
続いて、図１８に示すように（ステップＳ２９０）、たとえば、異方性ドライエッチング等（ガスの種類は、たとえば、Ａｒ/ＣＨＦ3/ＣＦ4等）により、コンタクト溝６２（または、コンタクトホールとしてもよい）を形成する。
その後、アッシング等により、不要になったレジスト膜４６を除去する。続いて、図１９に示すように（ステップＳ３００）、たとえば、異方性ドライエッチングにより、コンタクト溝６２（またはコンタクトホール）をＰ型ボディ層２４内部にまで掘り込む。このときのガスの種類としては、たとえば、Ｃｌ2/Ｏ2系ガスを用いることができる。
次に、コンタクト溝６２を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域１６を形成する（ステップＳ３１０）。ここで、イオン注入条件としては、たとえば、イオン種としてＢＦ2を用い、ドーズ量を５×１０15/ｃｍ2程度とし、打ち込みエネルギーを８０ＫｅＶ程度とすることができる。
さらに、コンタクト溝６２を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域１４を形成する（ステップＳ３２０）。これにより、図２０に示す断面形状が得られる。ここで、イオン注入条件としては、たとえば、イオン種としてボロンを用い、ドーズ量を５×１０15/ｃｍ2程度とし、打ち込みエネルギーを８０ＫｅＶ程度にすることができる。
次に、図２１に示すように（ステップＳ３３０）、スパッタリング等により、たとえば、メタルエミッタ電極層３２として用いられるアルミニウム系電極膜を形成する。具体的には、まず、たとえばスパッタリング成膜より、層間絶縁層２６およびコンタクト溝６２のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する。続いて、たとえば、窒素雰囲気、摂氏６００度程度で、１０分程度のシリサイドアニールを実行する。これにより、ＴｉＷ膜中のチタンの多くの部分は、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝６２を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜を、たとえば、厚さ５マイクロメートル程度成膜する。この後、図示しない、ボンディングパッド等を作成するために、リソグラフィとエッチング等を用いて、アルミニウム系電極膜をパターンニングする。
次に、図２２に示すように（ステップＳ３４０）、ウエハ６４の第１主面側を図示しないテープ等で保護し、ウエハ６４の第２主面（裏面）６４ｂを研削する。必要に応じて、裏面のダメージ除去のためのケミカルエッチング等も実施する。この結果、シリコン基板６４の膜厚を耐圧に応じた厚さにする。たとえば、元々の基板の厚さが８００μｍ程度であった場合、耐圧６００Ｖ程度の場合の最終の基板の厚さは７０μｍ程度になり、耐圧が１２００Ｖ程度の場合の最終の基板の厚さは１８０μｍ程度になる。
次に、半導体ウエハ６４（１０）の裏面６４ｂのほぼ全面に、たとえば、イオン注入により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ層２８を形成する（ステップＳ３５０）。ここで、イオン注入条件としては、たとえば、イオン種として燐を用い、ドーズ量を７×１０12/ｃｍ2程度とし、打ち込みエネルギーを３５０ＫｅＶ程度とする。その後、必要に応じて、不純物活性化のために、ウエハ６４の裏面６４ｂに対して、レーザアニール等を実施する。
次に、半導体ウエハ６４の第２主面６４ｂのほぼ全面に、たとえば、イオン注入により、Ｐ型不純物を導入することによって、Ｐ型コレクタ層３０を形成する（ステップＳ３６０）。ここで、イオン注入条件としては、たとえば、イオン種としてボロンを用い、ドーズ量を１×１０13/ｃｍ2程度とし、打ち込みエネルギーを４０ＫｅＶ程度にする。その後、必要に応じて、不純物活性化のために、ウエハ６４の裏面６４ｂに対して、レーザアニール等を実施する。
次に、たとえば、スパッタリング成膜により、半導体ウエハ６４の第２主面６４ｂのほぼ全面に、メタルコレクタ電極層３４を形成すること（ステップＳ３７０）により、図１に示す断面形状が得られる。その後、ダイシング等により半導体ウエハ６４をチップ領域に分割し、その後、必要に応じてパッケージに封止することにより、ＩＧＢＴ素子１が完成する。
［効果］
上記のように第１の実施形態のＩＧＢＴ素子１では、エミッタトレンチ電極２０Ｅ（トレンチＥ１〜Ｅ６）の底部近傍にＰ型フローティング領域３６が設けられる。これによって、Ｐ型フローティング領域３６をソースとし、Ｎ型ホールバリア層１２（またはＮ−型ドリフト層１０）をチャネルとし、Ｐ＋型ラッチアップ防止領域１４、Ｐ＋型ボディコンタクト領域１６、およびＰ型ボディ層２４をドレインとし、エミッタトレンチ電極２０Ｅをゲートとした寄生ＰＭＯＳトランジスタが構成される。ターンオフ時には、Ｎ−型ドリフト層１０の残留正孔がＰ型フローティング領域３６に注入されるために、この寄生ＰＭＯＳトランジスタがオン状態となり、この結果、正孔の排出が促進される。したがって、オン電圧を低減させるためにトレンチのピッチを狭めた場合でも、正孔排出機能を維持することができるので、低オン電圧かつ高速ターンオフ特性を有するＩＧＢＴ素子を備えた半導体装置を実現することができる。
＜第２の実施形態＞
図２４は、第２の実施形態によるＩＧＢＴ素子２の構成を示す断面図である。図２４の断面図は、図１の断面図に対応するものである。
図２４のＩＧＢＴ素子２では、各トレンチの幅（図１のＸ方向の長さ）が一定でなく、各トレンチは他の部分よりも幅広の部分を有する（幅広の部分は複数個所あってもよい）。この幅広の部分では、隣合うトレンチの間隔（メサ幅）が狭くなる。これによって、オン状態のときに正孔電流が流れ難くなるので、Ｎ−ドリフト層１０中の正孔蓄積効果を高めることができ、結果としてオン電圧を下げる効果がある。
上記構成によれば、トレンチのピッチを変えずに、隣合うトレンチの間隔（メサ幅）を狭くすることができる。トレンチのピッチを狭くするためにはフォトリソグラフィによる加工精度を上げなければならないに対して、上記構成のＩＧＢＴ素子２では加工精度を上げずに第１の実施形態と同様の効果を奏することができる。
具体的に図２４の場合には、各トレンチ６０の底部に近い部分の幅が入り口に近い部分の幅より広い。すなわち、各トレンチ６０の断面は、非特許文献１と同様の徳利形状を有している。図２４のトレンチ６０形状以外の構成は図１と同じであるので、同一または対応する部分には同一の参照符号を付して説明を繰返さない。
図２５は、図２４のトレンチＥ４およびＧ２の部分を拡大した断面図である。図２５の断面図では、図２４のＮ型ホールバリア層１２およびＰ＋型ラッチアップ防止領域１４は設けられていない。さらに、図２５の断面図では、トレンチＥ４，Ｇ２の断面形状を強調して示している。
以下、図２５に示す断面形状のトレンチ電極の作製方法の一例について簡単に説明する。まず、上半分の部分６０Ｕのトレンチを形成し（この時点では下半分の部分６０Ｄのトレンチは形成されていない）、上半分の部分６０Ｕの内表面を窒化シリコン膜でコーティングする。次に、下半分の部分６０Ｄまでトレンチを掘り下げた後、熱酸化によって分厚い酸化膜（犠牲酸化膜となる）をトレンチの内表面に形成する。このとき、上半分の部分６０Ｕは、窒化膜によってマスクされているのでシリコン熱酸化膜は形成されない。続いて、窒化シリコン膜および熱酸化膜（犠牲酸化膜）を除去した後、ゲート酸化膜をトレンチ（上半分６０Ｕと下半分６０Ｄの両方）の内表面に形成する。次に、トレンチの内部にトレンチ電極を充填することによって、図２５の断面形状のトレンチ電極が完成する。
＜第３の実施形態＞
第３の実施形態のＩＧＢＴ素子３は、素子の破壊を防止するために、Ｐ型フローティング領域３６の配置を第１の実施形態のＩＧＢＴ素子１とは異ならせている点に特徴がある。以下では、まず、図３を参照して、第１の実施形態におけるＰ型フローティング領域３６の配置の問題点について説明する。
［図３のＩＧＢＴ素子の問題点］
図３において問題になるのは、ゲートトレンチ電極２０Ｇ（トレンチＧ１，Ｇ２）の両側に設けられたＰ＋型ボディコンタクト領域１６を通って、Ｎ−型ドリフト層１０からメタルエミッタ電極層３２に流れる正孔電流Ｉ１，Ｉ２，Ｉ９，Ｉ１０の存在である。以下、図２６に示すＩＧＢＴ素子の等価回路を参照して説明する。
図２６は、ＩＧＢＴ素子のオフ状態での簡易等価回路である。図２６では、図３のコレクタ電極（裏面電極）３４からゲートトレンチ電極２０Ｇ近傍のメサ領域を通過してエミッタ電極（表面電極）３２に至る部分の等価回路が示されている。
図３および図２６を参照して、まず、等価回路の構成について説明する。ＩＧＢＴ素子は、Ｎ＋型エミッタ領域１８をエミッタとし、Ｐ型ボディ層２４（さらに、Ｐ＋型ラッチアップ防止領域１４およびＰ＋型ボディコンタクト領域１６）をベースとし、Ｎ−型ドリフト層１０（さらに、Ｎ型ホールバリア層１２およびＮ型フィールドストップ層２８）をコレクタとする寄生ＮＰＮ型バイポーラトランジスタ７０を含む。この寄生ＮＰＮ型バイポーラトランジスタ７０のエミッタ（Ｎ＋型エミッタ領域１８）は、エミッタ電極３２と接続される。さらに、この寄生ＮＰＮ型バイポーラトランジスタのベース（Ｐ型ボディ層２４）も、コンタクト抵抗７１（Ｐ＋型ボディコンタクト領域１６とエミッタ電極３２との間の抵抗）を介してエミッタ電極３２と接続される。
Ｐ型ボディ層２４の有する抵抗は図２６のゲート抵抗７３に相当する。ＩＧＢＴ素子がオフ状態のときは、寄生バイポーラトランジスタ７０のコレクタ（Ｎ−型ドリフト層１０）とベース（Ｐ型ボディ層２４）との間に空乏層容量７２が存在する。さらに、Ｐ型コレクタ層３０とＮ−型ドリフト層１０とによってＰＮ接合ダイオード７４が構成される。
次に等価回路の動作について説明する。正孔電流Ｉｈは、Ｎ−型ドリフト層１０からＰ型ボディ層２４（Ｐ＋型ラッチアップ防止領域１４およびＰ＋型ボディコンタクト領域１６）を通過し、さらに、コンタクト抵抗７１を介してエミッタ電極３２に流入する。このとき、寄生ＮＰＮ型バイポーラトランジスタ７０のベース・エミッタ間の順バイアスの電圧Ｖｂｅは、コンタクト抵抗７１の大きさをＲとして、Ｖｂｅ＝Ｉｈ×Ｒと表される。
ここで、正孔電流Ｉｈの大きさが比較的大きいとき、もしくは、コンタクト抵抗７１の大きさＲが比較的大きいときには、ベース・エミッタ間電圧Ｖｂｅが約０．７Ｖ（すなわち、シリコンＰＮ接合の拡散電位または内蔵電位）を超えるために、寄生ＮＰＮ型バイポーラトランジスタ７０がオンする。
寄生ＮＰＮ型バイポーラトランジスタ７０がオン状態となったセルでは、ＩＧＢＴ素子のゲート電圧（ゲートトレンチ電極２０Ｇの電圧）では制御不可能な電流が、コレクタ電極３４に高電圧が印加された状態で流れてしまう。この電流による発熱によって温度上昇が生じるために電気抵抗が小さくなると、さらに大きな電流が流れるという正帰還が起こる。この結果、ＩＧＢＴ素子に局所的に大電流が流れることになり、最終的にＩＧＢＴ素子は破壊に至る。第３の実施形態のＩＧＢＴ素子３では、このような問題を回避するために、Ｐ型フローティング領域３６の配置を制限している。
［ＩＧＢＴ素子の構成および動作］
図２７は、第３の実施形態によるＩＧＢＴ素子３の構成を示す断面図である。図２７のＩＧＢＴ素子３は、ゲートトレンチ電極２０Ｇ（トレンチＧ１，Ｇ２）の隣に配置されたエミッタトレンチ電極２０Ｅ（トレンチＥ５，Ｅ１，Ｅ４，Ｅ６）の底部近傍には、Ｐ型フローティング領域３６が設けられていない点で、図３のＩＧＢＴ素子１と異なる。言い換えると、図２７のＰ型フローティング領域３６は、互いに隣合うゲートトレンチ電極２０Ｇとエミッタトレンチ電極２０Ｅとのいずれにも、ゲート絶縁膜２２を介在して接していない。図２７のその他の構成は図３と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図２８は、図２７のＩＧＢＴ素子３において、ターンオフ時の正孔排出動作について説明するための図である。ＩＧＢＴ素子３では、ゲートトレンチ電極２０Ｇ（トレンチＧ１，Ｇ２）の隣に配置されたエミッタトレンチ電極２０Ｅ（トレンチＥ５，Ｅ１，Ｅ４，Ｅ６）の底部近傍には、Ｐ型フローティング領域３６が設けられていない。このため、Ｐ型フローティング領域３６が設けられたトレンチＥ２，Ｅ３の両側では図３で説明した寄生ＰＭＯＳトランジスタを介した正孔電流Ｉ４、Ｉ５，Ｉ６，Ｉ７が流れ得るが、この寄生ＰＭＯＳトランジスタを介した正孔電流Ｉ４，Ｉ５，Ｉ６，Ｉ７に比べて、トレンチＥ５，Ｅ１，Ｅ４，Ｅ６の両側での正孔電流Ｉ１，Ｉ２，Ｉ３，Ｉ８，Ｉ９，Ｉ１０は小さくなる。この結果、図２６で説明したような寄生ＮＰＮ型バイポーラトランジスタを介した正孔電流Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４も生じ難い。したがって、ＩＧＢＴ素子３の破壊耐量を高くすることができる。
ところで、図２８において、ゲートトレンチ電極２０Ｇが充填されたトレンチＧ１の右隣（＋Ｘ方向側）にＮ＋型エミッタ領域１８＿１が設けられていない場合には、トレンチＧ１の隣のトレンチＥ１の底部近傍にＰ型フローティング領域３６を形成しても構わない。この場合、トレンチＥ２の左隣（−Ｘ方向側）に寄生ＰＭＯＳトランジスタによる正孔電流Ｉ２が流れたとしても、図２６で説明したような寄生ＮＰＮ型バイポーラトランジスタがトレンチＧ１の右隣に存在しないので、たとえ大きな正孔電流Ｉ１２が流れても、寄生ＮＰＮバイポーラトランジスタ動作を考慮する必要が無い。
したがって、より正確には、隣合うゲートトレンチ電極２０Ｇ（トレンチＧ１）とエミッタトレンチ電極２０Ｅ（トレンチＥ１）との間にＮ＋型エミッタ領域１８＿１が形成されている場合には、これらのトレンチ電極２０Ｇ（トレンチＧ１）およびエミッタトレンチ電極２０Ｅ（トレンチＥ１）にゲート絶縁膜２２を介して接するようなＰ型フローティング領域３６は設けられないようにする構成があり得る。この場合、寄生ＮＰＮ型バイポーラトランジスタに、大きな正孔電流を供給しにくい方向になるため、寄生ＮＰＮバイポーラトランジスタ動作が起きにくくなり、ＩＧＢＴ素子３の破壊耐量を高くすることができる。
＜第４の実施形態＞
［ＩＧＢＴ素子の構成］
図２９は、第４の実施形態によるＩＧＢＴ素子４の構成を示す断面図である。
第４の実施形態のＩＧＢＴ素子４は、素子作製を容易にするために、Ｐ型フローティング領域３６の形状を第１の実施形態のＩＧＢＴ素子１とは異ならせている点に特徴がある。具体的に、図１の場合にはＰ型フローティング領域３６は、各エミッタトレンチ電極２０Ｅ（トレンチＥ１〜Ｅ４）の底部近傍に個別に設けられていた。これに対して、図２９の場合には、一体化された１個のＰ型フローティング領域３６が、互いに隣合う少なくとも２個のエミッタトレンチ電極２０Ｅ（トレンチＥ１〜Ｅ４）の各底部とゲート絶縁膜２２を介在して接するように形成されている。
隣合うエミッタトレンチ電極２０Ｅの間の領域にはＮ＋型エミッタ領域１８は設けられていないので、ＩＧＢＴ素子４のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は形成されていない。すなわち、隣合うエミッタトレンチ電極２０Ｅの間の領域は、Ｎ＋型エミッタ領域１８から電子が供給されているのではなく、コレクタ電極層３４から供給された正孔の出口となっているにすぎない。したがって、この領域がＰ型フローティング領域３６によって覆われていても何ら問題とならない。
上記の構成のＰ型フローティング領域３６は高エネルギーインプラを用いて形成されており、表面形状に関わらず、注入箇所を設計することができるため、図１の構成のＰ型フローティング領域３６と比べてパターン精度が粗くてもよいという特徴がある。そのため製造が容易になる。さらに、図１の場合に比べて半導体基板６４の面内での配置の自由度が増す（具体的なレイアウト例は第５の実施形態で説明する）。
図２９のその他の構成は図１の場合と同じであるので、同一または対応する部分には同一の参照符号を付して説明を繰返さない。
［ＩＧＢＴ素子の製造方法］
図３０は、図２９のＩＧＢＴ素子４の製造工程を示すフローチャートである。図３０のフローチャートは、Ｐ型フローティング領域３６を作製するステップの順番が図２３のフローチャートと異なる。
具体的に、図２３に示す第１の実施形態の場合には、トレンチ６０を形成するステップＳ１６０の直後に、すなわち、トレンチ６０の内部にゲート絶縁膜２２および埋込み電極２０を形成されていない状態で（ステップＳ２００，Ｓ２１０の前に）、各Ｐ型フローティング領域３６がイオン注入によって形成されていた（ステップＳ１７０）。これに対して、図３０に示す第４の実施形態の場合には、ステップＳ１７０に代えて、トレンチ６０の内部にゲート絶縁膜２２および埋込み電極２０を形成した後に（ステップＳ２００，Ｓ２１０の後に）、高エネルギーのイオン注入によってＰ型フローティング領域３６が形成される（ステップＳ２５５）。
図３１は、図２９のＩＧＢＴ素子４の製造工程において、Ｐ型フローティング領域３６の形成後（ステップＳ２５５の後）を示す断面図である。Ｐ型フローティング領域３６は、フォトリソグラフィによってパターニングされたレジスト（図示せず）をマスクとしたイオン注入によって形成される。このときのイオン注入条件としては、イオン種をボロンとし、ドーズ量を１×１０13/ｃｍ2程度とし、注入エネルギーを２ＭｅＶ程度の高エネルギーとする。このような高エネルギーを用いてイオン注入を行うことによって、図３１に示すように比較的深い領域にＰ型不純物（３６）を分布させることができる。
図３０のその他のステップは図２３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
＜第５の実施形態＞
［ＩＧＢＴ素子５の構成および製造方法］
図３２は、第５の実施形態のＩＧＢＴ素子５において、トレンチ電極２０、Ｎ＋型エミッタ領域１８、およびＰ型フローティング領域３６の基板面内での配置を示す図である。図３３は、図３２の切断線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに沿ったＩＧＢＴ素子５の断面図である。図３４は、図３２の切断線ＸＸＸＩＶ−ＸＸＸＩＶに沿ったＩＧＢＴ素子５の断面図である。
図３２〜図３４を参照して、ＩＧＢＴ素子５では、各ゲートトレンチ電極２０Ｇの両側に隣接するＮ＋型エミッタ領域１８は、Ｙ方向に局所的に複数個所設けられる。これによって、ＩＧＢＴ素子５の飽和電流を制限することができる。
一方、Ｐ型フローティング領域３６は、ＩＧＢＴ素子５を平面視して、各トレンチ電極２０Ｇ，２０Ｅ（トレンチＧ１，Ｇ２，Ｅ１〜Ｅ６）と交差してＸ方向に延在するとともに、Ｙ方向には複数個に分割されて配置されている。図３３に示すように、各Ｐ型フローティング領域３６は、各トレンチ電極２０Ｇ，２０Ｅの底部とゲート絶縁膜２２を介在して接している。
ここで注意すべき点は、ＩＧＢＴ素子５を平面視して、Ｎ＋型エミッタ領域１８とＰ型フローティング領域３６とは互いに重ならないように配置されている点である。したがって、ゲートトレンチ電極２０ＧとＰ型フローティング領域３６とが平面視して部分的に重なっていたとしても、ＩＧＢＴ素子５のオン状態においてＮ＋型エミッタ領域１８からの電子の供給が妨げられることはない。
ＩＧＢＴ素子５の製造工程は、図３０で説明した第４の実施形態の場合と同じである。すなわち、トレンチ６０の内部にゲート絶縁膜２２および埋込み電極２０を形成した後に（ステップＳ２００，Ｓ２１０の後に）、高エネルギーのイオン注入によってＰ型フローティング領域３６が形成される（ステップＳ２５５）。
図３５は、図３２のＩＧＢＴ素子５の製造工程において、Ｐ型フローティング領域３６の形成後（図３０のステップＳ２５５の後）を示す断面図である。図３５の断面図は、図３２の切断線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに対応する部分を示している。Ｐ型フローティング領域３６は、フォトリソグラフィによってパターニングされたレジスト（図示せず）をマスクとしたイオン注入によって形成される。レジストは、図３２の平面図においてＰ型フローティング領域３６が形成されていない部分をマスクするために用いられる。イオン注入条件としては、イオン種をボロンとし、ドーズ量を１×１０13/ｃｍ2程度とし、注入エネルギーを２ＭｅＶ程度の高エネルギーとする。このような高エネルギーを用いてイオン注入を行うことによって、図３５に示すように比較的深い領域にＰ型不純物（３６）を形成することができる。
［第１の変形例のＩＧＢＴ素子５Ａの構成］
図３６は、第１の変形例のＩＧＢＴ素子５Ａにおいて、トレンチ電極２０、Ｎ＋型エミッタ領域１８、およびＰ型フローティング領域３６の基板面内での配置を示す図である。
図３６のＩＧＢＴ素子５Ａでは、各ゲートトレンチ電極２０Ｇに両側に隣接するＮ＋型エミッタ領域１８は、Ｙ方向に連続的に延在している。これによって、飽和電流は図３２の場合に比べて増大する。したがって、図３６のＩＧＢＴ素子５Ａは飽和電流を制限しない用途に用いることができる。
Ｐ型フローティング領域３６の配置は、図３２の場合と同じである。すなわち、ＩＧＢＴ素子５Ａを平面視して、Ｐ型フローティング領域３６は、各トレンチ電極２０Ｇ，２０Ｅ（トレンチＧ１，Ｇ２，Ｅ１〜Ｅ６）と交差してＸ方向に延在するとともに、Ｙ方向には複数個に分割されて配置されている。各Ｐ型フローティング領域３６は、各トレンチ電極２０の底部とゲート絶縁膜２２を介在して接している。
ここで注意すべき点は、平面視したときに、各Ｐ型フローティング領域３６は、ゲートトレンチ電極２０Ｇに隣接するＮ＋型エミッタ領域１８と部分的に重なるが、Ｐ型フローティング領域３６とＮ＋型エミッタ領域１８とが重なる部分は、Ｎ＋型エミッタ領域１８の一部に限られる点である。したがって、ＩＧＢＴ素子がオン状態のときに、Ｎ＋型エミッタ領域１８からの電子の供給はほとんど妨げられない。
［第２の変形例のＩＧＢＴ素子５Ｂの構成］
図３７は、第２の変形例のＩＧＢＴ素子５Ｂにおいて、トレンチ電極２０、Ｎ＋型エミッタ領域１８、およびＰ型フローティング領域３６の基板面内での配置を示す図である。
図３７のＩＧＢＴ素子５Ｂでは、Ｎ＋型エミッタ領域１８の基板面内での配置は、図３２の場合と同じである。すなわち、各ゲートトレンチ電極２０Ｇの両側に隣接するＮ＋型エミッタ領域１８はＹ方向に局所的に複数個所設けられる。
一方、ＩＧＢＴ素子５Ｂを平面視して、Ｐ型フローティング領域３６は、隣合うエミッタトレンチ電極２０Ｅ間の領域を全て覆うともに、各エミッタトレンチ電極２０Ｅの底部全体とゲート絶縁膜２２を介して接している。さらに、これらのＰ型フローティング領域３６は、ゲートトレンチ電極２０Ｇと交差してＸ方向に延在する連結部３６Ａ（Ｐ型不純物によって構成される）によって連結されている。このＰ型フローティング領域３６の連結部３６Ａは、ゲートトレンチ電極２０Ｇの底部の一部とゲート絶縁膜２２を介して接している。
ＩＧＢＴ素子５Ｂを平面視して、Ｎ＋型エミッタ領域１８とＰ型フローティング領域３６，３６Ａとは重ならないように配置されている。したがって、ＩＧＢＴ素子５Ｂのオン状態においてＮ＋型エミッタ領域１８からの電子の供給が妨げられることはない。
［第３の変形例のＩＧＢＴ素子５Ｃの構成］
図３８は、第３の変形例のＩＧＢＴ素子５Ｃにおいて、トレンチ電極２０、Ｎ＋型エミッタ領域１８、およびＰ型フローティング領域３６の基板面内での配置を示す図である。
図３８のＩＧＢＴ素子５Ｃでは、Ｎ＋型エミッタ領域１８の基板面内での配置は、図３２および図３７の場合と同じである。すなわち、各ゲートトレンチ電極２０Ｇの両側に隣接するＮ＋型エミッタ領域１８は、Ｙ方向に局所的に複数個所設けられる。
一方、ＩＧＢＴ素子５Ｃを平面視して、Ｐ型フローティング領域３６は、隣合うエミッタトレンチ電極２０Ｅ間の領域を全て覆うともに、各エミッタトレンチ電極２０Ｅの底部全体とゲート絶縁膜２２を介して接している。この点で、図３８のＰ型フローティング領域３６の配置は、図３７のＰ型フローティング領域３６の配置と類似している。しかしながら、図３８の場合には、図３７の場合と異なり、各ゲートトレンチ電極２０Ｇと交差してＸ方向に延在する連結部３６Ａは設けられていない。
図３７の場合と同様に、ＩＧＢＴ素子５Ｃを平面視して、Ｎ＋型エミッタ領域１８とＰ型フローティング領域３６とは重ならないように配置されている。したがって、ＩＧＢＴ素子５Ｃのオン状態においてＮ＋型エミッタ領域１８からの電子の供給が妨げられることはない。
［第４の変形例のＩＧＢＴ素子５Ｄの構成］
図３９は、第４の変形例のＩＧＢＴ素子５Ｄにおいて、トレンチ電極２０、Ｎ＋型エミッタ領域１８、およびＰ型フローティング領域３６の基板面内での配置を示す図である。
図３９のＩＧＢＴ素子５Ｄでは、Ｎ＋型エミッタ領域１８の基板面内での配置は、図３２、図３７、図３８の場合と同じである。すなわち、各ゲートトレンチ電極２０Ｇの両側に隣接するＮ＋型エミッタ領域１８はＹ方向に局所的に複数個所設けられる。
一方、ＩＧＢＴ素子５Ｄを平面視して、各Ｐ型フローティング領域３６Ｂは、各トレンチ電極２０Ｇ，２０Ｅと交差して斜め方向に延在するように形成される。すなわち、ＩＧＢＴ素子５Ｄを平面視して、各Ｐ型フローティング領域３６Ｂは、各トレンチ電極２０Ｇ，２０Ｅと部分的に重なっており、この重なっている部分では、Ｐ型フローティング領域３６Ｂとトレンチ電極２０Ｇ，２０Ｅの底部とは、ゲート絶縁膜２２を介在して接している。
ＩＧＢＴ素子５Ｄを平面視して、Ｎ＋型エミッタ領域１８とＰ型フローティング領域３６Ｂとは重ならないように配置されているので、ＩＧＢＴ素子５Ｃのオン状態においてＮ＋型エミッタ領域１８からの電子の供給が妨げられることはない。
［第５の変形例のＩＧＢＴ素子５Ｄの構成］
図４０は、第５の変形例のＩＧＢＴ素子５Ｅにおいて、トレンチ電極２０、Ｎ＋型エミッタ領域１８、およびＰ型フローティング領域３６Ｂ，３６Ｃの基板面内での配置を示す図である。
図４０のＩＧＢＴ素子５Ｅは、図３９のＩＧＢＴ素子５Ｄを変形したものである。具体的にＩＧＢＴ素子５Ｅを平面視して、図４０のＩＧＢＴ素子５Ｅでは、図３９のフローティング領域３６Ｂと交差するともに各トレンチ電極２０Ｇ，２０Ｅと交差して斜め方向に延在するフローティング領域３６Ｃがさらに設けられる。
ＩＧＢＴ素子５Ｅを平面視して、Ｎ＋型エミッタ領域１８とＰ型フローティング領域３６Ｂ，３６Ｃとは重ならないように配置されているので、ＩＧＢＴ素子５Ｃのオン状態においてＮ＋型エミッタ領域１８からの電子の供給は妨げられない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１〜５ ＩＧＢＴ素子、１０ Ｎ−型ドリフト層、１２ Ｎ型ホールバリア層、１４ Ｐ＋型ラッチアップ防止領域、１６ Ｐ＋型ボディコンタクト領域、１８ Ｎ＋型エミッタ領域、２０ 埋込み電極（トレンチ電極）、２０Ｅ エミッタトレンチ電極、２０Ｇ ゲートトレンチ電極、２２ ゲート絶縁膜、２３ 酸化シリコン膜（絶縁膜）、２４ Ｐ型ボディ層、２６ 層間絶縁層、２８ Ｎ型フィールドストップ層、３０ Ｐ型コレクタ層、３２ メタルエミッタ電極層、３４ メタルコレクタ電極層、３６，３６Ａ，３６Ｂ，３６Ｃ Ｐ型フローティング領域、６０，Ｅ１〜Ｅ６，Ｇ１，Ｇ２ トレンチ、６２ コンタクト溝、６４ Ｎ−型半導体基板、６４ａ 第１主面、６４ｂ 第２主面、Ｉ１〜Ｉ１４，Ｉｈ 正孔電流。

Claims (10)

  1. 第１主面および第２主面を有する第１導電型の半導体基板と、
    前記第１主面に形成された第２導電型の第１不純物層と、
    前記第２主面に形成された前記第２導電型の第２不純物層と、
    前記半導体基板を平面視して第１方向に沿って延在しかつ前記第１方向に垂直な第２方向に並ぶ複数のトレンチ電極とを備え、
    前記複数のトレンチ電極の各々は、前記第１不純物層を貫通して前記半導体基板の内部に達するように形成されたトレンチの内部に、絶縁膜を介在して埋込まれ、
    前記複数のトレンチ電極は、
    ゲート電位が与えられた複数のゲートトレンチ電極と、
    エミッタ電位が与えられた複数のエミッタトレンチ電極とを含み、
    さらに、前記複数のトレンチ電極との間に層間絶縁層を介在しかつ各隣合う前記トレンチ電極の間において前記第１不純物層と電気的に接続するように前記第１主面上に形成された、前記エミッタ電位を有するエミッタ電極層と、
    前記半導体基板の内部において前記第１および第２不純物層と間をあけて形成され、前記複数のエミッタトレンチ電極の少なくとも一部の底部と前記絶縁膜を介在して接する、前記第２導電型の１または複数の第１不純物領域と、
    前記第１不純物層の表面部に形成され、各前記ゲートトレンチ電極の両側または片側に前記絶縁膜を介在して隣接する、前記第１導電型の複数の第２不純物領域とを備える、半導体装置。
  2. 前記１または複数の第１不純物領域の各々は、前記複数のエミッタトレンチ電極のいずれかの底部近傍に設けられる、請求項１に記載の半導体装置。
  3. 各前記トレンチの幅は一定でなく、各前記トレンチは、他の部分よりも幅広の部分を有する、請求項１に記載の半導体装置。
  4. 前記１または複数の第１不純物領域のいずれも、前記複数のゲートトレンチ電極とは前記絶縁膜を介在して接していない、請求項１に記載の半導体装置。
  5. 少なくとも１つの前記ゲートトレンチ電極と少なくとも１つの前記エミッタトレンチ電極とが、前記第２方向に交互に配列され、
    隣合う前記ゲートトレンチ電極と前記エミッタトレンチ電極との間に前記第２不純物領域が形成されている場合には、前記１または複数の第１不純物領域のいずれも、前記ゲートトレンチ電極の隣に位置する前記エミッタトレンチ電極とは前記絶縁膜を介在して接していない、請求項４に記載の半導体装置。
  6. 少なくとも１つの前記ゲートトレンチ電極と少なくとも２個の前記エミッタトレンチ電極とが、前記第２方向に交互に配列され、
    前記１または複数の第１不純物領域の各々は、前記半導体基板を平面視して互いに隣合う少なくとも２個の前記エミッタトレンチ電極と重なるように配置され、平面視して重なるように配置された各前記エミッタトレンチ電極の底部と前記絶縁膜を介在して接している、請求項１に記載の半導体装置。
  7. 少なくとも１つの前記ゲートトレンチ電極と少なくとも１つの前記エミッタトレンチ電極とが、前記第２方向に交互に配列され、
    前記１または複数の第１不純物領域の各々は、前記半導体基板を平面視して、少なくとも１つの前記ゲートトレンチ電極と部分的に重なるとともに前記少なくとも１つのゲートトレンチ電極を含んで互いに隣合う複数のトレンチ電極の各々と重なるように配置され、平面視して重なるように配置された各前記トレンチ電極の底部と前記絶縁膜を介在して接している、請求項１に記載の半導体装置。
  8. 前記半導体基板を平面視して、前記第１不純物領域と部分的に重なるように配置された前記ゲートトレンチ電極に隣接する前記第２不純物領域は、前記第１不純物領域とは重ならないか、部分的に前記第１不純物領域と重なる、請求項７に記載の半導体装置。
  9. 第１主面および第２主面を有する第１導電型の半導体基板において、前記第１主面から前記半導体基板の内部に達する複数のトレンチを形成するステップを備え、
    前記複数のトレンチは、前記半導体基板を平面視して第１方向に沿って延在しかつ前記第１方向に垂直な第２方向に並んで配置され、前記複数のトレンチは、複数の第１トレンチおよび複数の第２トレンチを含み、
    さらに、前記複数の第２トレンチの少なくとも一部の底部近傍にイオン注入によって第２導電型の複数の第１不純物領域を形成するステップと、
    前記複数の第１不純物領域の形成後に、各前記トレンチの内表面に絶縁膜を形成し、前記絶縁膜を介在して各前記トレンチの内部に埋込み電極を形成するステップと、
    前記絶縁膜および前記埋込み電極が形成されている領域を除いて、前記半導体基板の前記第１主面から前記複数の第１不純物領域に達しない深さまで、前記第２導電型の第１不純物層を形成するステップと、
    前記第１不純物層の表面部において、各前記第１トレンチの両側または片側に隣接して前記第１導電型の第２不純物領域を形成するステップと、
    各前記埋込み電極との間に層間絶縁層を介在しかつ各隣合う前記トレンチ間において前記第１不純物層とコンタクト領域を介在して接続するエミッタ電極層を、前記第１主面上に形成するステップと、
    前記半導体基板の前記第２主面に前記第２導電型の第２不純物層を形成するステップと、
    前記第２主面上にコレクタ電極層を形成するステップとを備える、半導体装置の製造方法。
  10. 第１主面および第２主面を有する第１導電型の半導体基板において、前記第１主面から前記半導体基板の内部に達する複数のトレンチを形成するステップを備え、
    前記複数のトレンチは、前記半導体基板を平面視して第１方向に沿って延在しかつ前記第１方向に垂直な第２方向に並んで配置され、前記複数のトレンチは、複数の第１トレンチと複数の第２トレンチとを含み、
    さらに、各前記トレンチの内表面に絶縁膜を形成し、前記絶縁膜を介在して各前記トレンチの内部に埋込み電極を形成するステップと、
    前記絶縁膜および前記埋込み電極が形成されている領域を除いて、前記半導体基板の前記第１主面に各前記トレンチよりも低い深さの第２導電型の第１不純物層を形成するステップと、
    前記半導体基板の内部において前記第１不純物層と間をあけて、前記複数の第２トレンチの少なくとも一部の底部と接するように、イオン注入によって前記第２導電型の１または複数の第１不純物領域を形成するステップと、
    前記第１不純物層の表面部において、各前記第１トレンチの両側または片側に隣接して前記第１導電型の第２不純物領域を形成するステップと、
    各前記埋込み電極に対して層間絶縁層を介在しかつ各隣合う前記トレンチ間において前記第１不純物層とコンタクト領域を介在して接続するエミッタ電極層を、前記第１主面上に形成するステップと、
    前記半導体基板の前記第２主面に前記第２導電型の第２不純物層を形成するステップと、
    前記第２主面上にコレクタ電極層を形成するステップとを備える、半導体装置の製造方法。
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