JP6495751B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＩＥ型ＩＧＢＴを備えた半導体装置に好適に利用できるものである。
例えば、特開２０１３−１４０８８５号公報（特許文献１）には、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタ領域を有する第２線状単位セル領域および、これらの間の線状インアクティブセル領域から構成されるＩＥ型トレンチゲートＩＧＢＴが開示されている。
また、特開２０１３−２５８１９０号公報（特許文献２）には、アクティブセル２次元間引き構造を有し、コンタクト用基板溝のない狭アクティブセルＩＥ型ＩＧＢＴが開示されている。
特開２０１３−１４０８８５号公報 特開２０１３−２５８１９０号公報
本発明者は、上記のようなＩＥ型ＩＧＢＴを有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。特に、半導体装置の構成について、各部位のレイアウトおよびその加工精度などの種々の要素を総合的に検討しつつ、かつ、装置特性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、ｐ型ボディ領域を貫通しｎ−型ドリフト領域まで到達する第１溝と、第１溝と離間して設けられた第２溝と、第２溝と離間して設けられた第３溝と、ｐ型ボディ領域中に設けられ第１溝の第１側面に接するように設けられたｎ＋型エミッタ領域とを有する。そして、第１溝の内部に第１絶縁膜を介して設けられた第１ゲート電極と、第２溝の内部に第２絶縁膜を介して設けられた第２ゲート電極と、第２溝の内部に第３絶縁膜を介して設けられた第３ゲート電極と、第２ゲート電極と第３ゲート電極とを接続する接続部と、を有する。そして、第１溝と第２溝との間の第１領域および第２溝と第３溝との間の第２領域であるインアクティブセル領域に設けられた第４絶縁膜と、第４絶縁膜を貫通し、ｎ＋型エミッタ領域と接する第１開口部と、ｎ＋型エミッタ領域と第１開口部を介して接続された第１電極と、を有する。また、第１領域は、第１方向に延在し、接続部は、第１方向と交差する第２方向に延在している。そして、第１開口部は、第１領域と接続部の延在方向との交差領域において分割され、第１開口部は、第１領域において、交差領域の一方の側に設けられた第１部と、交差領域の他方の側に設けられた第２部と、を有している。このように、交差領域において、第１開口部が設けられていない。
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体基板の途中まで到達する第１溝と、第１溝と離間して設けられた第２溝と、第２溝と離間して設けられた第３溝とを形成する工程、第１溝、第２溝および第３溝の内部を含む半導体基板上に、ゲート絶縁膜を介して、導電性膜を形成する工程、を有する。そして、第１溝と第２溝との間の第１領域および第２溝と第３溝との間の第２領域であるインアクティブセル領域の第１主面側に、ｐ型ボディ領域を形成する工程、第１領域のｐ型ボディ領域中に、第１溝中の第１絶縁膜と接するように、ｎ＋型エミッタ領域を形成する工程、を有する。そして、第１領域および第２領域上に層間絶縁膜を形成する工程、層間絶縁膜をエッチングすることにより、ｎ＋型エミッタ領域と接する第１開口部を形成する工程、第１開口部内を含む層間絶縁膜上に、導電性膜を形成することにより、第１電極を形成する工程、を有する。そして、第１溝および第２溝は、第１方向に延在するように形成され、接続部は、第１方向と交差する第２方向に延在するように形成される。また、第１開口部は、第１領域と接続部の延在方向との交差領域において分割され、第１領域において、交差領域の一方の側に設けられた第１部と、交差領域の他方の側に設けられた第２部とを有するように形成される。即ち、交差領域において、第１開口部を設けない。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置（半導体チップ）の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の比較例の半導体装置の構成を示す平面図である。 実施の形態１の比較例の半導体装置の製造工程途中の断面図である。 （ａ）は、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの動作を説明するための回路図であり、（ｂ）は、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの動作を説明するための断面図あり、（ｃ）は、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタが形成され得るコンタクト溝の端部の平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図（Ｂ−Ｂ）である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図（Ｂ−Ｂ）であって、図２１に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図（Ｂ−Ｂ）であって、図２３に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図（Ｃ−Ｃ）である。 実施の形態１の半導体装置の製造工程を示す断面図（Ｄ−Ｄ）である。 実施の形態１の半導体装置の製造工程を示す断面図（Ｅ−Ｅ）である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２９に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図（Ｂ−Ｂ）である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３０に続く半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す断面図（Ｂ−Ｂ）である。 実施の形態２の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）である。中でも、ＩＧＢＴがオン状態のときに、エミッタ電極側（表面側）へのホール（正孔）の排出が制限され、ドリフト領域に蓄積される電荷の濃度を高めることができるというＩＥ（Injection Enhancement）効果を奏するため、ＩＥ型と呼ぼれる。さらに、本実施の形態の半導体装置は、互いに間隔を空けて配列された３つのトレンチゲート電極のうち、中央に配置されたトレンチゲート電極（ＴＧ１）が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチゲート電極（ＴＧ２、ＴＧ３）の各々が、エミッタ電極と電気的に接続されるため、ＥＧＥ型（エミッタ−ゲート−エミッタ型）と呼ぶ。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図であり、図２および図３は、本実施の形態の半導体装置の構成を示す平面図である。図１は、例えば、図３のＡ−Ａ断面部に対応する。図３は、例えば、図２のうち二点鎖線で囲まれた領域に対応する。図４は、本実施の形態の半導体装置（半導体チップ）の構成を示す平面図である。
図１〜図４を参照しながら、本実施の形態の半導体装置の構成を説明する。
半導体基板ＳＳは、上面（主面）Ｓａと、上面Ｓａと反対側の下面（主面）Ｓｂと、を有する。半導体基板ＳＳは、上面Ｓａ側のｎ型の半導体層ＳＬｎと、下面Ｓｂ側の半導体層ＳＬｐを有する。
半導体層ＳＬｎの下層部には、ｎ−型ドリフト領域（ｎ型の半導体領域）ＮＤが形成されている。半導体層ＳＬｎと半導体層ＳＬｐとの間には、ｎ型フィールドストップ領域（ｎ型の半導体領域）Ｎｓが形成されている。この半導体層ＳＬｐは、ｐ＋型コレクタ領域（ｐ型の半導体領域）ＣＬに対応する。半導体基板ＳＳの下面Ｓｂ（ｐ＋型コレクタ領域ＣＬの下）には、コレクタ電極ＣＥが形成されている。
半導体層ＳＬｎの上層部には、ｐ型ボディ領域ＰＢが設けられている。図１中の中央部において、半導体基板ＳＳの上面Ｓａ側には、トレンチ（溝、溝部）Ｔ１が形成されている。トレンチＴ１は、上面Ｓａからｐ型ボディ領域ＰＢを貫通し、半導体層ＳＬｎの途中まで到達するように形成されている。また、トレンチＴ１は、ｎ−型ドリフト領域ＮＤまで到達するように形成されている。このトレンチＴ１の上面から見た形状（以下、平面形状という）は、Ｙ方向に長辺を有する矩形状（ライン状）である。このように、トレンチＴ１は、Ｙ方向に延在する（図２、図３）。
トレンチＴ１の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ１の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むように、トレンチゲート電極ＴＧ１が形成されている（図１）。トレンチゲート電極ＴＧ１は、後述するゲート電極ＧＥ（図４参照）と電気的に接続されている。なお、トレンチゲート電極ＴＧ１は、平面視において、Ｙ方向に沿って、連続して形成されている（図２、図３）。
一方、トレンチＴ１の両側には、所定の距離（Ｗｈ１、Ｗｈ２）離間して、トレンチＴ２およびＴ３が形成されている。
ここで、トレンチＴ２からトレンチＴ３までの間が、ハイブリッドセル領域ＬＣｈであり、そのうち、トレンチＴ２からトレンチＴ１までの間をハイブリッドサブセル領域ＬＣｈ１と、トレンチＴ３からトレンチＴ１までの間をハイブリッドサブセル領域ＬＣｈ２とする。よって、トレンチＴ１は、ハイブリッドセル領域ＬＣｈの中央部であり、ハイブリッドサブセル領域ＬＣｈ１とハイブリッドサブセル領域ＬＣｈ２との境界部に位置すると言える。ハイブリッドサブセル領域ＬＣｈ１のＸ方向の幅はＷｈ１であり、ハイブリッドサブセル領域ＬＣｈ２のＸ方向の幅はＷｈ２である。
そして、ハイブリッドセル領域ＬＣｈの両側には、インアクティブセル領域ＬＣｉが位置する。即ち、ハイブリッドセル領域ＬＣｈは、図２に示すように、複数個配置され、ハイブリッドセル領域ＬＣｈ間にインアクティブセル領域ＬＣｉが配置される。なお、これらの領域は、Ｙ方向に延在する。
このように、インアクティブセル領域ＬＣｉを介してハイブリッドセル領域ＬＣｈが繰り返し配置されるため、例えば、図２において、ハイブリッドセル領域ＬＣｈの右側には、インアクティブセル領域ＬＣｉの幅（Ｗｉ）離間して、トレンチＴ２が配置されている。また、図２において、ハイブリッドセル領域ＬＣｈの左側には、インアクティブセル領域ＬＣｉの幅（Ｗｉ）離間して、トレンチＴ３が配置されている。
また、ここでは、単位セル領域ＬＣを、ハイブリッドセル領域ＬＣｈと、ハイブリッドセル領域ＬＣｈの一方の側（図１では左側）のインアクティブセル領域ＬＣｉの部分ＬＣｉ１と、他方の側（図１では右側）のインアクティブセル領域ＬＣｉの部分ＬＣｉ２とを有する領域と定義する。部分ＬＣｉ１は、インアクティブセル領域ＬＣｉのトレンチＴ２側の半分の部分である。部分ＬＣｉ２は、インアクティブセル領域ＬＣｉのトレンチＴ３側の半分の部分である。よって、図１においては、単位セル領域ＬＣがＸ方向に複数個繰り返し配置されているとも言える。ここで、ハイブリッドセル領域ＬＣｈの幅Ｗｈを、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭くすることがより好ましい（図２）。別の言い方をすれば、ハイブリッドサブセル領域ＬＣｈ１、ＬＣｈ２の幅を、インアクティブセル領域ＬＣｉの幅Ｗｉの１／２よりも小さくすることがより好ましい。言い換えれば、ハイブリッドサブセル領域ＬＣｈ１、ＬＣｈ２の幅を、インアクティブセル領域ＬＣｉの部分ＬＣｉ１、ＬＣｉ２の幅よりも小さくすることがより好ましい。
トレンチＴ２およびＴ３は、上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ方向にそれぞれ延在する。
トレンチＴ２およびＴ３の各々の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチゲート電極ＴＧ２が形成されている。トレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチゲート電極ＴＧ３が形成されている。トレンチゲート電極ＴＧ２およびＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチゲート電極ＴＧ２およびＴＧ３の各々は、平面視において、Ｙ方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ２との間に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ３との間に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩと接触している。
また、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、半導体基板ＳＳの上面Ｓａ側には、トレンチゲート電極ＴＧ１側にのみｎ＋型エミッタ領域ＮＥが形成されている。即ち、ハイブリッドサブセル領域ＬＣｈ１において、トレンチゲート電極ＴＧ２側には、ｎ＋型エミッタ領域ＮＥが形成されておらず、また、ハイブリッドサブセル領域ＬＣｈ２において、トレンチゲート電極ＴＧ３側には、ｎ＋型エミッタ領域ＮＥが形成されていない（図１）。
さらに、図２および図３に示すように、ｎ＋型エミッタ領域ＮＥは、Ｙ方向において、所定の間隔（ＬＣａｉ）をおいて複数配置される。よって、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ＋型エミッタ領域ＮＥが形成されていない領域（断面）も存在する。
そして、ハイブリッドサブセル領域ＬＣｈ１では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とコンタクト溝ＣＴとの間に形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ（トレンチＴ１の側面）に接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とコンタクト溝ＣＴとの間に形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触している。このｎ＋型エミッタ領域ＮＥの平面形状は、例えば、矩形状であり、Ｙ方向の幅は、ＬＣａａであり、Ｘ方向の幅は、コンタクト溝ＣＴとトレンチＴ１との間の距離に対応する（図３）。
また、ハイブリッドサブセル領域ＬＣｈ１のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続され、ハイブリッドサブセル領域ＬＣｈ２のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続されている。
好適には、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ型ボディ領域ＰＢの下には、ｎ型ホールバリア領域（ｎ型の半導体領域）ＮＨＢが形成されている。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ型ホールバリア領域ＮＨＢのｎ型の不純物濃度は、ｎ−型ドリフト領域ＮＤのｎ型の不純物濃度よりも高く、かつ、ｎ＋型エミッタ領域ＮＥのｎ型の不純物濃度よりも低い。
ハイブリッドサブセル領域ＬＣｈ１のｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ２との間に形成され、ハイブリッドサブセル領域ＬＣｈ２のｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ３との間に形成されている。
なお、ハイブリッドサブセル領域ＬＣｈ１のｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、ハイブリッドサブセル領域ＬＣｈ２のｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。これにより、ｎ−型ドリフト領域ＮＤ内に蓄積されたホールが、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、エミッタ電極ＥＥに排出されにくくなるので、ＩＥ効果を高めることができる。
ハイブリッドセル領域ＬＣｈのトレンチＴ２側（図１〜３中の左側）のインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型フローティング領域（ｐ型の半導体領域）ＰＦが設けられている。このｐ型フローティング領域ＰＦは、上記トレンチＴ２と図中左端のトレンチＴ３との間に設けられている。なお、図中左端のトレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチゲート電極ＴＧ３が形成されている。このトレンチゲート電極ＴＧ３の各々は、平面視において、Ｙ方向に沿って、連続して形成されている。
ハイブリッドセル領域ＬＣｈのトレンチＴ３側（図１〜３中の右側）のインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型フローティング領域（ｐ型の半導体領域）ＰＦが設けられている。このｐ型フローティング領域ＰＦは、上記トレンチＴ３と図中右端のトレンチＴ２との間に設けられている。なお、図中右端のトレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチゲート電極ＴＧ２が形成されている。このトレンチゲート電極ＴＧ２は、平面視において、Ｙ方向に沿って、連続して形成されている。
そして、インアクティブセル領域ＬＣｉの両側において、Ｙ方向に延在するトレンチゲート電極ＴＧ２およびＴＧ３は、Ｘ方向に延在する端部トレンチゲート電極ＴＧｐにより電気的に接続されている。
さらに、インアクティブセル領域ＬＣｉの両側のトレンチゲート電極ＴＧ２およびＴＧ３は、Ｘ方向に延在するエミッタ接続部ＴＧｘにより電気的に接続されている。エミッタ接続部ＴＧｘは、例えばトレンチゲート電極ＴＧ２およびＴＧ３と同じ材料からなる。そして、エミッタ接続部ＴＧｘは、エミッタ接続部ＴＧｘに形成されたコンタクト溝ＣＴを介して、エミッタ電極ＥＥと電気的に接続されている（図２、図３、図５参照）。このような構造とすることによって、不要に高コストな微細加工プロセスに依存することなく、トレンチゲート電極ＴＧ２およびＴＧ３と、エミッタ電極ＥＥとの間の電気的な接続の信頼性を、向上させることができる。
また、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ上には、層間絶縁膜ＩＬが形成されている（図１）。層間絶縁膜ＩＬは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ型ボディ領域ＰＢを覆うように形成されている。なお、半導体基板ＳＳの上面Ｓａと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されていてもよい。
この層間絶縁膜ＩＬには、コンタクト溝（開口部）ＣＴが形成されている。コンタクト溝（開口部）ＣＴは、ｎ＋型エミッタ領域ＮＥと接するように形成されている。
このコンタクト溝ＣＴの底面には、ｐ＋型ボディコンタクト領域（ｐ型の半導体領域）ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ＋型ラッチアップ防止領域（ｐ型の半導体領域）ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
このｐ＋型ボディコンタクト領域ＰＢＣのｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰのｐ型の不純物濃度よりも高い。また、ｐ＋型半導体領域ＰＲのｐ型の不純物濃度は、ｐ型ボディ領域ＰＢのｐ型の不純物濃度よりも高い。
コンタクト溝ＣＴの内部には、接続電極ＣＰが形成されている。この接続電極ＣＰは、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと接触している。
また、コンタクト溝（開口部）ＣＴは、エミッタ接続部ＴＧｘ上にも形成されている（図２、図３、図５参照）。
また、層間絶縁膜ＩＬ上には、導電性膜よりなるエミッタ電極ＥＥが設けられており、エミッタ電極ＥＥは、コンタクト溝ＣＴを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。図１に示す例では、接続電極ＣＰとエミッタ電極ＥＥとは、一体的に形成されている。また、前述したように、エミッタ電極ＥＥは、コンタクト溝ＣＴを介して、エミッタ接続部ＴＧｘと接続されている。よって、前述したように、トレンチゲート電極ＴＧ２およびＴＧ３は、エミッタ接続部ＴＧｘを介してエミッタ電極ＥＥと電気的に接続されることとなる。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなる絶縁膜（パッシベーション膜）ＦＰＦが形成されている。
なお、図２に示すように、ｐ型フローティング領域ＰＦｐが、ゲート配線引き出し領域ＡＲ２において、セル形成領域ＡＲ１を囲むように設けられている。図２において、ｐ型フローティング領域ＰＦｐ、ＰＦは、ハッチングが付けられている領域である。また、このｐ型フローティング領域ＰＦｐは、コンタクト溝ＣＴの底面に露出した部分のｐ＋型ボディコンタクト領域ＰＢＣｐを介して、エミッタ電極ＥＥと電気的に接続されている。
ここで、本実施の形態においては、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴがＹ方向に延在するものの、例えば、トレンチゲート電極ＴＧ１のように連続して形成されていない（図２、図３）。言い換えれば、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴは、分割して配置されている。別の言い方をすれば、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴは、エミッタ接続部ＴＧｘの一方の側（図２、図３においては、上側）に配置される第１部と、エミッタ接続部ＴＧｘの他方の側（図２、図３においては、下側）に配置される第２部とを有する。さらに、別の言い方をすれば、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴは、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域を避けるように配置されている。即ち、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴは、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域には配置されていない（図５）。図５は、本実施の形態の半導体装置の構成を示す断面図である。図５は、例えば、図３のＢ−Ｂ断面部に対応する。なお、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域は、例えば、図２中の鎖線で囲まれた領域に対応する。
このように、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域を避けるように、分割して配置することで、エミッタ接続部ＴＧｘによる凹凸に起因する加工不良を回避することができる。
図６は、本実施の形態の比較例の半導体装置の構成を示す平面図であり、図７は、本実施の形態の比較例の半導体装置の製造工程途中の断面図である。図７は、例えば、図６のＢ−Ｂ断面部に対応する。なお、図６のＡ−Ａ断面部は、図１と同様である。
図７に示すように、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域においては、エミッタ接続部ＴＧｘによる凹凸（段差）が生じる。このため、図７に示すように、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域に、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを配置する場合、凹凸（段差）上に、コンタクト溝ＣＴを形成する必要がある。
このような場合、レジスト膜（フォトレジスト膜）Ｒ１０のフォトリソグラフィ時において、凹凸（段差）における光の乱反射が生じ得る。このような光の乱反射（ハレーションともいう）により、レジスト膜Ｒ１０の所望の形状の露光パターンが得られず、異常な形状の露光パターンとなる恐れがある。さらに、異常な形状の露光パターンを現像し、コンタクト溝ＣＴを形成する際のマスクとした場合、コンタクト溝ＣＴの加工不良が生じる。
これに対し、本実施の形態によれば、前述したとおり、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域を避けるように、分割して配置することで、エミッタ接続部ＴＧｘによる凹凸に起因する加工不良を回避することができる。
但し、このような構成とした場合、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの動作により局所的な大電流が流れる恐れがある。このような、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの動作の懸念を解消するため、ｎ＋型エミッタ領域ＮＥを、コンタクト溝ＣＴの端部から離間して配置することが好ましい。本実施の形態においては、図３に示すように、ｎ＋型エミッタ領域ＮＥが、コンタクト溝ＣＴの端部から距離Ｄ１離間して配置されている。別の言い方をすれば、ｎ＋型エミッタ領域ＮＥが、コンタクト溝ＣＴの端部を含まないように配置されている。
このように、ｎ＋型エミッタ領域ＮＥとコンタクト溝ＣＴの端部との距離を離すことで、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの動作を抑制し、半導体装置の特性を向上させることができる。
ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域に、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを形成しない場合、裏面からのホールの排出経路をふさぐことになる。このため、ホールは高いピンチ抵抗を経由して表面のエミッタ側へ排出される。この際、ホールの排出経路にｎ＋型エミッタ領域ＮＥが配置されていると、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタのエミッタ−ベース間にｒｂｂ’×ホール電流（Ｉｈ）分の電圧降下が生じ、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタがオン状態に移行してしまう可能性がある。
より具体的に説明する。図８（ａ）は、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの動作を説明するための回路図であり、図８（ｂ）は、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの動作を説明するための断面図ある。図８（ｃ）は、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタが形成され得るコンタクト溝ＣＴの端部の平面図である。図８（ｂ）は、例えば、図３のＥ−Ｅ断面部に対応する。なお、図８（ｂ）において、層間絶縁膜ＩＬより上の層は省略されている。
図８（ａ）に示す寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタ（ＮＰＮ−Ｂｉｐ）は、ｐ型ボディ領域ＰＢの凸部（チャネル部ＣＨ）をベースとする。寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタのエミッタ側は、エミッタ電極ＥＥと接続され、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタのコレクタ側は、ダイオードを介してコレクタ電極ＣＥと接続されている。エミッタ電極ＥＥとコレクタ電極ＣＥとの間に直列にコンタクト抵抗Ｒｃとｐｎ空乏層容量Ｃｐｎが接続されている。これらの接続ノードと寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタとの間の抵抗がｒｂｂ’となる。
図８（ｂ）に示すように、コンタクト溝ＣＴの端部（破線で囲んだ領域）は、比較的高い抵抗ｒｂｂ’を経由したホール電流Ｉｈが集中しやすい領域である。この領域において、紙面奥方向に、ｎ＋型エミッタ領域ＮＥが配置されている場合、ホールの排出経路にｎ＋型エミッタ領域ＮＥが配置されていることとなり、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタが形成されてしまう。即ち、図８（ｃ）の（ｃ１）〜（ｃ３）に示すように、ｎ＋型エミッタ領域ＮＥが、コンタクト溝ＣＴの端部と接するように配置されている場合、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタが形成されてしまい、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタがオン状態となる可能性がある。
例えば、図８（ａ）および（ｂ）に示すホール電流Ｉｈが大きく、抵抗ｒｂｂ’が大きいと、エミッタ−ベース間電圧ＶＢＥ＝Ｉｈ×ｒｂｂ’の関係から、エミッタ−ベース間電圧ＶＢＥが大きくなる。そして、このエミッタ−ベース間電圧ＶＢＥが約０．７Ｖを超えると、エミッタ−ベース間が順バイアスされ、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタがオンする。このように、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタ動作が起きた単位セル領域ＬＣにおいては、ＭＯＳＦＥＴのゲートバイアスで制御不可能な大電流が、ドレイン電圧が印加された状態で流れてしまう。さらに、大電流により発熱が生じると、温度上昇によって電気抵抗が小さくなり、さらに大きな電流が流れるといった正帰還が起こる。この結果、大電流が局所的に流れて半導体装置が破壊に至る恐れがある。
これに対し、本実施の形態においては、図３に示すように、ｎ＋型エミッタ領域ＮＥを、コンタクト溝ＣＴの端部から距離Ｄ１離間して配置したので、前述した寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの形成を回避することができる。このため、前述した寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタのオン動作を抑制することができ、半導体装置の破壊耐性を向上させることができる。
また、ｎ＋型エミッタ領域ＮＥとコンタクト溝ＣＴの端部との距離Ｄ１は、１μｍ以上とすることが好ましい。距離Ｄ１を１μｍ以上とすることで、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタを構成するＰＮ間の距離を大きくすることができ、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの形成およびその動作の可能性をさらに小さくすることができる。
また、コンタクト溝ＣＴのうち、エミッタ接続部ＴＧｘの一方の側（図２、図３においては、上側）に配置される第１部と、エミッタ接続部ＴＧｘの他方の側（図２、図３においては、下側）に配置される第２部とは、エミッタ接続部ＴＧｘに対し対称（図２、図３においては、上下対称）に配置されることが好ましい。さらに、それぞれの端部から同じ距離Ｄ１だけ離間して、それぞれｎ＋型エミッタ領域ＮＥを配置することが好ましい。
加えて、前述したように、Ｙ方向の幅がＬＣａａであるｎ＋型エミッタ領域ＮＥは、Ｙ方向において、所定の間隔（ＬＣａｉ）をおいて複数配置される。この際、配置領域と非配置の領域の比を所定の比（１：ａ）となるように設計することができる。例えば、この比を、ｎ＋型エミッタ領域ＮＥとコンタクト溝ＣＴの端部との距離Ｄ１を確保しつつ、かつ、エミッタ接続部ＴＧｘの一方の側（図２、図３においては、上側）と、他方の側（図２、図３においては、下側）において、対象となるように、ｎ＋型エミッタ領域ＮＥを一定の間隔（ＬＣａｉ）で配置することができる。また、ａ＝０、即ち、ｎ＋型エミッタ領域ＮＥとコンタクト溝ＣＴの端部との距離Ｄ１を確保しつつ、エミッタ接続部ＴＧｘの一方の側（図２、図３においては、上側）と、他方の側（図２、図３においては、下側）とにおいて、ライン状にｎ＋型エミッタ領域ＮＥを設けてもよい。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。
図９〜図３２は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、図９に示すように、例えばリン（Ｐ）などのｎ型不純物が導入されたシリコン単結晶からなる半導体基板ＳＳを用意する。半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂと、を有する。
半導体基板ＳＳは、ｎ型不純物を含有する。不純物濃度は、例えば２×１０１４ｃｍ−３程度である。半導体基板ＳＳは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板ＳＳの厚さは、例えば４５０μｍ〜１０００μｍ程度である。この半導体基板ＳＳの上面Ｓａから所定の深さまでの層が、半導体層ＳＬｎとなる。
次に、半導体基板ＳＳの上面Ｓａ上の全面に、ｎ型ホールバリア領域導入用のレジスト膜（フォトレジスト膜）Ｒ１を塗布等により形成し、通常のフォトリソグラフィ（露光・現像）により、パターニングし、ハイブリッドセル領域ＬＣｈに開口部を有するレジスト膜Ｒ１を形成する。このレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｎ型不純物を導入することによって、ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。
次に、図１０に示すように、半導体基板ＳＳの上面Ｓａ上に、ｐ型フローティング領域導入用のレジスト膜Ｒ２を塗布等により形成し、通常のフォトリソグラフィにより、パターニングし、インアクティブセル領域ＬＣｉに開口部を有するレジスト膜Ｒ２を形成する。このレジスト膜Ｒ２をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｐ型不純物を導入することによって、ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ２を除去する。なお、セル形成領域ＡＲ１（図２参照）においてｐ型フローティング領域ＰＦを形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２参照）の最外部において、ｐ型フローティング領域ＰＦｐを形成する。
次に、図１１に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、例えば酸化シリコンからなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
次に、半導体基板ＳＳの上面Ｓａ上に、ハードマスク膜加工用のレジスト膜Ｒ３を塗布等により形成し、通常のフォトリソグラフィにより、パターニングし、トレンチ（Ｔ１〜Ｔ３）形成領域に開口部を有するレジスト膜Ｒ３を形成する。このレジスト膜Ｒ３をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。
その後、図１２に示すように、アッシング等により、不要になったレジスト膜Ｒ３を除去し、残存するハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、トレンチＴ１、Ｔ２およびＴ３を形成する（図１３）。このとき、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ方向に延在するトレンチＴ１を形成する。また、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ方向にそれぞれ延在するトレンチＴ２およびＴ３を形成する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
その後、図１４に示すように、例えばフッ酸系のエッチング液等を用いたウェットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
次に、図１５に示すように、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を実行する。このとき、ｐ型フローティング領域ＰＦの下面が、トレンチＴ１、Ｔ２およびＴ３の下面より低くなるように、引き延ばし拡散を行う。
これにより、図１５中の左端のトレンチＴ３とその隣のトレンチＴ２の間に、ｐ型フローティング領域ＰＦを形成し、図１５中の右端のトレンチＴ２とその隣のトレンチＴ３の間に、ｐ型フローティング領域ＰＦを形成する。好適には、ｐ型フローティング領域ＰＦは、それぞれ、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、トレンチＴ１とその隣のトレンチＴ２との間およびトレンチＴ１とその隣のトレンチＴ３との間に、ｎ型ホールバリア領域ＮＨＢを形成する。好適には、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、好適には、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、引き延ばし拡散の際に、ｎ型の半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されない領域が、ｎ−型ドリフト領域ＮＤとなる。言い換えれば、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。なお、図１５に示す工程では、ｎ−型ドリフト領域ＮＤは、半導体層ＳＬｎの内部から半導体基板ＳＳの下面Ｓｂにかけて、形成される。
トレンチＴ１とトレンチＴ２との間では、ｎ型ホールバリア領域ＮＨＢのｎ型の不純物濃度は、ｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高く、かつ、後述するｎ＋型エミッタ領域ＮＥのｎ型の不純物濃度よりも低い。また、トレンチＴ１とトレンチＴ３との間でも、トレンチＴ１とトレンチＴ２との間と同様である。
次に、例えば熱酸化法等により、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２およびＴ３の各々の内壁に、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
次に、図１６に示すように、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２およびＴ３の内部に、例えばＣＶＤ法等により、リン（Ｐ）がドープされた多結晶シリコン（Doped Poly-Silicon）からなる導電性膜ＣＦを成膜する。導電性膜ＣＦの厚さは、例えば０．６μｍ程度である。
次に、図１７および図１８に示すように、例えばドライエッチング等により、導電性膜ＣＦをパターニングする。例えば、フォトリソグラフィにより、少なくともエミッタ接続部形成領域を覆うレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、導電性膜ＣＦをパターニングする。この際、トレンチＴ１〜Ｔ３の内部に導電性膜ＣＦが残存するようエッチング条件を調整する（エッチバックする）。これにより、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ１を形成する。また、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ２を形成する。また、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ３を形成する。さらに、エミッタ接続部ＴＧｘを形成する（図１８、図２、図３参照）。
言い換えれば、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むようにトレンチゲート電極ＴＧ１を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むようにトレンチゲート電極ＴＧ２を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むようにトレンチゲート電極ＴＧ３を形成する。さらに、トレンチゲート電極ＴＧ２およびトレンチゲート電極ＴＧ３上を横断するエミッタ接続部ＴＧｘを形成する（図１８、図２、図３参照）。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。
次に、図１９に示すように、ドライエッチング等により、トレンチＴ１、Ｔ２およびＴ３の内部以外のゲート絶縁膜ＧＩを除去する。
次に、図２０に示すように、例えば熱酸化またはＣＶＤにより、半導体基板ＳＳの上面Ｓａ上に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度）からなる絶縁膜ＩＦを形成する。次に、半導体基板ＳＳの上面Ｓａ上に、通常のフォトリソグラフィにより、ｐ型ボディ領域導入用のレジスト膜（図示は省略）を形成する。このｐ型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＡＲ１の全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。
具体的には、トレンチＴ１とトレンチＴ２との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。また、トレンチＴ１とトレンチＴ３との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。このｐ型ボディ領域ＰＢは、ｎ型ホールバリア領域ＮＨＢ上に形成される。また、インアクティブセル領域ＬＣｉにおいて、このｐ型ボディ領域ＰＢは、ｐ型フローティング領域ＰＦ上に形成される。
このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｐ型ボディ領域導入用のレジスト膜を除去する。
さらに、半導体基板ＳＳの上面Ｓａ上に、通常のフォトリソグラフィにより、ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を形成する。このｎ＋型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、ハイブリッドセル領域ＬＣｈのｐ型ボディ領域ＰＢの上層部にｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
このｎ＋型エミッタ領域ＮＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、トレンチゲート電極ＴＧ１側にのみ形成される。具体的には、トレンチＴ１とトレンチＴ２との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。また、トレンチＴ１とトレンチＴ３との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。
なお、前述したように、ｎ＋型エミッタ領域ＮＥは、Ｙ方向において、所定の間隔（ＬＣａｉ）をおいて複数配置される（図２、図３参照）。そして、前述したように、ｎ＋型エミッタ領域ＮＥは、コンタクト溝ＣＴの端部から距離Ｄ１離間して配置されている（図３参照）。このため、例えば、図２１に示す断面図（図３のＢ−Ｂ断面部）などには、ｎ＋型エミッタ領域ＮＥは、現れない。
その後、アッシング等により、不要になったｎ＋型エミッタ領域導入用のレジスト膜を除去する。
次に、図２２および図２３に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphsilicate Glass）膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、絶縁膜ＩＦを介して、ｐ型ボディ領域ＰＢを覆うように形成される。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
ここで、半導体基板ＳＳの上面Ｓａ上に層間絶縁膜ＩＬを形成する際、図２３に示す断面部（図３のＢ−Ｂ断面部）においては、層間絶縁膜ＩＬの表面に凹凸（段差）が生じる。即ち、インアクティブセル領域ＬＣｉにおいては、層間絶縁膜ＩＬの下層に、トレンチＴ２とトレンチＴ３との間を接続するエミッタ接続部ＴＧｘが存在する。このため、インアクティブセル領域ＬＣｉにおける層間絶縁膜ＩＬの表面と、インアクティブセル領域ＬＣｉ間に位置するハイブリッドセル領域ＬＣｈの層間絶縁膜ＩＬの表面との間に高低差が生じる。具体的には、ハイブリッドセル領域ＬＣｈの層間絶縁膜ＩＬの表面は、インアクティブセル領域ＬＣｉにおける層間絶縁膜ＩＬの表面より低い。さらに、ハイブリッドセル領域ＬＣｈの幅Ｗｈが、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭い場合（図２参照）には、ハイブリッドセル領域ＬＣｈにおいて、幅の狭い凹部が生じる。
次に、図２４〜図２８に示すように、層間絶縁膜ＩＬ上に、通常のフォトリソグラフィにより、コンタクト溝形成用のレジスト膜（図示は省略）を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝ＣＴを形成する。具体的には、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴとエミッタ接続部ＴＧｘ上のコンタクト溝ＣＴを形成する（図３参照）。この異方性ドライエッチングで用いられるガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。
図２４〜図２８は、それぞれ、例えば、図３のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅ断面部に対応する。これらの図に示すように、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴは、Ｂ−Ｂ、Ｄ−Ｄ断面部には現れない。即ち、図３を参照しながら説明したように、本実施の形態においては、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域を避けるように、分割して配置しているため、このコンタクト溝ＣＴは、Ｂ−Ｂ、Ｄ−Ｄ断面部には現れない。
言い換えれば、上記交差領域（例えば、図２５に示すＢ−Ｂ断面部）において、コンタクト溝ＣＴを形成する必要がない。したがって、図７を参照しながら説明したように、層間絶縁膜ＩＬの表面の凹凸（段差）に起因するコンタクト溝ＣＴの加工不良を低減することができる。
また、前述したように、ｎ＋型エミッタ領域ＮＥは、Ｙ方向において、所定の間隔（ＬＣａｉ）をおいて複数配置される（図２、図３参照）。一方、ｎ＋型エミッタ領域ＮＥは、コンタクト溝ＣＴの端部から距離Ｄ１離間して配置されている。別の言い方をすれば、ｎ＋型エミッタ領域ＮＥが、コンタクト溝ＣＴの端部を含まないように配置されている。
このため、例えば、図２６（図３に示すＣ−Ｃ断面部）においては、コンタクト溝ＣＴが形成されているものの、ｎ＋型エミッタ領域ＮＥは現れない。さらに、図２８に示す図３のＥ−Ｅ断面においては、コンタクト溝ＣＴの端部の紙面奥方向に、ｎ＋型エミッタ領域ＮＥが配置されていない。このため、図８を参照しながら説明した寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの形成を回避することができる。よって、この寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタのオン動作により生じ得る半導体装置の破壊を抑制し、半導体装置の破壊耐性を向上させることができる。
この後、アッシング等により、不要になったコンタクト溝形成用のレジスト膜を除去する。
次に、図２９に示すように、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。ここで、イオン注入条件としては、例えばイオン種をＢＦ２とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
同様に、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。また、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰとにより、ｐ＋型半導体領域ＰＲが形成される。複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
次に、図３０および図３１に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリングにより、半導体基板ＳＳの上面Ｓａ上に、バリアメタル膜としてＴｉＷ膜を形成する。ＴｉＷ膜の厚さは、例えば０．２μｍ程度である。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリングにより、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、通常のフォトリソグラフィにより、エミッタ電極形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥをパターニングする。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極形成用のレジスト膜を除去する。
これにより、ハイブリッドサブセル領域ＬＣｈ１では、複数のコンタクト溝ＣＴの内部にそれぞれ埋め込まれた複数の接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが、形成される。
エミッタ電極ＥＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々に形成されたｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと、当該ハイブリッドサブセル領域に形成された複数の接続電極ＣＰを介して電気的に接続される。なお、エミッタ電極ＥＥを形成する際に、トレンチゲート電極ＴＧ１と電気的に接続されたゲート電極ＧＥ（図４参照）を形成してもよい。
なお、セル形成領域ＡＲ１（図２参照）において、エミッタ電極ＥＥを形成する際に、ゲート配線引き出し領域ＡＲ２（図２参照）において、ゲート配線ＧＬおよびゲート電極ＧＥ（図４参照）を形成することができる。
次に、図３２に示すように、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなる絶縁膜（パッシベーション膜）ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、通常のフォトリソグラフィにより、開口部形成用のレジスト膜（図示は省略）を形成する。次に、例えばドライエッチングにより、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極ＥＥに達する開口部ＯＰ１（図４参照）を形成し、開口部ＯＰ１に露出した部分のエミッタ電極ＥＥからなるエミッタパッドＥＰ（図４参照）を形成する。また、その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。
なお、セル形成領域ＡＲ１（図４参照）において、エミッタ電極ＥＥ上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２（図４参照）において、ゲート電極ＧＥ（図４参照）上に絶縁膜ＦＰＦを形成する。また、セル形成領域ＡＲ１（図４参照）において、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２（図４参照）において、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２（図４参照）を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する。
次に、図３２に示すように、半導体基板ＳＳの下面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。これにより、この薄膜化された半導体基板ＳＳにおいて、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、半導体層ＳＬｐが形成される。また、必要に応じて、下面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
この薄膜化された半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図１参照）が形成される半導体層に対して下面Ｓｂ側の半導体層であって、ｐ＋型コレクタ領域ＣＬ（図１参照）が形成される半導体層を、半導体層ＳＬｐとする。
次に、図１に示すように、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｎ型不純物を導入することによって、ｎ型フィールドストップ領域Ｎｓを形成する。ここで、イオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｐ型不純物を導入することによって、ｐ＋型コレクタ領域ＣＬを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
即ち、ｐ＋型コレクタ領域ＣＬを形成する工程では、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、ｐ型の半導体層ＳＬｐが形成され、ｐ型の半導体層ＳＬｐにより、ｐ＋型コレクタ領域ＣＬが形成される。
次に、例えばスパッタリングにより、半導体基板ＳＳの下面Ｓｂに、半導体層ＳＬｐ即ちｐ＋型コレクタ領域ＣＬと電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態の半導体装置が完成する。
（実施の形態２）
実施の形態１においては、トレンチゲート電極ＴＧ２、ＴＧ３の上面をトレンチゲート電極ＴＧ１の上面とほぼ同じ高さとしたが、トレンチゲート電極ＴＧ２、ＴＧ３の上面をトレンチゲート電極ＴＧ１の上面より低くしてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、実施の形態１の場合と同様に、ＩＥ型のＩＧＢＴである。そして、本実施の形態の半導体装置は、実施の形態１の場合と同様に、互いに間隔を空けて配列された３つのトレンチゲート電極のうち、中央に配置されたトレンチゲート電極（ＴＧ１）が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチゲート電極（ＴＧ２、ＴＧ３）の各々が、エミッタ電極と電気的に接続されるＥＧＥ型（エミッタ−ゲート−エミッタ型）である。
［構造説明］
図３３は、本実施の形態の半導体装置の構成を示す断面図であり、図３４および図３５は、本実施の形態の半導体装置の構成を示す平面図である。なお、本実施の形態の半導体装置において、トレンチゲート電極ＴＧ２、ＴＧ３以外の構成は、実施の形態１の場合とほぼ同様である。
図３３に示すように、本実施の形態においては、トレンチゲート電極ＴＧ２、ＴＧ３は、それぞれ、半導体基板ＳＳに形成されたトレンチＴ２、Ｔ３の底部に埋め込まれているが、その上面は、トレンチゲート電極ＴＧ１の上面よりも低い位置にある。なお、トレンチゲート電極ＴＧ２、ＴＧ３の上部であって、トレンチＴ２、Ｔ３の内部には、層間絶縁膜ＩＬが埋め込まれている。
このような構成とすることにより、セルシュリンクを行っても、ゲート容量の増加に起因したスイッチングオン損失の悪化を回避することができ、かつ、ドレインオフセット構造の寄生ＰＭＯＳトランジスタの存在により低ノイズ性能も維持することができる。
具体的に、図３３に示す半導体装置においては、寄生ＰＭＯＳトランジスタが内在している。すなわち、ｐ型フローティング領域ＰＦをソース、Ｎ−型ドリフト領域ＮＤおよびｎ型ホールバリア領域ＮＨＢをチャネル、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ＋型ボディコンタクト領域ＰＢＣをドレイン、トレンチゲート電極ＴＧ２、ＴＧ３をゲートとする寄生ＰＭＯＳトランジスタが形成されている。
したがって、このような半導体装置においては、ｐ型フローティング領域ＰＦへホールが注入されると、寄生ＰＭＯＳトランジスタのソースの電位が高まり、寄生ＰＭＯＳトランジスタのゲートとソースとの間に、マイナスの電位差が発生する。その結果、寄生ＰＭＯＳトランジスタはターンオンして、ｐ型フローティング領域ＰＦに注入されたホールは、寄生ＰＭＯＳトランジスタのドレインへ排出される。
このように、ｐ型フローティング領域ＰＦへ注入されたホールが、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ＋型ボディコンタクト領域ＰＢＣから排出されることにより、スイッチング動作時の過渡状態において、ｐ型フローティング領域ＰＦ内に過剰なホールが残留しにくいという特徴がある。これにより、過渡状態におけるｐ型フローティング領域ＰＦの制御不可能な電位変動を抑制することができるので、低ノイズ性能に優れる（これは、実施の形態１（図１）の場合も同様である）。
しかしながら、例えば、実施の形態１（図１）に示す半導体装置において、セルシュリンクが進むと、ゲート−コレクタ間の容量（帰還容量）は低減できるが、ゲート−エミッタ間の容量（入力容量）は低減できない。ゲート−コレクタ間の容量は主としてスイッチングオフ損失に影響を及ぼし、ゲート−エミッタ間容量は主としてスイッチングオン損失に影響を及ぼす。すなわち、ゲート−エミッタ間の容量が低減できない場合は、スイッチングオン損失の劣化が生じてしまう。
そこで、トレンチゲート電極ＴＧ２、ＴＧ３の上面の高さ（トレンチＴ２、Ｔ３の下端部から上面までの距離）を調整する。具体的には、トレンチゲート電極ＴＧ２、ＴＧ３の上面を、トレンチゲート電極ＴＧ１の上面よりも低くし、さらに、ｐ型ボディ領域ＰＢの底面よりも低くする。
これにより、トレンチゲート電極ＴＧ２、ＴＧ３について、入力容量に寄与する面積を低減することができるので、入力容量を低減することができる。
このように、セルシュリンクを行っても、ゲート容量（特に、ゲート−エミッタ間の容量（入力容量））の増加に起因したスイッチングオン損失の悪化を回避しつつ、ドレインオフセット構造の寄生ＰＭＯＳトランジスタの存在により低ノイズ性能も維持することができる。
トレンチゲート電極ＴＧ２、ＴＧ３のうち、その上面が、トレンチゲート電極ＴＧ１の上面よりも低い位置にある部分は、例えば、図３４および図３５の黒く塗りつぶした領域である。このように、トレンチゲート電極ＴＧ２、ＴＧ３に加え、端部トレンチゲート電極ＴＧｐの上面も低くしてもよい。
但し、図３５に示すように、トレンチゲート電極ＴＧ２およびＴＧ３は、Ｘ方向に延在するエミッタ接続部ＴＧｘにより電気的に接続されている。このため、エミッタ接続部ＴＧｘにおいては、例えばトレンチゲート電極ＴＧ２およびＴＧ３は、それぞれ、トレンチＴ２、Ｔ３の上部まで埋め込まれた導電性膜よりなる（図３６）。図３６は、本実施の形態の半導体装置の構成を示す断面図である。図３６は、例えば、図３のＢ−Ｂ断面部に対応する。
さらに、本実施の形態においては、実施の形態１の場合と同様に、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域を避けるように、分割して配置している（図３４、図３５）。このような構成とすることにより、実施の形態１で詳細に説明したように、エミッタ接続部ＴＧｘによる凹凸に起因するコンタクト溝ＣＴの加工不良を回避することができる。
また、本実施の形態においては、実施の形態１の場合と同様に、ｎ＋型エミッタ領域ＮＥを、コンタクト溝ＣＴの端部から距離Ｄ１離間して配置している（図３４、図３５）。このような構成とすることにより、実施の形態１で詳細に説明したように、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタの形成を回避することができ、寄生ＮＰＮ−Ｂｉｐｏｌａｒトランジスタのオン動作を抑制し、半導体装置の破壊耐性を向上させることができる。
なお、本実施の形態においても、ｎ＋型エミッタ領域ＮＥとコンタクト溝ＣＴの端部との距離Ｄ１は、１μｍ以上とすることが好ましい。
［製法説明］
図３７は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、本実施の形態の半導体装置の製造工程においては、トレンチゲート電極ＴＧ２、ＴＧ３の上面のエッチング工程が追加される以外は、実施の形態１の場合とほぼ同様である。
具体的には、図９〜図１６に示す実施の形態１と同様の工程を経た後、図１７および図１８に示すように、トレンチＴ１、Ｔ２およびＴ３の内部およびその上部の導電性膜ＣＦを、ドライエッチング等によりパターニングする。これにより、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ１およびエミッタ接続部ＴＧｘを形成する（図２、図３参照）。この際、トレンチＴ２の内部には、ゲート絶縁膜ＧＩを介して導電性膜ＣＦがその上部まで埋め込まれている。また、トレンチＴ３の内部には、ゲート絶縁膜ＧＩを介して導電性膜ＣＦがその上部まで埋め込まれている。
次に、図３７に示すように、トレンチゲート電極ＴＧ２、ＴＧ３の形成領域（具体的には、図３４および図３５の黒く塗りつぶした領域）に開口部を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、導電性膜ＣＦをエッチングする。これにより、トレンチＴ２、Ｔ３の内部の導電性膜ＣＦの上部を除去し、トレンチゲート電極ＴＧ２、ＴＧ３の上面を低下させることができる。
この後は、図１９〜図３２等に示す実施の形態１とほぼ同様の工程により、本実施の形態の半導体装置が完成する。
なお、上記実施の形態１および２において説明した半導体装置の適用製品に制限はないが、例えば、車載や産業用途の半導体装置に適用することができる。車載や産業用途の半導体装置は、負荷短絡耐量が重視されるため、上記実施の形態の半導体装置を用いて効果的である。また、車載や産業用途の半導体装置は、逆バイアス安全動作性が要求されるため、上記実施の形態の半導体装置を用いて効果的である。特に、高耐圧・大電流対応用途（例えば、６００Ｖ、１００Ａ以上）の半導体装置に適用して効果的である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＣＥ コレクタ電極
ＣＦ 導電性膜
ＣＨ チャネル部
ＣＬ ｐ＋型コレクタ領域
ＣＰ 接続電極
Ｃｐｎ 空乏層容量
ＣＴ コンタクト溝
Ｄ１ 距離
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰＦ 絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＨＭ ハードマスク膜
ＩＦ 絶縁膜
ＩＬ 層間絶縁膜
ＬＣ 単位セル領域
ＬＣａａ 幅
ＬＣａｉ 間隔
ＬＣｈ ハイブリッドセル領域
ＬＣｈ１、ＬＣｈ２ ハイブリッドサブセル領域
ＬＣｉ インアクティブセル領域
ＬＣｉ１、ＬＣｉ２ 部分
ＮＤ ｎ−型ドリフト領域
ＮＥ ｎ＋型エミッタ領域
ＮＨＢ ｎ型ホールバリア領域
Ｎｓ ｎ型フィールドストップ領域
ＯＰ１、ＯＰ２ 開口部
ＰＢ ｐ型ボディ領域
ＰＢＣ、ＰＢＣｐ ｐ＋型ボディコンタクト領域
ＰＦ、ＰＦｐ ｐ型フローティング領域
ＰＬＰ ｐ＋型ラッチアップ防止領域
ＰＲ ｐ＋型半導体領域
Ｒ１〜Ｒ３ レジスト膜
Ｒ１０ レジスト膜
ｒｂｂ’ 抵抗
Ｒｃ コンタクト抵抗
Ｓａ 上面
Ｓｂ 下面
ＳＬｎ、ＳＬｐ 半導体層
ＳＳ 半導体基板
Ｔ１〜Ｔ３ トレンチ
ＴＧ１〜ＴＧ３ トレンチゲート電極
ＴＧｐ 端部トレンチゲート電極
ＴＧｘ エミッタ接続部
Ｗｈ、Ｗｉ 幅
Ｗｈ１、Ｗｈ２ 幅（距離）

Claims (16)

  1. 第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板の前記第２主面側に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の前記第１主面側であって、前記第１半導体領域の上方に設けられた、前記第１導電型と逆の第２導電型の第２半導体領域と、
    前記第２半導体領域を貫通し前記第１半導体領域まで到達する第１溝と、第１溝と離間して設けられた第２溝と、前記第２溝と離間して設けられた第３溝と、
    第２半導体領域中に設けられ前記第１溝の第１側面に接するように設けられた前記第１導電型の第３半導体領域と、
    前記第１溝の内部に第１絶縁膜を介して設けられた第１ゲート電極と、
    前記第２溝の内部に第２絶縁膜を介して設けられた第２ゲート電極と、
    前記第３溝の内部に第３絶縁膜を介して設けられた第３ゲート電極と、
    前記第２ゲート電極と前記第３ゲート電極とを接続する接続部と、
    前記第１溝と前記第２溝との間の第１領域および前記第２溝と前記第３溝との間の第２領域に設けられた第４絶縁膜と、
    前記第４絶縁膜を貫通し、前記第３半導体領域と接する第１開口部と、
    前記第３半導体領域と前記第１開口部を介して接続された第１電極と、
    を有し、
    前記第１領域は、第１方向に延在し、
    前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極は、前記第１方向に延在し、
    前記接続部は、前記第１方向と交差する第２方向に延在し、
    前記第１開口部は、前記第１領域と前記接続部の延在方向との交差領域において、分割され、
    前記第１開口部は、前記第１領域において、前記交差領域の一方の側に設けられた第１部と、前記交差領域の他方の側に設けられた第２部と、を有し、
    前記交差領域において、前記第１開口部が設けられておらず、
    前記第３半導体領域は、前記第１開口部のうちの前記第１部の端部と離間して配置され、
    前記第２ゲート電極の上面は、前記接続部の一方の側において、前記第１ゲート電極の上面より低い部分を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３半導体領域と前記第１部の端部との距離は、１μｍ以上である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第３半導体領域は、前記第１方向に第１間隔離間して、複数配置される、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第３半導体領域は、前記第１溝の前記第１側面と対向する前記第２溝の側面側には、配置されていない、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第４絶縁膜を貫通し、前記接続部と接する第２開口部を有し、前記第１電極は、前記第２開口部を介して前記接続部と接続される、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記半導体基板の前記第２主面側であって、前記第１半導体領域下に設けられた、前記第２導電型の第４半導体領域と、前記第４半導体領域と接続された第２電極と、を有する、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１領域の前記第２半導体領域と前記第１半導体領域との間に設けられた、前記第１導電型の第５半導体領域を有する、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１開口部は、前記第２半導体領域まで達し、前記第１開口部の底部には、前記第２導電型の第６半導体領域を有する、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第２領域の前記第２半導体領域と前記第１半導体領域との間に設けられた、前記第２導電型の第７半導体領域を有する、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１領域の幅は、前記第２領域の幅の１／２より小さい、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記交差領域において、前記第１領域の前記第４絶縁膜の表面は、前記第２領域の前記第４絶縁膜の表面より低い部分を有する、半導体装置。
  12. （ａ）第１主面および前記第１主面と反対側の第２主面を有し、少なくとも前記第２主面側に第１導電型の第１半導体領域を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板の途中まで到達する第１溝と、前記第１溝と離間して設けられた第２溝と、前記第２溝と離間して設けられた第３溝とを形成する工程、
    （ｃ）前記第１溝、前記第２溝および前記第３溝の内部を含む前記半導体基板上に、ゲート絶縁膜を介して、第１導電性膜を形成する工程、
    （ｄ）前記第１導電性膜をエッチングすることにより、前記第１溝の内部に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第２溝の内部に第２ゲート絶縁膜を介して第２ゲート電極を形成し、前記第３溝の内部に第３ゲート絶縁膜を介して第３ゲート電極を形成し、さらに、前記第２ゲート電極と前記第３ゲート電極とを接続する接続部を形成する工程、
    （ｅ）前記第１溝と前記第２溝との間の第１領域および前記第２溝と前記第３溝との間の第２領域の前記第１主面側に、前記第１導電型と逆の第２導電型の第２半導体領域を形成する工程、
    （ｆ）前記第１領域の前記第２半導体領域中に、前記第１ゲート絶縁膜と接するように、前記第１導電型の第３半導体領域を形成する工程、
    （ｇ）前記第１領域および前記第２領域上に層間絶縁膜を形成する工程、
    （ｈ）前記層間絶縁膜をエッチングすることにより、前記第３半導体領域と接する第１開口部を形成する工程、
    （ｉ）前記第１開口部内を含む前記層間絶縁膜上に、第２導電性膜を形成することにより、第１電極を形成する工程、
    を有し、
    前記（ｃ）工程において、前記第１溝、前記第２溝および前記第３溝は、第１方向に延在するように形成され、
    前記（ｄ）工程において、前記接続部は、前記第１方向と交差する第２方向に延在するように形成され、
    前記（ｈ）工程において、前記第１開口部は、前記第１領域と前記接続部の延在方向との交差領域において、分割され、前記第１領域において、前記交差領域の一方の側に設けられた第１部と、前記交差領域の他方の側に設けられた第２部とを有するように形成され、前記交差領域において、前記第１開口部を設けず、
    前記第３半導体領域は、前記第１開口部のうちの前記第１部の端部と離間して配置され、
    前記（ｄ）工程において、前記第２ゲート電極の上面が、前記接続部の一方の側において、前記第１ゲート電極の上面より低くなるように前記第１導電性膜をエッチングする、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記第３半導体領域と前記第１部の端部との距離は、１μｍ以上である、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記第３半導体領域は、前記第１方向に第１間隔離間して、複数配置される、半導体装置の製造方法。
  15. 請求項１２記載の半導体装置の製造方法において、
    前記第１領域の幅は、前記第２領域の幅の１／２より小さい、半導体装置の製造方法。
  16. 請求項１２記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記交差領域において、前記第１領域の前記層間絶縁膜の表面は、前記第２領域の前記層間絶縁膜の表面より低い部分を有する、半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6448434B2 (ja) * 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017022798A (ja) * 2015-07-07 2017-01-26 ルネサスエレクトロニクス株式会社 電力変換装置および駆動装置
JP6649216B2 (ja) 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
IT201600108699A1 (it) * 2016-10-27 2018-04-27 St Microelectronics Srl Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
JP7000240B2 (ja) * 2018-04-18 2022-01-19 ルネサスエレクトロニクス株式会社 半導体装置
JP7120916B2 (ja) * 2018-12-27 2022-08-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7507756B2 (ja) * 2019-06-04 2024-06-28 ローム株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085903A (ja) * 2003-09-05 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
JP5423018B2 (ja) 2009-02-02 2014-02-19 三菱電機株式会社 半導体装置
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
DE112011100533T5 (de) 2010-11-30 2012-12-20 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP5634318B2 (ja) * 2011-04-19 2014-12-03 三菱電機株式会社 半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP6290526B2 (ja) 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP5891023B2 (ja) * 2011-12-07 2016-03-22 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP5973730B2 (ja) 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
KR102087078B1 (ko) * 2013-11-04 2020-03-10 삼성전자주식회사 반도체 소자
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2016076561A (ja) * 2014-10-03 2016-05-12 株式会社東芝 記憶装置
CN104282744B (zh) * 2014-10-31 2017-07-21 无锡同方微电子有限公司 一种igbt器件结构
JP6164201B2 (ja) * 2014-11-17 2017-07-19 トヨタ自動車株式会社 半導体装置
JP2016174027A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
US9391135B1 (en) * 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
JP6448434B2 (ja) * 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6385873B2 (ja) * 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

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