JP5979993B2 - 狭アクティブセルie型トレンチゲートigbtの製造方法 - Google Patents
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Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。
(a)第1の主面および第2の主面を有するシリコン系半導体基板;
(b)前記シリコン系半導体基板の前記第1の主面側に設けられたIGBTセル領域;
(c)前記IGBTセル領域に設けられた複数の線状アクティブセル領域および複数の線状インアクティブセル領域;
(d)各線状アクティブセル領域の長手方向に沿って、交互に配列された複数のアクティブセクションおよび複数のインアクティブセクション;
(e)前記シリコン系半導体基板の前記第1の主面であって、各線状アクティブセル領域と各線状インアクティブセル領域の境界部に設けられたトレンチ;
(f)前記トレンチ内に絶縁膜を介して設けられたゲート電極;
(g)前記シリコン系半導体基板の前記第1の主面側の表面領域であって、各アクティブセクションのほぼ全域に亘って設けられた第1導電型を有するエミッタ領域;
(h)前記シリコン系半導体基板の前記第1の主面側の前記表面領域であって、各インアクティブセクションに設けられた第2導電型を有するボディコンタクト領域;
(i)前記シリコン系半導体基板の前記第1の主面上に設けられ、前記エミッタ領域および前記ボディコンタクト領域と電気的に接続されたメタルエミッタ電極。
(j)前記シリコン系半導体基板の前記第1の主面側の前記表面領域であって、各線状インアクティブセル領域のほぼ全域に、その両端の前記トレンチの下端に至るように設けられた第2導電型フローティング領域。
(k)前記シリコン系半導体基板の前記第1の主面側の前記表面領域であって、各線状アクティブセル領域のほぼ全域に、その両端の前記トレンチの下端と同程度の深さまで設けられた前記第1導電型を有するホールバリア領域。
(m)前記ボディコンタクト領域の下層のほぼ全面に、これと接するように設けられた前記第2導電型を有する埋め込みボディコンタクト領域。
(n)前記シリコン系半導体基板の前記第1の主面側の前記表面領域であって、隣接する線状アクティブ領域の前記エミッタ領域を延長する位置の各線状インアクティブ領域に設けられた第1導電型表面フローティング領域。
(p)前記シリコン系半導体基板の前記第1の主面側の前記表面領域であって、隣接する線状アクティブ領域の前記ボディコンタクト領域を延長する位置の各線状インアクティブ領域に設けられた第2導電型表面フローティング領域。
(q)前記複数の線状アクティブセル領域を一つ置きに置換するように設けられたホールコレクタセル領域。
(r)前記シリコン系半導体基板のほぼ全域に於いて、内部から前記第1の主面に亘り設けられた前記第1導電型を有するドリフト領域;
(s)前記シリコン系半導体基板のほぼ全域に於いて、前記ドリフト領域の前記第2の主面側に設けられ、前記第1導電型を有し、その濃度が前記ドリフト領域よりも高いフィールドストップ領域;
(t)前記シリコン系半導体基板のほぼ全域に於いて、前記フィールドストップ領域の前記第2の主面側に設けられ、前記第2導電型を有するコレクタ領域;
(v)前記シリコン系半導体基板のほぼ全域に於いて、前記コレクタ領域の前記第2の主面側に設けられ、その濃度が前記コレクタ領域よりも高いアルミニウムドープ領域;
(w)前記シリコン系半導体基板の前記第2の主面のほぼ全域に設けられたメタルコレクタ電極、
ここで、前記メタルコレクタ電極の内、前記アルミニウムドープ領域に接する部分は、アルミニウムを主要な成分とする裏面メタル膜である。
(b)前記シリコン系半導体ウエハの前記第1の主面側に設けられたIGBTセル領域;
(c)前記シリコン系半導体ウエハのほぼ全域に於いて、内部から前記第1の主面に亘り設けられ、第1導電型を有するドリフト領域;
(d)前記シリコン系半導体ウエハの前記第1の主面側の表面領域であって、前記IGBTセル領域のほぼ全面に設けられ、第2導電型を有するボディ領域;
(e)前記IGBTセル領域に設けられた複数の線状アクティブセル領域および複数の線状インアクティブセル領域;
(f)各線状アクティブセル領域の長手方向に沿って、交互に配列された複数のアクティブセクションおよび複数のインアクティブセクション;
(g)前記シリコン系半導体ウエハの前記第1の主面であって、各線状アクティブセル領域と各線状インアクティブセル領域の境界部に設けられたトレンチ;
(h)前記トレンチ内に絶縁膜を介して設けられたゲート電極;
(i)前記ボディ領域の前記表面領域であって、各アクティブセクションのほぼ全域に亘って設けられた前記第1導電型を有するエミッタ領域;
(j)前記ボディ領域の前記表面領域であって、各インアクティブセクションに設けられた前記第2導電型を有するボディコンタクト領域;
(k)前記シリコン系半導体ウエハの前記第1の主面側の前記表面領域であって、各線状インアクティブセル領域のほぼ全域に、その両端の前記トレンチの下端に至るように設けられ、前記ボディ領域よりも深さが深い第2導電型フローティング領域;
(m)前記シリコン系半導体ウエハの前記第1の主面上に設けられ、前記エミッタ領域および前記ボディコンタクト領域と電気的に接続されたメタルエミッタ電極、
を有する狭アクティブセルIE型トレンチゲートIGBTの製造方法であって、以下の工程を含む:
(x1)前記シリコン系半導体ウエハの前記第1の主面に、前記第2導電型フローティング領域を形成するための第2導電型不純物を導入する工程;
(x2)前記工程(x1)の後、前記トレンチを形成する工程;
(x3)前記工程(x2)の後、前記工程(x1)で導入した不純物に対するドライブイン拡散を実行する工程;
(x4)前記工程(x3)の後、前記ゲート電極を形成する工程;
(x5)前記工程(x4)の後、前記ボディ領域を形成するための第2導電型不純物を導入する工程。
(x6)前記工程(x1)の前に、前記シリコン系半導体ウエハの前記第1の主面に、ホールバリア領域を形成するための第1導電型不純物を導入する工程。
(x7)前記工程(x5)の後、前記エミッタ領域を形成するための第1導電型不純物の導入する工程。
(x8)前記工程(x7)の後、前記ボディコンタクト領域を形成するための第2導電型不純物の導入する工程。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。なお、図2および3に於いては、広域図の簡潔性を確保するため、一部の不純物領域の構造を大幅に簡素化して図示している(詳細構造は、例えば、図4等参照)。
まず、本願の主な対象であるIE型トレンチゲートIGBTのデバイスチップ2の内部領域(終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ2の主要部)の上面図を図1に示す。図1に示すように、チップ2(半導体基板)の内部領域の主要部は、IGBTセル領域10によって占有されている。セル領域10の外周部には、これを取り巻くように、環状を呈し、P型のセル周辺接合領域35が設けられている。このセル周辺接合領域35の外側には、間隔を置いて、単数又は複数の環状を呈し、P型のフローティングフィールドリング36(すなわちフィールドリミッティングリング)が設けられており、セル周辺接合領域35、ガードリング4(図5参照)等とともに、セル領域10に対する終端構造を構成している。
次に、図1のセル領域端部切り出し領域R1のA−A’断面を図2に示す。図2に示すように、チップ2の裏面1b(半導体基板の裏側主面または第2の主面)の半導体領域(この例では、シリコン単結晶領域)には、P+型コレクタ領域18が設けられており、その表面にはメタルコレクタ電極17が設けられている。半導体基板2の主要部を構成するN−型ドリフト領域20(第1導電型のドリフト領域)とP+型コレクタ領域18(第2導電型コレクタ領域)との間には、N型フィールドストップ領域19(第1導電型フィールドストップ領域)が設けられている。
次に、非交互配列方式の線状単位セル領域40の具体例を図3に示す。図3に示すように、図2の例では、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブセル領域40iは一つであるが、図3の例では、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブサブセル領域40is(図2の線状インアクティブセル領域40iに対応するデバイス要素)が複数となっている。非交互配列方式の例においても、主に、線状アクティブセル領域40aの幅Waは、線状インアクティブサブセル領域40isの幅Wisよりも狭くされており、上と同様に、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。すなわち、狭アクティブセル型単位セルの定義は、線状インアクティブセル領域40iの幅Wiではなく、線状インアクティブサブセル領域40isの幅Wisによって行われる。なお、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブサブセル領域40isの数(以下「挿入数」という)は、一定である必要はなく、場所によって、1個から数個の間で変化させても良い。
なお、交互配列方式のメリットは、トレンチの数が少ないので、平面構造を比較的単純にすることが可能である。また、ゲート容量を不用意に増加させないメリットもある。一方、非交互配列方式のメリットは、ゲート容量を小さくさせすぎずに、耐圧を下げることなく、比較的広い線状インアクティブセル領域の幅Wiを設定できるところに有る。アプリケーションやゲートドライブ条件によっては、小さすぎるゲート容量では全体設計最適化が困難となる場合もありえるため、必要に応じてデバイス設計として調整できる手段を確保する事は、有効である。
図1の線状単位セル領域主要部およびその周辺切り出し領域R5の詳細平面構造の一例を図4に示す。図4に示すように、線状アクティブセル領域40aの長さ方向に、たとえば、一定間隔で一定の長さのアクティブセクション40aaが設けられており、その間が、N+型エミッタ領域12が設けられていないインアクティブセクション40aiとなっている。すなわち、線状アクティブセル領域40aの長さ方向の一部分が局所分散的にアクティブセクション40aaとなっている。更に説明すると、アクティブセクション40aaには、ほぼ全面に、N+型エミッタ領域12が設けられており、インアクティブセクション40aiには、ほぼ全面に、P+型ボディコンタクト領域25およびP+型埋め込みボディコンタクト領域55が設けられている。一方、線状インアクティブセル領域40iには、ほぼ全面に、P型ボディ領域15およびP型フローティング領域16(第2導電型フローティング領域)が設けられている。
このセクションでは、セクション1の説明を踏まえて、各実施の形態に共通な具体的チップ上面レイアウトおよび単位セル構造(アクティブセル1次元間引き構造)の一例(セクション1の図1、図2および図4に対応)を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。
このセクションでは、セクション2で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域10を中心に説明するが、周辺部等については、必要に応じて図1、図2、図4等を参照する。
一方、CZ結晶を摂氏450度前後でアニールすると、サーマルドナー(Thermal Donor)が発生して、実質的なN型不純物能が上昇するという問題がある。従って、この場合、CZ結晶の中でも酸素濃度の比較的低いMCZ(Magnetic Fiield Applied CZ)法によるものを使用するのが好適である。MCZ結晶の中でも、特に、HMCZ(Horizontal MCZ)法、CMCZ(Cusp MCZ)法等による結晶が特に好適である。これらの低酸素MCZ結晶の酸素濃度は、通常、3x1017/cm3から7x1017/cm3程度である。これに対して、FZ(Floating Zone)結晶の酸素濃度は、通常、1x1016/cm3程度であり、磁場を使用しない通常のCZ結晶の酸素濃度は、通常、1x1018/cm3程度である。
このセクションで説明する例は半導体基板の裏面側構造に関するものであるが、このセクション以外の例は、全て、半導体基板の表面側構造に関するものである。従って、このセクションの例は、このセクション以外の他の全ての例に適用できる。また、そのほかの一般的な表面側構造を有するIGBT等にも適用できることは言うまでもない。
このセクションで説明する例は、たとえば図6の平面レイアウトの変形例である。
このセクションで説明する単位セル構造は、図7における単位セル構造において、P型フローティング領域16およびN型ホールバリア領域24を省略したものである。
このセクションで説明する例は、セクション1で説明した基本的なデバイス構造(主に図2)に対する変形例である。従って、その他の図、たとえば、図1、図3から図29等は、対応する変更を加えて又は、現在のまま、この例にも当てはまる。
次に、図1のセル領域端部切り出し領域R1のX−X’断面を図30に示す。図30に示すように、チップ2の裏面1b(半導体基板の裏側主面または第2の主面)の半導体領域(この例では、シリコン単結晶領域)には、P+型コレクタ領域18が設けられており、その表面にはメタルコレクタ電極17が設けられている。半導体基板2の主要部を構成するN−型ドリフト領域20(第1導電型のドリフト領域)とP+型コレクタ領域18との間には、N型フィールドストップ領域19が設けられている。
図1の線状単位セル領域主要部およびその周辺切り出し領域R5の詳細平面構造の一例を図31に示す。図31に示すように、線状アクティブセル領域40aの長さ方向に、たとえば、一定間隔で一定の長さのアクティブセクション40aaが設けられており、その間が、N+型エミッタ領域12が設けられていないインアクティブセクション40aiとなっている。すなわち、線状アクティブセル領域40aの長さ方向の一部分が局所分散的にアクティブセクション40aaとなっている。更に説明すると、線状アクティブセル領域40aのアクティブセクション40aaにおいては、ほぼ全域に、N+型エミッタ領域12が設けられており、線状アクティブセル領域40aのインアクティブセクション40aiにおいては、ほぼ全域に、P+型ボディコンタクト領域25およびP+型埋め込みボディコンタクト領域55が設けられている。一方、線状ホールコレクタセル領域40cにおいては、ほぼ全域に、P+型ボディコンタクト領域25およびP+型埋め込みボディコンタクト領域55が設けられており、N+型エミッタ領域12は設けられていない。線状インアクティブセル領域40iに於いては、他と同様に、ほぼ全領域に、P型ボディ領域15およびP型フローティング領域16(第2導電型フローティング領域)が設けられている。
線状アクティブセル領域40aおよび線状インアクティブセル領域40iの構造は、図4および図6から図9に示したものと同じであり、以下では、線状ホールコレクタセル領域40cについてのみ説明する。
図36は本願の前記一実施の形態のデバイス構造のアウトラインを説明するための図1の線状単位セル領域およびその周辺R5の拡大上面図である。これに基づいて、前記実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察を行う。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a ウエハ又はチップの表面(第1の主面)
1b ウエハ又はチップの裏面(第2の主面)
1s N−型単結晶シリコン基板
2 半導体チップ(半導体基板)
3 ガードリング
4 フィールドプレート
5 メタルゲート電極
6 ゲートパッド
7 メタルゲート配線
8 メタルエミッタ電極
9 メタルエミッタパッド
10 IGBTセル領域(または、セル領域)
11 コンタクト溝(またはコンタクトホール)
11c エミッタ電極−埋め込み電極間コンタクト部
12 N+型エミッタ領域
12i N+型表面フローティング領域(第1導電型表面フローティング領域)
14 トレンチゲート電極(主トレンチゲート電極)
14c エミッタ電位に接続されたトレンチ埋め込み電極
14i トレンチ埋め込み連結部
15 P型ボディ領域
16 P型フローティング領域(第2導電型フローティング領域)
17 メタルコレクタ電極
17a アルミニウム裏面メタル膜
17b チタン裏面メタル膜
17c ニッケル裏面メタル膜
17d 金裏面メタル膜
18 P+型コレクタ領域
19 N型フィールドストップ領域
20 N−型ドリフト領域
21 トレンチ
21c 連結部トレンチ
22 ゲート絶縁膜
24 N型ホールバリア領域
25 P+型ボディコンタクト領域
25d ダミーセルのP+型ボディコンタクト領域
25i P+型表面フローティング領域(第2導電型表面フローティング領域)
25p セル周辺接合領域のP+型ボディコンタクト領域
25r フローティングフィールドリングのP+型ボディコンタクト領域
26 層間絶縁膜
27 ポリシリコン膜
28 埋め込み電極連結部
30 アルミニウムドープ領域
31 N型ホールバリア領域導入用レジスト膜
32 トレンチハードマスク膜
33 トレンチハードマスク膜加工用レジスト膜
34 ダミーセル領域(線状ダミーセル領域)
35 セル周辺接合領域(第2導電型セル周辺接合領域)
36 フローティングフィールドリング(フィールドリミッティングリング)
37 P型フローティング領域導入用レジスト膜
38 P型ボディ領域導入用レジスト膜
39 N+型エミッタ領域導入用レジスト膜
40 線状単位セル領域
40a 線状アクティブセル領域
40aa アクティブセクション
40ai インアクティブセクション
40c 線状ホールコレクタセル領域
40f 第1線状単位セル領域
40i 線状インアクティブセル領域
40is 線状インアクティブサブセル領域
40s 第2線状単位セル領域
55 P+型埋め込みボディコンタクト領域
55i P+型埋め込みフローティング領域
56 P+型ボディコンタクト領域等導入用レジスト膜
R1 セル領域端部切り出し領域
R2,R3 セル領域内部切り出し領域
R5 線状単位セル領域主要部およびその周辺切り出し領域
Wa 線状アクティブセル領域の幅
Wc 線状ホールコレクタセル領域の幅
Wf 第1線状単位セル領域の幅
Wi 線状インアクティブセル領域の幅
Wis 線状インアクティブサブセル領域の幅
Claims (5)
- (a)第1の主面および第2の主面を有するシリコン系半導体ウエハ;
(b)前記シリコン系半導体ウエハの前記第1の主面側に設けられたIGBTセル領域;
(c)前記シリコン系半導体ウエハのほぼ全域に於いて、内部から前記第1の主面に亘り設けられ、第1導電型を有するドリフト領域;
(d)前記シリコン系半導体ウエハの前記第1の主面側の表面領域であって、前記IGBTセル領域のほぼ全面に設けられ、第2導電型を有するボディ領域;
(e)前記IGBTセル領域に設けられた複数の線状アクティブセル領域および複数の線状インアクティブセル領域;
(f)各線状アクティブセル領域の長手方向に沿って、交互に配列された複数のアクティブセクションおよび複数のインアクティブセクション;
(g)前記シリコン系半導体ウエハの前記第1の主面であって、各線状アクティブセル領域と各線状インアクティブセル領域の境界部に設けられたトレンチ;
(h)前記トレンチ内に絶縁膜を介して設けられたゲート電極;
(i)前記ボディ領域の前記表面領域であって、各アクティブセクションのほぼ全域に亘って設けられた前記第1導電型を有するエミッタ領域;
(j)前記ボディ領域の前記表面領域であって、各インアクティブセクションに設けられた前記第2導電型を有するボディコンタクト領域;
(k)前記シリコン系半導体ウエハの前記第1の主面側の前記表面領域であって、各線状インアクティブセル領域のほぼ全域に、その両端の前記トレンチの下端に至るように設けられ、前記ボディ領域よりも深さが深い第2導電型フローティング領域;
(m)前記シリコン系半導体ウエハの前記第1の主面上に設けられ、前記エミッタ領域および前記ボディコンタクト領域と電気的に接続されたメタルエミッタ電極、
を有する狭アクティブセルIE型トレンチゲートIGBTの製造方法であって、以下の工程を含む:
(x1)前記シリコン系半導体ウエハの前記第1の主面に、前記第2導電型フローティング領域を形成するための第2導電型不純物を導入する工程;
(x2)前記工程(x1)の後、前記トレンチを形成する工程;
(x3)前記工程(x2)の後、前記工程(x1)で導入した不純物に対するドライブイン拡散を実行する工程;
(x4)前記工程(x3)の後、前記ゲート電極を形成する工程;
(x5)前記工程(x4)の後、前記ボディ領域を形成するための第2導電型不純物を導入する工程。 - 請求項1に記載の狭アクティブセルIE型トレンチゲートIGBTの製造方法において、更に以下の工程を含む:
(x6)前記工程(x1)の前に、前記シリコン系半導体ウエハの前記第1の主面に、ホールバリア領域を形成するための第1導電型不純物を導入する工程。 - 請求項2に記載の狭アクティブセルIE型トレンチゲートIGBTの製造方法において、前記工程(x1)は、前記IGBTセル領域の周辺外部に設けられたフローティングフィールドリングを形成するための第2導電型不純物の導入にも兼用している。
- 請求項3に記載の狭アクティブセルIE型トレンチゲートIGBTの製造方法において、更に以下の工程を含む:
(x7)前記工程(x5)の後、前記エミッタ領域を形成するための第1導電型不純物の導入する工程。 - 請求項4に記載の狭アクティブセルIE型トレンチゲートIGBTの製造方法において、更に以下の工程を含む:
(x8)前記工程(x7)の後、前記ボディコンタクト領域を形成するための第2導電型不純物の導入する工程。
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