JP6420175B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えばトレンチゲートに直交する方向に於いてアクティブセルとインアクティブセルとを混在させたＩＥ（Injection Enhancement）型トレンチゲート（Trench Gate）ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー系半導体装置に好適に利用できるものである。
例えば特開２０１３−１４０８８５号公報（特許文献１）には、セル形成領域が、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタセル領域を有する第２線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたＩＥ型トレンチゲートＩＧＢＴが開示されている。
また、特開２０１３−２５８１９０号公報（特許文献２）には、アクティブセル２次元間引き構造を有し、ボディコンタクト領域が設けられていない狭アクティブセルＩＥ型トレンチゲートＩＧＢＴが開示されている。
特開２０１３−１４０８８５号公報 特開２０１３−２５８１９０号公報
例えば前記特許文献１に記載されているＩＥ型トレンチゲートＩＧＢＴでは、線状ホールコレクタセル領域の両側のトレンチゲート電極をエミッタ電極に接続することにより、ゲート容量の増加を回避しつつ、ＩＥ効果が十分に発揮できるようにアクティブセル間引き率を好適な範囲に維持して、セルシュリンクを可能としている。
しかしながら、上記ＩＥ型トレンチゲートＩＧＢＴにおいて、さらに、セルシュリンクを検討したところ、ゲート−コレクタ間の容量（帰還容量）は低減できるが、ゲート−エミッタ間の容量（入力容量）は低減できないことが明らかとなった。ゲート−コレクタ間の容量は主としてスイッチングオフ損失に影響を及ぼし、ゲート−エミッタ間の容量は主としてスイッチングオン損失に影響を及ぼす。すなわち、セルシュリンクを行っても、ゲート−エミッタ間の容量が低減できなければ、スイッチングオン損失が劣化するという問題が生じる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、ＩＥ型トレンチゲートＩＧＢＴのセル形成領域を、線状アクティブセル領域、線状ホールコレクタセル領域、およびこれらの間の線状インアクティブセル領域から構成する。そして、線状ホールコレクタセル領域の両側を挟んで形成され、エミッタ電極と電気的に接続する第３および第４線状トレンチゲート電極の上面を、線状アクティブセル領域の両側を挟んで形成され、ゲート電極と電気的に接続する第１および第２線状トレンチゲート電極の上面よりも低くする。
一実施の形態によれば、ＩＥ型トレンチゲートＩＧＢＴのセルシュリンクに伴うゲート容量の増加を抑制して、スイッチング損失の劣化を防止することができる。
実施の形態１によるＩＥ型トレンチゲートＩＧＢＴを形成する半導体チップの要部平面図である。 実施の形態１による半導体チップの活性部の一部を拡大して示す要部平面図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（図２に示すＡ−Ａ線に沿った要部断面図）である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（図２に示すＢ−Ｂ線に沿った要部断面図）である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（図２に示すＣ−Ｃ線に沿った要部断面図）である。 比較例として示す本発明者が検討したＩＥ型トレンチゲートＩＧＢＴの構造を説明する概略図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴのスイッチング特性（ターンオン波形）を示すグラフ図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの正孔蓄積効果を説明するグラフ図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの製造工程を示す要部断面図である。 図９に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１０に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１１に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１２に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１３に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１４に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１５に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１６に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１７に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１８に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１９に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２０に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２１に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２２に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２３に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２４に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２５に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２６に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２７に続く、ＩＥ型トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 実施の形態２によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（図２のＡ−Ａ線に沿った要部断面図）である。 実施の形態３による半導体チップの活性部の一部を拡大して示す要部平面図である。 実施の形態３によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（図３０に示すＤ−Ｄ線に沿った要部断面図）である。 実施の形態４によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（図２のＡ−Ａ線に沿った要部断面図）である。 実施の形態５によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図（図２のＡ−Ａ線に沿った要部断面図）である。 実施の形態５によるＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図（図２のＡ−Ａ線に沿った要部断面図）である。 実施の形態６によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図（図２のＡ−Ａ線に沿った要部断面図）である。 実施の形態６によるＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図（図２のＡ−Ａ線に沿った要部断面図）である。 実施の形態７によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図である。 実施の形態７によるＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図である。 実施の形態８によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図である。 実施の形態８によるＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図である。 実施の形態９によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図である。 実施の形態９によるＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図である。 実施の形態９によるＩＥ型トレンチゲートＩＧＢＴの第３例の要部断面図である。 実施の形態９によるＩＥ型トレンチゲートＩＧＢＴの第４例の要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
ＩＥ型トレンチゲートＩＧＢＴについて開示した先行技術としては、例えば特開２０１３−１４０８８５号公報（特許文献１）および特開２０１３−２５８１９０号公報（特許文献２）がある。（１）セル領域およびその周辺の平面構造、（２）狭アクティブセル型単位セルおよび交互配列方式、並びに（３）アクティブセル２次元間引き構造については特開２０１３−１４０８８５号公報（特許文献１）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。
（実施の形態１）
≪ＩＥ型トレンチゲートＩＧＢＴの構造≫
本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１〜図５を用いて説明する。図１は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴを形成する半導体チップの要部平面図である。図２は、本実施の形態１による半導体チップの活性部の一部を拡大して示す要部平面図である。図３〜図５は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図３は、図２に示すＡ−Ａ線に沿った要部断面図、図４は、図２に示すＢ−Ｂ線に沿った要部断面図、図５は、図２に示すＣ−Ｃ線に沿った要部断面図である。本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、例えば６００Ｖ程度の耐圧を有する。
図１に示すように、半導体チップＳＣの外周部の上面には、環状のガードリングＧＲが設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数または複数）の環状のフィールドプレートＦＰが設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
環状のフィールドプレートＦＰの内側であって、半導体チップＳＣの活性部の主要部には、セル形成領域ＣＲが設けられており、半導体チップＳＣの活性部の上面には、半導体チップＳＣの外周部の近傍までエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。
エミッタ電極ＥＥとフィールドプレートＦＰとの間には、ゲート配線ＧＬが配置されており、ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。
図２に示すように、セル形成領域ＣＲには、第１方向（ｘ方向）に線状単位セル領域ＬＣが周期的に配列されている。各線状単位セル領域ＬＣは、第１線状単位セル領域ＬＣ１と第２線状単位セル領域ＬＣ２とから構成されており、本実施の形態１では、第１線状単位セル領域ＬＣ１の幅Ｗ１と第２線状単位セル領域ＬＣ２の幅Ｗ２とは、同一または実質的に同一である。
各第１線状単位セル領域ＬＣ１は、中央の線状アクティブセル領域ＬＣａとこれを囲む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの間には、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された第１線状トレンチゲート電極ＴＧ１または第２線状トレンチゲート電極ＴＧ２がある。
一方、各第２線状単位セル領域ＬＣ２は、中央の線状ホールコレクタセル領域ＬＣｃとこれを囲む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの間には、エミッタ電極ＥＥと電気的に接続された第３線状トレンチゲート電極ＴＧ３または第４線状トレンチゲート電極ＴＧ４がある。
線状アクティブセル領域ＬＣａの幅Ｗａおよび線状ホールコレクタセル領域ＬＣｃの幅Ｗｃは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭く形成されており、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、いわゆる「狭アクティブセル型単位セル」である。
また、線状アクティブセル領域ＬＣａまたは線状ホールコレクタセル領域ＬＣｃと、線状インアクティブセル領域ＬＣｉとを交互に配列して、線状単位セル領域ＬＣを構成しており、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、いわゆる「交互配列方式」である。
線状アクティブセル領域ＬＣａおよび線状ホールコレクタセル領域ＬＣｃには、それぞれ第１方向（ｘ方向）と直交する第２方向（ｙ方向、長手方向）に沿って、その中央部にコンタクト溝ＣＴが設けられており、その下端部は、半導体基板に形成されたＰ＋型ボディコンタクト領ＰＢＣに達している。
線状アクティブセル領域ＬＣａにおいては、第２方向（ｙ方向、長手方向）に周期的に、Ｎ＋型エミッタ領域ＮＥが形成された領域、すなわち、アクティブセクションＬＣａａと、Ｎ＋型エミッタ領域ＮＥが形成されていない領域（Ｐ型ボディ領域ＰＢ）、すなわち、インアクティブセクションＬＣａｉとが交互に設けられている。
線状ホールコレクタセル領域ＬＣｃにおいては、第２方向（ｙ方向、長手方向）に周期的に、第３線状トレンチゲート電極ＴＧ３と第４線状トレンチゲート電極ＴＧ４とを相互に接続する連結トレンチゲート電極（エミッタ接続部）ＴＧｃが設けられている。そして、連結トレンチゲート電極（エミッタ接続部）ＴＧｃとコンタクト溝ＣＴ（Ｐ＋型ボディコンタクト領域ＰＢＣ）との交差部において、第３線状トレンチゲート電極ＴＧ３と第４線状トレンチゲート電極ＴＧ４とは相互に接続され、エミッタ電極ＥＥと電気的に接続されている。
なお、本実施の形態１では、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃと線状アクティブセル領域ＬＣａの幅Ｗａとは、同一または実質的に同一であるが、このことは必須ではない。しかし、同一または実質的に同一とすることによって、正孔分布が均一になる利点がある。
線状インアクティブセル領域ＬＣｉにはＰ型フローティング領域ＰＦが設けられている。本実施の形態１では、Ｐ型フローティング領域ＰＦの深さは、第１、第２、第３および第４線状トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３およびＴＧ４が形成されたトレンチの下端部よりも深く、その下端部をカバーする構造となっている。このような構造は必須ではないが、このようにすることによって、線状インアクティブセル領域ＬＣｉの第１方向（ｘ方向）の幅Ｗｉを線状アクティブセル領域ＬＣａの第１方向（ｘ方向）の幅Ｗａよりも大きくしても耐圧を維持することが容易になる利点がある。なお、本実施の形態１では、線状アクティブセル領域ＬＣａの第１方向（ｘ方向）の幅Ｗａを線状インアクティブセル領域ＬＣｉの第１方向（ｘ方向）の幅Ｗｉよりも狭くしているが、このことは必須ではないが、そのようにすることによって、ＩＥ効果を高めることができる。
セル形成領域ＣＲの周辺外部には、これを取り巻くように、例えばＰ型フローティング領域ＰＦｐが設けられている部分があり、このＰ型フローティング領域ＰＦｐは、コンタクト溝ＣＴ（Ｐ＋型ボディコンタクト領域ＰＢＣｐ）によって、エミッタ電極ＥＥと電気的に接続されている。
また、セル形成領域ＣＲの周辺外部には、例えばゲート配線ＧＬが配置されており、このゲート配線ＧＬに向けて、セル形成領域ＣＲ内から、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が延在している。そして、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が延在した部分（すなわち、ゲート引き出し部ＴＧｗ）の端部連結トレンチゲート電極ＴＧｚが、ゲート配線−トレンチゲート電極接続部ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、線状インアクティブセル領域ＬＣｉとセル形成領域ＣＲの周辺外部との間は、端部トレンチゲート電極ＴＧｐによって区画されている。
次に、図２のＡ−Ａ線に沿った断面構造について図３を用いて説明する。
図３に示すように、半導体基板ＳＳの主要部は、Ｎ−型ドリフト領域ＮＤが占めており、半導体基板ＳＳの裏面（第２主面、下面）Ｓｂ側には、Ｎ−型ドリフト領域ＮＤに近い側から、Ｎ型フィールドストップ領域ＮｓおよびＰ＋型コレクタ領域ＰＣが設けられている。さらに、半導体基板ＳＳの裏面Ｓｂには、Ｐ＋型コレクタ領域ＰＣと電気的に接続するコレクタ電極ＣＥが設けられている。
一方、半導体基板ＳＳの表面（第１主面、上面）Ｓａ側には、そのほぼ全面（セル形成領域ＣＲのほぼ全面）に、Ｐ型ボディ領域ＰＢが設けられている。
線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第１トレンチＴ１および第２トレンチＴ２が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が設けられている。
第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されている。また、第１線状トレンチゲート電極ＴＧ１は、半導体基板ＳＳに形成された第１トレンチＴ１の下端部から上部にわたり埋め込まれている。同様に、第２線状トレンチゲート電極ＴＧ２は、半導体基板ＳＳに形成された第２トレンチＴ２の下端部から上部にわたり埋め込まれている。
一方、線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第３トレンチＴ３および第４トレンチＴ４が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４が設けられている。
第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。また、第３線状トレンチゲート電極ＴＧ３は、半導体基板ＳＳに形成された第３トレンチＴ３の底部に埋め込まれているが、その上面は、第１線状トレンチゲート電極ＴＧ１の上面および第２線状トレンチゲート電極ＴＧ２の上面よりも低い位置にあり、さらに、Ｐ型ボディ領域ＰＢの底面よりも低い位置にある。同様に、第４線状トレンチゲート電極ＴＧ４は、半導体基板ＳＳに形成された第４トレンチＴ４の底部に埋め込まれているが、その上面は、第１線状トレンチゲート電極ＴＧ１の上面および第２線状トレンチゲート電極ＴＧ２の上面よりも低い位置にあり、さらに、Ｐ型ボディ領域ＰＢの底面よりも低い位置にある。
線状アクティブセル領域ＬＣａにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｎ＋型エミッタ領域ＮＥが設けられており、コンタクト溝ＣＴの下端部には、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられている。このＰ＋型ボディコンタクト領域ＰＢＣの下には、Ｐ＋型ラッチアップ防止領域ＰＬＰが設けられており、Ｐ＋型ラッチアップ防止領域ＰＬＰの下には、Ｎ型ホールバリア領域ＮＨＢが設けられている。なお、線状ホールコレクタセル領域ＬＣｃにおける不純物ドープ構造は、Ｎ＋型エミッタ領域ＮＥが設けられていない以外、線状アクティブセル領域ＬＣａと同じである。
線状インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｐ型ボディ領域ＰＢの下に、例えば第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４よりも深いＰ型フローティング領域ＰＦが設けられている。
ここに示したように、本実施の形態１では、線状ホールコレクタセル領域ＬＣｃにも、線状アクティブセル領域ＬＣａと同様に、Ｎ型ホールバリア領域ＮＨＢおよびＰ＋型ラッチアップ防止領域ＰＬＰ等を設けているが、これらは必須ではない。しかし、これらを設けることによって、全体としての正孔の流れのバランスを保つことができる。
半導体基板ＳＳの表面Ｓａ上のほぼ全面には、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、コンタクト溝ＣＴを介して、Ｎ＋型エミッタ領域ＮＥおよびＰ＋型ボディコンタクト領域ＰＢＣと接続されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるファイナルパッシベーション膜ＦＰＦが形成されている。
次に、図２のＢ−Ｂ線に沿った断面構造について図４を用いて説明する。
図４に示すように、この断面においては、線状アクティブセル領域ＬＣａにおいても、Ｎ＋型エミッタ領域ＮＥが設けられていないので、図面上、線状アクティブセル領域ＬＣａと線状ホールコレクタセル領域ＬＣｃとは、同一となる。その他の部分の構造は、前記図３で説明したところと同じである。もちろん、前記図３と同様に、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されており、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されているという点は相違している。
次に、図２のＣ−Ｃ線に沿った断面構造について図５を用いて説明する。
図５に示すように、線状ホールコレクタセル領域ＬＣｃ以外の構造は、前記図４について説明したところと同じである。線状ホールコレクタセル領域ＬＣｃの部分については、ほぼ連結トレンチゲート電極ＴＧｃ（エミッタ接続部）のみが占有する構造となっている。
なお、本実施の形態１では、「狭アクティブセル型単位セル」を有するＩＥ型トレンチゲートＩＧＢＴについて具体的に説明したが、これに限定されるものではなく、「非狭アクティブセル型単位セル」を有するＩＥ型トレンチゲートＩＧＢＴにも適用できることは言うまでもない。
また、本実施の形態１では、「交互配列方式」を有するＩＥ型トレンチゲートＩＧＢＴについて具体的に説明したが、これに限定されるものではなく、「非交互配列方式」を有するＩＥ型トレンチゲートＩＧＢＴにも適用できることは言うまでもない。
ここで、ＩＥ型トレンチゲートＩＧＢＴの構造をより具体的に例示するために、ＩＥ型トレンチゲートＩＧＢＴの各部（図１〜図５参照）の主要寸法の一例を示す。
線状アクティブセル領域ＬＣａの幅Ｗａは、１．３μｍ程度、線状インアクティブセル領域ＬＣｉの幅Ｗｉは、３．３μｍ程度である。ここで、線状アクティブセル領域ＬＣａの幅Ｗａは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭いことが望ましく、Ｗｉ／Ｗａの値は、例えば２〜３の範囲が特に好適である。
また、コンタクト溝ＣＴの幅は、０．３μｍ程度である。第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の幅は、０．７μｍ程度（０．８μｍ以下が特に好適である）、これらの深さは、３μｍ程度である。半導体基板ＳＳの表面ＳａからのＮ＋型エミッタ領域ＮＥの深さは、０．２５μｍ程度、Ｐ型ボディ領域ＰＢ（チャネル領域）の深さは、０．８μｍ程度、Ｐ＋型ラッチアップ防止領域ＰＬＰの深さは、１．４μｍ程度、Ｐ型フローティング領域ＰＦの深さは、４．５μｍ程度である。半導体基板ＳＳの裏面ＳｂからのＮ型フィールドストップ領域Ｎｓの深さは、２．０μｍ程度、Ｐ＋型コレクタ領域ＰＣの深さは、０．５μｍ程度である。
また、半導体基板ＳＳの厚さは、７０μｍ程度（ここでは、耐圧６００Ｖ程度の例を示す）である。なお、半導体基板ＳＳの厚さは求められる耐圧に強く依存する。従って、耐圧１,２００Ｖでは、例えば１２０μｍ程度であり、耐圧４００Ｖでは、例えば４０μｍ程度である。
なお、以下の例においても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。
≪ＩＥ型トレンチゲートＩＧＢＴの効果≫
１．ＩＥ型トレンチゲートＩＧＢＴのゲート容量
ＩＥ型トレンチゲートＩＧＢＴのオン電圧性能をさらに高める方法としては、セルをシュリンクして、ＩＥ効果を強めることが有効である。しかし、単純にセルをシュリンクすると、トレンチ密度が高くなることに伴うゲート容量の増大により、スイッチング損失の悪化を招く。そこで、本発明者は、ゲート容量を低減することのできる種々のＩＥ型トレンチゲートＩＧＢＴの構造について検討した。
まず、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの効果を説明する前に、比較例として、本実施の形態１に先駆けて本発明者が検討したＩＥ型トレンチゲートＩＧＢＴの構造について図６を用いて簡単に説明する。図６は、比較例として示す本発明者が検討したＩＥ型トレンチゲートＩＧＢＴの構造を説明する概略図である。
比較例によるＩＥ型トレンチゲートＩＧＢＴでは、本実施の形態１と同様に、線状アクティブセル領域ＬＣａを、例えば１つ置きに、線状ホールコレクタセル領域ＬＣｃ（すなわち、ＦＥＴ（Field Effect Transistor；電界効果トランジスタ）部分がＦＥＴとして動作しないように、Ｎ＋型エミッタ領域ＮＥ（ＦＥＴのソース）を除去した疑似的な線状アクティブセル領域）で置き換えた構造としている。
そして、線状アクティブセル領域ＬＣａの両側に形成されたトレンチＴＲに、トレンチＴＲの下端部から上部までトレンチゲート電極ＴＧＧを埋め込み、このトレンチゲート電極ＴＧＧをゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続している。また、線状ホールコレクタセル領域ＬＣｃの両側に形成されたトレンチＴＲに、トレンチＴＲの下端部から上部までトレンチゲート電極ＴＧＥを埋め込み、このトレンチゲート電極ＴＧＥをエミッタ電極と電気的に接続している。
ところで、この比較例によるＩＥ型トレンチゲートＩＧＢＴでは、寄生ＰＭＯＳトランジスタが形成されている。すなわち、Ｐ型フローティング領域ＰＦをソース「Ｓ」、Ｎ−ドリフト領域ＮＤおよびＮ型ホールバリア領域ＮＨＢをチャネル「ＣＨ」、Ｐ＋型ラッチアップ防止領域ＰＬＰおよびＰ＋型ボディコンタクト領域ＰＢＣをドレイン「Ｄ」、線状ホールコレクタセル領域ＬＣｃの両側に形成されたトレンチゲート電極ＴＧＥをゲート「Ｅ」とする寄生ＰＭＯＳトランジスタが形成されている。なお、線状ホールコレクタセル領域ＬＣｃの両側に形成されたトレンチゲート電極ＴＧＥはゲート「Ｅ」と記載し、線状アクティブセル領域ＬＣａ両側に形成されたトレンチゲート電極ＴＧＧはゲート「Ｇ」と記載して、両者を区別する。
従って、この比較例によるＩＥ型トレンチゲートＩＧＢＴでは、Ｐ型フローティング領域ＰＦへ正孔が注入されると、寄生ＰＭＯＳトランジスタのソース「Ｓ」の電位が高まり、寄生ＰＭＯＳトランジスタのゲート「Ｅ」とソース「Ｓ」との間に、マイナスの電位差が発生する。その結果、寄生ＰＭＯＳトランジスタはターンオンして、Ｐ型フローティング領域ＰＦに注入された正孔は、寄生ＭＯＳＦＥＴのドレイン「Ｄ」へ排出される。
このように、比較例によるＩＥ型トレンチゲートＩＧＢＴでは、Ｐ型フローティング領域ＰＦへ注入された正孔がＰ型フローティング領域ＰＦから排出されることにより、スイッチング動作時の過渡状態において、Ｐ型フローティング領域ＰＦ内に過剰な正孔が残留して蓄積しにくいという特徴がある。これにより、過渡状態におけるＰ型フローティング領域ＰＦの制御不可能な電位変動を抑制することができるので、低ノイズ性能に優れる。
しかしながら、比較例によるＩＥ型トレンチゲートＩＧＢＴにおいて、さらに、セルシュリンクを検討したところ、ゲート−コレクタ間の容量（帰還容量）は低減できるが、ゲート−エミッタ間の容量（入力容量）は低減できないことが明らかとなった。ゲート−コレクタ間の容量は主としてスイッチングオフ損失に影響を及ぼし、ゲート−エミッタ間容量は主としてスイッチングオン損失に影響を及ぼす。すなわち、さらに、セルシュリンクを行っても、ゲート−エミッタ間の容量が低減できない場合は、スイッチングオン損失の劣化が生じてしまう。
そこで、本実施の形態１では、前記図３および前記図４に示したように、線状ホールコレクタセル領域ＬＣｃの両側に形成された第３トレンチＴ３および第４トレンチＴ４のそれぞれの内部に形成される第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４の下端部からの高さを調整した。
すなわち、第３線状トレンチゲート電極ＴＧ３の上面を、第１線状トレンチゲート電極ＴＧ１の上面および第２線状トレンチゲート電極ＴＧ２の上面よりも低くし、さらに、Ｐ型ボディ領域ＰＢの底面よりも低くした。同様に、第４線状トレンチゲート電極ＴＧ４の上面を、第１線状トレンチゲート電極ＴＧ１の上面および第２線状トレンチゲート電極ＴＧ２の上面よりも低くし、さらに、Ｐ型ボディ領域ＰＢの底面よりも低くした。
これにより、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４が入力容量に寄与する面積を低減することができるので、入力容量を低減することができる。ただし、第３トレンチの下端部から第３線状トレンチゲート電極ＴＧ３の上面までの高さおよび第４トレンチの下端部から第４線状トレンチゲート電極ＴＧ４の上面までの高さは、寄生ＰＭＯＳトランジスタをターンオンさせるエミッタ電位を供給できる高さは必要である。すなわち、入力容量をできるだけ小さくしたいために、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４の全てをエッチングして寄生ＰＭＯＳトランジスタ自体の存在が無くなってしまうと、前述した寄生ＰＭＯＳトランジスタの存在に起因する利点が得られなくなる。
図７は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴのスイッチング特性（ターンオン波形）を示すグラフ図である。
図７に示すように、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、比較例によるＩＥ型トレンチゲートＩＧＢＴと比べて、入力容量が小さくなり、ゲート電圧の立ち上がりが早くなっている。これにより、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、比較例によるＩＥ型トレンチゲートＩＧＢＴと比べて、スイッチング損失が改善できることが分かる。
なお、ＩＥ型トレンチゲートＩＧＢＴの帰還容量は、比較例によるＩＥ型トレンチゲートＩＧＢＴの帰還容量と差異がなく、同等のターンオフ波形が得られた。
２．ＩＥ型トレンチゲートＩＧＢＴのオン電圧
さらに、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、比較例によるＩＥ型トレンチゲートＩＧＢＴと比べて、オン電圧を低くすることができる。
図８は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの正孔蓄積効果を説明するグラフ図である。（Ａ）は本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴ、（Ｂ）は比較例によるＩＥ型トレンチゲートＩＧＢＴ、（Ｃ）は線状アクティブセル領域のみを形成したＩＥ型トレンチゲートＩＧＢＴのそれぞれの正孔濃度分布を示す。
図８に示すように、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴ（Ａ）では、半導体基板の表面側での正孔蓄積効果が、比較例によるＩＥ型トレンチゲートＩＧＢＴ（Ｂ）よりも高くなっている。これにより、オン電圧は低くなると考えられる。
この理由としては、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、第３線状トレンチゲート電極ＴＧ３の上面および第４線状トレンチゲート電極ＴＧ４の上面を、Ｐ型ボディ領域ＰＢの底面よりも低い位置にしたことに起因すると考えられる。すなわち、寄生ＰＭＯＳトランジスタでは、ゲート「Ｅ」とドレイン「Ｄ」とがオフセット構造になっているので、寄生ＰＭＯＳトランジスタの駆動能力が抑制されており、過度な正孔排除を抑制することができる。
３．アクティブセル間引き率について
本実施の形態１では、アクティブセル間引き率は、セル形成領域の主要部における正孔流出経路を構成する各種セル領域（正孔流出セル部）の幅で、正孔流出経路を構成しない各種セル領域（正孔非流出セル部）の幅を割ったものと定義している。
従って、例えば前記図２の例では、正孔流出セル部は、線状アクティブセル領域ＬＣａと線状ホールコレクタセル領域ＬＣｃであり、正孔非流出セル部は、線状インアクティブセル領域ＬＣｉである。ここで、線状アクティブセル領域ＬＣａの幅Ｗａと線状ホールコレクタセル領域ＬＣｃの幅Ｗｃとは等しいので、アクティブセル間引き率＝Ｗｉ／Ｗａで与えられる。
アクティブセル間引き率が１周辺から低い領域では、ＩＥ効果が弱いため、オン電圧が高くなる。一方、アクティブセル間引き率が５周辺から高い領域では、正孔排出抵抗が大きくなるため、オン電圧があまり変わらないにもかかわらず、スイッチング損失が急速に増加する。そこで、本実施の形態１では、アクティブセル間引き率として、１．５〜４（さらに好ましくは、２〜３）の範囲を設定した。
本実施の形態１では、例えば線状アクティブセル領域ＬＣａの幅Ｗａ（線状ホールコレクタセル領域ＬＣｃの幅Ｗｃ）は１．３μｍ程度、線状インアクティブセル領域ＬＣｉの幅Ｗｉは３．３μｍ程度としており、アクティブセル間引き率Ｗｉ／Ｗａは、約２．５となる。
このように、本実施の形態１によれば、線状アクティブセル領域ＬＣａを、例えば１つ置きに、線状ホールコレクタセル領域ＬＣｃ（すなわち、ＦＥＴ部分がＦＥＴとして動作しないように、Ｎ＋型エミッタ領域ＮＥ（ＦＥＴのソース）を除去した擬似的な線状アクティブセル領域）で置き換えた構造とした。さらに、線状ホールコレクタセル領域ＬＣｃの両側に形成した第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４をエミッタ電極ＥＥと電気的に接続し、これらの上面を線状アクティブセル領域ＬＣａの両側に形成した第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２の上面並びにＰ型ボディ領域ＰＢの底面よりも低い位置に設定した。
これにより、セルシュリンクを行っても、ゲート容量（特に、ゲート−エミッタ間の容量（入力容量））の増加に起因したスイッチングオン損失の悪化を回避することができ、かつ、ドレインオフセット構造の寄生ＰＭＯＳトランジスタの存在により低ノイズ性能も維持することができる。
≪ＩＥ型トレンチゲートＩＧＢＴの製造方法≫
本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの製造方法を図９〜図２８を用いて説明する。図９〜図２８は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの製造工程を示す要部断面図である。以下では、セル形成領域を中心に説明するが、周辺部等については、必要に応じて前記図１を参照する。また、以下では、線状アクティブセル領域ＬＣａおよび線状インアクティブセル領域ＬＣｉを含む第１線状単位セル領域ＬＣ１並びに線状ホールコレクタセル領域ＬＣｃおよび線状インアクティブセル領域ＬＣｉを含む第２線状単位セル領域ＬＣ２について具体的に説明する。
まず、図９に示すように、Ｎ−型シリコン単結晶（例えばリン濃度２ｘ１０１４／ｃｍ３程度）からなる半導体基板（この段階ではウェハと称する平面略円形状の半導体の薄板）ＳＳを準備する。半導体基板ＳＳは、例えば２００φのウェハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウェハでもよい）である。また、ウェハの厚さは、例えば８００μｍ程度（好適な範囲としては、４５０μｍ〜１０００μｍ程度）である。ここでは、例えばＦＺ（Floating Zone）法によるウェハが最も好適であるが、ＣＺ（Czochralski）法によるウェハでもよい。
次に、半導体基板ＳＳの表面Ｓａ上の全面に、Ｎ型ホールバリア領域導入用のレジスト膜Ｒ１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの表面ＳａにＮ型不純物を導入することによって、Ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種：リン、ドーズ量：６ｘ１０１２／ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。
次に、図１０に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、Ｐ型フローティング領域導入用のレジスト膜Ｒ２を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ２をマスクとして、例えばイオン注入により、半導体基板ＳＳの表面ＳａにＰ型不純物を導入することによって、Ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種：ボロン、ドーズ量：３．５ｘ１０１３／ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ２を除去する。なお、Ｐ型フローティング領域ＰＦの導入の際に、例えばセル周辺接合領域およびフローティングフィールドリングも同時に導入する。
次に、図１１に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、例えばＣＶＤ（Chemical Vapor Deposition）等により、例えば酸化シリコンからなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
次に、図１２に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、ハードマスク膜加工用のレジスト膜Ｒ３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ３をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。
その後、図１３に示すように、アッシング等により、不要になったレジスト膜Ｒ３を除去する。
次に、図１４に示すように、パターニングされたハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４を形成する。この異方性ドライエッチングのガス系としては、例えばＣｌ２／Ｏ２系ガスを好適なものとして例示することができる。
その後、図１５に示すように、例えばフッ酸系のエッチング液等を用いたウエットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
次に、図１６に示すように、Ｐ型フローティング領域ＰＦおよびＮ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を実行する。これにより、Ｐ型フローティング領域ＰＦの深さは、第１、第２、第３および第４線状トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３およびＴＧ４が形成される第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の下端部よりも深く形成され、その下端部をカバーする。半導体基板ＳＳのうち、Ｐ型フローティング領域ＰＦおよびＮ型ホールバリア領域ＮＨＢが形成されていない領域がＮ−型ドリフト領域ＮＤとなる。
次に、例えば熱酸化等により、半導体基板ＳＳの表面Ｓａ上並びに第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の内壁の全面に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
次に、図１７に示すように、半導体基板ＳＳの表面Ｓａ上並びに第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の内部に、例えばＣＶＤ等により、リンがドープされた多結晶シリコン（Doped Poly-Silicon）膜ＤＰＳを成膜する。多結晶シリコン膜ＤＰＳの厚さは、例えば０．６μｍ程度である。
次に、図１８に示すように、例えばドライエッチング等により、多結晶シリコン膜ＤＰＳをエッチバックする。これにより、第１トレンチＴ１の内部に第１線状トレンチゲート電極ＴＧ１、第２トレンチＴ２の内部に第２線状トレンチゲート電極ＴＧ２、第３トレンチＴ３の内部に第３線状トレンチゲート電極ＴＧ３および第４トレンチＴ４の内部に第４線状トレンチゲート電極ＴＧ４を形成する。このエッチングバックのガス系としては、例えばＳＦ６等を好適なものとして例示することができる。
次に、図１９に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、多結晶シリコン膜加工用のレジスト膜Ｒ４を塗布等により形成し、第１線状単位セル領域ＬＣ１を覆うように、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ４をマスクとして、例えばドライエッチング等により、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４をエッチバックして、第３トレンチＴ３および第４トレンチＴ４のそれぞれの底部に第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４を残す。これにより、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面の位置が、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２のそれぞれの上面の位置よりも低くなる。
次に、図２０に示すように、アッシング等により、不要になったレジスト膜Ｒ４を除去する。続いて、ドライエッチング等により、第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の内部以外のゲート絶縁膜ＧＩを除去する。
次に、図２１に示すように、例えば熱酸化またはＣＶＤにより、半導体基板ＳＳの表面Ｓａ上の全面に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度）を形成する。続いて、半導体基板ＳＳの表面Ｓａ上に通常のリソグラフィにより、Ｐ型ボディ領域導入用のレジスト膜（図示は省略）を形成する。このＰ型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＣＲの全面およびその他必要な部分にＰ型不純物を導入することによって、Ｐ型ボディ領域ＰＢを形成する。このときのイオン注入条件としては、例えばイオン種：ボロン、ドーズ量：３ｘ１０１３／ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ型ボディ領域導入用のレジスト膜を除去する。
さらに、半導体基板ＳＳの表面Ｓａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を形成する。このＮ＋型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、線状アクティブセル領域ＬＣａのＰ型ボディ領域ＰＢの上部表面の全面にＮ型不純物を導入することによって、Ｎ＋型エミッタ領域ＮＥを形成する。このときのイオン注入条件としては、例えばイオン種：砒素、ドーズ量：５ｘ１０１５／ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＮ＋型エミッタ領域導入用のレジスト膜を除去する。
次に、図２２に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、例えばＣＶＤ等により、層間絶縁膜ＩＬとして、例えばＰＳＧ（Phosphsilicate Glass）膜を成膜する。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
次に、図２３に示すように、層間絶縁膜ＩＬ上に通常のリソグラフィにより、コンタクト溝形成用のレジスト膜（図示は省略）を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝ＣＴを形成する。この異方性ドライエッチングのガス系としては、例えばＡｒ／ＣＨＦ３／ＣＦ４系ガス等を好適なものとして例示することができる。
次に、図２４に示すように、アッシング等により、不要になったレジスト膜を除去する。続いて、例えば異方性ドライエッチングにより、コンタクト溝ＣＴ（またはコンタクトホール）を半導体基板ＳＳ内に延長する。この異方性ドライエッチングのガス系としては、例えばＣｌ２／Ｏ２系ガスを好適なものとして例示することができる。
次に、図２５に示すように、例えばコンタクト溝ＣＴを通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域ＰＢＣを形成する。ここで、イオン注入条件としては、例えばイオン種：ＢＦ２、ドーズ量：５ｘ１０１５／ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
同様に、例えばコンタクト溝ＣＴを通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。ここで、イオン注入条件としては、例えばイオン種：ボロン、ドーズ量：５ｘ１０１５／ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
次に、図２６に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリングにより、半導体基板ＳＳの表面Ｓａ上の全面にバリアメタル膜としてＴｉＷ膜を形成する。ＴｉＷ膜の厚さは、例えば０．２μｍ程度である。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリングにより、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、通常のリソグラフィにより、エミッタ電極形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥをパターニングする。このドライエッチングのガス系としては、例えばＣｌ２／ＢＣｌ３系ガス等を好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極形成用のレジスト膜を除去する。
さらに、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなるファイナルパッシベーション膜ＦＰＦを形成する。ファイナルパッシベーション膜ＦＰＦの厚さは、例えば２．５μｍ程度である。続いて、通常のリソグラフィにより、開口部形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、ファイナルパッシベーション膜ＦＰＦをパターニングして、前記図１に示すエミッタパッドＥＰ等を開口する。その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。
次に、図２７に示すように、半導体基板ＳＳの裏面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。また、必要に応じて、裏面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
次に、図２８に示すように、半導体基板ＳＳの裏面Ｓｂの全面に、例えばイオン注入により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ領域Ｎｓを形成する。ここで、イオン注入条件としては、例えばイオン種：リン、ドーズ量：７ｘ１０１２／ｃｍ２程度、打ち込みエネルギ：３５０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの裏面Ｓｂに対して、レーザアニール等を実施する。
次に、半導体基板ＳＳの裏面Ｓｂの全面に、例えばイオン注入により、Ｎ型不純物を導入することによって、Ｐ＋型コレクタ領域ＰＣを形成する。ここで、イオン注入条件としては、例えばイオン種：ボロン、ドーズ量：１ｘ１０１３／ｃｍ２程度、打ち込みエネルギ：４０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの裏面Ｓｂに対して、レーザアニール等を実施する。
次に、例えばスパッタリングにより、半導体基板ＳＳの裏面Ｓｂ上に、コレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、ＩＥ型トレンチゲートＩＧＢＴを含む半導体装置が完成する。
（実施の形態２）
本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴを図２９を用いて説明する。図２９は、本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（前記図２のＡ−Ａ線に沿った要部断面図）である。ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと比較すると、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４の構造が相違する。従って、以下の説明では原則として、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、エミッタ電極ＥＥと電気的に接続される第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面は、ゲート電極ＧＥと電気的に接続される第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２のそれぞれの上面よりも低い位置にある。
さらに、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、エミッタ電極ＥＥと電気的に接続される第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面は、Ｐ型ボディ領域ＰＢの底面よりも低い位置にある。すなわち、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、ドレインオフセット構造となっている。
本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴでは、図２９に示すように、エミッタ電極ＥＥと電気的に接続される第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面は、ゲート電極ＧＥと電気的に接続される第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２のそれぞれの上面よりも低い位置にある。
しかし、本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴでは、エミッタ電極ＥＥと電気的に接続される第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面は、Ｐ型ボディ領域ＰＢの底面よりも高い位置にある。すなわち、本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴに形成される寄生ＰＭＯＳトランジスタは、ドレインオフセット構造となっていない。
このように、エミッタ電極ＥＥと電気的に接続される第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面を、Ｐ型ボディ領域ＰＢの底面よりも高い位置に設けることにより、寄生ＰＭＯＳトランジスタはゲート−ドレインオフセット構造にはならないため、正孔の排出効果が向上する。ただし、本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴに比べて、ゲート−エミッタ間の容量は増加するため、ＩＧＢＴのＭＯＳ構造に起因したスイッチング性能は遅くなる。その一方で、残留キャリアの挙動などのバイポーラ的な要因に依存したスイッチング性能は高速化する。また、正孔排出力が高いため、半導体基板ＳＳの表面Ｓａ側での正孔蓄積効果が低減して、オン電圧性能は劣る。
（実施の形態３）
本実施の形態３によるＩＥ型トレンチゲートＩＧＢＴを図３０および図３１を用いて説明する。図３０は、本実施の形態３による半導体チップの活性部の一部を拡大して示す要部平面図である。図３１は、本実施の形態３による半導体チップの活性部の一部を拡大して示す要部断面図（図３０に示すＤ−Ｄ線に沿った要部断面図）である。ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと比較すると、線状アクティブセル領域ＬＣａ、線状インアクティブセル領域ＬＣｉおよび線状ホールコレクタセル領域ＬＣｃの構造が相違する。従って、以下の説明では原則として、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
図３０に示すように、本実施の形態３による線状単位セル領域ＬＣは、線状ハイブリッドセル領域ＬＣｈと、その両側の半幅の線状インアクティブセル領域ＬＣｉとから構成されており、線状ハイブリッドセル領域ＬＣｈの幅Ｗｈは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭い。
線状ハイブリッドセル領域ＬＣｈは、相互に面対象である第１線状ハイブリッドサブセル領域ＬＣｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２とから構成されている。第１線状ハイブリッドサブセル領域ＬＣｈ１は、前記図２に示した線状アクティブセル領域ＬＣａの右ハーフセルと線状ホールコレクタセル領域ＬＣｃの左ハーフセルとを一体化したハイブリッドセルである。一方、第２線状ハイブリッドサブセル領域ＬＣｈ２は、前記図２に示した線状アクティブセル領域ＬＣａの左ハーフセルと線状ホールコレクタセル領域ＬＣｃの右ハーフセルとを一体化したハイブリッドセルである。
すなわち、線状ハイブリッドセル領域ＬＣｈは、中央に、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された第１線状トレンチゲート電極ＴＧ１がくるように、第１線状ハイブリッドサブセル領域ＬＣｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２とを組み合わせたものということができる。従って、本実施の形態３では、第１線状ハイブリッドサブセル領域ＬＣｈ１の幅Ｗｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２の幅Ｗｈ２とは、同一または実質的に同一である。
また、エミッタ電極ＥＥと電気的に接続される第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３が、線状インアクティブセル領域ＬＣｉを挟んでその両側に分かれている。従って、相互接続は、端部トレンチゲート電極ＴＧｐに加えて、第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３と同層の多結晶シリコン膜からなる接続用ゲート引き出しパッド（エミッタ接続部）ＴＧｘを設けることによって実現している。そして、第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３をエミッタ電極ＥＥと電気的に接続するコンタクト溝ＣＴ（この場合は複数）が、接続用ゲート引き出しパッド（エミッタ接続部）ＴＧｘに平面的に内包されている。このような構造とすることによって、接続の信頼性をさらに向上させることができる。
次に、図３０のＤ−Ｄ線に沿った断面構造について図３１を用いて説明する。
図３１に示すように、半導体基板ＳＳの主要部は、Ｎ−型ドリフト領域ＮＤが占めており、半導体基板ＳＳの裏面Ｓｂ側には、Ｎ−型ドリフト領域ＮＤに近い側から、Ｎ型フィールドストップ領域ＮｓおよびＰ＋型コレクタ領域ＰＣが設けられている。さらに、半導体基板ＳＳの裏面Ｓｂには、Ｐ＋型コレクタ領域ＰＣと電気的に接続するコレクタ電極ＣＥが設けられている。
一方、半導体基板ＳＳの表面Ｓａ側には、そのほぼ全面（セル形成領域ＣＲのほぼ全面）に、Ｐ型ボディ領域ＰＢが設けられている。
第１線状ハイブリッドサブセル領域ＬＣｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２との境界部における半導体基板ＳＳの表面Ｓａ側には、第１トレンチＴ１が設けられており、その内部には、ゲート絶縁膜ＧＩを介して、第１線状トレンチゲート電極ＴＧ１が設けられている。
ここで、第１線状トレンチゲート電極ＴＧ１は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されている。また、第１線状トレンチゲート電極ＴＧ１は、半導体基板ＳＳに形成された第１トレンチＴ１の下端部から上部にわたり埋め込まれている。
一方、線状ハイブリッドセル領域ＬＣｈと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第２トレンチＴ２および第３トレンチＴ３が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲートＴＧ３が設けられている。
第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。また、第２線状トレンチゲート電極ＴＧ２は、半導体基板ＳＳに形成された第２トレンチＴ２の底部に埋め込まれているが、その上面は、第１線状トレンチゲート電極ＴＧ１の上面よりも低い位置にあり、さらに、Ｐ型ボディ領域ＰＢの底面よりも低い位置にある。同様に、第３線状トレンチゲート電極ＴＧ３は、半導体基板ＳＳに形成された第３トレンチＴ３の底部に埋め込まれているが、その上面は、第１線状トレンチゲート電極ＴＧ１の上面よりも低い位置にあり、さらに、Ｐ型ボディ領域ＰＢの底面よりも低い位置にある。
第１線状ハイブリッドサブセル領域ＬＣｈ１および第２線状ハイブリッドサブセル領域ＬＣｈ２において、半導体基板ＳＳの表面Ｓａ側には、第１線状トレンチゲート電極ＴＧ１側にのみＮ＋型エミッタ領域ＮＥが設けられており、コンタクト溝ＣＴの下端部には、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられている。このＰ＋型ボディコンタクト領域ＰＢＣの下には、Ｐ＋型ラッチアップ防止領域ＰＬＰが設けられており、Ｐ＋型ラッチアップ防止領域ＰＬＰの下には、Ｎ型ホールバリア領域ＮＨＢが設けられている。
線状インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｐ型ボディ領域ＰＢの下に、例えば第１、第２および第３トレンチＴ１，Ｔ２およびＴ３よりも深いＰ型フローティング領域ＰＦが設けられている。
半導体基板ＳＳの表面Ｓａ上のほぼ全面には、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、コンタクト溝ＣＴを介して、Ｎ＋型エミッタ領域ＮＥおよびＰ＋型ボディコンタクト領域ＰＢＣと接続されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるファイナルパッシベーション膜ＦＰＦが形成されている。
（実施の形態４）
本実施の形態４によるＩＥ型トレンチゲートＩＧＢＴを図３２を用いて説明する。図３２は、本実施の形態４によるＩＥ型トレンチゲートＩＧＢＴの要部断面図（前記図２のＡ−Ａ線に沿った要部断面図）である。ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと比較すると、第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の内壁に形成されるゲート絶縁膜の構造が相違する。従って、以下の説明では原則として、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の内壁のほぼ全面に、厚さが均一であるゲート絶縁膜ＧＩが形成されている。
本実施の形態４によるＩＥ型トレンチゲートＩＧＢＴでは、図３２に示すように、第１トレンチＴ１および第２トレンチＴ２の線状インアクティブセル領域ＬＣｉ側の内壁に形成されるゲート絶縁膜ＧＩｉの厚さを、線状アクティブセル領域ＬＣａ側の内壁に形成されるゲート絶縁膜ＧＩｏの厚さよりも厚くしている。同様に、第３トレンチＴ３および第４トレンチＴ４の線状インアクティブセル領域ＬＣｉ側の内壁に形成されるゲート絶縁膜ＧＩｉの厚さを、線状ホールコレクタセル領域ＬＣｃ側の内壁に形成されるゲート絶縁膜ＧＩｏの厚さよりも厚くしている。言い換えると、第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４のｐ型フローティング領域ＰＦと接する内壁に形成されたゲート絶縁膜ＧＩｉの厚さは、Ｎ型ホールバリア領域ＮＨＢと接する内壁に形成されたゲート絶縁膜ＧＩｏの厚さよりも厚くしている。
これにより、本実施の形態４によるＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴに比べて、さらに、ゲート−エミッタ間容量を低減することができるので、スイッチング損失の劣化を改善することができる。
（実施の形態５）
本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴを図３３および図３４を用いて説明する。図３３および図３４はそれぞれ、本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図（前記図２のＡ−Ａ線に沿った要部断面図）およびＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図（前記図２のＡ−Ａ線に沿った要部断面図）である。ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと比較すると、線状ホールコレクタセル領域ＬＣｃの構造が相違する。従って、以下の説明では原則として、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴの第１例は、図３３に示すように、線状ホールコレクタセル領域ＬＣｃのＮ型ホールバリア領域ＮＨＢが形成されていない。なお、図示は省略するが、線状ホールコレクタセル領域ＬＣｃのＮ型ホールバリア領域ＮＨＢを形成し、その濃度を、線状アクティブセル領域ＬＣａのＮ型ホールバリア領域ＮＨＢの濃度よりも低くしてもよい。
本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴの第２例は、図３４に示すように、第３トレンチＴ３および第４トレンチＴ４の下端部の下に位置するようにＰ型接続領域ＰＣＯを形成し、線状ホールコレクタセル領域ＬＣｃの両側に位置する線状インアクティブセル領域ＬＣｉのＰ型フローティング領域ＰＦを繋げている。
これにより、寄生ＰＭＯＳトランジスタの正孔の排出効果が向上するので、本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴに比べて、スイッチング損失を低減することができる。ただし、オン電圧性能は劣る。
（実施の形態６）
本実施の形態６によるＩＥ型トレンチゲートＩＧＢＴを図３５および図３６を用いて説明する。図３５および図３６はそれぞれ、本実施の形態６によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図（前記図２のＡ−Ａ線に沿った要部断面図）およびＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図（前記図２のＡ−Ａ線に沿った要部断面図）である。ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと比較すると、第１、第２、第３および第４線状トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３およびＴＧ４の構造が相違する。従って、以下の説明では原則として、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
本実施の形態６によるＩＥ型トレンチゲートＩＧＢＴの第１例は、図３５に示すように、線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの間に形成された第１トレンチＴ１および第２トレンチＴ２のそれぞれの内部に形成されるトレンチゲート電極が多段となっている。
すなわち、第１トレンチＴ１の下端部から約半分の深さまで、エミッタ電極ＥＥと電気的に接続された第１線状ダミートレンチゲート電極ＴＤＧ１が形成され、その上に絶縁膜を介して第１トレンチＴ１の上部まで、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された第１線状トレンチゲート電極ＴＧ１が形成されている。同様に、第２トレンチＴ２の下端部から約半分の深さまで、エミッタ電極ＥＥと電気的に接続された第２線状ダミートレンチゲート電極ＴＤＧ２が形成され、その上に絶縁膜を介して第２トレンチＴ２の上部まで、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された第２線状トレンチゲート電極ＴＧ２が形成されている。
また、第１トレンチＴ１の下部に埋め込まれた第１線状ダミートレンチゲート電極ＴＤＧ１と第１トレンチＴ１の内壁との間に形成されたゲート絶縁膜ＧＩｂの厚さは、第１トレンチＴ１の上部に埋め込まれた第１線状トレンチゲート電極ＴＧ１と第１トレンチＴ１の内壁との間に形成されたゲート絶縁膜ＧＩｕの厚さよりも厚い。同様に、第２トレンチＴ２の下部に埋め込まれた第２線状ダミートレンチゲート電極ＴＤＧ２と第２トレンチＴ２の内壁との間に形成されたゲート絶縁膜ＧＩｂの厚さは、第２トレンチＴ２の上部に埋め込まれた第２線状トレンチゲート電極ＴＧ２と第２トレンチＴ２の内壁との間に形成されたゲート絶縁膜ＧＩｕの厚さよりも厚い。
さらに、線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの間に形成された第３トレンチＴ３および第４トレンチＴ４のそれぞれの内部に形成されるトレンチゲート電極が多段となっている。
すなわち、第３トレンチＴ３の下端部から約半分の深さまで、エミッタ電極ＥＥと電気的に接続された第３線状ダミートレンチゲート電極ＴＤＧ３が形成され、その上に絶縁膜を介して第３トレンチＴ３の上部まで、エミッタ電極ＥＥと電気的に接続された第３線状トレンチゲート電極ＴＧ３が形成されている。同様に、第４トレンチＴ４の下端部から約半分の深さまで、エミッタ電極ＥＥと電気的に接続された第４線状ダミートレンチゲート電極ＴＤＧ４が形成され、その上に絶縁膜を介して第４トレンチＴ４の上部まで、エミッタ電極ＥＥと電気的に接続された第４線状トレンチゲート電極ＴＧ４が形成されている。
第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面は、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２のそれぞれの上面よりも低い位置にあり、Ｐ型ボディ領域ＰＢの底面よりも高い位置にある。
また、第３トレンチＴ３の下部に埋め込まれた第３線状ダミートレンチゲート電極ＴＤＧ３と第３トレンチＴ３の内壁との間に形成されたゲート絶縁膜ＧＩｂの厚さは、第３トレンチＴ３の上部に埋め込まれた第３線状トレンチゲート電極ＴＧ３と第３トレンチＴ３の内壁との間に形成されたゲート絶縁膜ＧＩｕの厚さよりも厚い。同様に、第４トレンチＴ４の下部に埋め込まれた第４線状ダミートレンチゲート電極ＴＤＧ４と第４トレンチＴ４の内壁との間に形成されたゲート絶縁膜ＧＩｂの厚さは、第４トレンチＴ４の上部に埋め込まれた第４線状トレンチゲート電極ＴＧ４と第４トレンチＴ４の内壁との間に形成されたゲート絶縁膜ＧＩｕの厚さよりも厚い。
これにより、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴに比べて、特に、ゲート−コレクタ間の容量（帰還容量）を低減することができる。
本実施の形態６によるＩＥ型トレンチゲートＩＧＢＴの第２例は、図３６に示すように、線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの間に形成された第１トレンチＴ１および第２トレンチＴ２のそれぞれの内部に形成されるトレンチゲート電極およびゲート絶縁膜等の構造は、前記第１例と同様である。
しかし、線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの間に形成された第３トレンチＴ３および第４トレンチＴ４のそれぞれの内部に形成されるトレンチゲート電極およびゲート絶縁膜等の構造は、前記第１例と異なっている。すなわち、第３トレンチＴ３および第４トレンチＴ４のそれぞれの内部には、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のみが形成されている。
第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４のそれぞれの上面は、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２のそれぞれの上面よりも低い位置にあり、Ｐ型ボディ領域ＰＢの底面よりも低い位置にある。
また、第３トレンチＴ３および第４トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩｅの厚さは、第１トレンチＴ１および第２トレンチＴ２の下部の内壁に形成されたゲート絶縁膜ＧＩｂの厚さと同一または実質的に同一である。
このように、本実施の形態６によれば、線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの間に、第１トレンチＴ１および第２トレンチＴ２のそれぞれの内部に埋め込まれて形成される第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２の深さを浅くしており、かつ、内壁に形成されたゲート絶縁膜ＧＩｂ，ＧＩｅは厚くなっている。これにより、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴに比べて、ゲート容量を低くすることができる。
また、本実施の形態６による第１トレンチＴ１および第２トレンチＴ２の深さを、前述の実施の形態１による第１トレンチＴ１および第２トレンチＴ２の深さと同じにすれば、オン電圧を低く維持することができる。
（実施の形態７）
本実施の形態７によるＩＥ型トレンチゲートＩＧＢＴを図３７および図３８を用いて説明する。図３７および図３８はそれぞれ、本実施の形態７によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図およびＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図である。ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと比較すると、線状ホールコレクタセル領域ＬＣｃの構造が相違する。従って、以下の説明では原則として、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
本実施の形態７によるＩＥ型トレンチゲートＩＧＢＴの第１例では、図３７に示すように、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴの幅Ｗｈｃが、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃ（図２参照）とほぼ同じとなるように、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴが形成されている。
具体的には、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴの幅Ｗｈｃが、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴの幅Ｗｅｃよりも大きくなるように（Ｗｈｃ＞Ｗｅｃ）、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴは形成される。さらに、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴの幅Ｗｈｃを、第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ１と第３トレンチＴ３の幅Ｗｔ３と第４トレンチＴ４の幅Ｗｔ４との合計幅Ｗｈｔよりは小さく、第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ１よりも大きくしてもよい（（Ｗｈｅ１＋Ｗｔ３＋Ｗｔ４）＞Ｗｈｃ＞Ｗｈｅ１）。
すなわち、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴは、第３トレンチＴ３上および第４トレンチＴ４上に形成してもよい。しかし、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴは、第３トレンチＴ３および第４トレンチＴ４を越えて、Ｐ型フローティング領域ＰＦ（Ｐ型ボディ領域ＰＢ）上に形成されないようにする。これは、エミッタ電極ＥＥとＰ型フローティング領域ＰＦとが電気的に接続されて、Ｐ型フローティング領域ＰＦがエミッタ電位となるのを回避するためである。
線状アクティブセル領域ＬＣａの第１トレンチＴ１側および第２トレンチＴ２側は、縦方向にＦＥＴを形成する必要があるため、Ｐ型ボディ領域ＰＢの不純物濃度を安定的に精度よく作る必要がある。そのため、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴを開口した後にイオン注入により形成されるＰ＋型ラッチアップ防止領域ＰＬＰと、第１トレンチＴ１および第２トレンチＴ２の側壁とは、ある程度の距離を確保しなければならない。なお、この具体的な余裕値は、製造プロセルの加工技術および工場管理能力に依存し、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴの幅Ｗｅｃが大きくなりすぎたり、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴと第１トレンチＴ１および第２トレンチＴ２とのリソグラフィ技術における合わせがずれたりすることを考慮する必要がある。
一方、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３側および第４トレンチＴ４側は、縦方向にＦＥＴを形成しないため、Ｎ＋型エミッタ領域ＮＥがなく、Ｐ＋型ラッチアップ防止領域ＰＬＰと、第３トレンチＴ３および第４トレンチＴ４の側壁との余裕をとる必要がない。
本実施の形態７によるＩＥ型トレンチゲートＩＧＢＴの第２例では、図３８に示すように、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ２が、前記第１例に示した線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ１よりも小さい。
すなわち、線状ホールコレクタセル領域ＬＣｃでは、Ｐ型フローティング領域ＰＦへ注入された正孔を排出する機能を有していればよいので、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ２を、線状ホールコレクタセル領域ＬＣｃの第１トレンチＴ１と第２トレンチＴ２との間隔Ｗｅよりも小さくすることができる（Ｗｈｅ２＞Ｗｅ）。
なお、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ２が狭くなりすぎると、Ｐ型フローティング領域ＰＦへ注入された正孔が排出されにくくなる。しかし、一方で、Ｎ−型ドリフト領域ＮＤに正孔が蓄積されてキャリア濃度が高くなり、オン電圧が低くなるという利点がある。従って、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ２は、ＰＭＯＳトランジスタの効果と所望するオン電圧とを考慮して設定される。
このように、第２例では、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ２を狭くすることにより、ＩＥ型トレンチゲートＩＧＢＴが形成される半導体チップの面積を小さくすることができる。半導体チップの面積を小さくすることにより、ウェハから取得できる半導体チップ数が増加するので、製造コストの低減を図ることができる。
また、線状単位セル領域ＬＣの幅は変えずに、第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅ２を小さくして、第１トレンチＴ１と第２トレンチＴ２との間隔Ｗｅを大きくしてもよい。すなわち、第２線状単位セル領域ＬＣ２の幅Ｗ２（図２参照）を小さくして、第１線状単位セル領域ＬＣ１の幅Ｗ１（図２参照）を大きくしてもよい。この場合は、線状単位セル領域ＬＣの幅が変わらないので、ＩＥ型トレンチゲートＩＧＢＴが形成される半導体チップの面積は変わらない。しかし、線状アクティブセル領域ＬＣａにおけるゲート容量が低減するので、ＩＥ型トレンチゲートＩＧＢＴのスイッチング特性の向上を図ることができる。
また、ＩＥ型トレンチゲートＩＧＢＴが形成される半導体チップの面積と、ＩＥ型トレンチゲートＩＧＢＴの性能との調和点から、第１線状単位セル領域ＬＣ１の幅Ｗ１（図２参照）および第２線状単位セル領域ＬＣ２の幅Ｗ２（図２参照）を設定することもできる。
（実施の形態８）
本実施の形態８によるＩＥ型トレンチゲートＩＧＢＴを図３９および図４０を用いて説明する。図３９および図４０はそれぞれ、本実施の形態８によるＩＥ型トレンチゲートＩＧＢＴの第１例の要部断面図およびＩＥ型トレンチゲートＩＧＢＴの第２例の要部断面図である。ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態３によるＩＥ型トレンチゲートＩＧＢＴと比較すると、線状ハイブリッドセル領域ＬＣｈのコンタクト溝ＣＴの構造が相違する。従って、以下の説明では原則として、前述の実施の形態３によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
本実施の形態８によるＩＥ型トレンチゲートＩＧＢＴの第１例では、図３９に示すように、第１線状ハイブリッドサブセル領域ＬＣｈ１において、ゲート電極と電気的に接続する第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１と反対側で、Ｎ＋エミッタ領域ＮＥが形成されない領域にコンタクト溝ＣＴが形成されている。同様に、第２線状ハイブリッドサブセル領域ＬＣｈ２において、ゲート電極と電気的に接続する第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１と反対側で、Ｎ＋エミッタ領域ＮＥが形成されない領域にコンタクト溝ＣＴが形成されている。
第１線状ハイブリッドサブセル領域ＬＣｈ１のコンタクト溝ＣＴは、第２トレンチＴ２上に形成されてもよい。しかし、第１線状ハイブリッドサブセル領域ＬＣｈ１のコンタクト溝ＣＴは、第２トレンチＴ２を越えて、Ｐ型フローティング領域ＰＦ（Ｐ型ボディ領域ＰＢ）上に形成されないようにする。同様に、第２線状ハイブリッドサブセル領域ＬＣｈ２のコンタクト溝ＣＴは、第３トレンチＴ３上に形成されてもよい。しかし、第２線状ハイブリッドサブセル領域ＬＣｈ２のコンタクト溝ＣＴは、第３トレンチＴ３を越えて、Ｐ型フローティング領域ＰＦ（Ｐ型ボディ領域ＰＢ）上に形成されないようにする。これは、エミッタ電極ＥＥとＰ型フローティング領域ＰＦとが電気的に接続されて、Ｐ型フローティング領域ＰＦがエミッタ電位となるのを回避するためである。
前述の実施の形態７と同様に、第１トレンチＴ１側は、縦方向にＦＥＴを形成する必要があるため、Ｐ＋型ラッチアップ防止領域ＰＬＰと、第１トレンチＴ１の側壁とは、ある程度の距離を確保しなければならない。
一方、第２トレンチＴ２側および第３トレンチＴ３側は、縦方向にＦＥＴを形成しないため、Ｎ＋型エミッタ領域ＮＥがなく、Ｐ＋型ラッチアップ防止領域ＰＬＰと、第２トレンチＴ２および第３トレンチＴ３の側壁との余裕をとる必要がない。
本実施の形態８によるＩＥ型トレンチゲートＩＧＢＴの第２例では、図４０に示すように、第１線状ハイブリッドサブセル領域ＬＣｈ１の第１トレンチＴ１と第２トレンチＴ２との間隔Ｗｍ２が、前記第１例に示した第１線状ハイブリッドサブセル領域ＬＣｈ１の第１トレンチＴ１と第２トレンチＴ２との間隔Ｗｍ１よりも小さい。同様に、第２線状ハイブリッドサブセル領域ＬＣｈ２の第１トレンチＴ１と第３トレンチＴ３との間隔Ｗｍ２が、前記第１例に示した第２線状ハイブリッドサブセル領域ＬＣｈ２の第１トレンチＴ１と第３トレンチＴ３との間隔Ｗｍ１よりも小さい。
この場合、前述の実施の形態３によるＩＥ型トレンチゲートＩＧＢＴにおいて形成したコンタクト溝ＣＴのレイアウトを変えずに、第２トレンチＴ２および第３トレンチＴ３をそれぞれ第１トレンチＴ１側へ近づけて、間隔Ｗｍ２を狭くしてもよい。
このように、第２例では、前述の実施の形態７とほぼ同様の効果を得ることができる。すなわち、第１線状ハイブリッドサブセル領域ＬＣｈ１の第１トレンチＴ１と第２トレンチＴ２との間隔Ｗｍ２および第２線状ハイブリッドサブセル領域ＬＣｈ２の第１トレンチＴ１と第３トレンチＴ３との間隔Ｗｍ２を狭くすることにより、ＩＥ型トレンチゲートＩＧＢＴが形成される半導体チップの面積を小さくすることができる。半導体チップの面積を小さくすることにより、ウェハから取得できる半導体チップ数が増加するので、製造コストの低減を図ることができる。
また、線状ハイブリッドセル領域ＬＣｈの幅は変えずに、第１トレンチＴ１の側壁とコンタクト溝ＣＴの側壁との距離を大きくしてもよい。この場合は、ＩＥ型トレンチゲートＩＧＢＴが形成される半導体チップの面積は変わらないが、線状ハイブリッドセル領域ＬＣｈにおけるゲート容量が低減するので、ＩＥ型トレンチゲートＩＧＢＴのスイッチング特性の向上を図ることができる。
（実施の形態９）
本実施の形態９によるＩＥ型トレンチゲートＩＧＢＴを図４１〜図４４を用いて説明する。図４１、図４２、図４３および図４４はそれぞれ、本実施の形態９によるＧＥＥＥＧタイプのＩＥ型トレンチゲートＩＧＢＴの第１例、第２例、第３例および第４例の要部断面図である。
図４１は、本実施の形態９の第１例であり、ボディコンタクト用エッチングを行ったＩＥ型トレンチゲートＩＧＢＴの要部断面図を示す。図４２は、本実施の形態９の第２例であり、ボディコンタクト用エッチングを行っていないＩＥ型トレンチゲートＩＧＢＴの要部断面図を示す。
図４１および図４２に示すように、ゲート電極と電気的に接続された複数の第１線状トレンチゲート電極ＴＧが形成されており、互いに隣り合う第１線状トレンチゲート電極ＴＧの間に、エミッタ電極ＥＥと電気的に接続された複数の第２線状トレンチゲート電極ＴＥが互いに離間して形成されている。第１線状トレンチゲート電極ＴＧは、半導体基板ＳＳに形成された第１トレンチＴ１の下端部から上部にわたり埋め込まれている。一方、第２線状トレンチゲート電極ＴＥは、半導体基板ＳＳに形成された第２トレンチＴ２の底部に埋め込まれているが、その上面は、第１線状トレンチゲート電極ＴＧの上面よりも低い位置にあり、さらに、Ｐ型ボディ領域ＰＢの底面よりも低い位置にある。
このように、ＧＥＥＥＧタイプのＩＥ型トレンチゲートＩＧＢＴにおいても、第２トレンチＴ２の内部に形成される第２線状トレンチゲート電極ＴＥの下端部からの高さを調整することにより、第２線状トレンチゲート電極ＴＥが入力容量に寄与する面積を低減することができるので、入力容量を低減することができる。
さらに、隣り合う第２トレンチＴ２の間隔Ｗｅｅｍを、第１トレンチＴ１と、これと隣り合う第２トレンチＴ２との間隔Ｗｇｅｍよりも狭くすることができる。隣り合う第２トレンチＴ２の間隔Ｗｅｅｍを狭くすることにより、ＩＥ型トレンチゲートＩＧＢＴが形成される半導体チップの面積を小さくすることができる。半導体チップの面積を小さくすることにより、ウェハから取得できる半導体チップ数が増加するので、製造コストの低減を図ることができる。
また、隣り合う第２トレンチＴ２の間隔Ｗｅｅｍを小さくし、一方で、第１トレンチＴ１と、これと隣り合う第２トレンチＴ２との間隔Ｗｇｅｍを大きくしてもよい。この場合は、ＩＥ型トレンチゲートＩＧＢＴが形成される半導体チップの面積は変わらないが、ゲート容量が低減するので、ＩＥ型トレンチゲートＩＧＢＴのスイッチング特性の向上を図ることができる。
図４３は、本実施の形態９の第３例であり、ボディコンタクト用エッチングを行ったＩＥ型トレンチゲートＩＧＢＴの要部断面図を示す。図４４は、本実施の形態９の第４例であり、ボディコンタクト用エッチングを行っていないＩＥ型トレンチゲートＩＧＢＴの要部断面図である。
図４３および図４４に示すように、第２線状トレンチゲート電極ＴＥが形成された第２トレンチＴ２の下端部を、Ｐ型領域ＰＲでカバーした構造となっているのが、前記第１例および前記第２例と相違する。このような構造にすることによって、図６を用いて説明した寄生ＰＭＯＳトランジスタ動作を付け加えることができる。
本実施の形態９では、第２トレンチＴ２の下端部をＰ型領域ＰＲでカバーする構造を例示したが、Ｐ型フローティング領域ＰＦを深く形成して、第２トレンチＴ２の下端部をＰ型フローティング領域ＰＦによってカバーした構造であってもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は少なくとも以下の実施の形態を含む。
〔付記１〕
以下を含む、ＩＥ型トレンチＩＧＢＴを備えた半導体装置：
（ａ）第１主面、および前記第１主面と反対側の第２主面を有する半導体基板；
（ｂ）前記半導体基板内に形成され、第１導電型を有するコレクタ領域；
（ｃ）前記コレクタ領域上の前記半導体基板内に形成され、前記第１導電型と異なる第２導電型を有するドリフト領域；
（ｄ）前記ドリフト領域上の前記半導体基板内に、第１方向に沿って形成された複数の線状単位セル領域；
（ｅ）前記第１主面側に設けられたゲート電極；
（ｆ）前記第１主面側に設けられたエミッタ電極；
（ｇ）前記第２主面側に設けられたコレクタ電極、
ここで、前記線状単位セル領域は、以下を有する：
（ｄ１）前記第１主面から内部に亘って設けられた線状ハイブリッドセル領域；
（ｄ２）前記線状ハイブリッドセル領域に、前記第１方向に対称に設けられた第１線状ハイブリッドサブセル領域および第２線状ハイブリッドサブセル領域；
（ｄ３）前記第１線状ハイブリッドサブセル領域と前記第２線状ハイブリッドサブセル領域との境界に、前記第１主面から第１深さを有して形成された第１トレンチ；
（ｄ４）前記ゲート電極と電気的に接続され、前記第１トレンチの内部に形成された第１線状トレンチゲート電極；
（ｄ５）前記線状ハイブリッドセル領域の前記第１方向の両側を挟み、前記第１主面から前記第１深さを有して形成された第２トレンチおよび第３トレンチ；
（ｄ６）前記エミッタ電極と電気的に接続され、前記第２トレンチおよび前記第３トレンチのそれぞれの内部に形成された第２線状トレンチゲート電極および第３線状トレンチゲート電極；
（ｄ７）前記第１主面から第２深さを有して、前記線状ハイブリッドセル領域の中央部に前記第１トレンチと接して形成された前記第２導電型のエミッタ領域；
（ｄ８）前記第１主面から前記第２深さよりも深い第３深さを有して、前記エミッタ領域下に形成された前記第１導電型のボディ領域；
（ｄ９）前記第２トレンチおよび前記第３トレンチを介して、前記線状ハイブリッドセル領域の前記第１方向の両側に設けられた線状インアクティブセル領域；
（ｄ１０）前記第１主面から第４深さを有して前記線状インアクティブセル領域に形成された前記第１導電型のフローティング領域；
（ｄ１１）前記第１線状ハイブリッドサブセル領域の前記２トレンチ側の領域に、平面視において前記第２トレンチと重なり、前記第１主面から第３深さよりも浅い第５深さを有して形成された第１コンタクト溝；
（ｄ１２）前記第２線状ハイブリッドサブセル領域の前記第３トレンチ側の領域に、平面視において前記第３トレンチと重なり、前記第５深さを有して形成された第２コンタクト溝、
さらに、前記第２線状トレンチゲート電極および前記第３線状トレンチゲート電極の上面は、前記第１線状トレンチゲート電極の上面よりも低い位置にある。
〔付記２〕
以下を含む、ＩＥ型トレンチＩＧＢＴを備えた半導体装置：
（ａ）第１主面、および前記第１主面と反対側の第２主面を有する半導体基板；
（ｂ）前記半導体基板内に形成され、第１導電型を有するコレクタ領域；
（ｃ）前記コレクタ領域上の前記半導体基板内に形成され、前記第１導電型と異なる第２導電型を有するドリフト領域；
（ｄ）前記ドリフト領域上の前記半導体基板内に、第１方向に沿って形成された複数の線状単位セル領域；
（ｅ）前記第１主面側に設けられたゲート電極；
（ｆ）前記第１主面側に設けられたエミッタ電極；
（ｇ）前記第２主面側に設けられたコレクタ電極、
ここで、前記線状単位セル領域は、以下を有する：
（ｄ１）前記線状単位セル領域の前記第１方向の両側を挟み、前記第１主面から第１深さを有して形成された第１トレンチおよび第２トレンチ；
（ｄ２）前記ゲート電極と電気的に接続され、前記第１トレンチおよび前記第２トレンチのそれぞれの内部に形成された第１線状トレンチゲート電極および第２線状トレンチゲート電極；
（ｄ３）前記第１トレンチおよび前記第２トレンチとの間に互いに離間して形成された、前記第１深さを有する複数の第３トレンチ；
（ｄ４）前記エミッタ電極と電気的に接続され、前記複数の第３トレンチのそれぞれの内部に形成された複数の第３線状トレンチゲート電極；
（ｄ５）前記第１主面から第２深さを有して、前記第１トレンチおよび前記第２トレンチにそれぞれ接して形成された第１エミッタ領域および第２エミッタ領域；
（ｄ６）前記第１主面から前記第２深さよりも深い第３深さを有して、前記第１エミッタ領域下および前記第２エミッタ領域下のそれぞれに形成された前記第１導電型の第１ボディ領域および第２ボディ領域、
さらに、前記第１線状トレンチゲート電極および前記第２線状トレンチゲート電極の上面は、前記複数の第３線状トレンチゲート電極の上面よりも低い位置にある。
ＣＥ コレクタ電極
ＣＲ セル形成領域
ＣＴ コンタクト溝
ＤＰＳ 多結晶シリコン膜
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰ フィールドプレート
ＦＰＦ ファイナルパッシベーション膜
ＧＥ ゲート電極
ＧＩ，ＧＩｂ，ＧＩｅ，ＧＩｉ，ＧＩｏ，ＧＩｕ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＧＲ ガードリング
ＧＴＧ ゲート配線−トレンチゲート電極接続部
ＨＭ ハードマスク膜
ＩＬ 層間絶縁膜
ＬＣ 線状単位セル領域
ＬＣ１ 第１線状単位セル領域
ＬＣ２ 第２線状単位セル領域
ＬＣａ 線状アクティブセル領域
ＬＣａａ アクティブセクション
ＬＣａｉ インアクティブセクション
ＬＣｃ 線状ホールコレクタセル領域
ＬＣｈ 線状ハイブリッドセル領域
ＬＣｈ１ 第１線状ハイブリッドサブセル領域
ＬＣｈ２ 第２線状ハイブリッドサブセル領域
ＬＣｉ 線状インアクティブセル領域
ＮＤ Ｎ−型ドリフト領域
ＮＥ Ｎ＋型エミッタ領域
ＮＨＢ Ｎ型ホールバリア領域
Ｎｓ Ｎ型フィールドストップ領域
ＰＢ Ｐ型ボディ領域
ＰＢＣ，ＰＢＣｐ Ｐ＋型ボディコンタクト領域
ＰＣ Ｐ＋型コレクタ領域
ＰＣＯ Ｐ型接続領域
ＰＦ，ＰＦｐ Ｐ型フローティング領域
ＰＬＰ Ｐ＋型ラッチアップ防止領域
ＰＲ Ｐ型領域
Ｒ１，Ｒ２，Ｒ３，Ｒ４ レジスト膜
Ｓａ 表面
Ｓｂ 裏面
ＳＣ 半導体チップ
ＳＳ 半導体基板
Ｔ１ 第１トレンチ
Ｔ２ 第２トレンチ
Ｔ３ 第３トレンチ
Ｔ４ 第４トレンチ
ＴＤＧ１ 第１線状ダミートレンチゲート電極
ＴＤＧ２ 第２線状ダミートレンチゲート電極
ＴＤＧ３ 第３線状ダミートレンチゲート電極
ＴＤＧ４ 第４線状ダミートレンチゲート電極
ＴＥ 第２線状トレンチゲート電極
ＴＧ 第１線状トレンチゲート電極
ＴＧ１ 第１線状トレンチゲート電極
ＴＧ２ 第２線状トレンチゲート電極
ＴＧ３ 第３線状トレンチゲート電極
ＴＧ４ 第４線状トレンチゲート電極
ＴＧｃ 連結トレンチゲート電極（エミッタ接続部）
ＴＧＥ，ＴＧＧ トレンチゲート電極
ＴＧｐ 端部トレンチゲート電極
ＴＧｘ 接続用ゲート引き出しパッド（エミッタ接続部）
ＴＧｗ ゲート引き出し部
ＴＧｚ 端部連結トレンチゲート電極
ＴＲ トレンチ

Claims (19)

  1. 以下を含む、ＩＥ型トレンチＩＧＢＴを備えた半導体装置：
    （ａ）第１主面、および前記第１主面と反対側の第２主面を有する半導体基板；
    （ｂ）前記半導体基板内に形成され、第１導電型を有するコレクタ領域；
    （ｃ）前記コレクタ領域上の前記半導体基板内に形成され、前記第１導電型と異なる第２導電型を有するドリフト領域；
    （ｄ）前記ドリフト領域上の前記半導体基板内に、第１方向に沿って形成され、第１線状単位セル領域と第２線状単位セル領域とからなる複数の線状単位セル領域；
    （ｅ）前記第１主面側に設けられたゲート電極；
    （ｆ）前記第１主面側に設けられたエミッタ電極；
    （ｇ）前記第２主面側に設けられたコレクタ電極、
    ここで、前記第１線状単位セル領域は、以下を有する：
    （ｘ１）前記第１主面から内部に亘って設けられた線状アクティブセル領域；
    （ｘ２）前記線状アクティブセル領域の前記第１方向の両側を挟み、前記第１主面から第１深さを有して形成された第１トレンチおよび第２トレンチ；
    （ｘ３）前記ゲート電極と電気的に接続され、前記第１トレンチおよび前記第２トレンチのそれぞれの内部に形成された第１線状トレンチゲート電極および第２線状トレンチゲート電極；
    （ｘ４）前記第１主面から第２深さを有して、前記線状アクティブセル領域に形成された前記第２導電型のエミッタ領域；
    （ｘ５）前記第１主面から前記第２深さよりも深い第３深さを有して、前記線状アクティブセル領域の前記エミッタ領域下に形成された前記第１導電型のボディ領域；
    （ｘ６）前記第１トレンチおよび前記第２トレンチを介して、前記線状アクティブセル領域の前記第１方向の両側に設けられた線状インアクティブセル領域；
    （ｘ７）前記第１主面から第４深さを有して、前記線状インアクティブセル領域に形成された前記第１導電型のフローティング領域、
    さらに、前記第２線状単位セル領域は、以下を有する：
    （ｙ１）前記第１主面から内部に亘って設けられた線状ホールコレクタセル領域；
    （ｙ２）前記線状ホールコレクタセル領域の前記第１方向の両側を挟み、前記第１主面から前記第１深さを有して形成された第３トレンチおよび第４トレンチ；
    （ｙ３）前記エミッタ電極と電気的に接続され、前記第３トレンチおよび前記第４トレンチのそれぞれの内部に形成された第３線状トレンチゲート電極および第４線状トレンチゲート電極；
    （ｙ４）前記第１主面から前記第３深さを有して、前記線状ホールコレクタセル領域に形成された前記ボディ領域；
    （ｙ５）前記第３トレンチおよび前記第４トレンチを介して、前記線状ホールコレクタセル領域の前記第１方向の両側に設けられた前記線状インアクティブセル領域；
    （ｙ６）前記第１主面から前記第４深さを有して、前記線状インアクティブセル領域に形成された前記フローティング領域、
    さらに、前記第３線状トレンチゲート電極および前記第４線状トレンチゲート電極の上面は、前記第１線状トレンチゲート電極および前記第２線状トレンチゲート電極の上面よりも低い位置にある。
  2. 請求項１記載の半導体装置において、
    前記第３線状トレンチゲート電極および前記第４線状トレンチゲート電極の上面は、前記ボディ領域の前記第３深さよりも低い位置にある、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１線状単位セル領域は、
    前記第１トレンチおよび前記第２トレンチの内壁に形成された第１ゲート絶縁膜、
    を、さらに有し、
    前記第１ゲート絶縁膜の前記線状インアクティブセル領域側の厚さは、前記第１ゲート絶縁膜の前記線状アクティブセル領域側の厚さよりも厚く、
    前記第２線状単位セル領域は、
    前記第３トレンチおよび前記第４トレンチの内壁に形成された第２ゲート絶縁膜、
    を、さらに有し、
    前記第２ゲート絶縁膜の前記線状インアクティブセル領域側の厚さは、前記第２ゲート絶縁膜の前記線状ホールコレクタセル領域側の厚さよりも厚い、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１線状単位セル領域は、
    前記線状アクティブセル領域において、前記ボディ領域下に形成された前記第２導電型のホールバリア領域、
    を、さらに有し、
    前記ホールバリア領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高く、前記エミッタ領域の不純物濃度よりも低い、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第２線状単位セル領域は、
    前記線状ホールコレクタセル領域において、前記ボディ領域下に形成された前記第２導電型の前記ホールバリア領域、
    を、さらに有する、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２線状単位セル領域は、
    前記線状ホールコレクタセル領域において、前記ホールバリア領域下に形成され、前記線状ホールコレクタセル領域の前記第１方向の両側に設けられた前記線状インアクティブセル領域と繋がる前記第１導電型の接続領域、
    を、さらに有する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１線状単位セル領域は、
    前記第１トレンチ内に、第１絶縁膜を介して前記第１線状トレンチゲート電極下に形成された第１線状ダミートレンチゲート電極；
    前記第２トレンチ内に、第２絶縁膜を介して前記第２線状トレンチゲート電極下に形成された第２線状ダミートレンチゲート電極、
    をさらに有する、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１線状トレンチゲート電極と前記第１トレンチの内壁との間に形成された第１ゲート絶縁膜の厚さが、前記第１線状ダミートレンチゲート電極と前記第１トレンチの内壁との間に形成された第１ダミー絶縁膜の厚さよりも薄く、
    前記第２線状トレンチゲート電極と前記第２トレンチの内壁との間に形成された第２ゲート絶縁膜の厚さが、前記第２線状ダミートレンチゲート電極と前記第２トレンチの内壁との間に形成された第２ダミー絶縁膜の厚さよりも薄い、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第２線状単位セル領域は、
    前記第３トレンチ内に、第３絶縁膜を介して前記第３線状トレンチゲート電極下に形成された第３線状ダミートレンチゲート電極；
    前記第４トレンチ内に、第４絶縁膜を介して前記第４線状トレンチゲート電極下に形成された第４線状ダミートレンチゲート電極、
    をさらに有する、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第３線状トレンチゲート電極と前記第３トレンチの内壁との間に形成された第３ゲート絶縁膜の厚さが、前記第３線状ダミートレンチゲート電極と前記第３トレンチの内壁との間に形成された第３ダミー絶縁膜の厚さよりも薄く、
    前記第４線状トレンチゲート電極と前記第４トレンチの内壁との間に形成された第４ゲート絶縁膜の厚さが、前記第４線状ダミートレンチゲート電極と前記第４トレンチの内壁との間に形成された第４ダミー絶縁膜の厚さよりも薄い、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記フローティング領域の前記第４深さは、前記第１トレンチおよび前記第２トレンチの前記第１深さよりも深い、半導体装置。
  12. 以下を含む、ＩＥ型トレンチＩＧＢＴを備えた半導体装置：
    （ａ）第１主面、および前記第１主面と反対側の第２主面を有する半導体基板；
    （ｂ）前記半導体基板内に形成され、第１導電型を有するコレクタ領域；
    （ｃ）前記コレクタ領域上の前記半導体基板内に形成され、前記第１導電型と異なる第２導電型を有するドリフト領域；
    （ｄ）前記ドリフト領域上の前記半導体基板内に、第１方向に沿って形成された、複数の線状単位セル領域；
    （ｅ）前記第１主面側に設けられたゲート電極；
    （ｆ）前記第１主面側に設けられたエミッタ電極；
    （ｇ）前記第２主面側に設けられたコレクタ電極、
    ここで、前記線状単位セル領域は、以下を有する：
    （ｄ１）前記第１主面から内部に亘って設けられた線状ハイブリッドセル領域；
    （ｄ２）前記線状ハイブリッドセル領域に、前記第１方向に対称に設けられた第１線状ハイブリッドサブセル領域および第２線状ハイブリッドサブセル領域；
    （ｄ３）前記第１線状ハイブリッドサブセル領域と前記第２線状ハイブリッドサブセル領域との境界に、前記第１主面から第１深さを有して形成された第１トレンチ；
    （ｄ４）前記ゲート電極と電気的に接続され、前記第１トレンチの内部に形成された第１線状トレンチゲート電極；
    （ｄ５）前記線状ハイブリッドセル領域の前記第１方向の両側を挟み、前記第１主面から前記第１深さを有して形成された第２トレンチおよび第３トレンチ；
    （ｄ６）前記エミッタ電極と電気的に接続され、前記第２トレンチおよび前記第３トレンチのそれぞれの内部に形成された第２線状トレンチゲート電極および第３線状トレンチゲート電極；
    （ｄ７）前記第１主面から第２深さを有して、前記線状ハイブリッドセル領域の中央部に前記第１トレンチと接して形成された前記第２導電型のエミッタ領域；
    （ｄ８）前記第１主面から前記第２深さよりも深い第３深さを有して、前記エミッタ領域下に形成された前記第１導電型のボディ領域；
    （ｄ９）前記第２トレンチおよび前記第３トレンチを介して、前記線状ハイブリッドセル領域の前記第１方向の両側に設けられた線状インアクティブセル領域；
    （ｄ１０）前記第１主面から第４深さを有して前記線状インアクティブセル領域に形成された前記第１導電型のフローティング領域、
    さらに、前記第２線状トレンチゲート電極および前記第３線状トレンチゲート電極の上面は、前記第１線状トレンチゲート電極の上面よりも低い位置にあり、かつ、前記ボディ領域の前記第３深さよりも低い位置にある、半導体装置。
  13. 請求項１２記載の半導体装置において、
    線状ハイブリッドセル領域は、
    前記第１線状ハイブリッドサブセル領域および前記第２線状ハイブリッドサブセル領域において、前記ボディ領域下に形成された前記第２導電型のホールバリア領域、
    を、さらに有し、
    前記ホールバリア領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高く、前記エミッタ領域の不純物濃度よりも低い、半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記フローティング領域の前記第４深さは、前記第１トレンチおよび前記第２トレンチの前記第１深さよりも深い、半導体装置。
  15. 以下を含む、ＩＥ型トレンチＩＧＢＴを備えた半導体装置：
    （ａ）第１主面、および前記第１主面と反対側の第２主面を有する半導体基板；
    （ｂ）前記半導体基板内に形成され、第１導電型を有するコレクタ領域；
    （ｃ）前記コレクタ領域上の前記半導体基板内に形成され、前記第１導電型と異なる第２導電型を有するドリフト領域；
    （ｄ）前記ドリフト領域上の前記半導体基板内に、第１方向に沿って形成され、第１線状単位セル領域と第２線状単位セル領域とからなる複数の線状単位セル領域；
    （ｅ）前記第１主面側に設けられたゲート電極；
    （ｆ）前記第１主面側に設けられたエミッタ電極；
    （ｇ）前記第２主面側に設けられたコレクタ電極、
    ここで、前記第１線状単位セル領域は、以下を有する：
    （ｘ１）前記第１主面から内部に亘って設けられた線状アクティブセル領域；
    （ｘ２）前記線状アクティブセル領域の前記第１方向の両側を挟み、前記第１主面から第１深さを有して形成された第１トレンチおよび第２トレンチ；
    （ｘ３）前記ゲート電極と電気的に接続され、前記第１トレンチおよび前記第２トレンチのそれぞれの内部に形成された第１線状トレンチゲート電極および第２線状トレンチゲート電極；
    （ｘ４）前記第１主面から第２深さを有して、前記線状アクティブセル領域に形成された前記第２導電型のエミッタ領域；
    （ｘ５）前記第１主面から前記第２深さよりも深い第３深さを有して、前記線状アクティブセル領域の前記エミッタ領域下に形成された前記第１導電型のボディ領域；
    （ｘ６）前記第１トレンチおよび前記第２トレンチを介して、前記線状アクティブセル領域の前記第１方向の両側に設けられた線状インアクティブセル領域；
    （ｘ７）前記第１主面から第４深さを有して、前記線状インアクティブセル領域に形成された前記第１導電型のフローティング領域；
    （ｘ８）前記第１トレンチと前記第２トレンチとの間隔よりも小さい幅を有し、かつ、前記第１主面から前記第３深さよりも浅い第５深さを有して前記線状アクティブセル領域に形成され、前記エミッタ電極が埋め込まれた第１コンタクト溝、
    さらに、前記第２線状単位セル領域は、以下を有する：
    （ｙ１）前記第１主面から内部に亘って設けられた線状ホールコレクタセル領域；
    （ｙ２）前記線状ホールコレクタセル領域の前記第１方向の両側を挟み、前記第１主面から前記第１深さを有して形成された第３トレンチおよび第４トレンチ；
    （ｙ３）前記エミッタ電極と電気的に接続され、前記第３トレンチおよび前記第４トレンチのそれぞれの内部に形成された第３線状トレンチゲート電極および第４線状トレンチゲート電極；
    （ｙ４）前記第３トレンチおよび前記第４トレンチを介して、前記線状ホールコレクタセル領域の前記第１方向の両側に設けられた前記線状インアクティブセル領域；
    （ｙ５）前記第１主面から前記第４深さを有して、前記線状インアクティブセル領域に形成された前記フローティング領域；
    （ｙ６）前記第１主面から前記第５深さを有して前記線状ホールコレクタセル領域に形成され、前記エミッタ電極が埋め込まれた第２コンタクト溝、
    さらに、前記第３線状トレンチゲート電極および前記第４線状トレンチゲート電極の上面は、前記第１線状トレンチゲート電極および前記第２線状トレンチゲート電極の上面よりも低い位置にあり、
    前記第１コンタクト溝の前記第１方向の幅と、前記第２コンタクト溝の前記第１方向の幅とが互いに異なる。
  16. 請求項１５記載の半導体装置において、
    前記第２コンタクト溝の前記第１方向の幅が、前記第１コンタクト溝の前記第１方向の幅よりも大きい、半導体装置。
  17. 請求項１５記載の半導体装置において、
    前記第３トレンチと前記第４トレンチとの間隔が、前記第１トレンチと前記第２トレンチとの間隔よりも狭い、半導体装置。
  18. 請求項１５記載の半導体装置において、
    前記第２コンタクト溝の前記第１方向の幅が、前記第１コンタクト溝の前記第１方向の幅よりも大きく、かつ、前記第３トレンチと前記第４トレンチとの間隔が、前記第１トレンチと前記第２トレンチとの間隔よりも狭い、半導体装置。
  19. 請求項１５記載の半導体装置において、
    前記第２コンタクト溝は、平面視において前記第３トレンチ、前記第４トレンチ、または前記第３トレンチおよび前記第４トレンチと重なる、半導体装置。
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