TWI712174B - 半導體裝置 - Google Patents

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Abstract

本發明的課題是在於實現兼顧通態電壓的減低及反饋電容的減低之IE型溝槽式閘極(IGBT)。

其解決手段，線狀有效元件領域(LCa)是由在第2方向(y方向)彼此離間而設的複數的分割有效元件領域(LCad)所構成，線狀電洞集極元件領域(LCc)是由在第2方向(y方向)彼此離間而設的複數的分割電洞集極元件領域(LCcd)所構成。而且，在第1方向(x方向)彼此相鄰的線狀有效元件領域(LCa)與線狀電洞集極元件領域(LCc)之間、在第2方向(y方向)彼此相鄰的分割有效元件領域(LCad)之間、及在第2方向(y方向)彼此相鄰的分割電洞集極元件領域(LCcd)之間的半導體基板內形成有P型浮動領域(PF)。

Description

半導體裝置
本發明是有關半導體裝置，例如可合適於利用在IE(Injection Enhancement)型溝槽式閘極(Trench Gate)IGBT(Insulated Gate Bipolar Transistor)等的功率系半導體裝置，其係有效元件(active cell)及無效元件(inactive cell)混在於與溝槽式閘極正交的方向。
在日本特開2012-256839號公報(專利文獻1)中揭示有：構成元件領域的各線狀單位元件領域主要由線狀有效元件領域及線狀無效元件領域所構成，此線狀有效元件領域是在其長度方向區隔成具有射極領域的有效區段及無效區段之IE型溝槽式閘極IGBT。
在日本特開2013-140885號公報(專利文獻2)中揭示有：元件形成領域基本上由具有線狀有效元件領域的第1線狀單位元件領域、具有線狀電洞集極元件領域的第2線狀單位元件領域、及該等之間的線狀無效元件領域所構成之IE型溝槽式閘極IGBT。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2012-256839號公報
[專利文獻2]日本特開2013-140885號公報
例如就記載於前述專利文獻1的圖33的IE型溝槽式閘極IGBT而言，從背面電極注入的電洞是只能在接觸部排出，因此在表面側的電洞的蓄積效果大，可使通態電壓性能提升。但，由於反饋電容(閘極-集極間的電容)大，因此斷開損失大，且有擊穿(breakthrough)耐性小的課題。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
一實施形態的半導體裝置是具備彼此離間而交替配置於第1方向的線狀有效元件領域及線狀電洞集極元件領域。線狀有效元件領域是由在與第1方向正交的第2方向彼此離間而設的複數的分割有效元件領域所構成，線狀電洞集極元件領域是由在第2方向彼此離間而設的複數的分割電洞集極元件領域所構成。而且，在第1方向彼 此相鄰的線狀有效元件領域與線狀電洞集極元件領域之間、在第2方向彼此相鄰的分割有效元件領域之間、及在第2方向彼此相鄰的分割電洞集極元件領域之間的半導體基板內形成有P型浮動領域。
若根據一實施形態，則可實現兼顧通態電壓的減低及反饋電容的減低之IE型溝槽式閘極IGBT。並且，可縮小晶片面積。
CE:集極電極
CR:元件形成領域
CT:接觸溝
DC:線狀虛擬元件領域
EE:射極電極
EP:射極焊墊
FP:場板
FPF:最後鈍化膜
GE:閘極電極
GI:閘極絕緣膜
GL:閘極配線
GP:閘極焊墊
GR:護環
GTG:閘極配線-溝槽式閘極電極連接部
IL:層間絕緣膜
LC:線狀單位元件領域
LC1:第1線狀單位元件領域
LC2:第2線狀單位元件領域
LCa:線狀有效元件領域
LCaa:有效區段
LCad:分割有效元件領域
LCai:無效區段
LCc:線狀電洞集極元件領域
LCcd:分割電洞集極元件領域
LCi:線狀無效元件領域
ND:N-型漂移領域
NE:N+型射極領域
NHB:N型電洞屏蔽領域
Ns:N型場截止領域
OR:元件周邊接合領域
PB:P型基體領域
PBC，PBCp:P+型基體接觸領域
PC:P+型集極領域
PF:P型浮動領域
PFp:P型領域
PG:柱塞
Sa:表面
Sb:背面
SC:半導體晶片
SS:半導體基板
T1:第1溝槽
T2:第2溝槽
T3:第3溝槽
TG1:第1溝槽式閘極電極
TG2:第2溝槽式閘極電極
TGa:連結溝槽式閘極電極
TGp:端部溝槽式閘極電極
TGw:閘極拉出部
TGz:端部連結溝槽式閘極電極
W1，W2，Wa，Wc，Wi:寬度
Wec，Whc，Wht，Wna，Wni1，Wni2，Wt:寬度
We，Wh:間隔
Lct:長度
圖1是形成實施形態1之IE型溝槽式閘極IGBT的半導體晶片的要部平面圖。
圖2是擴大顯示實施形態1之半導體晶片的活性部的一部分的要部平面圖。
圖3是沿著圖2所示的A-A’線的要部剖面圖。
圖4是擴大顯示用以說明實施形態1之IE型溝槽式閘極IGBT的第1效果的元件形成領域的一部分的要部平面圖。
圖5是擴大顯示用以說明實施形態1之IE型溝槽式閘極IGBT的第2效果的元件形成領域的一部分的要部平面圖。
圖6是擴大顯示用以說明實施形態1之IE型溝槽式 閘極IGBT的第3效果的元件形成領域的一部分的要部平面圖。
圖7是擴大顯示用以說明實施形態1之IE型溝槽式閘極IGBT的第4效果的元件形成領域的一部分的要部平面圖。
圖8是擴大顯示用以說明實施形態1之IE型溝槽式閘極IGBT的第5效果的元件形成領域的一部分的要部平面圖。
圖9是擴大顯示用以說明實施形態1之IE型溝槽式閘極IGBT的第6效果的元件形成領域的一部分的要部平面圖。
圖10是擴大顯示實施形態2之半導體晶片的活性部的一部分的要部平面圖。
圖11是沿著圖10所示的B-B’線的要部剖面圖。
圖12是擴大顯示實施形態3之半導體晶片的活性部的一部分的要部平面圖。
圖13是擴大顯示圖12所示的C領域的要部平面圖。
圖14是沿著圖12所示的D-D’線的要部剖面圖。
圖15是擴大顯示實施形態4之半導體晶片的活性部的周邊的一部分(圖1所示的E領域)的要部平面圖。
圖16是沿著圖15所示的F-F’線的要部剖面圖。
圖17是擴大顯示實施形態5之半導體晶片的活性部的一部分的要部平面圖。
圖18是沿著圖17所示的G-G’線的要部剖面圖。
圖19是擴大顯示實施形態6之半導體晶片的活性部的一部分的要部平面圖。
圖20是沿著圖19所示的H-H’線的要部剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例、詳細說明、補足說明等詳細等的關係。並且，在以下的實施形態中，言及要素的數目等(包含個數、數值、量、範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數目等(包含個數、數值、量、範圍等)也同樣。
以下，根據圖面詳細說明實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件是附上同一或關聯的符號，其重複的說明是省略。並且，複數的類似的構件(部位)存在時，有時在總稱的符號追加 記號顯示個別或特定的部位。而且，在以下的實施形態中，除了特別必要時以外是以同一或同樣的部分的說明為原則不重複。
並且，在實施形態所使用的圖面中，即使是剖面圖，有時也會為了容易看圖面而省略剖面線。而且，即使是平面圖，也有時為了容易看圖面而附上剖面線。
而且，在剖面圖及平面圖中，各部位的大小不是與實際裝置對應者，有時為了容易了解圖面，而相對性地擴大顯示特定的部位。又，即使剖面圖與平面圖為對應時，也會有時為了了解圖面，而相對性地擴大顯示特定的部位。
揭示有關IE型溝槽式閘極IGBT的先行技術，例如有日本特開2012-256839號公報(專利文獻1)及特開2013-140885號公報(專利文獻2)。有關(1)元件領域及其周邊的平面構造，(2)狹窄有效元件型單位元件及交替配列方式，以及(3)有效元件2次元間拔構造是揭示於日本特開2013-140885號公報(專利文獻2)，因此有關與此重複的部分原則上是不再重複。
(實施形態1)
≪IE型溝槽式閘極IGBT的構造≫
利用圖1、圖2及圖3來說明有關包含本實施形態1之IE型溝槽式閘極IGBT的半導體裝置。圖1是形成本實施形態1之IE型溝槽式閘極IGBT的半導體晶片的要 部平面圖。圖2是擴大顯示本實施形態1之半導體晶片的活性部的一部分的要部平面圖。圖3是本實施形態1之IE型溝槽式閘極IGBT的要部剖面圖，沿著圖2所示的A-A’線的要部剖面圖。
如圖1所示般，在半導體晶片SC的外周部的上面設有環狀的護環GR，在其內側設有與環狀的浮動場環等連接的數個(單數或複數)的環狀的場板FP。護環GR及場板FP是由例如以鋁作為主要的構成要素的金屬膜所成。
在環狀的場板FP的內側，半導體晶片SC的活性部的主要部是設有元件形成領域CR，且在半導體晶片SC的活性部的上面，至半導體晶片SC的外周部的附近設有射極電極EE。射極電極EE是由例如以鋁作為主要的構成要素的金屬膜所成。射極電極EE的中央部是成為用以連接接合線等的射極焊墊EP。
在射極電極EE與場板FP之間是配置有閘極配線GL，閘極配線GL是被連接至閘極電極GE。閘極配線GL及閘極電極GE是由例如以鋁作為主要的構成要素的金屬膜所成。閘極電極GE的中央部是成為用以連接接合線等的閘極焊墊GP。
如圖2及圖3所示般，在元件形成領域CR中，線狀單位元件領域LC會被週期性地配列於第1方向(x方向)。各線狀單位元件領域LC是由第1線狀單位元件領域LC1及第2線狀單位元件領域LC2所構成，在本 實施形態1中，第2線狀單位元件領域LC2的寬度W2的寬度是形成比第1線狀單位元件LC1的寬度W1更窄。
各第1線狀單位元件領域LC1是由中央的線狀有效元件領域LCa及夾著該領域的第1方向(x方向)的兩側之一對的半寬的線狀無效元件領域LCi所構成。
各線狀有效元件領域LCa是由在與第1方向(x方向)正交的第2方向(y方向)彼此離間而設的複數的分割有效元件領域LCad所構成。
在各分割有效元件領域LCad是沿著其外周而形成有包圍其全領域的第1溝槽式閘極電極TG1。因此，在線狀有效元件領域LCa與線狀無效元件領域LCi之間是有第1溝槽式閘極電極TG1。
在第2方向(y方向)彼此相鄰的分割有效元件領域LCad的各個的第1溝槽式閘極電極TG1是以連結溝槽式閘極電極TGa來連接。第1溝槽式閘極電極TG1及連結溝槽式閘極電極TGa是與閘極電極(前述圖1所示的閘極電極GE)電性連接。
並且，在各分割有效元件領域LCad是設有：在第1方向(x方向)形成有N+型射極領域NE的領域，亦即有效區段LCaa，及未形成有N+型射極領域NE的領域(P型基體(body)領域PB)，亦即無效區段LCai。
另一方面，各第2線狀單位元件領域LC2是由中央的線狀電洞集極元件領域LCc及夾著該領域的第1方向(x方向)的兩側之一對的半寬的線狀無效元件領域 LCi所構成。
各線狀電洞集極元件領域LCc是由在第2方向(y方向)彼此離間而設的複數的分割電洞集極元件領域LCcd所構成。
在各分割電洞集極元件領域LCcd中，沿著其外周形成有包圍其全領域的第2溝槽式閘極電極TG2。因此，在線狀電洞集極元件領域LCc與線狀無效元件領域LCi之間是有第2溝槽式閘極電極TG2。
第2溝槽式閘極電極TG2是在接觸溝CT與射極電極EE電性連接。
線狀有效元件領域LCa的第1方向(x方向)的寬度Wa及線狀電洞集極元件領域LCc的第1方向(x方向)的寬度Wc是形成比線狀無效元件領域LCi的第1方向(x方向)的寬度Wi更窄，本實施形態1之IE型溝槽式閘極IGBT是所謂的「狹窄有效元件型單位元件」。
並且，交替地配列線狀有效元件領域LCa或線狀電洞集極元件領域LCc及線狀無效元件領域LCi，而構成線狀單位元件領域LC，本實施形態1之IE型溝槽式閘極IGBT是所謂的「交替配列方式」。
在構成線狀有效元件領域LCa的複數的分割有效元件領域LCad及構成線狀電洞集極元件領域LCc的複數的分割電洞集極元件領域LCcd是在其中央部分別設有沿著第2方向(y方向)而延伸的接觸溝CT，且接觸溝CT的下端部是到達形成於半導體基板SS的P+型基體接 觸領域PBC。
形成於分割電洞集極元件領域LCcd，在第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh是比形成於分割有效元件領域LCad，在第1方向(x方向)彼此相鄰的第1溝槽式閘極電極TG1的間隔We更小(Wh<We)。
亦即，在線狀電洞集極元件領域LCc是只要具有將被注入至P型浮動領域PF的電洞排出的機能即可。因此，可將在分割電洞集極元件領域LCcd的第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh形成比在分割有效元件領域LCad的第1方向(x方向)彼此相鄰的第1溝槽式閘極電極TG1的間隔We更小。
另外，若在分割電洞集極元件領域LCcd的第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh過窄，則被注入至P型浮動領域PF的電洞難被排出。但，另一方面，電洞會被蓄積於N-型漂移領域ND而載體濃度變高，具有通態電壓變低的優點。因此，上述間隔Wh是考慮PMOS電晶體的效果及所望的通態電壓來設定。
另一方面，分割電洞集極元件領域LCcd的接觸溝CT的第1方向(x方向)的寬度Whc是比分割有效元件領域LCad的接觸溝CT的第1方向(x方向)的寬度Wec更大(Whc>Wec)。例如分割電洞集極元件領域LCcd的接觸溝CT的寬度Whc是可成為與線狀電洞集極元件領域 LCc的寬度Wc幾乎相同的方式形成分割電洞集極元件領域LCcd的接觸溝CT。
並且，分割電洞集極元件領域LCcd的接觸溝CT的寬度Whc是形成比在分割電洞集極元件領域LCcd的第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh與2個的第2溝槽式閘極電極TG2的寬度Wt的合計寬度Wht(Wh+2×Wt)小，比上述間隔Wh更大(Wht>Whc>Wh)。亦即，分割電洞集極元件領域LCcd的接觸溝CT是與第2溝槽式閘極電極TG2接觸而被形成。
但，分割電洞集極元件領域LCcd的接觸溝CT是越過第2閘極溝槽電極TG2而使未被形成於線狀無效元件領域LCi。這是為了迴避射極電極EE與被設在線狀無效元件領域LCi的P型浮動領域PF電性連接而P型浮動領域PF成為射極電位。
另外，在本實施形態1中，將線狀電洞集極元件領域LCc的寬度Wc形成比線狀有效元件領域LCa的寬度Wa更窄，但此非必須，亦可將線狀電洞集極元件領域LCc的寬度Wc與線狀有效元件領域LCa的寬度Wa設為相同或實質上相同。藉由設為相同或實質上相同，具有電洞分布會形成均一的優點。
在線狀無效元件領域LCi是設有P型浮動領域PF。而且，在線狀有效元件領域LCa的第2方向(y方向)彼此相鄰的分割有效元件領域LCad之間及在線狀電洞集極元件領域LCc的第2方向(y方向)彼此相鄰的分割電 洞集極元件領域LCcd之間也設有P型浮動領域PF。因此，在分割有效元件領域LCad與P型浮動領域PF之間是有第1溝槽式閘極電極TG1，在分割電洞集極元件領域LCcd與P型浮動領域PF之間是有第2溝槽式閘極電極TG2。
在本實施形態1中，P型浮動領域PF的深度是比第1溝槽T1及第2溝槽T2的下端部更深，成為覆蓋該下端部的構造。如此的構造非必須，但藉由如此形成，具有即使將線狀無效元件領域LCi的寬度Wi形成比線狀有效元件領域LCa的寬度Wa更大照樣耐壓的維持容易的優點。
並且，在本實施形態1中，將線狀有效元件領域LCa的寬度Wa形成比線狀無效元件領域LCi的寬度Wi更窄。這雖非必須，但藉由形成如此，可提高IE效果(Electron Injection Efficiency：電子注入促進效果)。
在元件形成領域CR的周邊外部(元件周邊接合領域OR)是具有以包圍元件形成領域CR的方式例如設有P型領域PFp的部分。並且，與其他的P型浮動領域PF不同，在此P型領域PFp是設有複數的接觸溝CT。P型領域PFp是經由複數的接觸溝CT來與射極電極EE電性連接。藉由P型領域PFp與射極電極EE連接，P型領域PFp中的電洞會被排出，非意圖的電位變動會被抑制，具有EMI(Electro Magnetic Interference)雜訊耐性變高的優點。另外，在複數的接觸溝CT的下端部是形成有P+型 基體接觸領域PBCp。
並且，在元件形成領域CR的周邊外部(元件周邊接合領域OR)是例如配置有閘極配線GL，朝向此閘極配線GL，從元件形成領域CR內延伸第1溝槽式閘極電極TG1。而且，第1溝槽式閘極電極TG1所延伸的部分(亦即閘極拉出部TGw)的端部連結溝槽式閘極電極TGz會經由閘極配線-溝槽式閘極電極連接部GTG來與閘極配線GL電性連接。另外，線狀無效元件領域LCi與元件形成領域CR的周邊外部(元件周邊接合領域OR)之間是藉由端部溝槽式閘極電極TGp來區劃。
其次，利用圖3來說明有關沿著圖2的A-A’線的剖面構造。另外，適時參照前述圖1及前述圖2。
如圖3所示般，半導體基板SS的主要部是N-型漂移領域ND所佔，在半導體基板SS的背面(第2主面、下面)Sb側，由接近N-型漂移領域ND的側設有N型場截止領域Ns及P+型集極領域PC。而且，在半導體基板SS的背面Sb設有與P+型集極領域PC電性連接的集極電極CE。
另一方面，在半導體基板SS的表面(第1主面、上面)Sa側，於其幾乎全面(元件形成領域CR的幾乎全面)設有P型基體領域PB。
在線狀有效元件領域LCa中，沿著分割有效元件領域LCad的外周，在半導體基板SS的表面Sa側設有第1溝槽T1，且在其內部隔著閘極絕緣膜GI而設有第 1溝槽式閘極電極TG1。
第1溝槽式閘極電極TG1是與閘極電極(前述圖1所示的閘極電極GE)電性連接。並且，第1溝槽式閘極電極TG1是從形成於半導體基板SS的第1溝槽T1的下端部到上部埋入。
另一方面，在線狀電洞集極元件領域LCc中，沿著分割電洞集極元件領域LCcd的外周，在半導體基板SS的表面Sa側設有第2溝槽T2，且其內部隔著閘極絕緣膜GI而設有第2溝槽式閘極電極TG2。
第2溝槽式閘極電極TG2是與射極電極EE電性連接。並且，第2溝槽式閘極電極TG2是從形成於半導體基板SS的第2溝槽T2的下端部到上部埋入。
在分割有效元件領域LCad中，於半導體基板SS的表面Sa側是設有N+型射極領域NE。並且，接觸溝CT的下端部是到達P型基體領域PB，且在接觸於接觸溝CT的下端部之半導體基板SS是設有P+型基體接觸領域PBC。在P型基體領域PB之下是設有N型電洞屏蔽領域NHB。另外，亦可在P+型基體接觸領域PBC之下設置P+型封閉防止領域。
在分割電洞集極元件領域LCcd中，未設有N+型射極領域NE以外，雜質摻雜構造是與分割有效元件領域LCad幾乎相同。但，接觸溝CT的下端部是加上P型基體領域PB而到達第2溝槽式閘極電極TG2，在接觸溝CT的下端部所到達的半導體基板SS是設有P+型基體 接觸領域PBC。
在分割電洞集極元件領域LCcd也與分割有效元件領域LCad同樣設置N型電洞屏蔽領域NHB，但此是非必須。但，藉由設置N型電洞屏蔽領域NHB，可保持全體的電洞的流動的平衡。
在線狀無效元件領域LCi中，在半導體基板SS的表面Sa側是在P型基體領域PB之下設有例如比第1溝槽T1及第2溝槽T2更深的P型浮動領域PF。
在半導體基板SS的表面Sa上的幾乎全面是形成例如由氧化矽等所成的層間絕緣膜IL。在層間絕緣膜IL上是設有由例如以鋁作為主要的構成要素的金屬膜所成的射極電極EE，且經由接觸溝CT來與N+型射極領域NE、P型基體領域PB及P+型基體接觸領域PBC連接。
在射極電極EE上是更形成有例如由聚醯亞胺系的有機絕緣膜等所成的最後鈍化膜FPF。
≪IE型溝槽式閘極IGBT的效果≫
1.有關IE效果
以下，利用圖4來說明有關本實施形態1的第1效果。圖4是擴大顯示用以說明本實施形態1之IE型溝槽式閘極IGBT的第1效果的元件形成領域的一部分的要部平面圖。
如圖4所示般，在本實施形態1之IE型溝槽 式閘極IGBT中，線狀有效元件領域LCa是藉由在第2方向(y方向)彼此離間而設的複數的分割有效元件領域LCad所構成。同樣，線狀電洞接觸元件領域LCc是藉由在第2方向(y方向)彼此離間而設的複數的分割電洞接觸元件領域LCcd所構成。
而且，除了線狀無效元件領域LCi，在第2方向(y方向)彼此相鄰的分割有效元件領域LCad之間及在第2方向(y方向)彼此相鄰的分割電洞集極元件領域LCcd之間(在圖4中以點線所示的領域)也形成有P型浮動領域PF。
藉此，例如與在前述專利文獻2的圖27所揭示的IE型溝槽式閘極IGBT作比較，平面視的P型浮動領域PF會變廣，在半導體基板的表面側的電洞蓄積效果會變高。其結果，可想像通態電壓變低。
2.有關低閘極電容化
以下，利用圖5來說明有關本實施形態1的第2效果。圖5是擴大顯示用以說明本實施形態1之IE型溝槽式閘極IGBT的第2效果的元件形成領域的一部分的要部平面圖。
如圖5所示般，在本實施形態1之IE型溝槽式閘極IGBT中，線狀有效元件領域LCa是藉由在第2方向(y方向)彼此離間而設的複數的分割有效元件領域LCad所構成。而且，在第2方向(y方向)彼此相鄰的分割有效 元件領域LCad的各個的第1溝槽式閘極電極TG1之間是藉由連結溝槽式閘極電極TGa來連接。
具體而言，在第2方向(y方向)彼此相鄰的分割有效元件領域LCad之間沿著第2方向(y方向)來連結至各個的第1溝槽T1之第3溝槽T3會被設於半導體基板SS的表面Sa側，且在其內部隔著閘極絕緣膜GI來與各個的第1溝槽式閘極電極TG1一體形成連結溝槽式閘極電極TGa。此連結溝槽式閘極電極TGa是不作為MISFET(Metal Insulator Semiconductor Field Effect Transistor)的閘極機能。
藉此，例如與在前述專利文獻2的圖27所揭示的IE型溝槽式閘極IGBT作比較，可減低閘極-集極間的電容(反饋電容)及閘極-射極間的電容(輸入電容)。
另外，因設置連結溝槽式閘極電極TGa而擔心閘極電阻的增加。但，由於IE型溝槽式閘極IGBT是不進行高頻動作，因此某程度的閘極電阻的增加是可容許。
3.有關電洞蓄積效果
以下，利用圖6來說明有關本實施形態1的第3效果。圖6是擴大顯示用以說明本實施形態1之IE型溝槽式閘極IGBT的第3效果的元件形成領域的一部分的要部平面圖。
如圖6所示般，形成於分割電洞集極元件領 域LCcd，在第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh是比形成於分割有效元件領域LCad，在第1方向(x方向)彼此相鄰的第1溝槽式閘極電極TG1的間隔We更小(Wh<We)。
線狀單位元件領域LC的寬度不變，縮小在第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh，而擴大線狀無效元件領域LCi的寬度Wi時，平面視的P型浮動領域PF會變廣，在半導體基板SS的表面Sa側的電洞蓄積效果會變高。
並且，線狀單位元件領域LC的寬度不變，縮小在第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh，而擴大第2溝槽式閘極電極TG2的間隔We時，由於線狀有效元件領域LCa的閘極電容會減低，因此可謀求IE型溝槽式閘極IGBT的開關特性的提升。
另外，即使縮小在第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的間隔Wh，也會因為寄生NPN雙極存在，所以不影響破壞耐量。
4.有關線狀電洞集極元件領域的接觸溝的加工裕度
以下，利用圖7來說明有關本實施形態1的第4效果。圖7是擴大顯示用以說明本實施形態1之IE型溝槽式閘極IGBT的第4效果的元件形成領域的一部分的要部平面圖。
如圖7所示般，以分割電洞集極元件領域 LCcd的接觸溝CT的寬度Whc比分割有效元件領域LCad的接觸溝CT的寬度Wec更大的方式(Whc>Wec)，形成分割電洞集極元件領域LCcd的接觸溝CT。
由於分割有效元件領域LCad的第1溝槽T1側是需要在縱方向形成MISFET，因此須安定地精度佳製作N+型射極領域NE及P型基體領域PB。為此，分割有效元件領域LCad的接觸溝CT與第1溝槽T1的側壁是必須確保某程度的距離。另外，此具體的裕度值是仰賴製造製程的加工技術及工廠管理能力，必須考慮分割有效元件領域LCad的接觸溝CT的寬度Wec變過大，或分割有效元件領域LCad的接觸溝CT與第1溝槽T1的微影技術之對準偏離。
另一方面，由於分割電洞集極元件領域LCcd的第2溝槽T2側是在縱方向不形成MISFET，因此無N+型射極領域NE，不須取分割電洞集極元件領域LCcd的接觸溝CT與第2溝槽T2的對準裕度。並且，可藉由1個的接觸溝CT來電性連接在分割電洞集極元件領域LCcd的第1方向(x方向)彼此相鄰的2個的第2溝槽式閘極電極TG2、P型基體領域PB及P+型基體接觸領域PBC。藉此，無須形成第2溝槽式閘極電極TG2用的接觸溝及P型基體領域PB用的接觸溝，適於微細化。
5.有關反饋電容的減低
以下，利用圖8來說明有關本實施形態1的第5效 果。圖8是擴大顯示用以說明本實施形態1之IE型溝槽式閘極IGBT的第5效果的元件形成領域的一部分的要部平面圖。
如圖8所示般，本實施形態1之IE型溝槽式閘極IGBT是使用連接至射極電極EE的第2溝槽式閘極電極TG2之GGEE型。因此，在分割有效元件領域LCad之連接至閘極電極(前述圖1所示的閘極電極GE)的第1溝槽式閘極電極TG1從P型基體領域PB突出的部分與N型電洞屏蔽領域NHB及P型浮動領域PF之間存在的電容CGC會成為反饋電容(閘極-集極間的電容)Cres。
與按照Cres=CGC，不使用連接至射極電極EE的第2溝槽式閘極電極TG2之GG型的IE型溝槽式閘極IGBT作比較，本實施形態1之IE型溝槽式閘極IGBT可藉由反饋電容Cres的減低來改善斷開(switching off)損失。
另一方面，即使為使用連接至射極電極EE的第2溝槽式閘極電極TG2之GGEE型，也會因為在彼此相向之連接至閘極電極(前述圖1所示的閘極電極GE)的第1溝槽式閘極電極TG1與連接至射極電極EE的第2溝槽式閘極電極TG2之間存在電容CGS，所以輸入電容(閘極-射極間的電容)Cies不太減低。
Cies=CGS+CGC亦即，就本實施形態1之IE型溝槽式閘極IGBT而言，反饋電容Cres可減低，但輸入電容Cies無法減低。這是意味Cres/Cies比可減低。
在此，作為反相器(Inverter)裝置的誤動作現象，有使斬波電路開關動作時的dV/dt擊穿(breakthrough)現象。這是原本應OFF側的IGBT因集極電位的急劇變化所產生的變位電流之影響下，使在閘極-射極間產生電位差，形成ON狀態之現象。此閘極-射極間的電壓Vge是藉由下記的式子來表示。
Vge=ʃ(Cres/Cies)dV
因此，Cres/Cies比可減低，所以閘極-射極間的電壓Vge變小，在OFF狀態中瞬間性地貫通電流變不會流動，因此可提升擊穿耐性。
6.有關電洞排出效果
以下，利用圖9來說明有關本實施形態1的第6效果。圖9是擴大顯示用以說明本實施形態1之IE型溝槽式閘極IGBT的第6效果的元件形成領域的一部分的要部平面圖。
如圖9所示般，在IE型溝槽式閘極IGBT是形成有寄生PMOS電晶體。亦即，形成有將P型浮動領域PF設為源極(「S」)，將N-型漂移領域ND及N型電洞屏蔽領域NHB設為通道(「CH」)，將P型基體領域PB及P+型基體接觸領域PBC設為汲極(「D」)，且將形成於分割電洞集極元件領域LCcd的第2溝槽式閘極電極TG2設為閘極(「G」)之寄生PMOS電晶體。
因此，一旦電洞被注入至P型浮動領域PF， 則寄生PMOS電晶體的源極的電位提高，在寄生PMOS電晶體的閘極與源極之間產生負的電位差。其結果，寄生PMOS電晶體導通(turn on)，被注入至P型浮動領域PF的電洞是被排出至寄生PMOS電晶體的汲極。
如此，在IE型溝槽式閘極IGBT中，被注入至P型浮動領域PF的電洞會從P型浮動領域PF排出，藉此具有在開關動作時的過渡狀態中過剩的電洞不易蓄積於P型浮動領域PF內的特徵。藉此，可抑制過渡狀態的P型浮動領域PF的控制不可能的電位變動，因此低雜訊性能佳。
如此，若根據本實施形態1，則可實現兼顧通態電壓的減低及反饋電容的減低之IE型溝槽式閘極IGBT。
(實施形態2)
利用圖10及圖11來說明有關包含本實施形態2之IE型溝槽式閘極IGBT的半導體裝置。圖10是擴大顯示本實施形態2之半導體晶片的活性部的一部分的要部平面圖。圖11是本實施形態2之IE型溝槽式閘極IGBT的要部剖面圖，沿著圖10所示的B-B’線的要部剖面圖。
如圖10及圖11所示般，本實施形態2之IE型溝槽式閘極IGBT與前述的實施形態1之IE型溝槽式閘極IGBT不同的點是分割有效元件領域LCad及分割電洞集極元件領域LCcd的配置。
就前述的實施形態1之IE型溝槽式閘極IGBT而言，線狀有效元件領域LCa的分割有效元件領域LCad及線狀無效元件領域LCi的分割電洞集極元件領域LCcd會沿著第1方向(x方向)來交替配置。
亦即，平面視在分割電洞集極元件領域LCcd的第1方向(x方向)的兩側，隔著線狀無效元件領域LCi而位置分割有效元件領域LCad。而且，在第2方向(y方向)彼此相鄰的分割電洞集極元件領域LCcd之間的P型浮動領域PF的第1方向(x方向)的兩側，隔著線狀無效元件領域LCi而位置連結溝槽式閘極電極TGa。
相對的，就本實施形態2之IE型溝槽式閘極IGBT而言，如圖10及圖11所示般，線狀有效元件領域LCa的分割有效元件領域LCad與線狀無效元件領域LCi的分割電洞集極元件領域LCcd會交錯狀地配置。
亦即，平面視在分割電洞集極元件領域LCcd的第1方向(x方向)的兩側，隔著線狀無效元件領域LCi而位置連結溝槽式閘極電極TGa。而且，在第2方向(y方向)彼此相鄰的分割電洞集極元件領域LCcd之間的P型浮動領域PF的第1方向(x方向)的兩側，隔著線狀無效元件領域LCi而位置分割有效元件領域LCad。
藉此，斷開時，可容易從第1方向(x方向)的兩側的分割有效元件領域LCad瞬間地排出在第2方向(y方向)彼此相鄰的分割電洞集極元件領域LCcd之間的P型浮動領域PF的半導體基板SS的表面Sa側所積蓄的電 洞。
如此，根據本實施形態2，則除了前述的實施形態1之IE型溝槽式閘極IGBT的效果以外，還有可使通態電壓的減低效果與斷開時的電洞排出效果的平衡最適化之可能性。
(實施形態3)
利用圖12、圖13及圖14來說明有關包含本實施形態3之IE型溝槽式閘極IGBT的半導體裝置。圖12是擴大顯示本實施形態3之半導體晶片的活性部的一部分的要部平面圖。圖13是擴大顯示圖12所示的C領域的要部平面圖。圖14是本實施形態3之IE型溝槽式閘極IGBT的要部剖面圖，沿著圖12所示的D-D’線的要部剖面圖。
如圖12、圖13及圖14所示般，本實施形態3之IE型溝槽式閘極IGBT與前述的實施形態1之IE型溝槽式閘極IGBT不同的點是在線狀有效元件領域LCa的分割有效元件領域LCad所形成的N+型射極領域NE的第2方向(y方向)的寬度。
就前述的實施形態1之IE型溝槽式閘極IGBT的分割有效元件領域LCad而言，在第2方向(y方向)中，N+型射極領域NE亦即有效區段LCaa的寬度會比未形成有N+型射極領域NE的領域(P型基體領域PB)亦即無效區段LCai的寬度更小。
相對的，就本實施形態3之IE型溝槽式閘極 IGBT的分割有效元件領域LCad而言，有效區段LCaa(N+型射極領域NE)的寬度Wna會比無效區段LCai(未形成有N+型射極領域NE的領域(P型基體領域PB))的寬度(Wni1+Wni2)更大(Wna>(Wni1+Wni2))。藉由擴大N+型射極領域NE，可使在施加閘極電壓的狀態下流動的飽和電流增加。另外，寬度Wni1或寬度Wni2的其中任一方亦可為零。亦即，一方的P型基體領域PB亦可不被形成。
但，N+型射極領域NE的第2方向(y方向)的寬度Wna是比接觸溝CT的第2方向(y方向)的長度Lct小，在第2方向(y方向)，N+型射極領域NE的端部會被設成比接觸溝CT的端部還靠內側。
若平面視將接觸溝CT的周圍全部以N+型射極領域NE來包圍，則從周邊部聚集而來的電洞會在往接觸溝CT(射極電極EE)流動的過程，其幾乎是作為NPN寄生雙極的基極電流貢獻。因此，NPN寄生雙極變動作容易，一旦NPN寄生雙極動作，則無法以MISFET的閘極電壓來控制，會有產生IE型溝槽式閘極IGBT破壞的問題發生之憂。
如此，若根據本實施形態3，則除了前述的實施形態1之IE型溝槽式閘極IGBT的效果以外，可使飽和電流增加。
(實施形態4)
利用圖15及圖16來說明有關包含本實施形態4之 IE型溝槽式閘極IGBT的半導體裝置。圖15是擴大顯示本實施形態4之半導體晶片的活性部的周邊的一部分(圖1所示的E領域)的要部平面圖。圖16是本實施形態4之IE型溝槽式閘極IGBT的要部剖面圖，沿著圖15所示的F-F’線的要部剖面圖。
以下說明有關本實施形態4之IE型溝槽式閘極IGBT的元件領域的周邊構造。
如圖15及圖16所示般，在元件領域CR的端部，於線狀單位元件領域LC的寬度方向(第1方向、x方向)設有1個~數個的線狀虛擬元件領域DC。在線狀虛擬元件領域DC中，與線狀有效元件領域LCa同樣，形成有P型基體領域PB及P+型基體接觸領域PBC。但，在線狀虛擬元件領域DC中，N+型射極領域NE及N型電洞屏蔽領域NHB是未被形成。由於線狀虛擬元件領域DC是不存在寄生NPN雙極，且電洞排出電阻小，因此成為不易產生電流集中的構成，作為端部緩衝領域的機能。
並且，在線狀單位元件領域LC的長度方向(第2方向、y方向)的端部也有未形成有N+型射極領域NE及N型電洞屏蔽領域NHB的領域，此領域是作為端部緩衝領域的機能。
在端部緩衝領域的外部是以包圍的方式設有環狀的元件周邊接合領域OR，且在此元件周邊接合領域OR設有P型領域PFp。此P型領域PFp是例如和元件領域CR的P型浮動領域PF同一的製程同時形成。並且， 在此P型領域PFp連接射極電位。亦即，與在前述的實施形態1的圖2說明的P型領域PFp一體化形成。
如圖16所示般，在線狀虛擬元件領域DC及元件周邊接合領域OR的半導體基板SS的表面Sa是設有P型基體領域PB。
在線狀虛擬元件領域DC是設有接觸溝CT及P+型基體接觸領域PBC，線狀虛擬元件領域DC的構造是除了無N型電洞屏蔽領域NHB及N+型射極領域NE，且在第2方向(y方向)未分割以外，與分割有效元件領域LCad幾乎相同的構造。
在元件周邊接合領域OR是同樣設有接觸溝CT及P+型基體接觸領域PBCp，在P型基體領域PB下是設有P型領域PFp。
在線狀虛擬元件領域DC中，存在與射極電極EE電性連接的P型基體領域PB，形成P型基體領域PB與N-型漂移領域ND的PN接合。並且，在元件周邊接合領域OR中，存在與射極電極EE電性連接的深的P型領域PFp，形成P型領域PFp與N-型漂移領域ND的PN接合。
藉此，在射極-集極間的逆偏壓狀態中，元件最終端部溝槽底部是可容易由左右以上述2個的PN接合的空乏層來覆蓋，所以不易產生電場強度的局所集中。因此，不會有元件端部構成成為主要因素而射極-集極間的耐壓降低的情形。並且，元件端部線狀虛擬元件的構成是 被設計成為電洞蓄積效果比其他的部位小，通態電壓變高，因此可抑制在IE型溝槽式閘極IGBT發熱時電流集中於此部分而產生熱失控，可提高作為製品的破壞耐量。
如此，若根據本實施形態4，則除了前述的實施形態1之IE型溝槽式閘極IGBT的效果以外，還可提高破壞耐量。
(實施形態5)
利用圖17及圖18來說明有關包含本實施形態5之IE型溝槽式閘極IGBT的半導體裝置。圖17是擴大顯示本實施形態5之半導體晶片的活性部的周邊的一部分的要部平面圖。圖18是本實施形態5之IE型溝槽式閘極IGBT的要部剖面圖，沿著圖17所示的G-G’線的要部剖面圖。
如圖17及圖18所示般，本實施形態5之IE型溝槽式閘極IGBT與前述的實施形態1之IE型溝槽式閘極IGBT不同的點是在線狀有效元件領域LCa中，將在第2方向(y方向)彼此相鄰的分割有效元件領域LCad的第1溝槽式閘極電極TG1連結之連結溝槽式閘極電極TGa的數量。
就前述的實施形態1之IE型溝槽式閘極IGBT而言，在線狀有效元件領域LCa中，於第2方向(y方向)彼此相鄰的分割有效元件領域LCad的各個的第1溝槽式閘極電極TG1是藉由1個的連結溝槽式閘極電極 TGa來連結。
相對的，就本實施形態5之IE型溝槽式閘極IGBT而言，在線狀有效元件領域LCa中，於第2方向(y方向)彼此相鄰的分割有效元件領域LCad的各個的第1溝槽式閘極電極TG1是藉由在第1方向(x方向)彼此離間而設的2個連結溝槽式閘極電極TGa來連結。
具體而言，在第2方向(y方向)彼此相鄰的分割有效元件領域LCad之間沿著第2方向(y方向)來連結至各個的第1溝槽之2個的第3溝槽T3會被設於半導體基板SS的表面Sa側，且在內部隔著閘極絕緣膜GI來與各個的第1溝槽式閘極電極TG1一體形成連結溝槽式閘極電極TGa。此連結溝槽式閘極電極TGa是不作為MISFET的閘極機能。
藉此，可謀求延伸於第2方向(y方向)之由複數的第1溝槽式閘極電極TG1及複數的連結溝槽式閘極電極TGa所成的溝槽式閘極電極的電阻的減低。另外，就本實施形態5而言，是在第2方向(y方向)彼此相鄰的分割有效元件領域LCad的第1溝槽式閘極電極TG1之間設置2個的連結溝槽式閘極電極TGa，但連結溝槽式閘極電極TGa的數量並非限於此。
如此，若根據本實施形態5，則除了前述的實施形態1之IE型溝槽式閘極IGBT的效果以外，還可降低閘極電阻。
(實施形態6)
利用圖19及圖20來說明有關包含本實施形態6之IE型溝槽式閘極IGBT的半導體裝置。圖19是擴大顯示本實施形態6之半導體晶片的活性部的一部分的要部平面圖。圖20是本實施形態6之IE型溝槽式閘極IGBT的要部剖面圖，沿著圖19所示的H-H’線的要部剖面圖。
就前述的實施形態1而言，是以分割電洞集極元件領域LCcd的接觸溝CT的寬度Whc比分割有效元件領域LCad的接觸溝CT的寬度Wec更大的方式(Whc>Wec)形成接觸溝CT。
相對的，在本實施形態6中，是以分割電洞集極元件領域LCcd的接觸溝CT的寬度Whc與分割有效元件領域LCad的接觸溝CT的寬度Wec成為同程度的寬度之方式形成接觸溝CT。而且，分割電洞集極元件領域LCcd的接觸溝CT會與P型基體領域PB配置成為連接至在第1方向(x方向)彼此相鄰的第2溝槽式閘極電極TG2的一方的第2溝槽式閘極電極TG2。另外，在本實施形態6中所謂同程度的寬度是相對於一方的寬度容許10%以內的寬度，作為誤差的範圍。
如圖19所示般，分割電洞集極元件領域LCcd的第2溝槽式閘極電極TG2是平面視被一體化，因此剖面視只要與一方的第2溝槽式閘極電極TG2連接即可。藉此，可縮小接觸溝CT的寬度，因此可縮小晶片面積。另外，第2溝槽式閘極電極TG2是未構成MISFET， 因此亦無對破壞耐量等的影響。
並且，在本實施形態6中，如圖20所示般，在層間絕緣膜IL形成接觸溝CT，且在接觸溝CT的內部埋入有由導電膜所成的柱塞PG。在柱塞PG是例如以鎢等的導電膜為主使用。亦可在導電膜的底層形成由氮化鈦等所成的勢壘金屬(barrier metal)。而且，在層間絕緣膜IL上形成有與柱塞PG連接的射極電極EE。
另外，在本實施形態6中例示使用柱塞PG的情況，但並非限於此。例如其他的實施形態般，亦可設為在接觸溝CT的內部直接埋入射極電極EE的構造。
然而，使用柱塞PG的情況是需要在接觸溝CT的內部及層間絕緣膜IL上藉由CVD(Chemical Vapor Deposition)法等來形成導電膜，然後藉由CMP(Chemical Mechanical Polishing)法等來研磨導電膜，而在接觸溝CT的內部埋入導電膜。此時，若接觸溝CT的寬度不同，則由於被埋入於接觸溝CT的內部之導電膜的厚度會依接觸溝CT的寬度而不同，因此需要配合寬度大的接觸溝來加厚形成導電膜。但，若加厚形成導電膜，則導電膜的研磨量會變多，恐有引起過度的研磨或在晶圓面內偏差變大之虞。
亦即，使用柱塞PG時，最好將接觸溝CT的寬度配合小的一方，設為同程度的寬度。藉此，具有導電膜的膜厚管理容易的效果。
又，本實施形態6所揭示的技術，不僅前述 的實施形態1，在其他的實施形態也可同樣地適用，可發揮同樣的效果。
以上，根據實施形態具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種變更。
CR‧‧‧元件形成領域
CT‧‧‧接觸溝
CT(PBC)‧‧‧接觸溝及P+型基體接觸領域
CT(PBCp)‧‧‧接觸溝及P+型基體接觸領域
EE‧‧‧射極電極
GL‧‧‧閘極配線
GTG‧‧‧閘極配線-溝槽式閘極電極連接部
LC‧‧‧線狀單位元件領域
LC1‧‧‧第1線狀單位元件領域
LC2‧‧‧第2線狀單位元件領域
LCa‧‧‧線狀有效元件領域
LCaa‧‧‧有效區段
LCad‧‧‧分割有效元件領域
LCai‧‧‧無效區段
LCc‧‧‧線狀電洞集極元件領域
LCcd‧‧‧分割電洞集極元件領域
LCi‧‧‧線狀無效元件領域
NE‧‧‧N+型射極領域
OR‧‧‧元件周邊接合領域
PB‧‧‧P型基體領域
PF‧‧‧P型浮動領域
PFp‧‧‧P型領域
TG1‧‧‧第1線狀溝槽式閘極電極
TG2‧‧‧第2線狀溝槽式閘極電極
TGa‧‧‧連結溝槽式閘極電極
TGp‧‧‧端部溝槽式閘極電極
TGw‧‧‧閘極拉出部
TGz‧‧‧端部連結溝槽式閘極電極
W1，W2，Wa，Wc，Wi‧‧‧寬度
Wec，Whc，Wht，Wt‧‧‧寬度
We，Wh‧‧‧間隔

Claims (15)

  1. 一種半導體裝置，其特徵係具備：半導體基板，其係具有第1主面，及與前述第1主面相反側的第2主面；及元件領域，其係於前述半導體基板的前述第1主面側，平面視，線狀有效元件領域與線狀電洞集極元件領域會彼此離間而交替配置於第1方向，又，前述線狀有效元件領域，係由在與前述第1方向正交的第2方向彼此離間而設的複數的分割有效元件領域所構成，前述分割有效元件領域係具有：第1溝槽，其係於前述分割有效元件領域的周圍，具有自前述第1主面起算之第1深度而設；第1溝槽式閘極電極，其係於前述第1溝槽的內部隔著第1閘極絕緣膜而設；第1導電型的第1基體領域，其係於前述分割有效元件領域內，具有自前述第1主面起算之第2深度而設；及與前述第1導電型不同的第2導電型的射極領域，其係於前述分割有效元件領域內，具有自前述第1主面起算之比前述第2深度更淺的第3深度而設，前述線狀電洞集極元件領域，係由在前述第2方向彼此離間而設的複數的分割電洞集極元件領域所構成，前述分割電洞集極元件領域係具有：第2溝槽，其係於前述分割電洞集極元件領域的周 圍，具有自前述第1主面起算之第4深度而設；第2溝槽式閘極電極，其係於前述第2溝槽的內部隔著第2閘極絕緣膜而設；及前述第1導電型的第2基體領域，其係於前述分割電洞集極元件領域內，具有自前述第1主面起算之第5深度而設，在前述第1方向彼此相鄰的前述線狀有效元件領域與前述線狀電洞集極元件領域之間、在前述第2方向彼此相鄰的前述分割有效元件領域之間、及在前述第2方向彼此相鄰的前述分割電洞集極元件領域之間的前述半導體基板設有前述第1導電型的浮動領域，該第1導電型的浮動領域係具有自前述第1主面起算之比前述第2深度及前述第5深度更深的第6深度。
  2. 如申請專利範圍第1項之半導體裝置，其中，更具有：單數或複數的第3溝槽，其係於前述第2方向彼此相鄰的前述分割有效元件領域之間，延伸於前述第2方向，具有自前述第1主面起算之第7深度而設；及第3溝槽式閘極電極，其係於前述第3溝槽的內部隔著第3閘極絕緣膜而設，前述第3溝槽，係與分別位於前述第3溝槽的前述第2方向的兩側之前述分割有效元件領域的前述第1溝槽連結，前述第3溝槽式閘極電極，係與分別位於前述第3溝 槽式閘極電極的前述第2方向的兩側之前述分割有效元件領域的前述第1溝槽式閘極電極電性連結。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述分割有效元件領域會位於在前述第2方向彼此相鄰的前述分割電洞集極元件領域之間所設的前述浮動領域的前述第1方向的兩側。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述射極領域的前述第2方向的寬度要比未形成有前述射極領域的領域的前述第2方向的寬度更大。
  5. 如申請專利範圍第1項之半導體裝置，其中，在位於前述元件領域的最外周之前述線狀有效元件領域中未設有前述射極領域。
  6. 如申請專利範圍第1項之半導體裝置，其中，前述分割有效元件領域更具有第1接觸溝，該第1接觸溝係具有自前述第1主面起算之比前述第3深度更深的第8深度而設，前述分割電洞集極元件領域更具有第2接觸溝，該第2接觸溝係具有自前述第1主面起算之第9深度而設，前述第1接觸溝的前述第1方向的寬度係比在前述第1方向彼此相鄰的前述第1溝槽的內側側面的間隔更小，前述第2接觸溝的前述第1方向的寬度係比在前述第1方向彼此相鄰的前述第2溝槽的內側側面的間隔更大，在前述第1接觸溝的內部及前述第2接觸溝的內部埋入有第1電極。
  7. 如申請專利範圍第6項之半導體裝置，其中，前述第2接觸溝的前述第1方向的寬度係比前述第1接觸溝的前述第1方向的寬度更大。
  8. 如申請專利範圍第6項之半導體裝置，其中，前述第2接觸溝的前述第1方向的寬度係比在前述第1方向彼此相鄰的前述第2溝槽的外側側面的間隔更小。
  9. 如申請專利範圍第6項之半導體裝置，其中，在前述第2接觸溝的下端部，在前述第1方向彼此相鄰的2個的前述第2溝槽式閘極電極會露出。
  10. 如申請專利範圍第6項之半導體裝置，其中，前述第1電極與前述第2溝槽式閘極電極及前述第2基體領域會經由前述第2接觸溝來直接連結。
  11. 如申請專利範圍第6項之半導體裝置，其中，前述第1電極與前述射極領域及前述第1基體領域會經由前述第1接觸溝來直接連結。
  12. 如申請專利範圍第1項之半導體裝置，其中，前述分割電洞集極元件領域的前述第1方向的寬度係比前述分割有效元件領域的前述第1方向的寬度更小。
  13. 如申請專利範圍第1項之半導體裝置，其中，前述分割電洞集極元件領域的前述第1方向的寬度係比前述分割有效元件領域的前述第1方向的寬度更小，前述分割有效元件領域的前述第1方向的寬度係比前述分割有效元件領域與前述分割電洞集極元件領域之前述第1方向的距離更小。
  14. 如申請專利範圍第1項之半導體裝置，其中，在前述半導體基板上形成有層間絕緣膜，前述分割有效元件領域更具有第1接觸溝，該第1接觸溝係具有自前述第1主面起算之比前述第3深度更深的第8深度而設，且被形成於前述層間絕緣膜，前述分割電洞集極元件領域更具有第2接觸溝，該第2接觸溝係具有自前述第1主面起算之第9深度而設，且被形成於前述層間絕緣膜，前述第2接觸溝的前述第1方向的寬度係與前述第1接觸溝的前述第1方向的寬度同程度。
  15. 如申請專利範圍第14項之半導體裝置，其中，在前述第1接觸溝的內部形成有具有導電膜的第1柱塞，在前述第2接觸溝的內部形成有具有前述導電膜的第2柱塞，在前述層間絕緣膜上形成有與前述第1柱塞及第2柱塞連接的射極電極。
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