JP7488153B2 - 半導体装置およびその製造方法 - Google Patents
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Description
実施形態1では、平面視において、n型フィールドストップ層を半導体チップの全面に設けずに、n型フィールドストップ層の1側面を半導体チップの1側面から所定の距離(LS)だけ離して設けるものである。図3は、実施形態1に係るIGBTを含む半導体装置の平面図である。図4は、図3のB-B線に沿う半導体装置の模式的な断面図である。図5は、実施形態1に係るIGBTを含む半導体装置の要部断面図である。
実施形態2では、平面視において、n型フィールドストップ層の4端部を半導体チップの4側面から所定の距離(LS)だけ離して設けるものである。図6は、実施形態2に係るIGBTを含む半導体装置の平面図である、図7は、図6のC-C線に沿う半導体装置の模式的な断面図である。
図8に、図3および図4で説明したn型フィールドストップ層FSL1を有するIE型IGBTの一例を示す。図8に示すように、IE型IGBTを含む半導体装置(以下、IE型IGBTとも言う)100は、n型シリコンで形成された基板SUBの主面US側に、トレンチゲートTG、トレンチエミッタTE、p型ベース層BL、n型エミッタ層EL、p型フローティング層FL及びn型ホールバリア層HBLを有する。IE型IGBT100は、更に、n型ホールバリア層HBLの下部に配置されたn型ドリフト層DLと、n型ドリフト層DLの下部に配置されたn型フィールドストップ層FSL1と、n型フィールドストップ層FSL1の下部に配置されたp型コレクタ層CLと、p型コレクタ層CLの下部に配置されたコレクタ電極CEを有する。p型ベース層BLとn型エミッタ層ELには、層間絶縁膜ILに形成された接続孔CH1を介して、エミッタ電極EEが電気的に接続されている。尚、符号BCは、p型ベース層BLの表面に形成された高濃度のp型ベースコンタクト層である。また、エミッタ電極EEは、層間絶縁膜ILに形成された接続孔CH2を介して、トレンチエミッタTE間に形成されたp型ベース層BLと、トレンチエミッタTEとに電気的に接続されている。絶縁膜FPFがエミッタ電極EEの上側に形成されている。絶縁膜FPFは、例えばポリイミドを主要な成分とする有機絶縁膜などからなるファイナルパッシべーション膜である。
IE型IGBT100の製造方法の概要について説明する。IE型IGBT100の製造方法では、基本的に、以下の工程A-Dを含む。
この工程Aは、n型エミッタ層EL、p型ベース層BL、p型ベースコンタクト層BC、トレンチゲートTG、トレンチエミッタTE、p型フローティング層FL、n型ホールバリア層HBL、層間絶縁膜IL、ゲート電極GE,エミッタ電極EE、ファイナルパッシベーション膜FPF等が第1主面US側に形成されたシリコン基板SUBを準備する工程である。ここでのシリコン基板SUBは、租の裏面BSがバックグラインディング処理されている場合もある。
この工程Bは、シリコン基板SUBの第1主面USと対向する第2主面BSに、p型コレクタ層CLを形成し、p型コレクタ層CLの第1主面USの側に、n型フィールドストップ層(FSL1,FSL2)を選択的に形成する工程である。本開示では、この工程について種々の製造方法が説明される。
この工程Cは、スパッタリング法により、p型コレクタ層CLに接続されたコレクタ電極CEを形成する工程である。
この工程Dは、シリコン基板SUBをスクラブラインSCLに沿って、たとえばダイシングブレードで切断する工程である。
次に、図12~図15を用いて、n型フィールドストップ層FSL1を有するIE型IGBTの製造方法を説明する。図12は、IGBTを有する半導体装置の裏面側の製造方法を説明する断面図である。図13は、図12に続く製造方法を説明する断面図である。図14は、図13に続く製造方法を説明する断面図である。図15は、図14に続く製造方法を説明する断面図である。ここでは、基板SUBの表面US側に形成されるn型エミッタ層EL、p型ベース層BL、p型ベースコンタクト層BC、トレンチゲートTG、トレンチエミッタTE、p型フローティング層FL、n型ホールバリア層HBL、層間絶縁膜IL、ゲート電極GE、エミッタ電極EE、ファイナルパッシベーション膜FPF等は省略して説明する。
次に、図16~図19を用いて、n型フィールドストップ層FSL2を有するIE型IGBTの製造方法を説明する。図16は、IGBTを有する半導体装置の裏面側の製造方法を説明する断面図である。図17は、図16に続く製造方法を説明する断面図である。図18は、図17に続く製造方法を説明する断面図である。図19は、図18に続く製造方法を説明する断面図である。この例でも、基板SUBの表面US側に形成されるn型エミッタ層EL、p型ベース層BL、p型ベースコンタクト層BC、トレンチゲートTG、トレンチエミッタTE、p型フローティング層FL、n型ホールバリア層HBL、層間絶縁膜IL、ゲート電極GE、エミッタ電極EE、ファイナルパッシベーション膜FPF等は省略して説明する。
次に、ステンシルマスクの様なハードマスクを用いて、n型フィールドストップ層FSL1、FSL2を形成するためのイオン注入を行う方法について説明する。図20は、ステンシルマスクを利用したIGBTの製造方法を説明する平面図である。図21は、ステンシルマスクを利用したn型フィールドストップ層FSL1の製造方法を説明する要部断面図である。図22は、ステンシルマスクを利用したn型フィールドストップ層FSL2の製造方法を説明する要部断面図である。図21および図22も、基板SUBの表面US側に形成されるn型エミッタ層EL、p型ベース層BL、p型ベースコンタクト層BC、トレンチゲートTG、トレンチエミッタTE、p型フローティング層FL、n型ホールバリア層HBL、層間絶縁膜IL、ゲート電極GE、エミッタ電極EE、ファイナルパッシベーション膜FPF等は省略して説明する。
次に、酸化膜の様なハードマスクを用いて、n型フィールドストップ層FSL1を形成するためのイオン注入を行う方法を説明する。図23は、IGBTを有する半導体装置の裏面側の製造方法を説明する断面図である。図24は、図23に続く製造方法を説明する断面図である。図25は、図24に続く製造方法を説明する断面図である。図26は、図25に続く製造方法を説明する断面図である。
次に、いくつかの変形例を説明する。
図3および図4で説明したn型フィールドストップ層FSL1、および、図6および図7で説明したn型フィールドストップ層FSL2では、次に説明するような懸念がある。IGBTの動作時において、n型フィールドストップ層FSL1、FSL2の形成されていない領域で、ホール注入がされやすくなる。つまり、不純物濃度の高いn型フィールドストップ層FSL1、FSL2がなくなるので、ホール注入効率が上がることになり、半導体チップCHIPの第1側面SD1の近傍領域、または、第1側面SD1~第4側面SD4の近傍領域のホール濃度が増加することになる。この状態で、IGBTをオフ状態にすると、第1側面SD1の近傍領域、または、第1側面SD1~第4側面SD4の近傍領域のホールは環状の複数のp型フローティングフィールドリングP1~P5を通って、チップ中央部分に設けたエミッタ電極EEへと流れる。この時、ジュール熱が発生する。半導体チップCHIPの第1側面SD1の近傍領域、または、第1側面SD1~第4側面SD4の近傍領域のホール濃度が高いと、より発熱しやすくなり、IGBTが熱破壊してしまう懸念がある。
次に、図27に示す変形例1の構成例1の製造方法について説明する。図29および図30は、図17で説明したP型不純物注入層PIに換えて、実施される工程を示している。
IGBTのスイッチング時、例えばL負荷駆動回路にIGBTを用いた場合など、瞬間的にコレクタ・エミッタ間電圧Vceが耐圧規格値を超えてしまう懸念がある。また、図21、図22、図24では、ウェハノッチNTの形成精度などが理由で、ウエハWFとステンシルマスクSTMの合わせ精度が悪くなる場合が想定される。これらが原因で、図5で説明した空乏層DELがn型フィールドストップ層FSL1、FSL2の無い領域まで伸びてしまい、IGBTがパンチスルーしてしまう懸念がある。
次に、代表例として、図32に示す半導体装置の製造方法を説明する。
次に、発明者による検討を説明する。
図37は、モータ駆動回路の一例を示す回路ブロック図である。図38は、図37のU相に対応するIGBTとダイオードの動作を説明する回路図である。図39は、IGBT内に構成された寄生ダイオードを説明する断面図である。図40は、図38のハイサイド側のIGBTに構成された寄生ダイオードを説明する等価回路図である。
2.ロウサイド側のIGBT100LをONさせると、ハイサイド側のIGBT100Hにコレクタ・エミッタ電位Vceが印加される。つまり、ハイサイド側のIGBT100Hのコレクタ・エミッタ電位Vceが逆バイアスから順バイアス状態に切り替わる(ハイサイド側のIGBT100Hのゲート電圧はOFFのまま)。
3.逆バイアス時、寄生ダイオードDsの動作によって、バルク内に多数のキャリアが存在している。
4.この状態で、高dV/dtでハイサイド側のIGBT100Hのコレクタ・エミッタ電位Vceが上昇すると、寄生ダイオードDsのPN接合部分でインパクトイオン化が容易に起きる。
5.このインパクトイオン化により発生する多数のホールキャリアが、内蔵抵抗Rgの下側に位置するP型ウエル領域P0を通って、エミッタコンタクトを介してエミッタ電極EEへと流れる。
6.この時、P型ウエル領域P0で電圧降下が起こるため、P型ウエル領域P0と内蔵抵抗Rg間の酸化膜OXLに高電界が生じ、酸化膜OXLが絶縁破壊に至る。なお、ここでは、内蔵抵抗Rgを用いて説明したが、これに限定されない。セル周辺接続領域RP0の第1方向Xの幅が広いパターンがあると同様な問題が発生する。つまり、第1方向Xの幅が広いパターンがあると電圧降下が大きいため、酸化膜の絶縁破壊、もしくは寿命低下の要因となる。
次に、所定の距離LSについて説明する。図41は、ダイシング面で、p型コレクタ層CLとn型フィールドストップ層FSLとにより構成されるPN接合がショートしている状態において、距離LSを変化させた場合における逆バイアス時の寄生ダイオードの特性を示すグラフである。横軸は、コレクタ-エミッタ間の電圧(-VCE:寄生ダイオードのアノード・カソード間の電圧)を示し、縦軸は寄生ダイオードに流れる電流(IF)を示している。距離LSは、0μm、5μm、10μm、および、100μmで変化させている。
次に、酸化膜OXLの中間部分MIDに生じる電界について説明する。図42は、逆バイアス状態から順バイアス状態へ高速にコレクタ電位を印加したときのスイッチング波形を示すグラフである。左縦軸は酸化膜OXLの中間部分MIDに生じる電界を示し、右縦軸はコレクタ電位Vcを示し、横軸は時間を示している。距離LS=0μmの場合と距離LS=10μmの場合とにおいて、コレクタ電位Vcを、逆バイアス状態(Vc=-2V)から順バイアス状態(Vc=1000V)へdV/dt=40kV/μsecで変化させて、酸化膜OXLの中間部分MIDに生じる電界が示されている。
SUB:シリコン基板
FSL1、FSL2:n型フィールドストップ層
CL:p型コレクタ層
DL:n型ドリフト層
Claims (18)
- 第1主面及び前記第1主面に対向する第2主面を有するシリコン基板と、
前記第1主面に形成されたp型ベース層と、
前記p型ベース層中に形成されたn型エミッタ層と、
前記第1主面に形成され、前記p型ベース層の下部に形成されたn型ホールバリア層と、
前記第2主面に形成されたp型コレクタ層と、
前記第2主面に形成され、前記p型コレクタ層よりも内側に形成されたn型フィールドストップ層と、
前記n型フィールドストップ層と前記n型ホールバリア層との間に配置されたn型ドリフト層と、を含み、
前記シリコン基板は、平面視において、第1側面を有し、
前記n型フィールドストップ層は、前記シリコン基板の前記第1側面に対向する第1端部を有し、
前記n型フィールドストップ層は、前記n型フィールドストップ層の前記第1端部が前記シリコン基板の前記第1側面から所定の距離だけ離れるように、前記p型コレクタ層の上側に選択的に設けられ、
前記シリコン基板の前記第1側面と前記n型フィールドストップ層の前記第1端部との間には、前記n型ドリフト層が設けられ、
前記p型コレクタ層は、前記n型フィールドストップ層の下側に位置する第1p型コレクタ層と、前記n型ドリフト層の下側に位置する第2p型コレクタ層と、を含み、
前記第2p型コレクタ層の不純物濃度は、前記第1p型コレクタ層の不純物濃度と比較して薄い、
半導体装置。 - 請求項1において、
前記第1主面に形成され、互いに対向するように形成されたストライプ状のトレンチゲートと、
前記第1主面に形成され、前記p型ベース層の下部に形成されたn型ホールバリア層と、
前記第1主面に形成され、前記ストライプ状のトレンチゲートと所定の間隔で配置され、かつ、互いに対向するように形成されたストライプ状のトレンチエミッタと、
前記トレンチゲートと前記トレンチエミッタの間に配置され、かつ、その一端が前記トレンチゲートの側面に接するように形成され、かつ、その他端が前記トレンチエミッタの側面に接するように形成されたp型フローティング層と、を含み、
前記p型ベース層は、前記第1主面に形成され、前記ストライプ状の前記トレンチゲートで囲まれた領域に形成される、半導体装置。 - 請求項1において、
前記n型ドリフト層の不純物濃度は、前記n型フィールドストップ層の不純物濃度と比較して薄い、半導体装置。 - 請求項3において、
前記所定の距離は、30~200μmである、半導体装置。 - 請求項4において、
前記シリコン基板は、平面視において、さらに、前記第1側面に対向する第2側面と、前記第1側面と前記第2側面との間に設けられた第3側面と、前記第3側面に対向する第4側面と、を有し、
前記n型フィールドストップ層は、さらに、前記シリコン基板の前記第2側面に対向する第2端部と、前記シリコン基板の前記第3側面に対向する第3端部と、前記シリコン基板の前記第4側面に対向する第4端部と、を有し、
前記第2側面と前記第2端部との間、前記第3側面と前記第3端部との間、および、前記第4側面と前記第4端部との間のそれぞれは、前記所定の距離だけ離れている、半導体装置。 - 請求項5において、
前記p型コレクタ層は、
前記n型フィールドストップ層の下側に位置する第1p型コレクタ層と、
前記n型ドリフト層の下側に位置する第2p型コレクタ層と、を含み、
前記第2p型コレクタ層の不純物濃度は、前記第1p型コレクタ層の不純物濃度と比較して薄い、半導体装置。 - 第1主面及び前記第1主面に対向する第2主面を有するシリコン基板と、
前記第1主面に形成されたp型ベース層と、
前記p型ベース層中に形成されたn型エミッタ層と、
前記第1主面に形成され、前記p型ベース層の下部に形成されたn型ホールバリア層と、
前記第2主面に形成されたp型コレクタ層と、
前記第2主面に形成され、前記p型コレクタ層よりも内側に形成されたn型フィールドストップ層と、
前記n型フィールドストップ層と前記n型ホールバリア層との間に配置されたn型ドリフト層と、を含み、
前記シリコン基板は、平面視において、第1側面を有し、
前記n型フィールドストップ層は、前記シリコン基板の前記第1側面に対向する第1端部を有し、
前記n型フィールドストップ層は、前記n型フィールドストップ層の前記第1端部が前記シリコン基板の前記第1側面から所定の距離だけ離れるように、前記p型コレクタ層の上側に選択的に設けられ、
前記シリコン基板の前記第1側面と前記n型フィールドストップ層の前記第1端部との間には、前記n型ドリフト層が設けられ、
前記シリコン基板は、平面視において、前記p型ベース層を含むセル形成領域と、前記セル形成領域を囲む様に設けられたセル周辺接続領域と、前記セル周辺接続領域を囲む様に設けられた外周領域部と、を含み、
前記p型コレクタ層は、
前記セル形成領域の下側に対応するように設けられた第1p型コレクタ層と、
前記セル周辺接続領域および前記外周領域部の下側に対応するように設けられた第2p型コレクタ層と、を含み、
前記第2p型コレクタ層の不純物濃度は、前記第1p型コレクタ層の不純物濃度と比較して薄い、半導体装置。 - 請求項5、6のいずれか1項において、
前記n型フィールドストップ層は、
第1n型フィールドストップ層と、
前記第1n型フィールドストップ層の不純物濃度と比較して薄い不純物濃度の第2n型フィールドストップ層と、を含み、
前記第1側面と前記第1端部との間、前記第2側面と前記第2端部との間、前記第3側面と前記第3端部との間、および、前記第4側面と前記第4端部との間には、前記n型ドリフト層に替えて、前記第2n型フィールドストップ層が設けられている、半導体装置。 - 第1主面及び前記第1主面に対向する第2主面を有するシリコン基板と、
前記第1主面に形成されたp型ベース層と、
前記p型ベース層中に形成されたn型エミッタ層と、
前記第1主面に形成され、前記p型ベース層の下部に形成されたn型ホールバリア層と、
前記第2主面に形成されたp型コレクタ層と、
前記第2主面に形成され、前記p型コレクタ層よりも内側に形成されたn型フィールドストップ層と、
前記n型フィールドストップ層と前記n型ホールバリア層との間に配置されたn型ドリフト層と、を含み、
前記シリコン基板は、平面視において、第1側面を有し、
前記n型フィールドストップ層は、前記シリコン基板の前記第1側面に対向する第1端部を有し、
前記n型フィールドストップ層は、前記n型フィールドストップ層の前記第1端部が前記シリコン基板の前記第1側面から所定の距離だけ離れるように、前記p型コレクタ層の上側に選択的に設けられ、
前記シリコン基板の前記第1側面と前記n型フィールドストップ層の前記第1端部との間には、前記n型ドリフト層が設けられ、
前記シリコン基板は、平面視において、前記p型ベース層を含むセル形成領域と、前記セル形成領域を囲む様に設けられたセル周辺接続領域と、前記セル周辺接続領域を囲む様に設けられた外周領域部と、を含み、
前記セル形成領域は、エミッタ電極を含み、
前記第1側面と前記セル形成領域との間の前記セル周辺接続領域には、
ゲート抵抗と、
前記ゲート抵抗と前記シリコン基板の前記第1主面との間に形成された酸化膜と、
前記酸化膜の下に形成され、前記エミッタ電極に複数のエミッタコンタクトによって接続されたP型ウエル領域と、を含む、半導体装置。 - (a)n型エミッタ層、p型ベース層、トレンチゲート、トレンチエミッタ、p型フローティング層、n型ホールバリア層、ゲート電極およびエミッタ電極が第1主面側に形成されたシリコン基板を準備する工程と、
(b)前記シリコン基板の前記第1主面と対向する第2主面に、p型コレクタ層を形成し、前記p型コレクタ層の前記第1主面の側に、n型フィールドストップ層を選択的に形成する工程と、
(c)前記p型コレクタ層に接続されたコレクタ電極を形成する工程と、
(d)前記シリコン基板をスクラブラインに沿って切断する工程と、を含み、
前記n型フィールドストップ層は、切断面から所定の距離だけ離れている、
半導体装置の製造方法。 - 請求項10において、
前記(b)工程は、
前記シリコン基板の前記第2主面に、イオン注入法により、N型不純物を選択的に導入して、N型不純物注入層を形成する第1注入層形成工程と、
前記シリコン基板の前記第2主面の全面に、イオン注入法により、P型不純物を導入して、P型不純物注入層を形成する第2注入層形成工程と、
その後、前記シリコン基板の前記第2主面に対して、アニールを実施し、前記N型不純物注入層と前記P型不純物注入層とを活性化させて、前記n型フィールドストップ層と前記p型コレクタ層とを形成するアニール工程と、を含む、半導体装置の製造方法。 - 請求項11において、
前記第1注入層形成工程は、
前記シリコン基板の前記第2主面に、レジスト膜を選択的に形成する工程と、
前記レジスト膜をマスクとして、前記シリコン基板の前記第2主面に、前記N型不純物を選択的に導入する工程と、
前記レジスト膜を除去する工程と、を含む、半導体装置の製造方法。 - 請求項11において、
前記第1注入層形成工程は、
前記シリコン基板の前記第2主面に、マスク部を有するステンシルマスクを配置する工程と、
前記マスク部をマスクとして、前記シリコン基板の前記第2主面に、前記N型不純物を選択的に導入する工程と、
前記ステンシルマスクを除去する工程と、を含む、半導体装置の製造方法。 - 請求項11において、
前記第1注入層形成工程は、
前記シリコン基板の前記第2主面に、酸化膜を形成する工程と、
前記酸化膜の上に、マスク部を有するステンシルマスクを配置する工程と、
前記マスク部をエッチングマスクとして、前記マスク部から露出する前記酸化膜をエッチングする工程と、
前記ステンシルマスクを除去する工程と、
前記シリコン基板の前記第2主面に残った前記酸化膜をマスクとして、前記シリコン基板の前記第2主面に、前記N型不純物を選択的に導入する工程と、を含む、半導体装置の製造方法。 - 請求項11において、
前記第2注入層形成工程は、
前記シリコン基板の前記第2主面の全面に、イオン注入法により、第1P型不純物を導入して、第1P型不純物注入層を形成する工程と、
前記シリコン基板の前記第2主面に、レジスト膜を選択的に形成する工程と、
前記レジスト膜をマスクとして、前記シリコン基板の前記第2主面に、第2P型不純物を選択的に導入して、第2P型不純物注入層を形成する工程と、
前記レジスト膜を除去する工程と、を含み、
前記アニール工程において、第1P型不純物注入層と第2P型不純物注入層とを活性化させて、前記p型コレクタ層として、第1p型コレクタ層と、前記第1p型コレクタ層と前記切断面との間に、前記第1p型コレクタ層より不純物濃度の低い第2p型コレクタ層と、を形成する、半導体装置の製造方法。 - 請求項15において、
前記第2p型コレクタ層は、前記切断面と前記n型フィールドストップ層との間の下側に配置される様に形成される、半導体装置の製造方法。 - 請求項15において、
前記シリコン基板は、前記トレンチゲートおよび前記トレンチエミッタが形成されたセル形成領域を含み、
前記第1p型コレクタ層は、前記セル形成領域の下側に対応する前記第2主面に、選択的に形成される、半導体装置の製造方法。 - 請求項11、15のいずれか1項において、
前記第1注入層形成工程は、
前記シリコン基板の前記第2主面の全面に、イオン注入法により、第1N型不純物を導入して、第1N型不純物注入層を形成する工程と、
前記シリコン基板の前記第2主面に、レジスト膜を選択的に形成する工程と、
前記レジスト膜をマスクとして、前記シリコン基板の前記第2主面に、第2N型不純物を選択的に導入して、第2N型不純物注入層を形成する工程と、
前記レジスト膜を除去する工程と、を含み、
前記アニール工程において、第1N型不純物注入層と第2N型不純物注入層とを活性化させて、前記n型フィールドストップ層として、第1n型フィールドストップ層と、前記第1n型フィールドストップ層と前記切断面との間に、前記第1n型フィールドストップ層より不純物濃度の低い第2n型フィールドストップ層と、を形成する、半導体装置の製造方法。
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