JP2017157733A - 半導体装置 - Google Patents

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Abstract

【課題】オン電圧の低減と、帰還容量の低減とを両立したＩＥ型トレンチゲートＩＧＢＴを実現する。【解決手段】線状アクティブセル領域ＬＣａは、第２方向（ｙ方向）に互いに離間して設けられた複数の分割アクティブセル領域ＬＣａｄから構成され、線状ホールコレクタセル領域ＬＣｃは、第２方向（ｙ方向）に互いに離間して設けられた複数の分割ホールコレクタセル領域ＬＣｃｄから構成される。そして、第１方向（ｘ方向）に互いに隣り合う線状アクティブセル領域ＬＣａと線状ホールコレクタセル領域ＬＣｃとの間、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄの間、および第２方向（ｙ方向）に互いに隣り合う分割ホールコレクタセル領域ＬＣｃｄの間の半導体基板内にＰ型フローティング領域ＰＦが形成されている。【選択図】図２

Description

本発明は半導体装置に関し、例えばトレンチゲートに直交する方向においてアクティブセルとインアクティブセルとを混在させたＩＥ（Injection Enhancement）型トレンチゲート（Trench Gate）ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー系半導体装置に好適に利用できるものである。
特開２０１２−２５６８３９号公報（特許文献１）には、セル領域を構成する各線状単位セル領域が、主に線状アクティブセル領域と線状インアクティブセル領域とから構成され、この線状アクティブセル領域は、その長さ方向において、エミッタ領域を有するアクティブセクションとインアクティブセクションに区切られた、ＩＥ型トレンチゲートＩＧＢＴが開示されている。
特開２０１３−１４０８８５号公報（特許文献２）には、セル形成領域が、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタセル領域を有する第２線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたＩＥ型トレンチゲートＩＧＢＴが開示されている。
特開２０１２−２５６８３９号公報 特開２０１３−１４０８８５号公報
例えば前記特許文献１の図３３に記載されているＩＥ型トレンチゲートＩＧＢＴでは、裏面電極から注入された正孔は、コンタクト部でしか排出できないので、表面側での正孔の蓄積効果が大きく、オン電圧性能を向上することができる。しかし、帰還容量（ゲート−コレクタ間の容量）が大きいため、オフスイッチング損失が大きく、また、誤点呼耐性が小さいという課題を有している。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、互いに離間して、第１方向に交互に配置された線状アクティブセル領域と線状ホールコレクタセル領域とを備える。線状アクティブセル領域は、第１方向と直交する第２方向に互いに離間して設けられた複数の分割アクティブセル領域から構成され、線状ホールコレクタセル領域は、第２方向に互いに離間して設けられた複数の分割ホールコレクタセル領域から構成される。そして、第１方向に互いに隣り合う線状アクティブセル領域と線状ホールコレクタセル領域との間、第２方向に互いに隣り合う分割アクティブセル領域の間、および第２方向に互いに隣り合う分割ホールコレクタセル領域の間の半導体基板内にＰ型フローティング領域が形成されている。
一実施の形態によれば、オン電圧の低減と、帰還容量の低減とを両立したＩＥ型トレンチゲートＩＧＢＴを実現することができる。また、チップ面積を縮小することができる。
実施の形態１によるＩＥ型トレンチゲートＩＧＢＴを形成する半導体チップの要部平面図である。 実施の形態１による半導体チップの活性部の一部を拡大して示す要部平面図である。 図２に示すＡ−Ａ´線に沿った要部断面図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第１の効果を説明するためのセル形成領域の一部を拡大して示す要部平面図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第２の効果を説明するためのセル形成領域の一部を拡大して示す要部平面図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第３の効果を説明するためのセル形成領域の一部を拡大して示す要部断面図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第４の効果を説明するためのセル形成領域の一部を拡大して示す要部断面図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第５の効果を説明するためのセル形成領域の一部を拡大して示す要部断面図である。 実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第６の効果を説明するためのセル形成領域の一部を拡大して示す要部断面図である。 実施の形態２による半導体チップの活性部の一部を拡大して示す要部平面図である。 図１０に示すＢ−Ｂ´線に沿った要部断面図である。 実施の形態３による半導体チップの活性部の一部を拡大して示す要部平面図である。 図１２に示すＣ領域を拡大して示す要部平面図である。 図１２に示すＤ−Ｄ´線に沿った要部断面図である。 実施の形態４による半導体チップの活性部の周辺の一部（図１に示すＥ領域）を拡大して示す要部平面図である。 図１５に示すＦ−Ｆ´線に沿った要部断面図である。 実施の形態５による半導体チップの活性部の一部を拡大して示す要部平面図である。 図１７に示すＧ−Ｇ´線に沿った要部断面図である。 実施の形態６による半導体チップの活性部の一部を拡大して示す要部平面図である。 図１９に示すＨ−Ｈ´線に沿った要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
ＩＥ型トレンチゲートＩＧＢＴについて開示した先行技術としては、例えば特開２０１２−２５６８３９号公報（特許文献１）および特開２０１３−１４０８８５号公報（特許文献２）がある。（１）セル領域およびその周辺の平面構造、（２）狭アクティブセル型単位セルおよび交互配列方式、並びに（３）アクティブセル２次元間引き構造については特開２０１３−１４０８８５号公報（特許文献２）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。
（実施の形態１）
≪ＩＥ型トレンチゲートＩＧＢＴの構造≫
本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１、図２および図３を用いて説明する。図１は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴを形成する半導体チップの要部平面図である。図２は、本実施の形態１による半導体チップの活性部の一部を拡大して示す要部平面図である。図３は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図２に示すＡ−Ａ´線に沿った要部断面図である。
図１に示すように、半導体チップＳＣの外周部の上面には、環状のガードリングＧＲが設けられており、その内側には、環状のフローティングフィールドリングなどと接続された数本（単数または複数）の環状のフィールドプレートＦＰが設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
環状のフィールドプレートＦＰの内側であって、半導体チップＳＣの活性部の主要部には、セル形成領域ＣＲが設けられており、半導体チップＳＣの活性部の上面には、半導体チップＳＣの外周部の近傍までエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。エミッタ電極ＥＥの中央部は、ボンディングワイヤなどを接続するためのエミッタパッドＥＰとなっている。
エミッタ電極ＥＥとフィールドプレートＦＰとの間には、ゲート配線ＧＬが配置されており、ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。ゲート電極ＧＥの中央部は、ボンディングワイヤなどを接続するためのゲートパッドＧＰとなっている。
図２および図３に示すように、セル形成領域ＣＲには、第１方向（ｘ方向）に線状単位セル領域ＬＣが周期的に配列されている。各線状単位セル領域ＬＣは、第１線状単位セル領域ＬＣ１と第２線状単位セル領域ＬＣ２とから構成されており、本実施の形態１では、第２線状単位セル領域ＬＣ２の幅Ｗ２の幅は、第１線状単位セルＬＣ１の幅Ｗ１よりも狭く形成されている。
各第１線状単位セル領域ＬＣ１は、中央の線状アクティブセル領域ＬＣａとこれの第１方向（ｘ方向）の両側を挟む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。
各線状アクティブセル領域ＬＣａは、第１方向（ｘ方向）と直交する第２方向（ｙ方向）に、互いに離間して設けられた複数の分割アクティブセル領域ＬＣａｄから構成されている。
各分割アクティブセル領域ＬＣａｄには、その外周に沿って、その全領域を囲む第１トレンチゲート電極ＴＧ１が形成されている。従って、線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの間には、第１トレンチゲート電極ＴＧ１がある。
第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄのそれぞれの第１トレンチゲート電極ＴＧ１は、連結トレンチゲート電極ＴＧａで接続されている。第１トレンチゲート電極ＴＧ１および連結トレンチゲート電極ＴＧａは、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されている。
また、各分割アクティブセル領域ＬＣａｄには、第１方向（ｘ方向）に、Ｎ＋型エミッタ領域ＮＥが形成された領域、すなわち、アクティブセクションＬＣａａと、Ｎ＋型エミッタ領域ＮＥが形成されていない領域（Ｐ型ボディ領域ＰＢ）、すなわち、インアクティブセクションＬＣａｉとが設けられている。
一方、各第２線状単位セル領域ＬＣ２は、中央の線状ホールコレクタセル領域ＬＣｃとこれの第１方向（ｘ方向）の両側を挟む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。
各線状ホールコレクタセル領域ＬＣｃは、第２方向（ｙ方向）に、互いに離間して設けられた複数の分割ホールコレクタセル領域ＬＣｃｄから構成されている。
各分割ホールコレクタセル領域ＬＣｃｄには、その外周に沿って、その全領域を囲む第１トレンチゲート電極ＴＧ２が形成されている。従って、線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの間には、第２トレンチゲート電極ＴＧ２がある。
第２トレンチゲート電極ＴＧ２は、コンタクト溝ＣＴにおいて、エミッタ電極ＥＥと電気的に接続されている。
線状アクティブセル領域ＬＣａの第１方向（ｘ方向）の幅Ｗａおよび線状ホールコレクタセル領域ＬＣｃの第１方向（ｘ方向）の幅Ｗｃは、線状インアクティブセル領域ＬＣｉの第１方向（ｘ方向）の幅Ｗｉよりも狭く形成されており、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、いわゆる「狭アクティブセル型単位セル」である。
また、線状アクティブセル領域ＬＣａまたは線状ホールコレクタセル領域ＬＣｃと、線状インアクティブセル領域ＬＣｉとを交互に配列して、線状単位セル領域ＬＣを構成しており、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、いわゆる「交互配列方式」である。
線状アクティブセル領域ＬＣａを構成する複数の分割アクティブセル領域ＬＣａｄおよび線状ホールコレクタセル領域ＬＣｃを構成する複数の分割ホールコレクタセル領域ＬＣｃｄには、その中央部に、第２方向（ｙ方向）に沿って延在するコンタクト溝ＣＴがそれぞれ設けられており、コンタクト溝ＣＴの下端部は、半導体基板ＳＳに形成されたＰ＋型ボディコンタクト領域ＰＢＣに達している。
分割ホールコレクタセル領域ＬＣｃｄに形成され、第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈは、分割アクティブセル領域ＬＣａｄに形成され、第１方向（ｘ方向）に互いに隣り合う第１トレンチゲート電極ＴＧ１の間隔Ｗｅよりも小さい（Ｗｈ＜Ｗｅ）。
すなわち、線状ホールコレクタセル領域ＬＣｃでは、Ｐ型フローティング領域ＰＦへ注入された正孔を排出する機能を有していればよい。従って、分割ホールコレクタセル領域ＬＣｃｄの第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈを、分割アクティブセル領域ＬＣａｄの第１方向（ｘ方向）に互いに隣り合う第１トレンチゲート電極ＴＧ１の間隔Ｗｅよりも小さくすることができる。
なお、分割ホールコレクタセル領域ＬＣｃｄの第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈが狭くなりすぎると、Ｐ型フローティング領域ＰＦへ注入された正孔が排出されにくくなる。しかし、一方で、Ｎ−型ドリフト領域ＮＤに正孔が蓄積されてキャリア濃度が高くなり、オン電圧が低くなるという利点がある。従って、上記間隔Ｗｈは、ＰＭＯＳトランジスタの効果と所望するオン電圧とを考慮して設定される。
一方、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴの第１方向（ｘ方向）の幅Ｗｈｃは、分割アクティブセル領域ＬＣａｄのコンタクト溝ＣＴの第１方向（ｘ方向）の幅Ｗｅｃよりも大きい（Ｗｈｃ＞Ｗｅｃ）。例えば分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴの幅Ｗｈｃは、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃとほぼ同じとなるように、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴを形成することができる。
また、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴの幅Ｗｈｃは、分割ホールコレクタセル領域ＬＣｃｄの第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈと２つの第２トレンチゲート電極ＴＧ２の幅Ｗｔとの合計幅Ｗｈｔ（Ｗｈ＋２×Ｗｔ）よりは小さく、上記間隔Ｗｈよりも大きくなるように形成されている（Ｗｈｔ＞Ｗｈｃ＞Ｗｈ）。すなわち、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴは、第２トレンチゲート電極ＴＧ２と接して形成されている。
しかし、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴは、第２ゲートトレンチ電極ＴＧ２を越えて、線状インアクティブセル領域ＬＣｉに形成されないようにする。これは、エミッタ電極ＥＥと線状インアクティブセル領域ＬＣｉに設けられたＰ型フローティング領域ＰＦとが電気的に接続されて、Ｐ型フローティング領域ＰＦがエミッタ電位となるのを回避するためである。
なお、本実施の形態１では、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃを、線状アクティブセル領域ＬＣａの幅Ｗａよりも狭く形成したが、このことは必須ではなく、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃと線状アクティブセル領域ＬＣａの幅Ｗａとを、同一または実施的に同一としてもよい。同一または実質的に同一とすることによって、正孔分布が均一になる利点がある。
線状インアクティブセル領域ＬＣｉには、Ｐ型フローティング領域ＰＦが設けられている。さらに、線状アクティブセル領域ＬＣａの第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄの間および線状ホールコレクタセル領域ＬＣｃの第２方向（ｙ方向）に互いに隣り合う分割ホールコレクタセル領域ＬＣｃｄの間にもＰ型フローティング領域ＰＦが設けられている。従って、分割アクティブセル領域ＬＣａｄとＰ型フローティング領域ＰＦとの間には、第１トレンチゲート電極ＴＧ１があり、分割ホールコレクタセル領域ＬＣｃｄとＰ型フローティング領域ＰＦとの間には、第２トレンチゲート電極ＴＧ２がある。
本実施の形態１では、Ｐ型フローティング領域ＰＦの深さは、第１トレンチＴ１および第２トレンチＴ２の下端部よりも深く、その下端部をカバーする構造となっている。このような構造は必須ではないが、このようにすることによって、線状インアクティブセル領域ＬＣｉの幅Ｗｉを線状アクティブセル領域ＬＣａの幅Ｗａよりも大きくしても、耐圧の維持が容易になる利点がある。
また、本実施の形態１では、線状アクティブセル領域ＬＣａの幅Ｗａを線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭くしている。このことは必須ではないが、そのようにすることによって、ＩＥ効果（Electron Injection Efficiency：電子注入促進効果）を高めることができる。
セル形成領域ＣＲの周辺外部（セル周辺接合領域ＯＲ）には、セル形成領域ＣＲを取り巻くように、例えばＰ型領域ＰＦｐが設けられている部分がある。また、他のＰ型フローティング領域ＰＦと異なり、このＰ型領域ＰＦｐには、複数のコンタクト溝ＣＴが設けられている。複数のコンタクト溝ＣＴを介してＰ型領域ＰＦｐは、エミッタ電極ＥＥと電気的に接続されている。Ｐ型領域ＰＦｐがエミッタ電極ＥＥと接続されることにより、Ｐ型領域ＰＦｐ中の正孔が排出されて、意図しない電位変動が抑制されて、ＥＭＩ（Electro Magnetic Interference）ノイズ体制が高くなるという利点がある。なお、複数のコンタクト溝ＣＴの下端部には、Ｐ＋型ボディコンタクト領域ＰＢＣｐが形成されている。
また、セル形成領域ＣＲの周辺外部（セル周辺接合領域ＯＲ）には、例えばゲート配線ＧＬが配置されており、このゲート配線ＧＬに向けて、セル形成領域ＣＲ内から、第１トレンチゲート電極ＴＧ１が延在している。そして、第１トレンチゲート電極ＴＧ１が延在した部分（すなわち、ゲート引き出し部ＴＧｗ）の端部連結トレンチゲート電極ＴＧｚが、ゲート配線−トレンチゲート電極接続部ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、線状インアクティブセル領域ＬＣｉとセル形成領域ＣＲの周辺外部（セル周辺接合領域ＯＲ）との間は、端部トレンチゲート電極ＴＧｐによって区画されている。
次に、図２のＡ−Ａ´線に沿った断面構造について図３を用いて説明する。なお、前記図１および前記図２を適時参照する。
図３に示すように、半導体基板ＳＳの主要部は、Ｎ−型ドリフト領域ＮＤが占めており、半導体基板ＳＳの裏面（第２主面、下面）Ｓｂ側には、Ｎ−型ドリフト領域ＮＤに近い側から、Ｎ型フィールドストップ領域ＮｓおよびＰ＋型コレクタ領域ＰＣが設けられている。さらに、半導体基板ＳＳの裏面Ｓｂには、Ｐ＋型コレクタ領域ＰＣと電気的に接続するコレクタ電極ＣＥが設けられている。
一方、半導体基板ＳＳの表面（第１主面、上面）Ｓａ側には、そのほぼ全面（セル形成領域ＣＲのほぼ全面）に、Ｐ型ボディ領域ＰＢが設けられている。
線状アクティブセル領域ＬＣａにおいては、分割アクティブセル領域ＬＣａｄの外周に沿って、半導体基板ＳＳの表面Ｓａ側には、第１トレンチＴ１が設けられており、その内部には、ゲート絶縁膜ＧＩを介して、第１トレンチゲート電極ＴＧ１が設けられている。
第１トレンチゲート電極ＴＧ１は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されている。また、第１トレンチゲート電極ＴＧ１は、半導体基板ＳＳに形成された第１トレンチＴ１の下端部から上部にわたり埋め込まれている。
一方、線状ホールコレクタセル領域ＬＣｃにおいては、分割ホールコレクタセル領域ＬＣｃｄの外周に沿って、半導体基板ＳＳの表面Ｓａ側には、第２トレンチＴ２が設けられており、その内部には、ゲート絶縁膜ＧＩを介して、第２トレンチゲート電極ＴＧ２が設けられている。
第２トレンチゲート電極ＴＧ２は、エミッタ電極ＥＥと電気的に接続されている。また、第２トレンチゲート電極ＴＧ２は、半導体基板ＳＳに形成された第２トレンチＴ２の下端部から上部にわたり埋め込まれている。
分割アクティブセル領域ＬＣａｄにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｎ＋型エミッタ領域ＮＥが設けられている。また、コンタクト溝ＣＴの下端部はＰ型ボディ領域ＰＢに達しており、コンタクト溝ＣＴの下端部に接する半導体基板ＳＳには、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられている。Ｐ型ボディ領域ＰＢの下には、Ｎ型ホールバリア領域ＮＨＢが設けられている。なお、Ｐ＋型ボディコンタクト領域ＰＢＣの下に、Ｐ＋型ラッチアップ防止領域を設けてもよい。
分割ホールコレクタセル領域ＬＣｃｄにおいては、Ｎ＋型エミッタ領域ＮＥが設けられていない以外、不純物ドープ構造は、分割アクティブセル領域ＬＣａｄとほぼ同じである。しかし、コンタクト溝ＣＴの下端部はＰ型ボディ領域ＰＢに加えて第２トレンチゲート電極ＴＧ２に達しており、コンタクト溝ＣＴの下端部が達する半導体基板ＳＳには、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられている。
分割ホールコレクタセル領域ＬＣｃｄにも、分割アクティブセル領域ＬＣａｄと同様に、Ｎ型ホールバリア領域ＮＨＢを設けているが、これは必須ではない。しかし、Ｎ型ホールバリア領域ＮＨＢを設けることによって、全体としての正孔の流れのバランスを保つことができる。
線状インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｐ型ボディ領域ＰＢの下に、例えば第１トレンチＴ１および第２トレンチＴ２よりも深いＰ型フローティング領域ＰＦが設けられている。
半導体基板ＳＳの表面Ｓａ上のほぼ全面には、例えば酸化シリコンなどからなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、コンタクト溝ＣＴを介して、Ｎ＋型エミッタ領域ＮＥ、Ｐ型ボディ領域ＰＢおよびＰ＋型ボディコンタクト領域ＰＢＣと接続されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜などからなるファイナルパッシベーション膜ＦＰＦが形成されている。
≪ＩＥ型トレンチゲートＩＧＢＴの効果≫
１．ＩＥ効果について
本実施の形態１による第１の効果について、図４を用いて以下に説明する。図４は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第１の効果を説明するためのセル形成領域の一部を拡大して示す要部平面図である。
図４に示すように、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、線状アクティブセル領域ＬＣａは、第２方向（ｙ方向）に互いに離間して設けられた複数の分割アクティブセル領域ＬＣａｄにより構成されている。同様に、線状ホールコンタクトセル領域ＬＣｃは、第２方向（ｙ方向）に互いに離間して設けられた複数の分割ホールコンタクトセル領域ＬＣｃｄにより構成されている。
そして、線状インアクティブセル領域ＬＣｉに加えて、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄの間および第２方向（ｙ方向）に互いに隣り合う分割ホールコレクタセル領域ＬＣｃｄの間（図４に点線で示す領域）にもＰ型フローティング領域ＰＦが形成されている。
これにより、例えば前記特許文献２の図２７に開示されているＩＥ型トレンチゲートＩＧＢＴと比較すると、平面視におけるＰ型フローティング領域ＰＦが広くなり、半導体基板の表面側での正孔蓄積効果が高くなる。その結果、オン電圧は低くなると考えられる。
２．低ゲート容量化について
本実施の形態１による第２の効果について、図５を用いて以下に説明する。図５は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第２の効果を説明するためのセル形成領域の一部を拡大して示す要部平面図である。
図５に示すように、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、線状アクティブセル領域ＬＣａは、第２方向（ｙ方向）に互いに離間して設けられた複数の分割アクティブセル領域ＬＣａｄにより構成されている。そして、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄのそれぞれの第１トレンチゲート電極ＴＧ１の間は連結トレンチゲート電極ＴＧａにより接続されている。
具体的には、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄの間に第２方向（ｙ方向）に沿ってそれぞれの第１トレンチＴ１に繋がる第３トレンチＴ３が半導体基板ＳＳの表面Ｓａ側に設けられており、その内部にゲート絶縁膜ＧＩを介してそれぞれの第１トレンチゲート電極ＴＧ１と一体に連結トレンチゲート電極ＴＧａが形成されている。この連結トレンチゲート電極ＴＧａは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲートとしては機能しない。
これにより、例えば前記特許文献２の図２７に開示されているＩＥ型トレンチゲートＩＧＢＴと比較すると、ゲート−コレクタ間の容量（帰還容量）およびゲート−エミッタ間の容量（入力容量）を低減することができる。
なお、連結トレンチゲート電極ＴＧａを設けたことによるゲート抵抗の増加が懸念される。しかし、ＩＥ型トレンチゲートＩＧＢＴは、高周波動作は行わないので、ある程度のゲート抵抗の増加は許容することができる。
３．正孔蓄積効果について
本実施の形態１による第３の効果について、図６を用いて以下に説明する。図６は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第３の効果を説明するためのセル形成領域の一部を拡大して示す要部断面図である。
図６に示すように、分割ホールコレクタセル領域ＬＣｃｄに形成された、第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈは、分割アクティブセル領域ＬＣａｄに形成された、第１方向（ｘ方向）に互いに隣り合う第１トレンチゲート電極ＴＧ１の間隔Ｗｅよりも小さくしている（Ｗｈ＜Ｗｅ）。
線状単位セル領域ＬＣの幅は変えずに、第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈを小さくして、線状インアクティブセル領域ＬＣｉの幅Ｗｉを大きくした場合は、平面視におけるＰ型フローティング領域ＰＦが広くなり、半導体基板ＳＳの表面Ｓａ側での正孔蓄積効果が高くなる。
また、線状単位セル領域ＬＣの幅は変えずに、第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈを小さくして、第２トレンチゲート電極ＴＧ２の間隔Ｗｅを大きくした場合は、線状アクティブセル領域ＬＣａにおけるゲート容量が低減するので、ＩＥ型トレンチゲートＩＧＢＴのスイッチング特性の向上を図ることができる。
なお、第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の間隔Ｗｈを小さくしても、寄生ＮＰＮバイポーラが存在しないため、破壊耐量には影響しない。
４．線状ホールコレクタセル領域のコンタクト溝の加工余裕について
本実施の形態１による第４の効果について、図７を用いて以下に説明する。図７は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第４の効果を説明するためのセル形成領域の一部を拡大して示す要部断面図である。
図７に示すように、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴの幅Ｗｈｃが、分割アクティブセル領域ＬＣａｄのコンタクト溝ＣＴの幅Ｗｅｃよりも大きくなるように（Ｗｈｃ＞Ｗｅｃ）、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴは形成される。
分割アクティブセル領域ＬＣａｄの第１トレンチＴ１側は、縦方向にＭＩＳＦＥＴを形成する必要があるため、Ｎ＋型エミッタ領域ＮＥおよびＰ型ボディ領域ＰＢを安定的に精度よく作る必要がある。そのため、分割アクティブセル領域ＬＣａｄのコンタクト溝ＣＴと、第１トレンチＴ１の側壁とは、ある程度の距離を確保しなければならない。なお、この具体的な余裕値は、製造プロセルの加工技術および工場管理能力に依存し、分割アクティブセル領域ＬＣａｄのコンタクト溝ＣＴの幅Ｗｅｃが大きくなりすぎたり、分割アクティブセル領域ＬＣａｄのコンタクト溝ＣＴと第１トレンチＴ１とのリソグラフィ技術における合わせがずれたりすることを考慮する必要がある。
一方、分割ホールコレクタセル領域ＬＣｃｄの第２トレンチＴ２側は、縦方向にＭＩＳＦＥＴを形成しないため、Ｎ＋型エミッタ領域ＮＥがなく、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴと第２トレンチＴ２との合わせ余裕をとる必要がない。また、１つのコンタクト溝ＣＴによって、分割ホールコレクタセル領域ＬＣｃｄの第１方向（ｘ方向）に互いに隣り合う２つの第２トレンチゲート電極ＴＧ２、Ｐ型ボディ領域ＰＢおよびＰ＋型ボディコンタクト領域ＰＢＣを電気的に接続することが可能となる。これにより、第２トレンチゲート電極ＴＧ２用のコンタクト溝とＰ型ボディ領域ＰＢ用のコンタクト溝を形成する必要が無くなり、微細化に適している。
５．帰還容量の低減について
本実施の形態１による第５の効果について、図８を用いて以下に説明する。図８は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第５の効果を説明するためのセル形成領域の一部を拡大して示す要部断面図である。
図８に示すように、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、エミッタ電極ＥＥに接続する第２トレンチゲート電極ＴＧ２を用いたＧＧＥＥタイプである。従って、分割アクティブセル領域ＬＣａｄにおける、ゲート電極（前記図１に示すゲート電極ＧＥ）に接続される第１トレンチゲート電極ＴＧ１がＰ型ボディ領域ＰＢから突き出た部分と、Ｎ型ホールバリア領域ＮＨＢおよびＰ型フローティング領域ＰＦとの間に存在する容量ＣＧＣが、帰還容量（ゲート−コレクタ間の容量）Ｃｒｅｓとなる。
Ｃｒｅｓ＝ＣＧＣ
従って、エミッタ電極ＥＥに接続する第２トレンチゲート電極ＴＧ２を用いないＧＧタイプのＩＥ型トレンチゲートＩＧＢＴと比較すると、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴは、帰還容量Ｃｒｅｓの低減により、スイッチングオフ損失を改善することができる。
一方、エミッタ電極ＥＥに接続する第２トレンチゲート電極ＴＧ２を用いたＧＧＥＥタイプであっても、互いに向かい合う、ゲート電極（前記図１に示すゲート電極ＧＥ）に接続する第１トレンチゲート電極ＴＧ１とエミッタ電極ＥＥに接続する第２トレンチゲート電極ＴＧ２との間には、容量ＣＧＳが存在する。このため、入力容量（ゲート−エミッタ間の容量）Ｃｉｅｓはあまり低減しない。
Ｃｉｅｓ＝ＣＧＳ＋ＣＧＣ
すなわち、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、帰還容量Ｃｒｅｓは低減できるが、入力容量Ｃｉｅｓは低減できない。これは、Ｃｒｅｓ／Ｃｉｅｓ比が低減できることを意味している。
ここで、インバータ装置の誤動作現象として、チョッパ回路をスイッチング動作させた際のｄＶ／ｄｔ誤点呼現象がある。これは、本来オフしているべき側のＩＧＢＴがコレクタ電位の急激な変化による変位電流の影響で、ゲート−エミッタ間に電位差を発生させ、オン状態になってしまう現象である。このゲート−エミッタ間の電圧Ｖｇｅは、下記の式により表される。
Ｖｇｅ＝∫（Ｃｒｅｓ／Ｃｉｅｓ）ｄＶ
従って、Ｃｒｅｓ／Ｃｉｅｓ比が低減できることから、ゲート−エミッタ間の電圧Ｖｇｅは小さくなり、オフ状態において瞬時的に貫通電流が流れなくなるので、誤点呼耐性を向上することができる。
６．正孔排出効果について
本実施の形態１による第６の効果について、図９を用いて以下に説明する。図９は、本実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの第６の効果を説明するためのセル形成領域の一部を拡大して示す要部平面図である。
図９に示すように、ＩＥ型トレンチゲートＩＧＢＴでは、寄生ＰＭＯＳトランジスタが形成される。すなわち、Ｐ型フローティング領域ＰＦをソース（「Ｓ」）、Ｎ−型ドリフト領域ＮＤおよびＮ型ホールバリア領域ＮＨＢをチャネル（「ＣＨ」）、Ｐ型ボディ領域ＰＢおよびＰ＋型ボディコンタクト領域ＰＢＣをドレイン（「Ｄ」）、分割ホールコレクタセル領域ＬＣｃｄに形成された第２トレンチゲート電極ＴＧ２をゲート（「Ｇ」）とする寄生ＰＭＯＳトランジスタが形成されている。
従って、Ｐ型フローティング領域ＰＦへ正孔が注入されると、寄生ＰＭＯＳトランジスタのソースの電位が高まり、寄生ＰＭＯＳトランジスタのゲートとソースとの間に、マイナスの電位差が発生する。その結果、寄生ＰＭＯＳトランジスタはターンオンして、Ｐ型フローティング領域ＰＦに注入された正孔は、寄生ＰＭＯＳトランジスタのドレインへ排出される。
このように、ＩＥ型トレンチゲートＩＧＢＴでは、Ｐ型フローティング領域ＰＦへ注入された正孔がＰ型フローティング領域ＰＦから排出されることにより、スイッチング動作時の過渡状態において、Ｐ型フローティング領域ＰＦ内に過剰な正孔が蓄積しにくいという特徴がある。これにより、過渡状態におけるＰ型フローティング領域ＰＦの制御不可能な電位変動を抑制することができるので、低ノイズ性能に優れる。
このように、本実施の形態１によれば、オン電圧の低減と、帰還容量の低減とを両立したＩＥ型トレンチゲートＩＧＢＴを実現することができる。
（実施の形態２）
本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１０および図１１を用いて説明する。図１０は、本実施の形態２による半導体チップの活性部の一部を拡大して示す要部平面図である。図１１は、本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図１０に示すＢ−Ｂ´線に沿った要部断面図である。
図１０および図１１に示すように、本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴが、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと相違する点は、分割アクティブセル領域ＬＣａｄおよび分割ホールコレクタセル領域ＬＣｃｄの配置である。
前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、第１方向（ｘ方向）に沿って、線状アクティブセル領域ＬＣａの分割アクティブセル領域ＬＣａｄと線状インアクティブセル領域ＬＣｉの分割ホールコレクタセル領域ＬＣｃｄとが、交互に配置されている。
すなわち、平面視において分割ホールコレクタセル領域ＬＣｃｄの第１方向（ｘ方向）の両側に、線状インアクティブセル領域ＬＣｉを挟んで分割アクティブセル領域ＬＣａｄが位置している。さらに、第２方向（ｙ方向）に互いに隣り合う分割ホールコレクタセル領域ＬＣｃｄの間のＰ型フローティング領域ＰＦの第１方向（ｘ方向）の両側に、線状インアクティブセル領域ＬＣｉを挟んで連結トレンチゲート電極ＴＧａが位置している。
これに対して、本実施の形態２によるＩＥ型トレンチゲートＩＧＢＴでは、図１０および図１１に示すように、線状アクティブセル領域ＬＣａの分割アクティブセル領域ＬＣａｄと線状インアクティブセル領域ＬＣｉの分割ホールコレクタセル領域ＬＣｃｄとが、千鳥状に配置されている。
すなわち、平面視において分割ホールコレクタセル領域ＬＣｃｄの第１方向（ｘ方向）の両側に、線状インアクティブセル領域ＬＣｉを挟んで連結トレンチゲート電極ＴＧａが位置している。さらに、第２方向（ｙ方向）に互いに隣り合う分割ホールコレクタセル領域ＬＣｃｄの間のＰ型フローティング領域ＰＦの第１方向（ｘ方向）の両側に、線状インアクティブセル領域ＬＣｉを挟んで分割アクティブセル領域ＬＣａｄが位置している。
これにより、スイッチングオフ時に、第２方向（ｙ方向）に互いに隣り合う分割ホールコレクタセル領域ＬＣｃｄの間のＰ型フローティング領域ＰＦの半導体基板ＳＳの表面Ｓａ側に蓄積した正孔を、第１方向（ｘ方向）の両側の分割アクティブセル領域ＬＣａｄから瞬間的に排出しやすくすることができる。
このように、本実施の形態２によれば、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの効果に加えて、オン電圧の低減効果と、スイッチングオフ時の正孔排出効果とのバランスを最適化できる可能性がある。
（実施の形態３）
本実施の形態３によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１２、図１３および図１４を用いて説明する。図１２は、本実施の形態３による半導体チップの活性部の一部を拡大して示す要部平面図である。図１３は、図１２に示すＣ領域を拡大して示す要部平面図である。図１４は、本実施の形態３によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図１２に示すＤ−Ｄ´線に沿った要部断面図である。
図１２、図１３および図１４に示すように、本実施の形態３によるＩＥ型トレンチゲートＩＧＢＴが、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと相違する点は、線状アクティブセル領域ＬＣａの分割アクティブセル領域ＬＣａｄに形成されたＮ＋型エミッタ領域ＮＥの第２方向（ｙ方向）における幅である。
前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの分割アクティブセル領域ＬＣａｄでは、第２方向（ｙ方向）において、Ｎ＋型エミッタ領域ＮＥ、すなわち、アクティブセクションＬＣａａの幅が、Ｎ＋型エミッタ領域ＮＥが形成されていない領域（Ｐ型ボディ領域ＰＢ）、すなわち、インアクティブセクションＬＣａｉの幅よりも小さい。
これに対して、本実施の形態３によるＩＥ型トレンチゲートＩＧＢＴの分割アクティブセル領域ＬＣａｄでは、アクティブセクションＬＣａａ（Ｎ＋型エミッタ領域ＮＥ）の幅Ｗｎａが、インアクティブセクションＬＣａｉ（Ｎ＋型エミッタ領域ＮＥが形成されていない領域（Ｐ型ボディ領域ＰＢ））の幅（Ｗｎｉ１＋Ｗｎｉ２）よりも大きい（Ｗｎａ＞（Ｗｎｉ１＋Ｗｎｉ２））。Ｎ＋型エミッタ領域ＮＥを大きくすることにより、ゲート電圧を印加した状態で流れる飽和電流を増加させることができる。なお、幅Ｗｎｉ１または幅Ｗｎｉ２のうち何れか一方はゼロであってもよい。すなわち、一方のＰ型ボディ領域ＰＢは形成されていなくてもよい。
但し、Ｎ＋型エミッタ領域ＮＥの第２方向（ｙ方向）の幅Ｗｎａは、コンタクト溝ＣＴの第２方向（ｙ方向）の長さＬｃｔより小さく、第２方向（ｙ方向）において、Ｎ＋型エミッタ領域ＮＥの端部がコンタクト溝ＣＴの端部より内側に位置するように設けられる。
平面視においてコンタクト溝ＣＴの周囲を全て、Ｎ＋型エミッタ領域ＮＥで囲むと、周辺部から集まってきた正孔がコンタクト溝ＣＴ（エミッタ電極ＥＥ）へ流れる過程で、そのほとんどは、ＮＰＮ寄生バイポーラのベース電流として寄与することになる。このため、ＮＰＮ寄生バイポーラが動作しやすくなり、一度ＮＰＮ寄生バイポーラが動作してしまうと、ＭＩＳＦＥＴのゲート電圧で制御できなくなり、ＩＥ型トレンチゲートＩＧＢＴが破壊するという問題が生じる懸念がある。
このように、本実施の形態３によれば、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの効果に加えて、飽和電流を増加させることができる。
（実施の形態４）
本実施の形態４によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１５および図１６を用いて説明する。図１５は、本実施の形態４による半導体チップの活性部の周辺の一部（図１に示すＥ領域）を拡大して示す要部平面図である。図１６は、本実施の形態４によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図１５に示すＦ−Ｆ´線に沿った要部断面図である。
本実施の形態４によるＩＥ型トレンチゲートＩＧＢＴのセル領域の周辺構造について以下に説明する。
図１５および図１６に示すように、セル領域ＣＲの端部においては、線状単位セル領域ＬＣの幅方向（第１方向、ｘ方向）に１個から数個の線状ダミーセル領域ＤＣが設けられている。線状ダミーセル領域ＤＣには、線状アクティブセル領域ＬＣａと同様に、Ｐ型ボディ領域ＰＢおよびＰ＋型ボディコンタクト領域ＰＢＣが形成されている。しかし、線状ダミー領域ＤＣには、Ｎ＋型エミッタ領域ＮＥおよびＮ型ホールバリア領域ＮＨＢは形成されていない。線状ダミー領域ＤＣは寄生ＮＰＮバイポーラが存在せず、かつ、正孔排出抵抗が小さいため、電流集中が起きにくい構成となり、端部緩衝領域として機能する。
また、線状単位セル領域ＬＣの長さ方向（第２方向、ｙ方向）の端部においても、Ｎ＋型エミッタ領域ＮＥおよびＮ型ホールバリア領域ＮＨＢが形成されていない領域があり、この領域は端部緩衝領域として機能する。
端部緩衝領域の外部には、これを取り巻くように、リング状のセル周辺接合領域ＯＲが設けられており、このセル周辺接合領域ＯＲには、Ｐ型領域ＰＦｐが設けられている。このＰ型領域ＰＦｐは、例えばセル領域ＣＲにおけるＰ型フローティング領域ＰＦと同一のプロセスで、同時に形成される。また、このＰ型領域ＰＦｐにはエミッタ電位が接続されている。すなわち、前述の実施の形態１の図２で説明したＰ型領域ＰＦｐと一体化して形成されているものである。
図１６に示すように、線状ダミーセル領域ＤＣおよびセル周辺接合領域ＯＲにおける半導体基板ＳＳの表面Ｓａには、Ｐ型ボディ領域ＰＢが設けられている。
線状ダミーセル領域ＤＣには、コンタクト溝ＣＴおよびＰ＋型ボディコンタクト領域ＰＢＣが設けられており、線状ダミーセル領域ＤＣの構造は、Ｎ型ホールバリア領域ＮＨＢおよびＮ＋型エミッタ領域ＮＥがなく、かつ、第２方向（ｙ方向）に分割していない以外、分割アクティブセル領域ＬＣａｄとほぼ同じ構造である。
セル周辺接合領域ＯＲには、同様に、コンタクト溝ＣＴおよびＰ＋型ボディコンタクト領域ＰＢＣｐが設けられており、Ｐ型ボディ領域ＰＢ下には、Ｐ型領域ＰＦｐが設けられている。
線状ダミーセル領域ＤＣでは、エミッタ電極ＥＥと電気的に接続されたＰ型ボディ領域ＰＢが存在し、Ｐ型ボディ領域ＰＢとＮ−型ドリフト領域ＮＤとのＰＮ接合が形成されている。また、セル周辺接合領域ＯＲでは、エミッタ電極ＥＥと電気的に接続された深いＰ型領域ＰＦｐが存在し、Ｐ型領域ＰＦｐとＮ−型ドリフト領域ＮＤとのＰＮ接合が形成されている。
これにより、エミッタ−コレクタ間の逆バイアス状態では、セル最終端部トレンチボトムは上記２つのＰＮ接合の空乏層で左右から容易に覆われることができるため、電界強度の局所集中は起きにくい。そのため、セル端部構成が要因となってエミッタ−コレクタ間の耐圧が低下することはない。また、セル端部線状ダミーセルの構成は、他の部位に比べて正孔蓄積効果が小さく、オン電圧が高くなるように設計されていることから、ＩＥ型トレンチゲートＩＧＢＴが発熱した際にこの部分に電流が集中して熱暴走がおきることを抑制でき、製品としての破壊耐量を高くすることができる。
このように、本実施の形態４によれば、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの効果に加えて、破壊耐量を高くすることができる。
（実施の形態５）
本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１７および図１８を用いて説明する。図１７は、本実施の形態５による半導体チップの活性部の周辺の一部を拡大して示す要部平面図である。図１８は、本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図１７に示すＧ−Ｇ´線に沿った要部断面図である。
図１７および図１８に示すように、本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴが、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと相違する点は、線状アクティブセル領域ＬＣａにおいて、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄの第１トレンチゲート電極ＴＧ１を繋ぐ連結トレンチゲート電極ＴＧａの数である。
前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴでは、線状アクティブセル領域ＬＣａにおいて、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄのそれぞれの第１トレンチゲート電極ＴＧ１は、１つの連結トレンチゲート電極ＴＧａによって繋がれている。
これに対して、本実施の形態５によるＩＥ型トレンチゲートＩＧＢＴでは、線状アクティブセル領域ＬＣａにおいて、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄのそれぞれの第１トレンチゲート電極ＴＧ１は、第１方向（ｘ方向）に互いに離間して設けられた２つの連結トレンチゲート電極ＴＧａによって繋がれている。
具体的には、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄの間に第２方向（ｙ方向）に沿ってそれぞれの第１トレンチに繋がる２つの第３トレンチＴ３が半導体基板ＳＳの表面Ｓａ側に設けられており、その内部にゲート絶縁膜ＧＩを介してそれぞれの第１トレンチゲート電極ＴＧ１と一体に連結トレンチゲート電極ＴＧａが形成されている。この連結トレンチゲート電極ＴＧａは、ＭＩＳＦＥＴのゲートとしては機能しない。
これにより、第２方向（ｙ方向）に延在する、複数の第１トレンチゲート電極ＴＧ１と複数の連結トレンチゲート電極ＴＧａとからなるトレンチゲート電極の抵抗の低減を図ることができる。なお、本実施の形態５では、第２方向（ｙ方向）に互いに隣り合う分割アクティブセル領域ＬＣａｄの第１トレンチゲート電極ＴＧ１の間に、２つの連結トレンチゲート電極ＴＧａを設けたが、連結トレンチゲート電極ＴＧａの数は、これに限定されるものではない。
このように、本実施の形態５によれば、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの効果に加えて、ゲート抵抗を低減することが可能となる。
（実施の形態６）
本実施の形態６によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１９および図２０を用いて説明する。図１９は、本実施の形態６による半導体チップの活性部の一部を拡大して示す要部平面図である。図２０は、本実施の形態６によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図１９に示すＨ−Ｈ´線に沿った要部断面図である。
前述の実施の形態１では、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴの幅Ｗｈｃが、分割アクティブセル領域ＬＣａｄのコンタクト溝ＣＴの幅Ｗｅｃよりも大きくなるように（Ｗｈｃ＞Ｗｅｃ）、コンタクト溝ＣＴを形成している。
これに対して、本実施の形態６では、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴの幅Ｗｈｃと分割アクティブセル領域ＬＣａｄのコンタクト溝ＣＴの幅Ｗｅｃとが、同程度の幅となるように、コンタクト溝ＣＴを形成している。さらに、分割ホールコレクタセル領域ＬＣｃｄのコンタクト溝ＣＴが、Ｐ型ボディ領域ＰＢと、第１方向（ｘ方向）に互いに隣り合う第２トレンチゲート電極ＴＧ２の一方の第２トレンチゲート電極ＴＧ２に接続するように配置されている。なお、本実施の形態６において同程度の幅とは、誤差の範囲として、一方の幅に対して１０％以内の幅を許容する。
図１９に示すように、分割ホールコレクタセル領域ＬＣｃｄの第２トレンチゲート電極ＴＧ２は平面視で一体化されているため、断面視においては一方の第２トレンチゲート電極ＴＧ２と接続されていればよい。これにより、コンタクト溝ＣＴの幅を小さくすることができるので、チップ面積を縮小することができる。なお、第２トレンチゲート電極ＴＧ２はＭＩＳＦＥＴを構成していないので、破壊耐量などに対する影響もない。
また、本実施の形態６では、図２０に示すように、層間絶縁膜ＩＬにコンタクト溝ＣＴを形成し、コンタクト溝ＣＴの内部に導電膜からなるプラグＰＧが埋め込まれている。プラグＰＧには、例えばタングステンなどの導電膜を主として用いる。導電膜の下地に窒化チタンなどからなるバリアメタルを形成してもよい。そして、層間絶縁膜ＩＬ上にはプラグＰＧと接続されるエミッタ電極ＥＥが形成されている。
なお、本実施の形態６ではプラグＰＧを用いた場合を例示したが、これに限定されるものではない。例えば他の実施の形態のように、コンタクト溝ＣＴの内部に直接エミッタ電極ＥＥを埋め込む構造としてもよい。
しかしながら、プラグＰＧを用いる場合は、コンタクト溝ＣＴの内部と層間絶縁膜ＩＬ上にＣＶＤ（Chemical Vapor Deposition）法などにより導電膜を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing）法などにより導電膜を研磨して、コンタクト溝ＣＴの内部に導電膜を埋め込む必要がある。この時、コンタクト溝ＣＴの幅が異なっていると、コンタクト溝ＣＴの内部に埋め込まれる導電膜の厚さが、コンタクト溝ＣＴの幅に依存して異なるため、幅が大きいコンタクト溝に合わせて、導電膜を厚く形成する必要がある。しかし、導電膜を厚く形成すると、導電膜の研磨量が多くなり、過剰な研磨を引き起こす、または、ウェハ面内でばらつきが大きくなる恐れがある。
すなわち、プラグＰＧを用いる場合には、コンタクト溝ＣＴの幅を小さい方に合わせ、同程度の幅とすることが望ましい。これにより、導電膜の膜厚管理がしやすいという効果を有する。
また、本実施の形態６に開示した技術は、前述の実施の形態１だけでなく、他の実施の形態にも同様に適用可能であり、同様の効果を発揮することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＥ コレクタ電極
ＣＲ セル形成領域
ＣＴ コンタクト溝
ＤＣ 線状ダミーセル領域
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰ フィールドプレート
ＦＰＦ ファイナルパッシベーション膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＧＲ ガードリング
ＧＴＧ ゲート配線−トレンチゲート電極接続部
ＩＬ 層間絶縁膜
ＬＣ 線状単位セル領域
ＬＣ１ 第１線状単位セル領域
ＬＣ２ 第２線状単位セル領域
ＬＣａ 線状アクティブセル領域
ＬＣａａ アクティブセクション
ＬＣａｄ 分割アクティブセル領域
ＬＣａｉ インアクティブセクション
ＬＣｃ 線状ホールコレクタセル領域
ＬＣｃｄ 分割ホールコレクタセル領域
ＬＣｉ 線状インアクティブセル領域
ＮＤ Ｎ−型ドリフト領域
ＮＥ Ｎ＋型エミッタ領域
ＮＨＢ Ｎ型ホールバリア領域
Ｎｓ Ｎ型フィールドストップ領域
ＯＲ セル周辺接合領域
ＰＢ Ｐ型ボディ領域
ＰＢＣ，ＰＢＣｐ Ｐ＋型ボディコンタクト領域
ＰＣ Ｐ＋型コレクタ領域
ＰＦ Ｐ型フローティング領域
ＰＦｐ Ｐ型領域
ＰＧ プラグ
Ｓａ 表面
Ｓｂ 裏面
ＳＣ 半導体チップ
ＳＳ 半導体基板
Ｔ１ 第１トレンチ
Ｔ２ 第２トレンチ
Ｔ３ 第３トレンチ
ＴＧ１ 第１線状トレンチゲート電極
ＴＧ２ 第２線状トレンチゲート電極
ＴＧａ 連結トレンチゲート電極
ＴＧｐ 端部トレンチゲート電極
ＴＧｗ ゲート引き出し部
ＴＧｚ 端部連結トレンチゲート電極
Ｗ１，Ｗ２，Ｗａ，Ｗｃ，Ｗｉ 幅
Ｗｅｃ，Ｗｈｃ，Ｗｈｔ，Ｗｎａ，Ｗｎｉ１，Ｗｎｉ２，Ｗｔ 幅
Ｗｅ，Ｗｈ 間隔
Ｌｃｔ 長さ

Claims (15)

  1. 第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板の前記第１主面側に、平面視において、線状アクティブセル領域と線状ホールコレクタセル領域とが、互いに離間して第１方向に交互に配置されたセル領域と、
    を備え、
    前記線状アクティブセル領域は、前記第１方向と直交する第２方向に互いに離間して設けられた複数の分割アクティブセル領域から構成され、
    前記分割アクティブセル領域は、
    前記分割アクティブセル領域の周囲に、前記第１主面から第１深さを有して設けられた第１トレンチと、
    前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１トレンチゲート電極と、
    前記分割アクティブセル領域内に、前記第１主面から第２深さを有して設けられた第１導電型の第１ボディ領域と、
    前記分割アクティブセル領域内に、前記第１主面から前記第２深さよりも浅い第３深さを有して設けられた前記第１導電型と異なる第２導電型のエミッタ領域と、
    を有し、
    前記線状ホールコレクタセル領域は、前記第２方向に互いに離間して設けられた複数の分割ホールコレクタセル領域から構成され、
    前記分割ホールコレクタセル領域は、
    前記分割ホールコレクタセル領域の周囲に、前記第１主面から第４深さを有して設けられた第２トレンチと、
    前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられた第２トレンチゲート電極と、
    前記分割ホールコレクタセル領域内に、前記第１主面から第５深さを有して設けられた前記第１導電型の第２ボディ領域と、
    を有し、
    前記第１方向に互いに隣り合う前記線状アクティブセル領域と前記線状ホールコレクタセル領域との間、前記第２方向に互いに隣り合う前記分割アクティブセル領域の間、および前記第２方向に互いに隣り合う前記分割ホールコレクタセル領域の間の前記半導体基板に、前記第１主面から前記第２深さおよび前記第５深さよりも深い第６深さを有する前記第１導電型のフローティング領域が設けられている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２方向に互いに隣り合う前記分割アクティブセル領域の間に、前記第２方向に延在し、前記第１主面から第７深さを有して設けられた、単数または複数の第３トレンチと、
    前記第３トレンチの内部に第３ゲート絶縁膜を介して設けられた第３トレンチゲート電極と、
    をさらに有し、
    前記第３トレンチが、前記第３トレンチの前記第２方向の両側にそれぞれ位置する前記分割アクティブセル領域の前記第１トレンチと繋がり、
    前記第３トレンチゲート電極が、前記第３トレンチゲート電極の前記第２方向の両側にそれぞれ位置する前記分割アクティブセル領域の前記第１トレンチゲート電極と電気的に繋がる、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２方向に互いに隣り合う前記分割ホールコレクタセル領域の間に設けられた前記フローティング領域の前記第１方向の両側に、前記分割アクティブセル領域が位置する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記エミッタ領域の前記第２方向の幅が、前記エミッタ領域が形成されていない領域の前記第２方向の幅よりも大きい、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記セル領域の最外周に位置する前記線状アクティブセル領域には、前記エミッタ領域が設けられていない、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記分割アクティブセル領域は、
    前記第１主面から前記第３深さよりも深い第８深さを有して設けられた第１コンタクト溝、
    をさらに有し、
    前記分割ホールコレクタセル領域は、
    前記第１主面から第９深さを有して設けられた第２コンタクト溝、
    をさらに有し、
    前記第１コンタクト溝の前記第１方向の幅は、前記第１方向に互いに隣り合う前記第１トレンチの内側側面の間隔よりも小さく、
    前記第２コンタクト溝の前記第１方向の幅は、前記第１方向に互いに隣り合う前記第２トレンチの内側側面の間隔よりも大きく、
    前記第１コンタクト溝の内部および前記第２コンタクト溝の内部に、第１電極が埋め込まれている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第２コンタクト溝の前記第１方向の幅は、前記第１コンタクト溝の前記第１方向の幅よりも大きい、半導体装置。
  8. 請求項６記載の半導体装置において、
    前記第２コンタクト溝の前記第１方向の幅は、前記第１方向に互いに隣り合う前記第２トレンチの外側側面の間隔よりも小さい、半導体装置。
  9. 請求項６記載の半導体装置において、
    前記第２コンタクト溝の下端部に、前記第１方向に互いに隣り合う２つの前記第２トレンチゲート電極が露出する、半導体装置。
  10. 請求項６記載の半導体装置において、
    前記第２コンタクト溝を介して、前記第１電極と前記第２トレンチゲート電極および前記第２ボディ領域とが直接繋がる、半導体装置。
  11. 請求項６記載の半導体装置において、
    前記第１コンタクト溝を介して、前記第１電極と前記エミッタ領域および前記第１ボディ領域とが直接繋がる、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記分割ホールコレクタセル領域の前記第１方向の幅は、前記分割アクティブセル領域の前記第１方向の幅よりも小さい、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記分割ホールコレクタセル領域の前記第１方向の幅は、前記分割アクティブセル領域の前記第１方向の幅よりも小さく、
    前記分割アクティブセル領域の前記第１方向の幅は、前記分割アクティブセル領域と前記分割ホールコレクタセル領域との前記第１方向の距離よりも小さい、半導体装置。
  14. 請求項１記載の半導体装置において、
    前記半導体基板上には、層間絶縁膜が形成されており、
    前記分割アクティブセル領域は、前記第１主面から前記第３深さよりも深い第８深さを有して設けられ、かつ、前記層間絶縁膜に形成された第１コンタクト溝をさらに有し、
    前記分割ホールコレクタセル領域は、前記第１主面から第９深さを有して設けられ、かつ、前記層間絶縁膜に形成された第２コンタクト溝をさらに有し、
    前記第２コンタクト溝の前記第１方向の幅は、前記第１コンタクト溝の前記第１方向の幅と同程度である、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１コンタクト溝の内部には導電膜を有する第１プラグが形成され、
    前記第２コンタクト溝の内部には前記導電膜を有する第２プラグが形成され、
    前記層間絶縁膜上には、前記第１プラグおよび第２プラグと接続するエミッタ電極が形成されている、半導体装置。
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