CN103875076B - 绝缘栅型半导体装置及其制造方法 - Google Patents

绝缘栅型半导体装置及其制造方法 Download PDF

Info

Publication number
CN103875076B
CN103875076B CN201280050172.9A CN201280050172A CN103875076B CN 103875076 B CN103875076 B CN 103875076B CN 201280050172 A CN201280050172 A CN 201280050172A CN 103875076 B CN103875076 B CN 103875076B
Authority
CN
China
Prior art keywords
conductivity type
conductive
float zone
area domain
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280050172.9A
Other languages
English (en)
Other versions
CN103875076A (zh
Inventor
小野沢勇
小野沢勇一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN103875076A publication Critical patent/CN103875076A/zh
Application granted granted Critical
Publication of CN103875076B publication Critical patent/CN103875076B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

公开了一种绝缘栅型半导体装置，所述绝缘栅型半导体装置中，在隔着栅绝缘膜（5a）填充有栅电极（6）的沟槽（10）之间的基板表面层上具备：具有p基极区域（3）和n+发射极区域（4）并与发射极电极（8）导电接触的区域、以及通过其与发射极电极（8）之间夹设的绝缘膜（7）被电位绝缘的p型浮置区域（20）。所述绝缘栅型半导体装置被构造为p型浮置区域（20）的深度比沟槽（10）深，并且其杂质浓度低于p基极区域（3）的杂质浓度。

Description

绝缘栅型半导体装置及其制造方法
技术领域
本发明涉及使用在诸如电力转换装置中的半导体装置，尤其涉及绝缘栅型半导体装置（IGBT）及其制造方法。
背景技术
随着电力转换装置的低耗电化的推进，十分期待针对电力转换装置的低耗电化的功率器件。在这些功率器件中，通过电导率调制效应获得低导通电压，并容易控制电压驱动栅的绝缘栅双极型晶体管（在下文中称为IGBT）已经被普遍使用。
而且，与所谓的将栅电极设置在硅片表面的平面型IGBT相比，从硅片表面垂直地形成宽度小的沟槽，并且在该沟槽中隔着氧化膜嵌入栅电极的沟槽栅型IGBT，由于其沟道形成在沟槽的两个侧壁面，所以能够增大沟道密度，并进一步降低导通电压，因此，沟槽栅型IGBT应用的领域近年来也不断扩展。
接下来，将说明此类沟槽栅型IGBT的结构。图4是具有沟槽栅的一般的IGBT的主要部分的剖面图。在图4中，示出了沿着在平面上穿过沟槽栅的方向切断沟槽栅型的n沟道IGBT的硅片剖面，其中，在所述沟槽栅型的n沟道IGBT中，栅电极隔着栅绝缘膜设置在由条状的平面图案（未示出）构成的沟槽内部。
在图4的剖面中示出的沟槽栅型IGBT具有p型高浓度的硅基板1a。由n型低浓度的n-漂移层2构成的硅片设置在硅基板1a的表面上。在硅片的表面上形成有p基极区域3。在p基极区域3的表面上选择性地形成有n+发射极区域4。
沟槽10形成为从n+发射极区域4的表面贯通p基极区域3并到达n-漂移层2。栅绝缘膜5设置在该沟槽10的内表面上。在栅绝缘膜5的内部填充有栅电极6。栅电极6由导电性多晶硅制成。在图4中，栅电极6通过斜影线示出。栅绝缘膜5设置在沟槽10的内表面和栅电极6之间。
层间绝缘膜7形成为覆盖栅电极6的上部。发射极电极8设置在层间绝缘膜7的上部。发射极电极8呈片状并且被设置为与n+发射极区域4和p基极区域3共同接触。发射极电极8设置为覆盖p基极区域3、n+发射极区域4的表面和层间绝缘膜7。在发射极电极8的上部，也可形成作为钝化膜的氮化膜和/或非晶硅膜，但是在该图中省略。此外，集电极电极9形成在p型的硅基板1a的与n-漂移层2相反侧的表面（在下文中称为背面）。
下面，将描述IGBT的动作。但是，作为夹在沟槽10之间的硅基板的表面层区域并且隔着表面上的绝缘膜（层间绝缘膜7）覆盖有发射极电极8的p型区域11将在后面描述。首先，将描述该沟槽栅型IGBT从截止状态转变为导通状态的动作。
在发射极电极8通常接地，施加到集电极电极9的电压高于发射极电极8的电压（施加正向电压）的状态下，当施加到栅极的电压低于阈值电压时，IGBT截止。至此，一旦栅极驱动电路（未示出）通过栅极阻抗给栅电极6施加高于阈值电压的电压，则栅电极6开始蓄积电荷。
在电荷向栅电极6蓄积的同时，隔着栅绝缘膜5与栅电极6面对的p基极区域3部分反转为n型并形成沟道区域（未示出）。因此，电子电流从发射极电极8通过n+发射极区域4、p基极区域3的所述n沟道区域注入到n-漂移层2。
通过注入的电子，使得p型硅基板1a和n-漂移层2之间的结正向偏置，从集电极电极9注入空穴，因此，IGBT转变为导通状态。在该导通状态下，IGBT的发射极电极8和集电极电极9之间的电压降为导通电压。此时，由于n-漂移层2的电导率通过注入的空穴受到调制，所以与没有空穴注入的相同结构的MOSFET相比，IGBT具有低导通电压。
当要将IGBT从导通状态转变到截止状态时，将发射极电极8和栅电极6之间的电压设为阈值电压以下。由此，蓄积在栅电极6的电荷通过栅极阻抗向栅极驱动电路释放。此时，已经反转为n型的n沟道区域恢复为p型，由于n沟道区域消失，所以不再提供电子。此时，由于不再注入空穴，所以蓄积在n-漂移层2内的电子和空穴分别释放（排出）到集电极电极9和发射极电极8，或者互相再结合，从而减小电流，IGBT转变为截止状态。
为了进一步降低该沟槽栅型IBGT的导通电压，提出有各种各样的改善方法。例如，在下面专利文献1中公开的IEGT（注入增强栅型双极晶体管）据称可体现接近二极管的导通电压的临界特性。
在该IEGT中，n+发射极区域和p基极区域的一部分表面被绝缘层覆盖，以使所覆盖的区域和发射极电极不接触。该IEGT的动作基本上与沟槽栅型IGBT相同。由于IEGT的n+发射极区域和p基极区域没有与发射极电极接触的部分的p基极区域下的空穴难以被排出到发射极电极，所以蓄积在这部分中。
结果，由于n-漂移层的载流子浓度分布与二极管的浓度分布近似，所以IEGT的导通电压可以比普通的沟槽栅型IGBT的导通电压更低。但是，在功率器件中，除了低导通电压以外还要求快速的开关特性，因此对快速的开关特性的改善也成为重要的课题。
而且，在沟槽栅型IGBT和所述的IEGT中，为了降低导通电压，沟槽栅通常具有高密度结构，因此增大了栅电极和发射极电极之间的容量。如在前面IGBT的动作中所说明的那样，当向导通动作和截止动作转变时，需要对栅电极和发射极电极之间的容量进行充放电。但是，在栅电极和发射极电极之间的容量大的情况下，充放电时间增加，同时导致发生的损耗也增加。
由于功率器件产生的损耗是导通电压决定的固定损耗和在导通动作及截止动作时产生的开关损耗之和，所以降低开关损耗也很重要。因此，有必要降低作为开关损耗的原因的栅电极和发射极电极之间的容量。
再次利用图4来说明在以下专利文献2中描述的IGBT结构。在该IGBT中，由于设置有被绝缘层7覆盖而不与发射极电极8接触的p型区域11，所以空穴难以释放到发射极电极。其结果，使空穴蓄积在该p型区域11附近，n-漂移层2的载流子浓度分布与二极管的载流子浓度分布近似。进一步地，由于该p型区域11覆盖有绝缘层7，所以沟槽栅10的功能不能有效地作用。其结果，栅电极6和发射极电极8之间的容量减小，使得充放电时间缩短，所以开关损耗降低。
现有技术文献
专利文献
专利文献1：日本特开平5-243561号公报（图101）
专利文献2：日本特开2001-308327号公报（图1）
发明内容
技术问题
然而，所述专利文献2中公开的IGBT（图4）的结构，即，包括夹在沟槽之间，同时与发射极电极8绝缘并且其电位处于浮置状态的p型区域11的结构，其本质上存在难以获得高耐压的问题。原因包括：沟槽之间不是等间隔，并且在沟槽之间具有浮置状态的p型区域11，所以当截止状态时，所述结构与在沟槽之间不包括浮置状态的p型区域11的结构相比，电场分布不均匀，并且电场容易向沟槽栅底部聚集，从而容易导致耐压降低。
作为解决该问题的手段，已知的方法是通过使电位处于浮置状态的p型区域11形成为比沟槽10深，从而缓和向沟槽10底部聚集电场并且获得高耐压。然而，在该方法中，由于电位处于浮置状态的p型区域11形成的较深，所以减小了n-漂移层2的有效厚度并且提高了垂直方向的电场，因此，容易导致耐压降低并且不一定能实现充分地提高耐压。
考虑到以上描述的问题，本发明的目的在于提供一种在具有其深度比沟槽栅深并且电位处于浮置状态的扩散层的情况下，能够获得低导通电压和高耐压特性的绝缘栅型半导体装置。
技术方案
为了解决上述问题并实现所述目的，根据本发明的绝缘栅型半导体装置包括：第一导电型漂移层，由半导体基板构成；第二导电型基极区域，选择性地形成在所述第一导电型漂移层的一个主表面上；第一导电型发射极区域，选择性地形成在所述第二导电型基极区域内的表面上；第二导电型半导体层，形成在所述第一导电型漂移层的另一主表面上；多个沟槽，具有从所述第一导电型发射极区域的表面起算超过所述第二导电型基极区域的深度并且具有沿着所述第一导电型发射极区域的长度方向的平行条状平面图案；栅电极，分别隔着绝缘膜填充在所述多个沟槽内，其中，夹在所述多个沟槽之间的多个表面区域包括与发射极电极导电接触的第二导电型基极区域和第一导电型发射极区域，同时还包括交替布置并且电绝缘的第二导电型浮置区域，所述第二导电型浮置区域的深度比所述沟槽的深度深，其杂质浓度比所述第二导电型基极区域的杂质浓度低。
而且，根据本发明的绝缘栅型半导体装置，在上述的发明中，所述第二导电型浮置区域具有低杂质浓度以使得通过在截止时施加额定电压而使从所述第二导电型浮置区域的结扩展的耗尽层至少能够扩展到与所述第二导电型基极区域的底部相同水平的位置。
而且，根据本发明的绝缘栅型半导体装置，在上述的发明中，所述绝缘栅型半导体装置在所述第二导电型浮置区域内的与所述沟槽接触的部分具有杂质浓度比所述第二导电型浮置区域的杂质浓度高的场停止区域。
而且，根据本发明的绝缘栅型半导体装置，在上述的发明中，所述沟槽内的接触所述第二导电型浮置区域的绝缘膜的厚度比所述沟槽内的接触所述第二导电型基极区域的栅绝缘膜的厚度厚。
而且，根据本发明的绝缘栅型半导体装置，在上述的发明中，所述绝缘栅型半导体装置为沟槽栅型IGBT。
而且，根据本发明的制造绝缘栅型半导体装置的方法，所述绝缘栅型半导体装置包括：第一导电型漂移层，由半导体基板构成；第二导电型基极区域，选择性地形成在所述第一导电型漂移层的一个主表面上；第一导电型发射极区域，选择性地形成在所述第二导电型基极区域内的表面上；第二导电型半导体层，形成在所述第一导电型漂移层的另一主表面上；多个沟槽，具有从所述第一导电型发射极区域的表面起算超过所述第二导电型基极区域的深度并且具有沿着所述第一导电型发射极区域的长度方向的平行条状平面图案；栅电极，分别隔着绝缘膜填充在所述多个沟槽内，其中，夹在所述多个沟槽之间的多个表面区域包括与发射极电极导电接触的第二导电型基极区域和第一导电型发射极区域，同时还具有交替布置并且电绝缘的第二导电型浮置区域，所述第二导电型浮置区域的深度比所述沟槽的深度深，其杂质浓度比所述第二导电型基极区域的杂质浓度低，如上所述的绝缘栅型半导体装置的制造方法包括：在形成保护环的同时形成所述第二导电型浮置区域，其中，所述保护环设置在包围所述第二导电型浮置区域的最外周的耐压结构区域中以缓和电场。
而且，根据本发明的制造绝缘栅型半导体装置的方法，所述绝缘栅型半导体装置包括：第一导电型漂移层，由半导体基板构成；第二导电型基极区域，选择性地形成在所述第一导电型漂移层的一个主表面上；第一导电型发射极区域，选择性地形成在所述第二导电型基极区域内的表面上；第二导电型半导体层，形成在所述第一导电型漂移层的另一主表面上；多个沟槽，具有从所述第一导电型发射极区域的表面起算超过所述第二导电型基极区域的深度并且具有沿着所述第一导电型发射极区域的长度方向的平行条状平面图案；栅电极，分别隔着绝缘膜填充在所述多个沟槽内，其中，夹在所述多个沟槽之间的多个表面区域包括与发射极电极导电接触的第二导电型基极区域和第一导电型发射极区域，同时还具有交替布置并且电绝缘的第二导电型浮置区域，所述第二导电型浮置区域的深度比所述沟槽的深度深，其杂质浓度比所述第二导电型基极区域的杂质浓度低，所述绝缘栅型半导体装置的制造方法包括：在形成第二导电型降低表面电场区域的同时形成所述第二导电型浮置区域，其中，所述第二导电型降低表面电场区域设置在包围所述第二导电型浮置区域的最外周的耐压结构区域中以缓和电场。
有益效果
根据本发明，能够提供一种即使具有其深度比沟槽栅深并且电位处于浮置状态的扩散层，也能够获得低导通电压和高耐压特性的绝缘栅型半导体装置。
附图说明
图1是根据本发明实施例1的IGBT的沟槽栅的主要部分的剖面图。
图2是根据本发明实施例2的IGBT的沟槽栅的主要部分的剖面图。
图3是根据本发明实施例3的IGBT的沟槽栅的主要部分的剖面图。
图4是具备沟槽栅的一般的IGBT的主要部分的剖面图。
图5是根据本发明实施例1的IGBT的元件活性部和耐压结构部的主要部分的剖面图。
符号说明：
1：p+集电极层、第二导电型半导体层
2：n-漂移层、第一导电型漂移层
3：p基极区域、第二导电型基极区域
4：n+发射极区域、第一导电型发射极区域
5a：栅绝缘膜 5b：绝缘膜
6：栅电极 7：绝缘膜、层间绝缘膜
8：发射极电极 9：集电极电极
10：沟槽 11：p型浮置区域
20：p型浮置区域 21：结
30：场停止区域 40：p型保护环
50：降低表面电场区域 60：场板
100：元件活性部 200：耐压结构部
具体实施方式
在下文中，将参照附图详细地描述根据本发明实施例的绝缘栅型半导体装置及其制造方法。在说明书和附图中，标注n或p的层或区域分别指的是以电子或空穴为多数载流子的层或区域。而且，在n或p后添加符号+和-分别指的是相对具有高杂质浓度和低杂质浓度的层或区域。需要说明的是，在下面的实施例的描述和附图中，同样的结构用相同的符号表示，并且省略其重复的描述。只要不脱离本发明的宗旨，本发明不限于以下描述的实施例。
（实施例1）
图1是根据本发明实施例1的IGBT的沟槽栅的主要部分的剖面图。图5是根据本发明实施例1的IGBT的元件活性部和耐压结构部的主要部分的剖面图。在图1和图5中示出了作为根据本发明实施例1的绝缘栅型半导体装置的IGBT的主要部分的剖面图。
如图1所示，根据本发明的IGBT包括垂直地形成在硅半导体基板的表面上并且具有平行条状的平面图案的多个沟槽10。进一步地，在该多个沟槽10内分别隔着栅绝缘膜5a填充有由导电性多晶硅制成的栅电极6，从而形成沟槽栅结构。
而且，在夹在沟槽10之间的硅基板的表面层上设置有包括p基极区域3和选择性设置在该p基极区域3的表面层上的n+发射极区域4的部分，以及包括电位处于浮置状态的p型浮置区域20的部分。在平面图案中，包括n+发射极区域4的部分和包括p型浮置区域20的部分交替地布置在半导体基板的表面上。
为了提高欧姆接触，在p基极区域3的表面上设置了具有高杂质浓度的浅的p接触区域（未示出）。而且，与图4中所示的所述现有的沟槽栅型IGBT的结构不同之处和特征在于，p型浮置区域20为其浓度比p基极区域3的浓度低，并且比沟槽10扩散的更深的区域。
其它的结构可以与图4中示出的所述现有的沟槽栅型IGBT的结构相同。p型浮置区域20通过在其整个表面覆盖有绝缘膜7以与发射极电极电绝缘。因此，当给夹住p型浮置区域20的两侧的沟槽栅的栅电极6施加等于或大于阈值电压的栅极电压时，即使在p型浮置区域20侧的与栅电极面对的区域部分中形成反转层，也不会引起电子从发射极电极注入，这与所述图4的IGBT相同。
具有前述图4中示出的现有的p型浮置区域11的沟槽栅型IGBT与如上所述的不具有p型浮置区域11的一般的沟槽栅型IGBT相比，存在耐压容易降低的问题。即，在具有前述图4中示出的现有的p型浮置区域11的沟槽栅型IGBT中，因为沟槽之间非等间隔并且在沟槽之间具有电位处于浮置状态的p型区域，所以电场容易向沟槽底部聚集，从而导致耐压容易降低。
与之相反地，在如上所述的图1中示出的根据本发明实施例1的沟槽栅型IGBT中，由于p型浮置区域20具有比p基极区域3的浓度低的浓度并且形成为比沟槽10深的结构，所以当施加截止电压时，耗尽层容易扩展到p型浮置区域20内。其结果，缓和了沟槽底部的电场强度，所以本发明的沟槽栅型IGBT与所述图4的IGBT相比提高了耐压。
p型浮置区域20的低杂质浓度与p基极区域3相比达到如下程度，当至少施加额定耐压的截止电压时，使扩展到p型浮置区域20内的耗尽层能够扩展到与p基极区域3的底部（从表面起算的深度）相同水平或更深的位置。具体来说，在p基极区域3的剂量为1×1013cm-2至1×1014cm-2的情况下，p型浮置区域20的剂量优选为2×1012cm-2至1×1013cm-2的范围。
而且，如图5所示，由于该p型浮置区域20与设置在包围元件活性部100（流过主电流）的外周的耐压结构部200中以缓和电场的p-型保护环40、降低表面电场区域50同时形成，所以不会增加光掩模步骤数量，也不会导致制造成本上升。在图5中斜影线区域的标号60指示以缓和电场为目的的场板，例如，能够由与栅电极6相同的导电性多晶硅膜形成。
其次，关于根据上述的实施例1的沟槽栅型IGBT的制造工艺及结构，将参照图5以作为本发明的特征部分的p型浮置区域20的形成工艺为中心进行说明。在耐压为600伏至1200伏等级的情况下，在电阻率范围为30Ωcm至60Ωcm左右的FZ-n型半导体基板的（100）面上形成将作为掩模的绝缘膜。然后利用形成的绝缘膜作为掩模离子注入剂量为2×1012cm-2至1×1013cm-2的硼，以选择性地形成p型浮置区域。
在p型浮置区域的整个表面覆盖绝缘膜之后，通过诸如各向异性RIE蚀刻等在离子注入的p型浮置区域之间以条状平面图案形成宽度为1微米至3微米、深度5微米左右的垂直的沟槽10。然后，通过1250℃左右的高温扩散推进，形成为深度在7微米至8微米左右的p型浮置区域20。并且，对硅基板进行热氧化处理后堆积多晶硅膜并填充沟槽10的内部以在沟槽10内隔着栅绝缘膜5形成栅电极6。
利用该多晶硅膜作为掩模，在沟槽10之间的基板表面层上形成p基极区域3。通过离子注入剂量为1×1013cm-2至1×1014cm-2的硼并且进行1150℃的热扩散推进，形成为2微米至4微米的深度的p基极区域3。在这种情况下，p基极区域3的深度形成为例如3微米。
在该p基极区域3的表面上，以与覆盖p型浮置区域20表面的绝缘膜共同的绝缘膜作为掩模，通过离子注入，选择性地形成接触沟槽10侧壁的n+发射极区域4。n+发射极区域4优选为通过离子注入砷形成。然后，溅射形成共同接触n+发射极区域4和p基极区域3的表面的发射极电极8，在发射极电极8上进一步形成钝化膜，从而完成半导体基板的表面侧的工艺。
在完成半导体基板的表面侧工艺之后，在半导体基板的背面侧通过诸如CMP（化学机械抛光装置）等研磨成所需要的厚度。研磨后进行需要的表面处理，然后通过离子注入硼来形成p+集电极层1，并在p+集电极层1上覆盖集电极电极9。然后，再通过切片工艺将半导体基板分割成单独的IGBT芯片。
根据以上描述的IGBT表面侧的结构及其制造方法，与现有的沟槽栅型IGBT相同，通过调制n-漂移层中的电导率使IGBT在低导通电压下转变为导通状态。另一方面，p型浮置区域20形成为具有比所述图4的p型浮置区域11的浓度低的浓度并且比沟槽深的层，使耗尽层容易扩展到p型浮置区域20内，从而缓和沟槽10底部的电场强度，进一步地实际上具有与扩大耗尽层相同的效果，因此在截止电压下与所述图4的IGBT相比提高了耐压。
（实施例2）
图2是根据本发明实施例2的IGBT的沟槽栅的主要部分的剖面图。在图2中示出了根据本发明的实施例2的绝缘栅型半导体装置的沟槽栅型IGBT的主要部分的剖面图。该实施例2的沟槽栅型IGBT与所述实施例1的沟槽栅型IGBT的结构不同之处在于，在p型浮置区域20内与沟槽10的边界区域处形成浓度高于p型浮置区域20浓度的场停止区域30。
通过形成如上所述的实施例2的沟槽栅型IGBT，能够通过场停止区域30防止从p型浮置区域20的结21扩展的耗尽层到达沟槽栅。其结果，能够防止由于沟槽栅底部的电场增强后绝缘膜破坏而导致耐压降低，并且与所述的实施例1的沟槽栅型IGBT相比，能够容易地获得高耐压。
根据实施例2的作为IGBT特征的场停止区域30通过以下步骤形成：通过诸如各向异性蚀刻等形成沟槽10之后，在形成栅绝缘膜5之前将半导体基板倾斜并倾斜地离子注入硼。倾斜离子注入的剂量必须大于p型浮置区域的剂量，并且等于p基极区域的剂量水平，即等于或大于1×1013cm-2。
（实施例3）
图3是根据本发明实施例3的IGBT的沟槽栅的主要部分的剖面图。在图3中示出了根据本发明实施例3的绝缘栅型半导体装置的沟槽栅型IGBT的主要部分的剖面图。该实施例3的沟槽栅型IGBT与所述实施例1的沟槽栅型IGBT和实施例2的沟槽栅型IGBT的结构不同之处在于：为了抑制沟槽栅底部的高电场，在p型浮置区域20内与沟槽10的边界区域处形成增大沟槽内绝缘膜的厚度（例如，增大至0.5微米至1微米的厚度）的结构以使绝缘破坏耐量增加，从而抑制沟槽栅底部的耐压降低，其中，增大设置在沟槽内部的绝缘膜中的除了栅绝缘膜5以外的沟槽内绝缘膜的厚度。
通过形成如上所述的实施例3的沟槽栅型IGBT，能够通过厚的绝缘膜防止从p型浮置区域20的结21扩展的耗尽层到达沟槽。其结果，能够防止由于沟槽栅底部的电场增强引起绝缘膜破坏而导致耐压降低，并且与所述的实施例1的沟槽栅型IGBT相比，实施例3的沟槽栅型IGBT能够容易地获得高耐压。
如上所述，根据实施例1、2和3中公开的沟槽栅型IGBT，降低p型浮置区域的杂质浓度使得耗尽层易于扩展，并且p型浮置区域的扩散深度深于沟槽以缓和在沟槽底部容易产生的高电场强度，因此，能够获得具有低导通电压和高耐压特性的绝缘栅型半导体装置。而且，通过将该p型浮置区域与降低表面电场区域、布置在耐压结构中的保护环同时形成，能够实现不增加制造工艺的制造方法，因此，也不会增加制造成本。

Claims (10)

1.一种绝缘栅型半导体装置，其特征在于，所述绝缘栅型半导体装置包括：
第一导电型漂移层，由半导体基板构成；
第二导电型基极区域，选择性地形成在所述第一导电型漂移层的一个主表面上；
第一导电型发射极区域，选择性地形成在所述第二导电型基极区域内的表面上；
第二导电型半导体层，形成在所述第一导电型漂移层的另一主表面上；
多个沟槽，具有从所述第一导电型发射极区域的表面起算超过所述第二导电型基极区域的深度并且具有沿着所述第一导电型发射极区域的长度方向的平行条状平面图案；
栅电极，分别隔着绝缘膜填充在所述多个沟槽内，
其中，夹在所述多个沟槽之间的多个表面区域包括所述第二导电型基极区域、所述第一导电型发射极区域和第二导电型浮置区域，
所述第二导电型基极区域和所述第一导电型发射极区域与所述第二导电型浮置区域交替布置，
所述第二导电型基极区域和所述第一导电型发射极区域与发射极电极导电接触，
所述第二导电型浮置区域通过绝缘膜与所述发射极电极电绝缘，
所述第二导电型浮置区域与所述绝缘膜接触，所述第二导电型浮置区域的深度比所述沟槽的深度深，所述第二导电型浮置区域的剂量比所述第二导电型基极区域的剂量低，
所述第二导电型浮置区域的剂量是离子注入硼的量，所述第二导电型基极区域的剂量是离子注入硼的量。
2.根据权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第二导电型浮置区域的剂量为2×1012cm-2至1×1013cm-2，所述第二导电型基极区域的剂量为1×1013cm-2至1×1014cm-2。
3.根据权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第二导电型浮置区域具有低杂质浓度以使得通过在截止时施加额定电压而使从所述第二导电型浮置区域的结扩展的耗尽层至少能够扩展到与所述第二导电型基极区域的底部相同水平的位置。
4.根据权利要求1所述的绝缘栅型半导体装置，其特征在于，所述绝缘栅型半导体装置在所述第二导电型浮置区域内的与所述沟槽接触的部分具有杂质浓度比所述第二导电型浮置区域的杂质浓度高的场停止区域。
5.根据权利要求1所述的绝缘栅型半导体装置，其特征在于，所述沟槽内的接触所述第二导电型浮置区域的绝缘膜的厚度比所述沟槽内的接触所述第二导电型基极区域的栅绝缘膜的厚度厚。
6.根据权利要求1至5中任意一项所述的绝缘栅型半导体装置，其特征在于，所述绝缘栅型半导体装置为沟槽栅型绝缘栅型半导体装置。
7.一种制造绝缘栅型半导体装置的方法，其特征在于，所述绝缘栅型半导体装置包括：第一导电型漂移层，由半导体基板构成；第二导电型基极区域，选择性地形成在所述第一导电型漂移层的一个主表面上；第一导电型发射极区域，选择性地形成在所述第二导电型基极区域内的表面上；第二导电型半导体层，形成在所述第一导电型漂移层的另一主表面上；多个沟槽，具有从所述第一导电型发射极区域的表面起算超过所述第二导电型基极区域的深度并且具有沿着所述第一导电型发射极区域的长度方向的平行条状平面图案；栅电极，分别隔着绝缘膜填充在所述多个沟槽内，
其中，夹在所述多个沟槽之间的多个表面区域包括所述第二导电型基极区域、所述第一导电型发射极区域和第二导电型浮置区域，
所述第二导电型基极区域和所述第一导电型发射极区域与所述第二导电型浮置区域交替布置，
所述第二导电型基极区域和所述第一导电型发射极区域与发射极电极导电接触，
所述第二导电型浮置区域通过绝缘膜与所述发射极电极电绝缘，
所述第二导电型浮置区域与所述绝缘膜接触，所述第二导电型浮置区域的深度比所述沟槽的深度深，所述第二导电型浮置区域的剂量比所述第二导电型基极区域的剂量低，
所述第二导电型浮置区域的剂量是离子注入硼的量，所述第二导电型基极区域的剂量是离子注入硼的量，
所述方法包括：在形成保护环的同时形成所述第二导电型浮置区域，其中，所述保护环设置在包围所述第二导电型浮置区域的最外周的耐压结构区域中以缓和电场。
8.根据权利要求7所述的制造绝缘栅型半导体装置的方法，其特征在于，所述第二导电型浮置区域的剂量为2×1012cm-2至1×1013cm-2，所述第二导电型基极区域的剂量为1×1013cm-2至1×1014cm-2。
9.一种制造绝缘栅型半导体装置的方法，其特征在于，所述绝缘栅型半导体装置包括：第一导电型漂移层，由半导体基板构成；第二导电型基极区域，选择性地形成在所述第一导电型漂移层的一个主表面上；第一导电型发射极区域，选择性地形成在所述第二导电型基极区域内的表面上；第二导电型半导体层，形成在所述第一导电型漂移层的另一主表面上；多个沟槽，具有从所述第一导电型发射极区域的表面起算超过所述第二导电型基极区域的深度并且具有沿着所述第一导电型发射极区域的长度方向的平行条状平面图案；栅电极，分别隔着绝缘膜填充在所述多个沟槽内，
其中，夹在所述多个沟槽之间的多个表面区域包括所述第二导电型基极区域、所述第一导电型发射极区域和第二导电型浮置区域，
所述第二导电型基极区域和所述第一导电型发射极区域与所述第二导电型浮置区域交替布置，
所述第二导电型基极区域和所述第一导电型发射极区域与发射极电极导电接触，
所述第二导电型浮置区域通过绝缘膜与所述发射极电极电绝缘，
所述第二导电型浮置区域与所述绝缘膜接触，所述第二导电型浮置区域的深度比所述沟槽的深度深，所述第二导电型浮置区域的剂量比所述第二导电型基极区域的剂量低，
所述第二导电型浮置区域的剂量是离子注入硼的量，所述第二导电型基极区域的剂量是离子注入硼的量，
所述方法包括：在形成第二导电型降低表面电场区域的同时形成所述第二导电型浮置区域，其中，所述第二导电型降低表面电场区域设置在包围所述第二导电型浮置区域的最外周的耐压结构区域中以缓和电场。
10.根据权利要求9所述的制造绝缘栅型半导体装置的方法，其特征在于，所述第二导电型浮置区域的剂量为2×1012cm-2至1×1013cm-2，所述第二导电型基极区域的剂量为1×1013cm-2至1×1014cm-2。
CN201280050172.9A 2011-11-28 2012-11-15 绝缘栅型半导体装置及其制造方法 Active CN103875076B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-258819 2011-11-28
JP2011258819 2011-11-28
PCT/JP2012/079675 WO2013080806A1 (ja) 2011-11-28 2012-11-15 絶縁ゲート型半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN103875076A CN103875076A (zh) 2014-06-18
CN103875076B true CN103875076B (zh) 2017-09-01

Family

ID=48535272

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280050172.9A Active CN103875076B (zh) 2011-11-28 2012-11-15 绝缘栅型半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US9941395B2 (zh)
EP (1) EP2787534B1 (zh)
JP (1) JP5720805B2 (zh)
CN (1) CN103875076B (zh)
WO (1) WO2013080806A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150011185A (ko) * 2013-07-22 2015-01-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105531827B (zh) * 2014-03-19 2019-04-02 富士电机株式会社 半导体装置
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6479533B2 (ja) * 2015-03-31 2019-03-06 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP6624973B2 (ja) * 2016-03-03 2019-12-25 ルネサスエレクトロニクス株式会社 半導体装置
CN105679816B (zh) * 2016-04-26 2019-01-01 电子科技大学 一种沟槽栅电荷存储型igbt及其制造方法
JP7045180B2 (ja) * 2017-12-18 2022-03-31 株式会社日立製作所 パワー半導体装置、モジュール及び製造方法
CN109037357A (zh) * 2018-08-06 2018-12-18 南京方旭智芯微电子科技有限公司 低米勒电容制造方法
CN109244137A (zh) * 2018-09-19 2019-01-18 电子科技大学 一种高可靠性SiC MOSFET器件
JP7125339B2 (ja) * 2018-12-26 2022-08-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6958575B2 (ja) * 2019-01-16 2021-11-02 株式会社デンソー 半導体装置およびその製造方法
JP7199270B2 (ja) * 2019-03-20 2023-01-05 株式会社東芝 半導体装置及び半導体回路
JP7442932B2 (ja) * 2020-03-09 2024-03-05 三菱電機株式会社 半導体装置
JP7486373B2 (ja) * 2020-07-29 2024-05-17 三菱電機株式会社 半導体装置
CN112103181A (zh) * 2020-09-27 2020-12-18 江苏东海半导体科技有限公司 一种新型高可靠性igbt及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923066A (en) * 1996-09-30 1999-07-13 Siemens Aktiengesellschaft Field-effect-controllable semiconductor component

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0527600B1 (en) 1991-08-08 2003-06-25 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
WO2000041246A1 (de) * 1999-01-07 2000-07-13 Infineon Technologies Ag Halbleiteranordnung mit gräben zur trennung von dotierten gebieten
KR100745557B1 (ko) * 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
JP3546955B2 (ja) * 2000-12-15 2004-07-28 関西日本電気株式会社 半導体装置
JP4676125B2 (ja) * 2002-07-03 2011-04-27 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP2005294649A (ja) 2004-04-01 2005-10-20 Toshiba Corp 半導体装置
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
DE102006024504B4 (de) * 2006-05-23 2010-09-02 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit vertikaler Gatezone und Verfahren zur Herstellung desselben
JP2007317683A (ja) * 2006-05-23 2007-12-06 Shindengen Electric Mfg Co Ltd 半導体装置
JP5135719B2 (ja) 2006-06-05 2013-02-06 富士電機株式会社 トレンチ型絶縁ゲート半導体装置
DE102006047244B4 (de) * 2006-10-04 2018-01-18 Infineon Technologies Austria Ag Halbleiterbauelement mit einem monokristallinen Halbleiterkörper und Verfahren zur Herstellung desselben
JP2009043782A (ja) 2007-08-06 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
US8497549B2 (en) * 2007-08-21 2013-07-30 Fairchild Semiconductor Corporation Method and structure for shielded gate trench FET
US20090057713A1 (en) * 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
US8013340B2 (en) * 2008-09-30 2011-09-06 Infineon Technologies Ag Semiconductor device with semiconductor body and method for the production of a semiconductor device
JP5612256B2 (ja) * 2008-10-16 2014-10-22 株式会社東芝 半導体装置
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
US8264033B2 (en) * 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
JP2011044508A (ja) * 2009-08-19 2011-03-03 Toshiba Corp 電力用半導体装置
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
JP2011055017A (ja) 2010-12-17 2011-03-17 Toshiba Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923066A (en) * 1996-09-30 1999-07-13 Siemens Aktiengesellschaft Field-effect-controllable semiconductor component

Also Published As

Publication number Publication date
US9941395B2 (en) 2018-04-10
JP5720805B2 (ja) 2015-05-20
EP2787534A1 (en) 2014-10-08
WO2013080806A1 (ja) 2013-06-06
EP2787534B1 (en) 2020-09-23
US20140231865A1 (en) 2014-08-21
EP2787534A4 (en) 2015-08-05
CN103875076A (zh) 2014-06-18
JPWO2013080806A1 (ja) 2015-04-27

Similar Documents

Publication Publication Date Title
CN103875076B (zh) 绝缘栅型半导体装置及其制造方法
US9653599B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN105531825B (zh) 半导体装置及半导体装置的制造方法
CN1812121B (zh) 绝缘栅半导体器件及其制造方法
KR100878287B1 (ko) 절연 게이트형 반도체장치 및 그 제조 방법
CN102792448B (zh) 半导体器件
JP5055813B2 (ja) Ｓｏｉ横型半導体装置
KR100761825B1 (ko) 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법
JP3954541B2 (ja) 半導体装置及びその製造方法
JP3954493B2 (ja) パワーｍｏｓｆｅｔ及び自己整合本体注入工程を用いたパワーｍｏｓｆｅｔの製造方法。
US9024329B2 (en) Silicon carbide trench MOSFET having reduced on-resistance, increased dielectric withstand voltage, and reduced threshold voltage
JP2004327598A (ja) 半導体装置及びその製造方法
JP2009218543A (ja) 半導体装置
JP2004134597A (ja) 半導体素子
US20160254376A1 (en) Insulated gate bipolar transistor
CN113424328A (zh) 具有非对称沟槽氧化物的碳化硅mosfet结构
JP2003303965A (ja) 半導体素子及びその製造方法
CN107534053A (zh) 半导体装置及其制造方法
CN104465771B (zh) 具有场电极的晶体管器件
JP2004079878A (ja) 半導体装置及びその製造方法
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
CN104600067B (zh) 集成电路和制造集成电路的方法
JP2009105219A (ja) 半導体装置
JP2013251467A (ja) 半導体装置および半導体装置の製造方法
JP2009170480A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant