KR20150011185A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20150011185A
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emitter
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이재훈
김태근
박찬호
허현정
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삼성전자주식회사
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Abstract

항복 전압(Breakdown Voltage)을 향상시키고, 소자의 크기를 줄일 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판의 일면 상에 형성되고, 서로 이격된 이미터 전극과 제1 필드 플레이트, 상기 기판의 타면 상에 형성된 컬렉터 전극, 상기 기판 내에 형성된 트렌치 게이트, 상기 기판 내에 형성된 필드 확산 정션, 및 상기 트렌치 게이트와 상기 제1 필드 플레이트를 연결하는 제1 컨택을 포함하되, 상기 제1 필드 플레이트는 상기 제1 컨택을 중심으로 상기 이미터 전극 방향으로 연장되고 제1 폭을 갖는 제1 부분과, 상기 제1 컨택을 중심으로 상기 필드 확산 정션 방향으로 연장되고 제2 폭을 갖는 제2 부분을 포함하고, 상기 제2 폭은 상기 제1 폭보다 크다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 자세하게는 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
고전압 반도체 장치는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar mode Transistor, 이하, IGBT라 함), 파워 모스 전계 효과 트랜지스터(MOSFET), 바이폴라 트랜지스터(Bipolar Transistor) 등이 있다.
특히, IGBT는 파워 모스 전계 효과 트랜지스터와 바이폴라 트랜지스터가 섞인 구조를 갖는 스위칭 소자이다. IGBT는 구동전력이 작고, 스위칭 속도가 빠르고, 항복 전압이 높고, 전류밀도가 높다. IGBT는 기판의 일면에 형성된 이미터와, 기판의 타면에 형성된 컬렉터를 포함할 수 있다. 이와 같은 구조로 인해서, IGBT의 채널은 수직 방향으로 형성된다.
본 발명이 해결하려는 과제는, 항복 전압(Breakdown Voltage)을 향상시키고, 소자의 크기를 줄일 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 항복 전압(Breakdown Voltage)을 향상시키고, 소자의 크기를 줄일 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판의 일면 상에 형성되고, 서로 이격된 이미터 전극과 제1 필드 플레이트, 상기 기판의 타면 상에 형성된 컬렉터 전극, 상기 기판 내에 형성된 트렌치 게이트, 상기 기판 내에 형성된 필드 확산 정션, 및 상기 트렌치 게이트와 상기 제1 필드 플레이트를 연결하는 제1 컨택을 포함하되, 상기 제1 필드 플레이트는 상기 제1 컨택을 중심으로 상기 이미터 전극 방향으로 연장되고 제1 폭을 갖는 제1 부분과, 상기 제1 컨택을 중심으로 상기 필드 확산 정션 방향으로 연장되고 제2 폭을 갖는 제2 부분을 포함하고, 상기 제2 폭은 상기 제1 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 기판의 일면 상에 형성되고, 상기 제1 필드 플레이트와 이격되고, 상기 필드 확산 정션과 연결되는 제2 필드 플레이트를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 확산 정션과 상기 제2 필드 플레이트 사이에, 상기 필드 확산 정션과 접하는 제2 컨택을 더 포함하고, 상기 제1 컨택 및 상기 제2 컨택을 동일한 높이이고, 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 확산 정션은 상기 제1 필드 플레이트와 비오버랩된다.
본 발명의 몇몇 실시예에서, 상기 기판의 일면 상에 형성되고 평탄화된 표면을 갖는 층간 절연막을 더 포함하고, 상기 이미터 전극 및 상기 제1 필드 플레이트는 상기 층간 절연막 상에 형성되고, 상기 제1 컨택은 상기 층간 절연막을 관통하여 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 부분의 제2 폭은 30um 내지 100um 사이이다.
본 발명의 몇몇 실시예에서, 상기 기판은 제1 도전형이고, 상기 트렌치 게이트는 길이 방향으로 인접하는 제1 게이트 및 제2 게이트와, 상기 제1 게이트의 종단과 상기 제2 게이트의 종단을 연결하는 게이트 연결부를 포함하고, 상기 제1 컨택은 상기 게이트 연결부와 접한다.
본 발명의 몇몇 실시예에서, 상기 게이트 연결부는 제1 도전형의 상기 기판에 직접 둘러싸여 있다.
본 발명의 몇몇 실시예에서, 상기 필드 확산 정션 방향의 상기 게이트 연결부 측면에 형성되고, 상기 이미터 전극 방향의 상기 게이트 연결부의 측면에 비형성되는 상기 제2 도전형의 접합 확산 영역을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 접합 확산 영역은 전체적으로 상기 제1 필드 플레이트와 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 접합 확산 영역은 상기 필드 확산 정션과 동일 레벨에서 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 및 상기 제2 게이트 사이에 형성되는 제2 도전형의 바디와, 상기 바디 내에 형성되는 제1 도전형의 이미터와, 상기 제1 게이트 및 상기 제2 게이트 의 일측에 각각 형성되고 상기 바디와 비오버랩되는 제2 도전형의 플로팅 웰(floating well)과, 상기 이미터와 상기 이미터 전극을 연결하는 제2 컨택을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트는 제1 게이트의 제1 부분과, 상기 제1 게이트의 제1 부분보다 상기 게이트 연결부에 근접한 제1 게이트의 제2 부분을 포함하고, 상기 제2 게이트는 상기 제1 게이트의 제1 부분 및 제2 부분에 각각 대응되는 제2 게이트의 제1 부분 및 제2 부분을 포함하고, 상기 이미터는 상기 제1 게이트의 제1 부분과 상기 제2 게이트의 제1 부분 사이에 형성되고, 상기 제1 게이트의 제2 부분과 상기 제2 게이트의 제2 부분 사이에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트의 제2 부분과, 상기 제2 게이트의 제2 부분은 상기 이미터 전극과 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트의 제2 부분과 상기 제2 게이트의 제2 부분 사이의 상기 바디 내에 형성된 제2 도전형의 더미 이미터를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 바디는 제1 농도로 형성되고, 상기 더미 이미터는 상기 제1 농도보다 높은 제2 농도로 형성된다.
본 발명의 몇몇 실시예에서, 상기 바디는 상기 제1 및 제2 게이트보다 얕게 형성되고, 상기 플로팅 웰은 상기 바디보다 깊게 형성된다.
본 발명의 몇몇 실시예에서, 상기 플로팅 웰은 상기 제1 게이트 및 상기 제2 게이트보다 깊거나 같게 형성된다.
본 발명의 몇몇 실시예에서, 상기 플로팅 웰은 상기 필드 확산 영역과 동일 레벨에서 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 및 상기 제2 게이트의 주변에 형성되는 상기 제1 도전형과 다른 제2 도전형의 바디와, 상기 제1 게이트 및 상기 제2 게이트의 측면에서 상기 바디 내에 형성되는 상기 제1 도전형의 이미터와, 상기 이미터와 상기 이미터 전극을 연결하는 제2 컨택을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 컨택 및 상기 제2 컨택은 동일한 높이이고, 동일한 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역과 제2 영역이 정의되고, 제1 도전형의 기판, 상기 제1 영역에 형성되고, 길이 방향으로 인접하는 제1 및 제2 트렌치 게이트, 상기 제1 트렌치 게이트 및 상기 제2 트렌치 게이트 사이에 형성되고, 상기 제1 도전형과 다른 제2 도전형의 바디, 상기 바디 내에 형성되는 상기 제1 도전형의 이미터, 상기 제1 게이트 및 상기 제2 게이트의 일측에 각각 형성되고 상기 바디와 비오버랩되는 상기 제2 도전형의 플로팅 웰(floating well), 상기 기판 상에, 상기 이미터와 연결되는 이미터 전극, 상기 제1 영역에 형성되고, 상기 제1 및 제2 트렌치 게이트의 종단을 연결하는 게이트 연결부, 상기 제2 영역에 형성된 필드 확산 정션, 상기 제1 영역에서, 상기 게이트 연결부와 접하는 제1 컨택, 및 상기 제1 컨택을 중심으로 상기 이미터 전극 방향으로 연장되고 제1 폭을 갖는 제1 부분과, 상기 제1 컨택을 중심으로 상기 필드 확산 정션 방향으로 연장되고 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하고, 상기 제1 컨택 상에서 상기 제1 컨택과 연결되는 제1 필드 플레이트를 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 상기 제1 트렌치 게이트와, 상기 제2 트렌치 게이트와, 상기 게이트 연결부를 덮고, 평탄화된 표면을 갖는 층간 절연막을 더 포함하고, 상기 제1 컨택은 상기 층간 절연막을 관통하고, 상기 제1 필드 플레이트 및 상기 이미터 전극은 상기 층간 절연막 상에 형성된다.
본 발명의 몇몇 실시예에서, 상기 필드 확산 정션은 상기 제1 필드 플레이트와 비오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 필드 플레이트와 이격되고, 상기 필드 확산 정션과 연결되는 제2 필드 플레이트를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 연결부는 제1 도전형의 상기 기판에 직접 둘러싸여 있다.
본 발명의 몇몇 실시예에서, 상기 필드 확산 정션 방향으로의 상기 게이트 연결부 측면에 형성되고, 상기 이미터 전극 방향으로의 상기 게이트 연결부의 측면에 비형성되는 상기 제2 도전형의 접합 확산 영역을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 접합 확산 영역과 상기 플로팅 웰은 서로 연결된다.
본 발명의 몇몇 실시예에서, 상기 이미터 전극과 상기 이미터를 연결하는 제2 컨택을 더 포함하고, 상기 제1 컨택 및 상기 제2 컨택은 동일한 높이이고, 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치 게이트는 제1 트렌치 게이트의 제1 부분과, 상기 제1 트렌치 게이트의 제1 부분보다 상기 게이트 연결부에 근접한 제1 트렌치 게이트의 제2 부분을 포함하고, 상기 제2 트렌치 게이트는 상기 제1 트렌치 게이트의 제1 부분 및 제2 부분에 각각 대응되는 제2 트렌치 게이트의 제1 부분 및 제2 부분을 포함하고, 상기 이미터는 상기 제1 트렌치 게이트의 제1 부분과 상기 제2 트렌치 게이트의 제1 부분 사이에 형성되고, 상기 제1 게이트의 제2 부분과 상기 제2 게이트의 제2 부분 사이에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치 게이트의 제2 부분과, 상기 제2 트렌치 게이트의 제2 부분은 상기 이미터 전극과 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치 게이트의 제2 부분과 상기 제2 트렌치 게이트의 제2 부분 사이의 상기 바디 내에 형성된 상기 제2 도전형의 더미 이미터를 더 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제보 방법의 일 태양은 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역의 상기 기판 내에, 서로 인접하는 제1 및 제2 트렌치 게이트와, 상기 제1 및 제2 트렌치 게이트의 종단을 연결하는 게이트 연결부를 형성하고, 상기 제1 트렌치 게이트 및 상기 제2 트렌치 게이트 사이에, 제1 도전형의 바디를 형성하고, 상기 제2 영역에 필드 확산 정션을 형성하고, 상기 바디 내에 상기 제1 도전형과 다른 제2 도전형의 이미터를 형성하고, 상기 기판 상에, 상기 제1 및 제2 트렌치 게이트와 상기 필드 확산 정션을 모두 덮는 층간 절연막을 형성하고, 상기 제1 영역에서, 상기 층간 절연막을 관통하여, 상기 게이트 연결부와 접하는 컨택을 형성하고, 상기 컨택 상에, 상기 컨택을 중심으로 상기 필드 확산 정션 방향으로 제1 폭을 갖는 제1 부분과, 상기 컨택을 중심으로 상기 필드 확산 정션 방향의 반대 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하는 필드 플레이트를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치 게이트 및 상기 제2 트렌치 게이트의 일측에, 상기 바디와 비오버랩되는 제2 도전형의 플로팅 웰을 각각 형성하고, 상기 플로팅 웰은 상기 필드 확산 정션과 동시에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 트렌치 게이트와, 상기 게이트 연결부를 형성하기 전에, 프리 플로팅 웰을 형성하는 것을 더 포함하고, 상기 플로팅 웰을 형성하는 것은 상기 프리 플로팅 웰을 확산시키는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 일부 평면도이다.
도 3은 도 2의 A -A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 일부 평면도이다.
도 5은 도 4의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 6는 본 발명의 제3 실시예에 따른 반도체 장치의 일부 평면도이다.
도 7은 도 6의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치의 일부 평면도이다.
도 9는 도 8의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치의 일부 평면도이다.
도 12는 본 발명의 제7 실시예에 따른 반도체 장치의 일부 평면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 설명하기 위한 예시적 블록도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 포함하는 전자 시스템의 예시적 블록도이다.
도 15 및 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템이다.
도 17 내지 도 21은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 일부 평면도이다. 도 2는 도 1의 X 부분을 확대하여, 자세히 도시한 일부 평면도이다. 도 3은 도 2의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
우선, 도 1을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 소자 형성 영역으로, 플로팅 웰(도 3의 105), 이미터(도 3의 135 참고) 등이 형성되는 영역이다. 제2 영역(II)은 터미네이션(termination) 영역으로, 필드 확산을 위한 터미네이션 링(termination ring, 도 3의 240 참고)와 제2 필드 플레이트(250) 등이 형성되는 영역이다. 이미터 전극(140)은 고전압 반도체 소자의 이미터(도 3의 135 참고)와 연결되고, 플레이트 형상일 수 있다. 도시된 것과 같이, 트렌치 게이트 구조(도 2의 110)에 동일한 전압을 인가하기 위한 제1 필드 플레이트(160)는 이미터 전극(140)을 감싸는 형상일 수 있다.
도 2 및 도 3을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 트렌치 게이트 구조(110), 필드 확산 정션(240), 제2 컨택(144), 이미터 전극(140), 제1 필드 플레이트(160), 컬렉터 전극(150) 등을 포함할 수 있다.
기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 에피층없이 베이스 기판만 포함할 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 예를 들어, 제1 도전형(예를 들어, N형)일 수 있다.
제1 영역(I)의 기판(100) 내에, 트렌치 게이트 구조(110)가 형성될 수 있다. 도시된 것과 같이, 트렌치 게이트 구조(110)는 길이 방향으로 인접하는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)와, 제1 트렌치 게이트(112)의 종단과 제2 트렌치 게이트(114)의 종단을 연결하는 게이트 연결부(116)를 포함한다. 예를 들어, 게이트 연결부(116)는 트렌치 게이트 구조(110) 중 제1 필드 플레이트(160)와 오버랩되는 부분을 지칭할 수 있다. 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)는 이미터 전극(140)과 오버랩되는 부분과, 이미터 전극(140) 및 제1 필드 플레이트(160)에 오버랩되지 않는 부분을 포함할 수 있다.
기판(100) 내에 트렌치(108)가 형성되고, 트렌치(108)의 측면 및 바닥면을 따라 컨포말하게(conformally)하게 게이트 절연막(120)이 형성되고, 트렌치(108) 내의 게이트 절연막(120) 상에 제1 트렌치 게이트(112), 제2 트렌치 게이트(114) 및 게이트 연결부(116)가 형성될 수 있다. 트렌치 게이트 구조(110)는 트렌치(108)를 전체적으로 매립하는 것으로 도시되었지만, 이에 제한되는 것은 아니며, 트렌치(108)의 일부를 채우도록 형성될 수 있다.
트렌치 게이트 구조(110)는 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 트렌치 게이트(112), 제2 트렌치 게이트(114) 및 게이트 연결부(116)는 동시에 형성된다. 게이트 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
도시된 것과 달리, 트렌치(108)의 단면 형상도 여러 가지일 수 있다. 트렌치(108)의 단면은 기판(100)의 안쪽으로 들러갈수록 경사가 지는 형상일 수도 있고, 직사각형 형상일 수도 있고, 측면 및 바닥면의 경계 부분이 라운딩(rounding)된 형상일 수도 있다.
제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 주변의 기판(100) 내에는, 바디(106), 이미터(135), 배리어층(107) 및 플로팅 웰(105)(floating well) 등이 형성될 수 있다.
제1 영역(I)에서, 바디(106)는 서로 인접하는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 사이에 형성된다. 구체적으로, 서로 마주보는 제1 트렌치 게이트(112)의 측면 및 제2 트렌치(108)의 측면 사이에 형성된다. 바디(106)는 기판(100)의 제1 도전형과 다른 제2 도전형(예를 들어, P형)일 수 있다. 바디(106)는 게이트 연결부(116)까지 연장되어 형성되지 않는다.
이미터(135)는 바디(106) 내에 형성되고, 기판(100)과 같은 제1 도전형(예를 들어, N형)을 갖는다. 이미터(135)의 적어도 일부는 제1 트렌치 게이트(112)의 측면 및 제2 트렌치 게이트(114)의 측면과 오버랩된다. 또한, 이미터(135) 사이에, 제2 도전형(P형)의 도핑 영역(136)이 형성될 수 있다.
플로팅 웰(105)은 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)의 일측에 각각 형성되고, 제2 도전형(P형)을 갖는다, 플로팅 웰(105)은 바디(106)와 오버랩되지 않게 형성되므로, 서로 마주보는 제1 트렌치 게이트(112)의 측면 및 제2 트렌치 게이트(114)의 측면에 형성되지 않는다. 플로팅 웰(105)은 컨덕션 모듈레이션(conduction modulation)을 향상시킬 수 있다. 컨덕션 모듈레이션은 메이저 캐리어(major carrier)(즉, 전자)의 농도가 낮은 영역에서 마이너 캐리어(minor carrier)(즉, 홀)의 개수가 증가하면, 증가한 마이너 캐리어의 개수에 비례하여 메이저 캐리어가 증가하고, 그만큼 전기저항이 감소하는 현상을 의미한다. 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 기판(100)(드리프트 영역)은 작은 농도로 제1 도전형(N형)의 도펀트가 도핑되어 있다. 따라서, 드리프트 영역에 홀이 증가하면, 증가된 홀의 개수에 비례하여 드리프트 영역에 전자의 개수가 증가하게 된다. 이에 따라, 컬렉터(154)에서 이미터(135) 방향으로 전류가 흐르게 된다.
배리어층(107)은 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 사이에 형성되고, 제1 도전형(N형)을 갖는다. 배리어층(107)은 바디(106) 아래에 형성된다. 배리어층(107)은 기판(100)(즉, 드리프트 영역) 내로 유입된 홀(hole)에 대한 포텐셜 배리어 역할을 한다. 드리프트 영역 내에 홀을 더 축적시키고 전도도 변조를 강화한다. 배리어층(107)은 드리프트 영역과 동일한 제1 도전형(N형)일 수 있다. 배리어층(107)은 드리프트 영역보다 더 높은 도핑 농도를 갖는다. 또한, 배리어층(107)은 플로팅 웰(105)보다 더 낮은 도핑 농도를 가질 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 바디(106)는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)보다 얕게 형성된다. 또한, 플로팅 웰(105)은 바디(106)보다 깊게 형성된다. 덧붙여, 플로팅 웰(105)은 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)보다 깊게 형성되거나, 같게 형성된다. 따라서, 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)의 일 측면은 플로팅 웰(105)에 의해 전체적으로 둘러싸여 있을 수 있다.
제2 영역(II)의 기판(100) 내에, 필드 확산 정션(240)이 형성된다. 필드 확산 정션(240)은 제2 도전형(P형)일 수 있다. 필드 확산 정션은 제1 영역(I)에서 형성된 전계(electrical field)를 분산시키는 역할을 한다. 도 3는 제2 영역(II)에 형성된 3개의 필드 확산 정션(240a, 240b, 240c)를 도시하고 있지만, 이에 제한되는 것은 아니다.
제1 영역(I)에서, 접합 확산 영역(104)은 게이트 연결부(116)의 일 측면에만 형성된다. 게이트 연결부(116)는 제2 필드 플레이트(250)를 바라보는 측면(116a), 즉 필드 확산 정션(240) 방향을 바라보는 측면(116a)과, 이미터 전극(140) 방향을 바라보는 측면(116b)을 포함한다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 접합 확산 영역(104)은 제2 필드 플레이트(250)를 바라보는 방향, 즉, 필드 접합 정션(240) 방향의 게이트 연결부(116)의 측면(116a)에 형성되지만, 이미터 전극(140)을 바라보는 방향의 게이트 연결부(116)의 측면(116b)에는 형성되지 않는다. 즉, 게이트 연결부(116)의 일 측면은 제2 도전형(P형)을 갖는 접합 확산 영역(104)에 의해 직접 둘러싸여 있지만, 게이트 연결부(116)의 다른 측면은 제1 도전형(N형)을 갖는 기판(100)에 의해 직접 둘러싸여 있다. 여기서, "제1 도전형을 갖는 기판에 직접 둘러싸여 있다"는 것은 제1 도전형의 기판(100)에 의해 직접 둘러싸인 게이트 연결부(116)의 측면은 제1 도전형(N형)의 기판(100)으로만 이루어진 것이지, 제2 도전형(P형)의 도핑 영역(예를 들어, 접합 확산 영역)을 포함하지 않는다는 것이다. 따라서, 게이트 연결부(116)의 일 측면(116a)은 제2 도전형(P형)의 면으로만 이루어지고, 게이트 연결부(116)의 다른 측면(116b)은 제1 도전형(N형)의 면으로만 이루어진다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 플로팅 웰(105), 필드 확산 정션(240), 및 접합 확산 영역(104)은 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 따라서, 플로팅 웰(105), 필드 확산 정션(240), 및 접합 확산 영역(104)은 기판(100) 내에 실질적으로 동일한 깊이를 가지고 형성될 수 있다.
덧붙여, 본 발명의 제1 실시예에 따른 반도체 장치에서, 플로팅 웰(105)과 접합 확산 영역(104)은 서로 연결되어 있을 수 있다.
게이트 연결부(116)의 양 측면 중, 일 측면에 접합 확산 영역(104)을 형성시킴으로써, 반도체 장치(1)에서 발생되는 전계를 좀 더 효과적으로 분산시킬 수 있다. 즉, 접합 확산 영역(104)과 제1 필드 플레이트(160)를 동시에 형성시켜줌으로써, 게이트 연결부(116)에 전계가 집중적으로 분포하는 것을 좀 더 경감시켜줄 수 있다.
층간 절연막(130)은 기판(100)의 일면 상에 형성될 수 있다. 구체적으로, 층간 절연막(130)은 제1 트렌치 게이트(112), 제2 트렌치 게이트(114), 게이트 연결부(116) 및 필드 확산 정션(240)을 모두 덮을 수 있다. 층간 절연막(130)은 평탄화된 표면을 갖는다. 층간 절연막(130)은 실리콘 산화막일 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 컨택(142, 144)은 제1 영역(I)에 형성되고, 제3 컨택(146)은 제2 영역(II)에 형성된다. 제1 컨택(142)은 층간 절연막(130)을 관통하여, 이미터(135)와 접한다. 이미터(135) 사이에, 제2 도전형(P형)의 도핑 영역(136)이 형성된 경우, 제1 컨택(142)은 이미터(135) 및 제2 도전형(P형)의 도핑 영역(136)에 모두 접한다. 제2 컨택(144)은 층간 절연막(130)을 관통하여, 게이트 연결부(116)와 접한다. 제3 컨택(146)은 층간 절연막(130)을 관통하여, 필드 확산 정션(240a, 240b, 240c) 중 하나의 필드 확산 정션(240c)와 접할 수 있다. 제3 컨택(146)과 접하는 필드 확산 정션(240c)은 게이트 연결부(116)로부터 가장 멀리 떨어져있는 필드 확산 정션일 수 있지만, 이에 제한되는 것은 아니다. 또한, 도시된 3개의 필드 확산 정션(240a, 240b, 240c) 중 하나의 필드 확산 정션(240c)만이 제3 컨택(146)에 접하는 것으로 설명하나, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 내지 제3 컨택(142, 144, 146)은 평탄화된 표면을 갖는 층간 절연막(130)을 관통하여 형성되므로, 제1 내지 제3 컨택(142, 144, 146)은 서로 동일한 높이를 가질 수 있다. 또한, 제1 내지 제3 컨택(142, 144, 146)은 서로 동일한 물질을 포함할 수 있다. 제1 내지 제3 컨택(142, 144, 146)은 예를 들어, 알루미늄, 구리, 텅스텐 또는 티타늄 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)는 층간 절연막(130)이 형성된 기판(100)의 일면 상에 형성된다. 다시 말하면, 이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)는 층간 절연막(130) 상에 형성된다. 이미터 전극(140) 및 제1 필드 플레이트(160)는 기판(100)의 제1 영역(I)에 형성되고, 서로 이격된다. 제2 필드 플레이트(250)는 기판(100)의 제2 영역(II)에 형성되고, 제1 필드 플레이트(160)와 이격된다. 이미터 전극(140)은 제1 컨택(142)을 매개로 이미터(135)와 연결되고, 제1 필드 플레이트(160)는 제2 컨택(144)을 매개로 게이트 연결부(116)와 연결되고, 제2 필드 플레이트(250)는 제3 컨택(146)을 매개로 필드 확산 정션(240)과 연결된다.
제1 컨택(142)에 의해, 이미터(135)와 전기적으로 연결되는 이미터 전극(140)은 이미터(135)에 이미터 전압(Vs)를 제공한다. 제2 컨택(144)에 의해 게이트 연결부(116)와 전기적으로 연결되는 제1 필드 플레이트(160)는 게이트 전압(Vg)를 트렌치 게이트 구조(110)에 제공한다. 제1 필드 플레이트(160)는 트렌치 게이트 구조(110)에 게이트 전압을 공급하는 역할과 함께, 필드 플레이트의 역할을 한다. 제2 필드 플레이트(250)는 플로팅(floating)될 수 있다.
이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)는 평탄화된 층간 절연막(130) 상에 형성되므로, 이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)은 서로 동일한 두께를 가질 수 있다. 또한, 이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)는 서로 동일한 물질을 포함할 수 있다. 이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)는 예를 들어, 알루미늄, 구리, 텅스텐 또는 티타늄 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 제1 내지 제3 컨택(142, 144, 146), 이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)는 동일한 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 필드 플레이트(160)는 제2 컨택(144)을 중심으로 이미터 전극(140) 방향으로 연장되는 제1 부분(160a)과 필드 확산 정션(240), 즉, 제2 필드 플레이트(250) 방향으로 연장되는 제2 부분(160b)를 포함한다. 제1 필드 플레이트의 제1 부분(160a)의 폭은 제1 폭(w1)를 갖고, 제1 필드 플레이트의 제2 부분(160b)의 폭은 제2 폭(w2)을 갖는다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 필드 플레이트의 제1 부분(160a)의 폭(w1)은 제1 필드 플레이트의 제2 부분(160b)의 폭(w2)보다 작다. 예를 들어, 제2 컨택(144)을 중심으로 필드 확산 정션(240) 방향으로 연장된 제1 필드 플레이트의 제2 부분(160b)의 폭(w2)은 30um 내지 100um 사이일 수 있다. 제1 필드 플레이트의 제2 부분(160b)의 폭(w2)이 30um에서 100um로 증가함에 따라, 항복 전압은 1340V에서 1430V로 증가한다. 좀 더 구체적으로, 제1 필드 플레이트의 제2 부분(160b)의 폭(w2)이 50um 이상일 경우, 반도체 장치(1)의 항복 전압은 1400V 이상을 가질 수 있다.
제2 컨택(144)을 중심으로 비대칭적인 폭을 갖는 제1 필드 플레이트(160)는 제2 영역(II)에 형성되는 필드 확산 정션(240)과 오버랩되지 않는다. 따라서, 게이트 연결부(116)와 게이트 연결부(116)에 가장 근접한 필드 확산 정션(240a) 사이에 이격된 거리는 제1 필드 플레이트의 제2 부분(160b)의 폭(w2)보다 크다.
또한, 게이트 연결부(116)의 측면 중, 필드 확산 정션(240) 방향의 측면에 형성된 접합 확산 영역(104)은 전체적으로 제1 필드 플레이트(160)에 오버랩된다. 구체적으로, 접합 확산 영역(104)은 전체적으로 제1 필드 플레이트의 제2 부분(160b)과 오버랩된다. 접합 확산 영역(104)을 제1 필드 플레이트(160)와 동시에 형성함으로써, 게이트 연결부(116) 주변에 전계 집중을 보다 효과적으로 완화시킬 수 있다. 하지만, 접합 확산 영역(104)은 전체적으로 제1 필드 플레이트(160)와 오버랩되기 때문에, 접합 확산 영역(104)에 의한 반도체 장치(1)의 크기 증가는 무시할 수 있다.
컬렉터(154)는 층간 절연막(130)에 의해 전체적으로 덮인 기판(100)의 일면이 아니라, 기판(100)의 일면과 대향되는 기판(100)의 타면에 형성된다. 컬렉터(154)는 제2 도전형(P형)일 수 있다.
컬렉터 전극(150)은 기판(100)의 타면 상에 형성되어, 컬렉터(154)와 접촉한다. 컬렉터 전극(150)은 알루미늄, 구리, 텅스텐, 티타늄, 니켈, 니켈바나듐, 은 또는 금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 컬렉터 전극(150)은 이미터 전극(140)과 동일한 물질로 형성될 수도 있고, 다른 물질로 형성될 수도 있다.
버퍼층(152)은 기판(100)의 타면에 컬렉터(154)와 접촉하도록 형성될 수 있으나, 이에 제한되는 것은 아니다. 버퍼층(152)은 펀치스루(punchthrough) 현상을 막아, 항복 전압 특성을 향상시키는 역할을 할 수 있다. 즉, 버퍼층(152)은 필드 정지막(field stop layer)의 역할을 할 수 있다. 버퍼층(152)은 기판(100)(드리프트 영역)과 동일한 제1 도전형(N형)일 수 있다. 버퍼층(152)은 드리프트 영역보다 높은 도핑 농도를 갖고, 이미터(135)보다 낮은 도핑 농도를 가질 수 있다.
도 1, 도 4 및 도 5를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서 도 1 내지 도 3를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 일부 평면도이다. 도 4는 도 1의 X 부분을 확대하여, 자세히 도시한 일부 평면도이다. 도 5은 도 4의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 4 및 도 5를 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 접합 확산 영역(104)을 포함하지 않는다. 접합 확산 영역(104)이 없이 제1 필드 플레이트(160)만으로 항복 전압 특성을 충분히 얻을 수 있는 경우에는, 접합 확산 영역(104)을 형성하지 않을 수 있다.
게이트 연결부(116)는 제1 도전형의 기판(100)에 직접 둘러싸여 있다. 게이트 연결부(116)를 직접 둘러싸고 있는 부분은 제2 도전형(P형)을 갖는 부분이 없고, 제1 도전형(N형)을 갖는 기판(100)만이 있게 된다. 즉, 게이트 연결부(116)의 양 측면은 제1 도전형의 면으로만 이루어진다.
플로팅 웰(105)의 경계가 이미터 전극(140) 및 제1 필드 플레이트(160)와 오버랩되지 않는 영역의 중간에 위치하는 것으로 도시하였지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1, 도 6 및 도 7을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서 도 1 내지 도 3를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6는 본 발명의 제3 실시예에 따른 반도체 장치의 일부 평면도이다. 도 6은 도 1의 X 부분을 확대하여, 자세히 도시한 일부 평면도이다. 도 7은 도 6의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 6 및 도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)은 이미터 전극(140)과 전기적으로 연결되지 않는 더미 이미터(137)를 포함할 수 있다.
제1 트렌치 게이트(112)는 제1 부분(112-1)과 제2 부분(112-2)을 포함할 수 있다. 또한, 제2 트렌치 게이트(114)는 제1 부분(114-1)과 제2 부분(114-2)을 포함할 수 있다. 제1 트렌치 게이트의 제1 부분(112-1) 및 제2 트렌치 게이트의 제1 부분(114-1)은 서로 대응되고, 제1 트렌치 게이트의 제2 부분(112-2) 및 제2 트렌치 게이트의 제2 부분(114-2)은 서로 대응될 수 있다. 즉, 제1 트렌치 게이트의 제1 부분(112-1) 및 제1 트렌치 게이트의 제2 부분(112-2)은 각각 제2 트렌치 게이트의 제1 부분(114-1) 및 제2 트렌치 게이트의 제2 부분(114-2)과 마주볼 수 있다. 또한, 제1 트렌치 게이트의 제2 부분(112-2)은 제1 트렌치 게이트의 제1 부분(112-1)보다 게이트 연결부(116)에 근접하고, 제2 트렌치 게이트의 제2 부분(114-2)은 제2 트렌치 게이트의 제1 부분(114-1)보다 게이트 연결부(116)에 근접한다. 제1 트렌치 게이트의 제2 부분(112-2) 및 제2 트렌치 게이트의 제2 부분(114-2)은 이미터 전극(140)과 오버랩된다.
플로팅 웰(105)이 형성되지 않는 제1 트렌치 게이트의 제1 부분(112-1)과 제2 트렌치 게이트의 제1 부분(114-1) 사이와, 제1 트렌치 게이트의 제2 부분(112-2)과 제2 트렌치 게이트의 제2 부분(114-2) 사이에는 바디(106)가 형성된다. 또한, 바디(106) 아래에 배리어층(107)이 더 형성될 수 있다.
제1 트렌치 게이트의 제1 부분(112-1)과 제2 트렌치 게이트의 제1 부분(114-1) 사이에 형성되는 바디(106) 내에는 제1 도전형(N형)의 이미터(135)가 형성된다. 하지만, 제1 트렌치 게이트의 제2 부분(112-2)과 제2 트렌치 게이트의 제2 부분(114-2) 사이에 형성되는 바디(106) 내에는 제1 도전형(N형)의 이미터(135)가 형성되지 않는다.
제1 도전형(N형)의 이미터(135)가 형성되지 않은 제1 트렌치 게이트의 제2 부분(112-2)과 제2 트렌치 게이트의 제2 부분(114-2) 사이에, 제2 도전형(P형)이 더미 이미터(137)가 형성될 수 있다. 제2 도전형(P형)의 더미 이미터(137)는 제1 트렌치 게이트의 제2 부분(112-2)과 제2 트렌치 게이트의 제2 부분(114-2) 사이에 형성된 바디(106) 내에 형성된다. 바디(106) 및 더미 이미터(137)는 제2 도전형(P형)을 갖지만, 바디(106) 및 더미 이미터(137)는 서로 다른 농도를 갖는다. 구체적으로, 바디(106)는 제1 농도로 형성되고, 더미 이미터(137)는 바디(106)의 제1 농도보다 높은 제2 농도로 형성된다.
제1 트렌치 게이트의 제1 부분(112-1)과 제2 트렌치 게이트의 제1 부분(114-1) 사이에 형성된 이미터(135) 사이에, 제2 도전형(P형)의 도핑 영역(136)이 형성될 수 있다. 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제2 도전형의 도핑 영역(136)과 제2 도전형의 더미 이미터(137)은 동일 레벨에서 형성될 수 있다. 하지만, 이에 제한되는 것은 아니며, 제2 도전형의 도핑 영역(136)과 제2 도전형의 더미 이미터(137)는 별도의 공정을 통해 형성될 수 있음은 물론이다.
제1 트렌치 게이트의 제1 부분(112-1)과 제2 트렌치 게이트의 제1 부분(114-1) 사이에 형성된 이미터(135)는 층간 절연막(130)을 관통하여 형성된 제1 컨택(142)과 접할 수 있다. 하지만, 제1 트렌치 게이트의 제2 부분(112-2)과 제2 트렌치 게이트의 제2 부분(114-2) 사이에 형성된 더미 이미터(137) 상에는 제1 컨택(142)이 형성되지 않는다. 즉, 제1 트렌치 게이트의 제2 부분(112-2)과 제2 트렌치 게이트의 제2 부분(114-2) 사이에 형성된 더미 이미터(137)는 이미터 전극(140)과 전기적으로 연결되지 않는다. 따라서, 더미 이미터(137)는 고전압 반도체 소자로서 기능을 하지 않게 된다.
더미 이미터(137)은 고전압 반도체 소자로서 역할을 하지 않지만, 제1 영역(I)에서 형성된 전계를 분산시키는 역할을 할 수 있다. 즉, 더미 이미터(137)은 또 다른 접합 확산 영역 또는 필드 확산 정션의 역할을 함으로써, 반도체 장치(3)의 항복 전압을 향상시킬 수 있다.
도 1, 도 8 및 도 9을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서 도 1 내지 도 3를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치의 일부 평면도이다. 도 8은 도 1의 X 부분을 확대하여, 자세히 도시한 일부 평면도이다. 도 9는 도 8의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 8 및 도 9를 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 플로팅 웰(105) 및 접합 확산 영역(104)을 포함하지 않는다.
바디(106)는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 주변에 형성된다. 즉, 바디(106)는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 양측에 모두 형성된다. 또한, 바디(106) 내에 형성되는 이미터(135)도 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 양측에 모두 형성된다.
제1 컨택(142)은 게이트 연결부(116)에 의해 연결되는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 사이뿐만 아니라, 다른 게이트 연결부(116)와 각각 연결되는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 사이에도 형성된다.
이미터(135)와 접하는 제1 컨택(142)과 게이트 연결부(116)와 접하는 제2 컨택(144)은 동일한 높이일 수 있고, 동일한 물질을 포함할 수 있다.
도 1, 도 2 및 도 10을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 10은 도 2의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 10를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 버퍼층(152)을 포함하지 않을 수 있다. 버퍼층(152)이 없어도 항복 전압 특성이 충분히 높은 경우에는, 버퍼층(152)을 형성하지 않을 수 있다.
도 1 및 도 11을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명한다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치의 일부 평면도이다. 도 11은 도 1의 X 부분을 확대하여, 자세히 도시한 일부 평면도이다.
도 11을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)은 복수개의 제2 컨택(144)에 의해 제1 필드 플레이트(160)와 각각의 게이트 연결부(116)가 연결된다.
제1 필드 플레이트(160)와 게이트 연결부(116)를 복수개의 제2 컨택(144)으로 연결시켜줌으로써, 반도체 장치(6)의 동작 중에 발생되는 전계를 보다 효과적으로 분산시킬 수 있다.
도 1 및 도 12를 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명한다.
도 12는 본 발명의 제7 실시예에 따른 반도체 장치의 일부 평면도이다. 도 12은 도 1의 X 부분을 확대하여, 자세히 도시한 일부 평면도이다.
도 12를 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 접합 확산 영역(104)과 플로팅 웰(105)은 서로 연결되지 않고, 분리되어 있다.
접합 확산 영역(104) 및 플로팅 웰(105)은 별도의 마스크 공정을 통해 형성될 수 있지만, 이에 제한되는 것은 아니다. 또한, 접합 확산 영역(104) 및 플로팅 웰(105)은 기판(100) 내에 서로 다른 깊이로 형성될 수 있다.
접합 확산 영역(104)을 게이트 연결부(116)의 측면 중 제2 필드 플레이트(250) 방향의 측면에 형성시켜줌으로써, 반도체 장치(7)의 항복 전압을 향상시킬 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 설명하기 위한 예시적 블록도이다.
도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템(1101)은 파워소스(1102), 스위치(1103), 로드(1104) 등을 포함할 수 있다. 스위치(1103)는 파워소스(1102)로부터 전원을 로드(1104)에 전달한다. 특히, 파워소스(1102)는 예를 들어, 600V 이상의 전압을 제공할 수 있다. 쇼트 상황(예를 들어, 노드 N1에 접지 전압 GND이 인가되는 상황)에서, 스위치(1103)에 순간적으로 600V 이상의 전압이 걸릴 수 있다. 스위치(1103)는 미리 정해진 시간 동안(예를 들어, 5㎲ 이상) 견딜 수 있어야 한다.
이러한 스위치(1103)로서, 도 1 내지 도 12를 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치 중 적어도 하나가 사용될 수 있다.
여기서는, 예시적으로 도 1 내지 도 12를 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치가 전원 공급 장치에 사용되는 것만을 설명하였으나, 이에 한정되는 것은 아니다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 포함하는 전자 시스템의 예시적 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140), 전원 공급 장치(1160) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 전원 공급 장치(1160)는 외부에서 입력된 전원을 변환하여, 각 구성요소(1110, 1120, 1130, 1140 등)에 제공할 수 있다. 전원 공급 장치(1160)는 전자 시스템(1100)에 1개 이상 들어갈 수 있다. 본 발명의 실시예들에 따른 반도체 장치는 전원 공급 장치(1160)의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15 및 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템이다. 도 15는 태블릿 PC이고, 도 16은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이하에서, 도 1 내지 도 3, 및 도 17 내지 도 21을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 17 내지 도 21은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 17 내지 도 21은 도 2의 A - A, B - B 및 C - C를 따라서 절단한 중간 단계 단면도들이다.
도 17을 참고하면, 기판(100) 상에 마스크 패턴을 형성하고, 제1 영역(I)의 기판(100) 내에 제2 도전형(P형)의 프리 플로팅 웰(105p) 및 제2 도전형의 프리 접합 확산 영역(104p)을 형성한다. 또한, 제2 영역(II)의 기판(100) 내에 프리 필드 확산 정션(240p)을 형성한다.
제2 도전형의 프리 플로팅 웰(105p)은 플로팅 웰(도 3의 105 참조)을 형성하기 위한 것이고, 제2 도전형의 프리 접합 확산 영역(104p)은 접합 확산 영역(도 3의 104 참고)을 형성하기 위한 것이고, 프리 필드 확산 정션(240p)은 필드 확산 정션(도 3의 240 참고)을 형성하기 위한 것이다. 제2 도전형의 프리 플로팅 웰(105p)과 제2 도전형의 프리 접합 확산 영역(104p)은 서로 연결되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 프리 플로팅 웰(105p), 프리 접합 확산 영역(104p) 및 프리 필드 확산 정션(240p)은 제2 도전형의 도펀트를 임플란트하여 형성할 수 있다. 제2 도전형의 도펀트는 예를 들어, 붕소(B)일 수 있으나, 이에 한정되지 않는다.
이어서, 마스크 패턴을 제거한다.
도 18을 참고하면, 제1 영역(I)의 기판(100) 내에 제1 도전형(N형)의 배리어층(107)을 형성한다.
구체적으로, 이 후에 게이트 연결부(116)가 형성되는 영역을 마스크 패턴으로 덮고, 제1 영역(I)의 기판(100) 전면에 제1 도전형의 도펀트를 임플란트하여 배리어층(107)을 형성할 수 있다. 배리어층(107)의 농도는 제2 도전형의 프리 플로팅 웰(105p)의 농도에 비해서 상당히 낮다. 따라서, 도시된 것과 같이, 프리 플로팅 웰(105p) 내에는 베리어층(107)이 형성되지 않을 수 있다. 제1 도전형의 도펀트는 인(P)일 수 있으나, 이에 한정되지 않는다.
이어서, 마스크 패턴을 제거한다.
도 19를 참고하면, 제1 영역(I)의 기판(100) 내에 트렌치 게이트 구조(110)를 형성한다.
구체적으로, 제1 영역(I)의 기판(100) 내에 트렌치(108)를 형성한다. 도시된 것과 같이, 트렌치(108)의 깊이는 배리어층(107), 프리 플로팅 웰(105p) 및 프리 접합 확산 영역(104p)의 깊이보다 깊을 수 있다.
이어서, 게이트 절연막(120)을 트렌치(108)의 측벽과 바닥면을 따라 컨포말하게(conformally) 형성한다. 게이트 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다.
이어서, 게이트 절연막(120) 상에 트렌치(108)를 채워, 트렌치 게이트 구조(110)를 완성할 수 있다. 예를 들어, 도전성 물질을 트렌치(108)에 채우고 기판(100) 상에 충분히 형성하고, 기판(100)의 상면이 노출되도록 CMP하여 트렌치 게이트 구조(110)를 완성할 수 있다.
도 2 및 도 3을 이용하여 설명한 것과 같이, 트렌치 게이트 구조(110)는 길이 방향으로 인접하는 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)와, 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114)의 종단을 연결하는 게이트 연결부(116)를 포함한다.
도 20을 참고하면, 드라이브인(drive in) 공정을 통해서, 제2 도전형의 프리 플로팅 웰(105p) 및 프리 접합 확산 영역(104p)을 확산시켜서, 제2 도전형의 플로팅 웰(105) 및 접합 확산 영역(104)을 형성한다. 플로팅 웰(105)을 형성하는 드라이브인 공정에 의해, 프리 필드 확산 정션(240p)이 확산되어 제2 도전형의 필드 확산 정션(240)이 형성된다. 드라이브인 공정은 예를 들어, 열확산 공정 (thermal tube annealing), RTA(Rapid Thermal Annealing) 또는 레이저 어닐링(laser annealing)일 수 있다.
구체적으로, 드라이브인 공정은 제2 도전형의 프리 플로팅 웰(105p)과 제1 도전형의 배리어층(107)을 모두 확산시킬 수 있다. 하지만, 인(P)은 붕소(B)에 비해서 상대적으로 확산이 되지 않는다. 즉, 제2 도전형의 플로팅 웰(105)이 형성되는 동안, 배리어층(107)은 많이 확산되지 않는다.
도 21을 참고하면, 제1 트렌치 게이트(112) 및 제2 트렌치 게이트(114) 사이에 바디(106)를 형성한다. 바디(106)는 플로팅 웰(105)과 오버랩되지 않는다.
이어서, 바디(106) 내에 제1 도전형의 이미터(135)를 형성한다. 또한, 바디(106) 내에 이미터(135) 사이에 제2 도전형의 도핑 영역(136)을 형성한다.
이어서, 기판(100)의 일면 상에, 제1 트렌치 게이트(112), 제2 트렌치 게이트(114), 게이트 연결부(116) 및 필드 확산 정션(240)을 덮는 층간 절연막(130)을 형성한다.
이어서, 층간 절연막(130)을 관통하는 제1 내지 제3 컨택(142, 144, 146)을 형성한다. 제1 컨택(142)은 이미터(135)와 제2 도전형의 도핑 영역(136)에 접하고, 제2 컨택(144)은 게이트 연결부(116)와 접하고, 제3 컨택(146)은 필드 확산 정션(240)과 접하도록 형성한다.
이어서, 제1 컨택(142)과 접속하는 이미터 전극(140)과, 제2 컨택(144)과 접속하는 제1 필드 플레이트(160)와, 제3 컨택(146)과 접속하는 제2 필드 플레이트(250)를 층간 절연막(130) 상에 형성한다.
제2 컨택(144) 상에 형성되는 제1 필드 플레이트(160)는 제2 컨택(144)을 중심으로 필드 확산 정션(240) 방향으로 연장되는 제2 부분(160b)과, 제2 컨택(144)을 중심으로 필드 확산 정션(240)의 반대 방향으로 연장되는 제1 부분(160a)을 포함한다.
제1 필드 플레이트의 제1 부분(160a)은 제2 컨택(144)을 중심으로 이미터 전극(140) 방향으로 연장된 부분이다. 제1 필드 플레이트의 제1 부분(160a)의 제1 폭(W1)은 제1 필드 플레이트의 제2 부분(160b)의 제2 폭(W2)보다 작다.
이미터 전극(140), 제1 필드 플레이트(160) 및 제2 필드 플레이트(250)는 플레이트(plate) 형상으로 형성될 수 있다. 이미터 전극(140), 제1 필드 플레이트(160), 제2 필드 플레이트(250), 제1 내지 제3 컨택(142, 144, 146)은 알루미늄, 구리, 텅스텐 또는 티타늄 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참고하면, 씨닝(thinning) 공정을 통해서, 기판(100)의 두께를 줄인다.
이어서, 층간 절연막(130)이 형성되지 않은 기판(100)의 타면에 버퍼층(152)을 형성한다.
이어서, 기판(100)의 타면에 버퍼층(152)과 접촉하도록 컬렉터(154)를 형성한다. 컬렉터(154)는 제2 도전형일 수 있다.
이어서, 기판(100)의 타면 상에, 컬렉터(154)와 접촉하도록 컬렉터 전극(150)을 형성한다. 컬렉터 전극(150)은 알루미늄, 구리, 텅스텐, 티타늄, 니켈, 니켈바나듐, 은 또는 금 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 도전형의 기판 104: 제2 도전형의 접합 확산 영역
105: 제2 도전형의 플로팅 웰 106: 제2 도전형의 바디
110: 트렌치 게이트 구조 112, 114: 트렌치 게이트
116: 게이트 연결부 130: 층간 절연막
140: 이미터 전극 142, 144, 146: 컨택
150: 컬렉터 전극 160, 250: 필드 플레이트
240: 제2 도전형의 필드 확산 정션

Claims (20)

  1. 기판의 일면 상에 형성되고, 서로 이격된 이미터 전극과 제1 필드 플레이트;
    상기 기판의 타면 상에 형성된 컬렉터 전극;
    상기 기판 내에 형성된 트렌치 게이트;
    상기 기판 내에 형성된 필드 확산 정션; 및
    상기 트렌치 게이트와 상기 제1 필드 플레이트를 연결하는 제1 컨택을 포함하되,
    상기 제1 필드 플레이트는 상기 제1 컨택을 중심으로 상기 이미터 전극 방향으로 연장되고 제1 폭을 갖는 제1 부분과, 상기 제1 컨택을 중심으로 상기 필드 확산 정션 방향으로 연장되고 제2 폭을 갖는 제2 부분을 포함하고, 상기 제2 폭은 상기 제1 폭보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판의 일면 상에 형성되고, 상기 제1 필드 플레이트와 이격되고, 상기 필드 확산 정션과 연결되는 제2 필드 플레이트를 더 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 필드 확산 정션은 상기 제1 필드 플레이트와 비오버랩되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 기판의 일면 상에 형성되고 평탄화된 표면을 갖는 층간 절연막을 더 포함하고,
    상기 이미터 전극 및 상기 제1 필드 플레이트는 상기 층간 절연막 상에 형성되고, 상기 제1 컨택은 상기 층간 절연막을 관통하여 형성되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 기판은 제1 도전형이고,
    상기 트렌치 게이트는 길이 방향으로 인접하는 제1 게이트 및 제2 게이트와, 상기 제1 게이트의 종단과 상기 제2 게이트의 종단을 연결하는 게이트 연결부를 포함하고,
    상기 제1 컨택은 상기 게이트 연결부와 접하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 게이트 연결부는 제1 도전형의 상기 기판에 직접 둘러싸여 있는 반도체 장치.
  7. 제5 항에 있어서,
    상기 필드 확산 정션 방향의 상기 게이트 연결부 측면에 형성되고, 상기 이미터 전극 방향의 상기 게이트 연결부의 측면에 비형성되는 상기 제2 도전형의 접합 확산 영역을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 접합 확산 영역은 전체적으로 상기 제1 필드 플레이트와 오버랩되는 반도체 장치.
  9. 제5 항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트 사이에 형성되는 제2 도전형의 바디와, 상기 바디 내에 형성되는 제1 도전형의 이미터와, 상기 제1 게이트 및 상기 제2 게이트 의 일측에 각각 형성되고 상기 바디와 비오버랩되는 제2 도전형의 플로팅 웰(floating well)과, 상기 이미터와 상기 이미터 전극을 연결하는 제2 컨택을 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 게이트는 제1 게이트의 제1 부분과, 상기 제1 게이트의 제1 부분보다 상기 게이트 연결부에 근접한 제1 게이트의 제2 부분을 포함하고,
    상기 제2 게이트는 상기 제1 게이트의 제1 부분 및 제2 부분에 각각 대응되는 제2 게이트의 제1 부분 및 제2 부분을 포함하고,
    상기 이미터는 상기 제1 게이트의 제1 부분과 상기 제2 게이트의 제1 부분 사이에 형성되고,
    상기 제1 게이트의 제2 부분과 상기 제2 게이트의 제2 부분 사이에 비형성되는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 게이트의 제2 부분과, 상기 제2 게이트의 제2 부분은 상기 이미터 전극과 오버랩되는 반도체 장치.
  12. 제10 항에 있어서,
    상기 제1 게이트의 제2 부분과 상기 제2 게이트의 제2 부분 사이의 상기 바디 내에 형성된 제2 도전형의 더미 이미터를 더 포함하는 반도체 장치.
  13. 제5 항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트의 주변에 형성되는 상기 제1 도전형과 다른 제2 도전형의 바디와, 상기 제1 게이트 및 상기 제2 게이트의 측면에서 상기 바디 내에 형성되는 상기 제1 도전형의 이미터와, 상기 이미터와 상기 이미터 전극을 연결하는 제2 컨택을 더 포함하는 반도체 장치.
  14. 제1 영역과 제2 영역이 정의되고, 제1 도전형의 기판;
    상기 제1 영역에 형성되고, 길이 방향으로 인접하는 제1 및 제2 트렌치 게이트;
    상기 제1 트렌치 게이트 및 상기 제2 트렌치 게이트 사이에 형성되고, 상기 제1 도전형과 다른 제2 도전형의 바디;
    상기 바디 내에 형성되는 상기 제1 도전형의 이미터;
    상기 제1 게이트 및 상기 제2 게이트의 일측에 각각 형성되고 상기 바디와 비오버랩되는 상기 제2 도전형의 플로팅 웰(floating well);
    상기 기판 상에, 상기 이미터와 연결되는 이미터 전극;
    상기 제1 영역에 형성되고, 상기 제1 및 제2 트렌치 게이트의 종단을 연결하는 게이트 연결부;
    상기 제2 영역에 형성된 필드 확산 정션;
    상기 제1 영역에서, 상기 게이트 연결부와 접하는 제1 컨택; 및
    상기 제1 컨택을 중심으로 상기 이미터 전극 방향으로 연장되고 제1 폭을 갖는 제1 부분과, 상기 제1 컨택을 중심으로 상기 필드 확산 정션 방향으로 연장되고 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하고, 상기 제1 컨택 상에서 상기 제1 컨택과 연결되는 제1 필드 플레이트를 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 필드 확산 정션은 상기 제1 필드 플레이트와 비오버랩되는 반도체 장치.
  16. 제14 항에 있어서,
    상기 제1 필드 플레이트와 이격되고, 상기 필드 확산 정션과 연결되는 제2 필드 플레이트를 더 포함하는 반도체 장치.
  17. 제14 항에 있어서,
    상기 이미터 전극과 상기 이미터를 연결하는 제2 컨택을 더 포함하고,
    상기 제1 컨택 및 상기 제2 컨택은 동일한 높이이고, 동일한 물질을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 트렌치 게이트는 제1 트렌치 게이트의 제1 부분과, 상기 제1 트렌치 게이트의 제1 부분보다 상기 게이트 연결부에 근접한 제1 트렌치 게이트의 제2 부분을 포함하고, 상기 제2 트렌치 게이트는 상기 제1 트렌치 게이트의 제1 부분 및 제2 부분에 각각 대응되는 제2 트렌치 게이트의 제1 부분 및 제2 부분을 포함하고,
    상기 이미터는 상기 제1 트렌치 게이트의 제1 부분과 상기 제2 트렌치 게이트의 제1 부분 사이에 형성되고, 상기 제1 게이트의 제2 부분과 상기 제2 게이트의 제2 부분 사이에 비형성되는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 트렌치 게이트의 제2 부분과 상기 제2 트렌치 게이트의 제2 부분 사이의 상기 바디 내에 형성된 상기 제2 도전형의 더미 이미터를 더 포함하는 반도체 장치.
  20. 제1 영역과 제2 영역이 정의된 기판을 제공하고,
    상기 제1 영역의 상기 기판 내에, 서로 인접하는 제1 및 제2 트렌치 게이트와, 상기 제1 및 제2 트렌치 게이트의 종단을 연결하는 게이트 연결부를 형성하고,
    상기 제1 트렌치 게이트 및 상기 제2 트렌치 게이트 사이에, 제1 도전형의 바디를 형성하고, 상기 제2 영역에 필드 확산 정션을 형성하고,
    상기 바디 내에 상기 제1 도전형과 다른 제2 도전형의 이미터를 형성하고,
    상기 기판 상에, 상기 제1 및 제2 트렌치 게이트와 상기 필드 확산 정션을 모두 덮는 층간 절연막을 형성하고,
    상기 제1 영역에서, 상기 층간 절연막을 관통하여, 상기 게이트 연결부와 접하는 컨택을 형성하고,
    상기 컨택 상에, 상기 컨택을 중심으로 상기 필드 확산 정션 방향으로 제1 폭을 갖는 제1 부분과, 상기 컨택을 중심으로 상기 필드 확산 정션 방향의 반대 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하는 필드 플레이트를 형성하는 것을 포함하는 반도체 장치 제조 방법.
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