KR102246501B1 - 반도체 전력 소자 - Google Patents

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Abstract

반도체 전력 소자는 반도체 기판; 상기 반도체 기판 위에 형성되는 MOSFET 영역-여기서, 상기 MOSFET 영역은 적어도 하나의 MOSFET 셀을 포함함-; 및 상기 반도체 기판에 위치하는 적어도 하나의 콜렉터영역-여기서, 상기 콜렉터영역과 상기 MOSFET 셀은 절연 게이트 양극성 트랜지스터를 형성함-; 을 포함한다.

Description

반도체 전력 소자
본 발명은 반도체 소자 기술분야에 관한 것으로서, 예를 들면, 반도체 전력 소자에 관한 것이다.
반도체 전력 소자는 수평 확산형 금속산화물 반도체(Metal Oxide Semiconductor, MOS) 트랜지스터 및 트렌치형 MOS 트랜지스터 등 유형을 포함한다. 트렌치형 MOS 트랜지스터는 수직 전류채널 구조를 사용한 관계로, 트렌치형 MOS 트랜지스터의 면적이 수평 확산형 MOS 트랜지스터의 면적보다 많이 작을 수 있어 트렌치형 MOS 트랜지스터의 전류밀도가 증가될 수 있다. 도 1에 도시된 바와 같이, 관련기술의 트렌치형 MOS 트랜지스터의 단면 구조는, 반도체 기판 바닥부에 위치하는 드레인영역(50); 반도체 기판 상단부에 위치하는 소스영역(53)과 바디영역(52); 바디영역(52)과 드레인영역(50) 사이에 위치하는 드리프트영역(51); 바디영역(52) 내에 위치하되 소스영역(53)과 드리프트영역(51) 사이에 위치하는 전류채널; 및 상기 전류채널의 온(ON)/오프(OFF)를 제어하고, 반도체 기판 내로 함몰된 게이트 트렌치에 위치하며, 게이트 유전체층(54)과 게이트(55)를 포함하는 게이트 구조; 를 포함한다. 관련기술의 반도체 전력 소자가 온 될 경우, 소스영역(53)과 드레인영역(50) 사이에 전자(또는 정공) 캐리어 전류가 형성되고, 이러한 단일 캐리어의 출력 전류밀도는 더이상 지속적으로 증가하기 어렵다. 반도체 집적회로 기술의 지속적인 발전에 따라, 반도체 전력 소자의 출력 전류밀도를 향상하는 방법은 해당 분야의 당업자들이 해결하여야 할 과제로 되었다.
본 발명은 반도체 전력 소자를 제공하여, 관련기술에서 반도체 전력 소자의 출력 전류밀도를 향상시키는 기술적 과제를 해결하려는데 그 목적이 있다.
반도체 전력 소자는 반도체 기판; 상기 반도체 기판 위에 형성되는 금속산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET) 영역-여기서, 상기 MOSFET 영역은 적어도 하나의 MOSFET 셀을 포함함-; 및 상기 반도체 기판에 위치하는 적어도 하나의 콜렉터영역-여기서, 상기 콜렉터영역과 상기 MOSFET 셀은 절연 게이트 양극성 트랜지스터를 형성함-; 을 포함한다.
일실시예에서, 상기 콜렉터영역은 상기 MOSFET 영역을 둘러싸거나, 상기 콜렉터영역은 상기 MOSFET 영역의 일측 또는 양측에 위치한다.
일실시예에서, 상기 콜렉터영역과 상기 MOSFET 영역 사이에는 분압 구조가 배치되고, 상기 분압 구조는 필드플레이트, 필드 리미팅 링 및 다결정 실리콘이 충진된 트렌치 구조 중의 하나이다.
일실시예에서, 상기 MOSFET 셀은, 상기 반도체 기판의 바닥부에 위치하는 제1 전도형의 드레인영역-여기서, 상기 드레인영역은 상기 반도체 기판의 바닥부로부터 유도되어 드레인 전압과 연결됨-; 상기 반도체 기판에 위치하는 제1 전도형의 소스영역과 제2 전도형의 바디영역-여기서, 상기 소스영역과 상기 바디영역은 상기 반도체 기판의 상단부로부터 유도되어 소스 전압과 연결됨-; 상기 반도체 기판에 위치하되 상기 드레인영역과 상기 바디영역 사이에 위치하는 제1 전도형의 드리프트영역; 상기 바디영역 내에 위치하되 상기 소스영역과 상기 드리프트영역 사이에 위치하는 전류채널; 및 상기 전류채널의 온/오프를 제어하는 게이트 구조; 를 포함한다.
일실시예에서, 상기 콜렉터영역은 제2 전도형을 구비하며, 상기 제1 전도형은 n형이고 상기 제2 전도형은 p형이며, 상기 콜렉터영역, 상기 드리프트영역, 상기 바디영역 및 상기 소스영역 사이는 p-n-p-n 구조를 형성한다.
일실시예에서, 상기 콜렉터영역은 상기 반도체 기판의 상단부에 위치하고, 상기 콜렉터영역은 상기 반도체 기판의 상단부로부터 유도되어 콜렉터 전압과 연결된다.
일실시예에서, 상기 콜렉터영역은 상기 드레인영역 위에 위치하고, 상기 콜렉터영역과 상기 드레인영역은 연결되어 pn 접합 구조를 형성한다.
일실시예에서, 상기 반도체 기판 내에는 상기 반도체 기판 내로 함몰된 게이트 트렌치가 배치되고, 상기 게이트 구조는 상기 게이트 트렌치에 배치되며, 상기 게이트 구조는 게이트 유전체층 및 제어 게이트를 포함한다.
일실시예에서, 상기 게이트 구조는 절연 유전체층; 및 상기 절연 유전체층을 통해 상기 제어 게이트 및 상기 드리프트영역과 격리되는 차폐 게이트를 더 포함한다.
일실시예에서, 상기 반도체 전력 소자는 상기 바디영역 하방에 위치하는 제2 전도형의 주상 도핑영역을 더 포함하고, 상기 주상 도핑영역의 도핑 불순물과 상기 드리프트영역의 도핑 불순물은 전하균형을 형성한다.
본 발명에서 제공하는 반도체 전력 소자에 있어서, 반도체 기판에는 MOSFET 셀과 콜렉터영역이 형성되고, 콜렉터영역, 드리프트영역, 바디영역, 소스영역 및 게이트구조는 횡방향의 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)를 형성한다. 본 발명에서 제공하는 반도체 전력 소자가 온 될 경우, MOSFET 셀에 전자(또는 정공) 캐리어 전류가 형성되고, IGBT 구조에 전자 캐리어와 정공 캐리어의 이중 캐리어 전류가 형성되므로, 본 발명의 반도체 전력 소자가 전자 캐리어와 정공 캐리어의 이중 캐리어 전류를 실현할 수 있도록 하므로, 반도체 전력 소자의 출력 전류밀도를 대폭 향상시킬 수 있다.
본 발명의 예시적인 실시예의 기술방안을 설명하기 위해, 아래에서 실시예를 서술하면서 사용되는 도면을 설명하도록 한다.
도 1은 관련기술의 트렌치형 MOS 트랜지스터의 일실시예의 단면 구조 개략도이다.
도 2는 일실시예에서 제공하는 반도체 전력 소자의 단면 구조 개략도이다.
도 3은 일실시예에서 제공하는 다른 반도체 전력 소자의 단면 구조 개략도이다.
도 4는 일실시예에서 제공하는 다른 반도체 전력 소자의 단면 구조 개략도이다.
도 5는 일실시예에서 제공하는 반도체 전력 소자의 평면 구조 개략도이다.
도 6은 일실시예에서 제공하는 반도체 전력 소자의 출력 전류 곡선 개략도이다.
도 7은 일실시예에서 제공하는 다른 반도체 전력 소자의 단면 구조 개략도이다.
아래에서, 본 실시예에서의 도면을 결합하여 구제적인 실시형태를 통해 본 발명의 기술방안을 서술하도록 한다.
본 실시예에서 사용되는 "구비하다" "함유하다" 및 "포함하다" 등 용어는 하나, 복수의 기타 요소 또는 그 조합의 존재거나 추가를 배제하지 않는다. 아울러, 본 발명의 구체적인 실시형태를 설명하기 위하여, 명세서 도면에 나열된 개략도에서 본 발명에 기술된 층과 영역의 두께를 확대하였으며, 명세서 도면은 개략적인 것으로서, 나열된 도형의 크기는 실제 사이즈를 나타내지 않는다. 명세서에 나열된 실시예는 명세서 도면에 도시된 영역의 특정 형태에만 한정되어서는 안되며, 얻어진 형태(제조로 의인한 편차 등)를 모두 포함한다.
본 발명은 출원일자가 2017년 12월 29일이고 출원번호가 201711481071.8인 중국 특허출원의 우선권, 출원일자가 2017년 12월 29일이고 출원번호가 201711489817.X인 중국 특허출원의 우선권, 출원일자가 2017년 12월 29일이고 출원번호가 201711489809.5인 중국 특허출원의 우선권, 및 출원일자가 2017년 12월 29일이고 출원번호가 201711481167.4인 중국 특허출원의 우선권을 주장하는바, 상기 출원의 전부 내용은 참조로서 본 발명에 포함된다.
도 2는 본 실시예에서 제공하는 반도체 전력 소자의 단면 구조 개략도이고, 소개와 설명의 편의를 위해, 도 2에서는 반도체 전력 소자 칩에서의 층간 절연층 및 접촉금속층에 대해 표시하지 않았다. 도 2에 도시된 바와 같이, 본 실시예에서 제공하는 반도체 전력 소자는 하나의 반도체 기판(100); 반도체 기판(100) 위에 형성되는 금속산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET) 영역(201)-여기서, MOSFET 영역(201)은 적어도 하나의 MOSFET 셀(예시적으로 하나의 MOSFET 셀(301)이 프레임(frame)되어 표시됨)을 포함해야 함-; 및 해당 반도체 기반(100)에 위치하는 적어도 하나의 콜렉터영역(10)-여기서, 콜렉터영역(10)과 MOSFET 셀은 절연 게이트 양극성 트랜지스터(예시적으로 하나의 IGBT 구조(302)가 프레임되어 표시됨)를 형성함-; 를 포함한다. 콜렉터영역(10)은 반도체 기판(100)의 상단부에 위치하기에, 콜렉터영역(10)은 쉽게 반도체 기판(100)의 상단부로부터 유도되어 콜렉터 전압과 연결될 수 있으므로, 관련기술의 반도체 전력 소자의 제조공정을 겸용할 수 있어, 콜렉터영역(10)의 제조가 편리해진다. 본 실시예에서 제공하는 반도체 전력 소자가 온 될 경우, MOSFET 셀에 전자(또는 정공(hole)) 캐리어 전류가 형성되고, IGBT 구조에 전자 캐리어와 정공 캐리어의 이중 캐리어 전류가 형성되며, 이로써, 본 실시예의 반도체 전력 소자가 전자 캐리어와 정공 캐리어의 이중 개리어 전류를 실현할 수 있도록 하므로, 반도체 전력 소자의 출력 전류밀도를 대폭 향상시킬 수 있다.
소개의 편의를 위해, 도 2에서는 단지 하나의 콜렉터영역(10) 구조가 예시적으로 도시되었다.
일실시예에서, 도 2에 도시된 구조를 위에서 관찰하는 각도에서 보면, 콜렉터영역(10)은 MOSFET 영역(201)을 둘러쌀 수 있고, 또는 콜렉터영역(10)은 MOSFET 영역(201)의 일측 또는 양측에 위치할 수도 있으며, 본 실시예의 도면에서는 해당 평면 구조에 대해 더 소개하지 않는다.
콜렉터영역(10)과 MOSFET 셀의 소스영역(23) 사이의 내전압을 향상하기 위하여, 콜렉터영역(10)과 MOSFET 영역(201) 사이의 간격을 적절하게 증가할 수 있고, 또는 콜렉터영역(10)과 MOSFET 영역(201) 사이에 분압 구조를 추가할 수 있으며, 해당 분압 구조는 필드플레이트(field plate), 필드 리미팅 링(field limiting ring) 또는 다결정 실리콘이 충진된 트렌치 구조일 수 있고, 여기서 필드플레이트, 필드 리미팅 링 및 다결정 실리콘이 충진된 트렌치의 개수는 실제 제품 요구에 따라 설정될 수 있다. 이러한 분압 구조는 반도체 전력 소자의 내전압을 향상시키는 상용 구조로서, 본 실시예에서는 더 설명하거나 소개하지 않는다.
도 2에 도시된 바와 같이, 본 실시예의 반도체 전력 소자에서의 MOSFET 셀은, 반도체 기판(100) 바닥부에 위치하는 제1 전도형의 드레인영역(20)-여기서, 드레인영역(20)은 반도체 기판(100)의 바닥부로부터 유도되어 드레인 전압과 연결됨-; 반도체 기판(100)에 위치하는 제1 전도형의 소스영역(23)과 제2 전도형의 바디영역(22)-여기서, 소스영역(23)과 바디영역(22)은 반도체 기판(100)의 상단부로부터 유도되어 소스 전압과 연결됨-; 반도체 기판(100)에서의 드레인영역(20)과 바디영역(22) 사이에 위치하는 제1 전도형의 드리프트영역(21); 바디영역(22) 내에 위치하되 소스영역(23)과 드리프트영역(21) 사이에 위치하는 전류채널; 및 상기 전류채널의 온/오프를 제어하는 게이트 구조-여기서, 상기 게이트 구조는 반도체 기판(100)에 위치하거나 반도체 기판(100) 위에 위치함-; 를 포함한다.
전류채널은, 반도체 전력 소자에서 게이트 구조에 게이트 전압을 가할 때 반도체 표면에 형성되는 축적층과 반전층이며, 본 실시예의 도면에서 반도체 전력 소자 중의 전류채널 구조는 도시되지 않았다.
본 실시예에서 제공하는 반도체 전력 소자에서의 게이트 구조는 평면형 게이트(planar gate) 구조일 수 있고, 또는 트렌치형 게이트 구조일 수도 있으며, 게이트 구조가 평면형 게이트 구조인 경우, 게이트 구조는 반도체 기판(100) 위에 위치하고, 게이트 구조가 트렌치형 게이트 구조인 경우, 게이트 구조는 반도체 기판(100) 내로 함몰된 게이트 트렌치에 위치한다. 도 2에 도시된 반도체 전력 소자의 실시예에서, 게이트 구조는 아래와 같은 트렌치형 게이트 구조를 사용한다: 반도체 기판(100) 내에는 반도체 기판 내로 함몰된 게이트 트렌치가 배치되고, 게이트 구조는 해당 게이트 트렌치에 배치되며, 여기서 게이트 구조는 게이트 유전체층(24)과 제어 게이트(25)를 포함하고, 제어 게이트(25)는 게이트 전압과 외부 연결됨으로써 소스영역(23)과 드리프트영역(21) 사이에 위치한 전류채널의 온/오프를 제어한다.
본 실시예에서, 상술한 제1 전도형은 n형이고 제2 전도형은 p형이다. 콜렉터영역(10)은 제2 전도형을 구비하여야 하며, 이로써, 콜렉터영역(10), 드리프트영역(21), 바디영역(22) 및 소스영역(23) 사이는 p-n-p-n 구조를 형성하여, 해당 p-n-p-n 구조와 게이트 구조는 횡방향의 절연 게이트 양극성 트랜지스터를 형성한다.
일실시예에서, 제1 전도형은 p형일 수 있고 제2 전도형은 n형일 수 있다.
도 3은 본 실시예에서 제공하는 다른 반도체 전력 소자의 단면 구조 개략도이고, 해당 실시예에서는 도 2에 도시된 반도체 전력 소자에서의 층간 절연층과 접촉금속층을 소개하였다. 도 3에 도시된 바와 같이, 본 실시예의 반도체 전력 소자의 콜렉터영역(10)은 콜렉터 접촉금속층(42)을 통해 반도체 기판(100)의 상단부로부터 유도되어 콜렉터 전압과 연결되고; 소스영역(23)과 바디영역(22)은 소스 접촉금속층(41)을 통해 반도체 기판(100)의 상단부로부터 유도되어 소스 전압과 연결되며, 드레인영역(20)은 드레인 접촉금속층(43)을 통해 반도체 기판(100)의 바닥부로부터 유도되어 드레인 전압과 연결된다. 층간 절연층(40)은 인접한 접촉금속층 사이를 격리하고, 층간 절연층(40)은 일반적으로 실리콘 글라스, 보로포스포실리케이트 글라스(borophosphosilicate glass) 및 포스포실리케이트 글라스(phosphorosilicate glass) 등 재료이다.
도 3에 도시된 반도체 전력 소자의 실시예에서, 바디영역(22)과 콜렉터영역(10) 내에는 각각 하나의 접촉홈이 형성되어 접촉금속층이 상기 접촉홈에 형성되도록 함으로써, 접촉저항을 감소시킨다. 일실시예에서, 콜렉터영역(10) 내와 바디영역(22) 내에 각각 하나의 높은 도핑 농도의 접촉영역이 형성됨으로써 접촉저항을 감소시킬 수도 있으며, 본 실시예의 도면에서는 해당 접촉 구조에 대해 더 나타내지 않는다.
본 실시예의 반도체 전력 소자에 있서서, 콜렉터영역(10)과 드레인영역(20)을 전기적으로 연결시킬 수 있으며, 즉, 콜렉터 접촉금속층(42)과 드레인 접촉금속층(43)은 외부 연결 방식을 통해 전기적 쇼트를 실현하는데, 이는 반도체 전력 소자를 소스, 드레인, 게이트, 콜렉터로 구성된 4 단자 소자로 설계한 후, 콜렉터와 드레인을 외부 회로에서 전기적 쇼트를 실현하는 것을 포함하며; 또는 콜렉터 접촉금속층(42)과 드레인 접촉금속층(43)을 외부 연결을 통해 전기적 쇼트를 실현한 후 패키징을 진행함으로써, 본 실시예의 반도체 전력 소자를 소스, 드레인, 게이트로 구성된 3 단자 소자로 설계한다. 콜렉터영역(10)과 드레인영역(20)이 전기적으로 연결될 경우, 드레인영역(20)에 가해진 드레인 전압과 콜렉트영역(10)에 가해진 콜렉터 전압은 동일한 전압이다.
도 4는 본 실시예에서 제공하는 다른 반도체 전력 소자의 단면 구조 개략도이고, 도 4에 도시된 반도체 전력 소자는 도 2에 도시된 반도체 전력 소자의 기초상, MOSFET 셀이 스플릿 게이트(split gate) 구조의 게이트 구조를 사용하는 하나의 실시예이다. 도 4에 도시된 바와 같이, 본 실시예에서 제공하는 반도체 전력 소자에서 게이트 트렌치 내에 형성된 게이트 구조는 게이트 유전체층(34), 제어 게이트(35), 절연 유전체층(36) 및 차폐 게이트(37)를 포함한다.
제어 게이트(35)는 게이트 트렌치의 상부 양측에 배치되고, 차폐 게이트(37)는 절연 유전체층(36)을 통해 제어 게이트(35) 및 드리프트영역(21)과 격리된다.
제어 게이트(35)는 게이트 전압과 외부 연결됨으로써, 바디영역(22) 내에 위치하되 소스영역(23)과 드리프트영역(21) 사이에 위치하는 전류채널의 온/오프를 제어한다.
차폐 게이트(37)는 소스영역(23)과 전기적으로 연결되어 소스 전압과 연결될 수 있으며, 이로써, 차폐 게이트(37)는 소스 전압을 통해 드리프트영역(21) 내에서 횡전계(transverse electric field)를 형성하여, 온 저항을 감소시키고 내전압을 향상시키는 작용을 한다.
도 5는 본 실시예에서 제공하는 반도체 전력 소자의 평면 구조 개략도이고, 해당 실시예의 도면에는 본 실시예의 반도체 전력 소자에서의 콜렉터영역과 MOSFET 영역 사이의 분압 구조가 예시적으로 도시되었으며, 도 5에는 단지 다결정 실리콘이 충진된 3 개의 분압 트렌치(602)가 도시되었고, 분압 트렌치(602)는 게이트 트렌치(601)와 콜렉터영역(도 5에 도시되지 않음) 사이에 위치하며, 콜렉터영역은 콜렉터 접촉금속층(702)을 통해 콜렉터 전압과 연결되고, 소스 접촉금속층(701)은 소스영역(도 5에 도시되지 않음) 및 바디영역(도 5에 도시되지 않음)을 유도하여 소스 전압과 연결시킨다. 본 실시예의 반도체 전력 소자에서의 분압 구조는 또한 필드플레이트 또는 필드 리미트 링일 수 있으며, 본 실시예에서는 더 소개하지 않는다. 일실시예에서, 게이트 트렌치(601)와 분압 트렌치(602)는 동일한 트렌치 구조로서, 동일한 단계의 제조공정에서 형성될 수 있고, 도 5에서는 동일한 충진방식으로 게이트 트렌치(601) 및 분압 트렌치(602)를 표시하였으며; 마친가지로, 도 5에서는 동일한 충진방식으로 소스 접촉금속층(701)과 콜렉터 접촉금속층(702)을 표시하였다.
도 6은 본 실시예에서 제공하는 도 3에 도시된 바와 같은 반도체 전력 소자의 출력전류 곡선 개략도이다. 도 6에 도시된 바와 같이, 본 실시예의 반도체 전력 소자의 콜렉터영역(10)과 드레인영역(20)은 외부 연결 방식을 통해 전기적 쇼트를 실현하고, 이로써, 콜렉터영역(10)과 드레인영역(20)이 동시에 드레인 전압과 연결되도록 하며, 드레인 전압이 0.9V 좌우인 경우, IGBT 구조가 작동하기 시작하고 반도체 전력 소자의 내부로 정공이 주입되어, 반도체 전력 소자 바닥부의 드레인 전류가 현저히 증가된다.
도 7은 본 실시예에서 제공하는 다른 반도체 전력 소자의 단면 구조 개략도이고, 도 7에 도시된 반도체 전력 소자와 도 3에 도시된 반도체 전력 소자의 구별점은 아래와 같다: 콜렉터영역(10)은 반도체 기판(100)에 위치하되 드레인영역(20) 위에 위치하고, 콜렉터영역(10)과 드레인영역(20)이 연결되어 pn 접합 구조를 형성하며, 해당 pn 접합 구조는 고농도 도핑된 p형 도핑 및 고농도 도핑된 n형 도핑으로 형성된다. 따라서, 해당 pn 접합 구조 내에는 비교적 큰 터널링 전류(tunneling current)가 발생하게 되어, 콜렉터영역(10)과 드레인영역(20)은 전기적으로 쇼트에 가깝게 되며, 이때, 콜렉터영역(10)은 단독으로 유도되어 콜렉터 전압과 연결될 필요가 없으며, 드레인영역(20)에 적합한 드레인 전압을 가할 경우, pn 접합 구조에 터널링이 발생하며, 이는 콜렉터영역(10)에 콜렉터 전압을 가한 것에 해당된다.
콜렉터영역(10)과 드레인영역(20)이 연결되어 pn 접합 구조를 형성할 경우, 콜렉터영역(10)은 반도체 기판(100)에 위치하는 제2 전도형의 도핑영역일 수 있고, 또는 반도체 기판(100)에 형성된 제2 전도형의 다결정 전도성 필라(conductive pillar)일 수도 있으며, 도 7에서는 콜렉터영역(10)이 반도체 기판(100)에 형성된 제2 전도형의 다결정 전도성 필라인 것을 예로 들어 설명한다.
일실시예에서, 본 실시예의 반도체 전력 소자의 MOSFET 셀에서, 바디영역의 하방에는 제2 전도형의 주상 도핑영역이 더 형성될 수 있으며, 해당 주상 도핑영역의 도핑 불순물과 드리프트영역의 도핑 불순물은 전하균형을 형성하여, 본 실시예의 반도체 전력 소자의 MOSFET 셀이 초접합 구조를 사용하는 MOSFET 구조가 되도록 하고, 초접합 구조의 반도체 전력 소자는 관련기술에서 상용되는 구조로서, 본 실시예에서 더 소개하거나 설명하지 않는다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 위에 형성되는 금속산화물 반도체 전계효과 트랜지스터(MOSFET) 영역; 및
    상기 반도체 기판에 위치하는 적어도 하나의 제2 전도형의 콜렉터영역; 을 포함하고,
    여기서, 상기 MOSFET 영역은 적어도 하나의 MOSFET 셀을 포함하고, 상기 MOSFET 셀은, 상기 반도체 기판의 바닥부에 위치하는 제1 전도형의 드레인영역-여기서, 상기 드레인영역은 상기 반도체 기판의 바닥부로부터 유도되어 드레인 전압과 연결됨-; 상기 반도체 기판에 위치하는 제1 전도형의 소스영역과 제2 전도형의 바디영역-여기서, 상기 소스영역과 상기 바디영역은 상기 반도체 기판의 상단부로부터 유도되어 소스 전압과 연결됨-; 상기 반도체 기판에 위치하되 상기 드레인영역과 상기 바디영역 사이에 위치하는 제1 전도형의 드리프트영역; 상기 바디영역 내에 위치하되 상기 소스영역과 상기 드리프트영역 사이에 위치하는 전류채널; 및 상기 전류채널의 온/오프를 제어하는 게이트 구조; 를 포함하며,
    상기 콜렉터영역은 상기 드레인영역 위에 위치하고, 상기 콜렉터영역과 상기 드레인영역이 연결되어 pn 접합 구조를 형성하며, 상기 콜렉터영역과 상기 MOSFET 셀은 절연 게이트 양극성 트랜지스터를 형성하는 것을 특징으로 하는 반도체 전력 소자.
  2. 제 1 항에 있어서,
    상기 콜렉터영역은 상기 MOSFET 영역을 둘러싸거나, 상기 콜렉터영역은 상기 MOSFET 영역의 일측 또는 양측에 위치하는 것을 특징으로 하는 반도체 전력 소자.
  3. 제 1 항에 있어서,
    상기 콜렉터영역과 상기 MOSFET 영역 사이에는 분압 구조가 배치되고, 상기 분압 구조는 필드플레이트, 필드 리미트 링 및 다결정 실리콘이 충진된 트렌치 구조 중의 하나인 것을 특징으로 하는 반도체 전력 소자.
  4. 제 1 항에 있어서,
    상기 제1 전도형은 n형이고 상기 제2 전도형은 p형이며, 상기 콜렉터영역, 상기 드리프트영역, 상기 바디영역 및 상기 소스영역 사이는 p-n-p-n 구조를 형성하는 것을 특징으로 하는 반도체 전력 소자.
  5. 제 1 항에 있어서,
    상기 반도체 기판 내에는 상기 반도체 기판 내로 함몰된 게이트 트렌치가 배치되고, 상기 게이트 구조는 상기 게이트 트렌치에 배치되며, 상기 게이트 구조는 게이트 유전체층 및 제어 게이트를 포함하는 반도체 전력 소자.
  6. 제 5 항에 있어서,
    상기 게이트 구조는 절연 유전체층; 및 상기 절연 유전체층을 통해 상기 제어 게이트 및 상기 드리프트영역과 격리되는 차폐 게이트를 더 포함하는 것을 특징으로 하는 반도체 전력 소자
  7. 제 6 항에 있어서,
    상기 제어 게이트는 상기 게이트 트렌치의 상부 양측에 위치하는 것을 특징으로 하는 반도체 전력 소자.
  8. 제 6 항에 있어서,
    상기 차폐 게이트와 상기 소스영역은 전기적으로 연결되어 소스 전압과 연결되는 것을 특징으로 하는 반도체 전력 소자.
  9. 제 1 항에 있어서,
    상기 드레인영역에 드레인 전압을 가할 경우, 상기 콜렉터영역과 상기 드레인영역으로 형성된 pn 접합 구조에 터널링이 발생하는 것을 특징으로 하는 반도체 전력 소자.
  10. 제 1 항에 있어서,
    상기 바디영역 하방에 위치하는 제2 전도형의 주상 도핑영역을 더 포함하고, 상기 주상 도핑영역의 도핑 불순물과 상기 드리프트영역의 도핑 불순물이 전하균형을 형성하는 것을 특징으로 하는 반도체 전력 소자.
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