CN110212018B - 超结结构及超结器件 - Google Patents

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Abstract

本发明公开了一种超结结构，包括：具有第一导电类型掺杂的第一和第二外延层，第二外延层叠加在第一外延层的表面且第二外延层的掺杂浓度更大；在纵向上由底部沟槽和顶部沟槽叠加而成的超结沟槽；在剖面结构上，超结沟槽呈伞形，底部沟槽作为伞柄，顶部沟槽作为伞头；顶部沟槽的侧面角度大于90度以及底部沟槽的侧面角度小于90度；在超结沟槽中填充有第二导电类型掺杂的第三外延层，由第三外延层组成第二导电类型柱，由第二导电类型柱之间的第一和第二外延层组成第一导电类型柱，由第一和第二导电类型柱交替排列形成超结结构。本发明还公开了一种超结器件。本发明能提高器件的击穿电压同时降低器件的导通电阻。

Description

超结结构及超结器件
技术领域
本发明涉及半导体集成电路，特别是涉及一种超结结构；本发明还涉及一种超结器件。
背景技术
如图1所示，是现有超结器件的示意图；超结器件中包括由交替排列的N型柱即N型薄层102和P型柱即P型薄层103组成的超结结构，超结结构通常作为超结器件的漂移区，超结器件包括多个器件单元结构，各器件单元结构通常形成于超结结构的表面。
图1中显示超结器件为超结MOSFET，超结器件的器件单元结构包括：在超结结构的表面形成有P阱104，在N型柱102的顶部形成有栅极结构，图1中显示的栅极结构为沟槽栅结构，栅极结构包括栅极沟槽以及形成于栅极沟槽内侧表面的栅介质层如栅氧化层以及填充于栅极沟槽中的多晶硅栅105。在P阱104的表面形成由源区106，源区106为N+掺杂。被多晶硅栅105侧面覆盖的所述P阱104的表面用于形成沟道。
现有技术中，P型柱103通常采用沟槽填充工艺形成，P型柱103对应的沟槽为超结沟槽，超结沟槽形成于N型外延层如N型硅外延层102中，通常超结沟槽采用一次性刻蚀形成，为了方便刻蚀和填充，超结沟槽的侧面为倾斜结构。在超结沟槽中填充P型材料如P型硅外延层形成P型柱103，由P型柱103之间的N型外延层102组成N型柱102。N型外延层102形成于半导体衬底如硅衬底101的表面。通常，漏区由对硅衬底101进行背面减薄后形成的背面N+掺杂区组成。
超结器件能利用超结结构的PN电荷平衡的体内降低表面电场(Resurf)技术来提升器件反向击穿电压(BV)的同时又保持较小的导通电阻。
发明内容
本发明所要解决的技术问题是提供一种超结结构，能提高器件的击穿电压同时降低器件的导通电阻。为此，本发明还提供一种超结器件。
为解决上述技术问题，本发明提供的超结结构包括：
具有第一导电类型掺杂的第一外延层和具有第一导电类型掺杂的第二外延层，所述第二外延层叠加在所述第一外延层的表面，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度。
在纵向上由底部沟槽和顶部沟槽叠加而成的超结沟槽；在剖面结构上，所述超结沟槽呈伞形，所述底部沟槽作为伞柄，所述顶部沟槽作为伞头；所述顶部沟槽的底面和所述底部沟槽的顶面相连接，所述底部沟槽的顶面的宽度小于所述顶部沟槽的底面的宽度且所述顶部沟槽的顶面位于所述顶部沟槽的底面的区域内；所述顶部沟槽的侧面角度大于90度以及所述底部沟槽的侧面角度小于90度。
在所述超结沟槽中填充有第二导电类型掺杂的第三外延层，由所述第三外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层和所述第二外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构。
所述超结沟槽的伞形结构使所述超结沟槽的侧面面积增加从而形成提高所述超结结构的击穿电压的结构，叠加在所述第一外延层顶部的所述第二外延层形成降低所述超结结构的导通电阻的结构。
进一步的改进是，所述第一外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
进一步的改进是，所述第二外延层的深度等于所述顶部沟槽的深度，或者所述第二外延层的底部表面在所述顶部沟槽的顶部表面的基础上向上回缩或向下延伸。
进一步的改进是，所述第一外延层的掺杂浓度为2E15cm-3～7E15cm-3；所述第二外延层的掺杂浓度为5E15cm-3以上。
进一步的改进是，所述顶部沟槽的侧面角度为90.4度～92度；所述底部沟槽的侧面角度为86度～89.4度。
进一步的改进是，所述超结结构的击穿电压为780V以上。
为解决上述技术问题，本发明提供的超结器件包括：超结结构和形成于所述超结结构上的器件单元结构。
所述超结结构包括：
具有第一导电类型掺杂的第一外延层和具有第一导电类型掺杂的第二外延层，所述第二外延层叠加在所述第一外延层的表面，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度。
在纵向上由底部沟槽和顶部沟槽叠加而成的超结沟槽；在剖面结构上，所述超结沟槽呈伞形，所述底部沟槽作为伞柄，所述顶部沟槽作为伞头；所述顶部沟槽的底面和所述底部沟槽的顶面相连接，所述底部沟槽的顶面的宽度小于所述顶部沟槽的底面的宽度且所述顶部沟槽的顶面位于所述顶部沟槽的底面的区域内；所述顶部沟槽的侧面角度大于90度以及所述底部沟槽的侧面角度小于90度。
在所述超结沟槽中填充有第二导电类型掺杂的第三外延层，由所述第三外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层和所述第二外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构。
所述超结沟槽的伞形结构使所述超结沟槽的侧面面积增加从而形成提高所述超结结构的击穿电压的结构，叠加在所述第一外延层顶部的所述第二外延层形成降低所述超结结构的导通电阻的结构。
进一步的改进是，所述第一外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
进一步的改进是，所述第二外延层的深度等于所述顶部沟槽的深度，或者所述第二外延层的底部表面在所述顶部沟槽的顶部表面的基础上向上回缩或向下延伸。
进一步的改进是，所述器件单元结构包括：
第二导电类型的阱区，所述阱区形成在所述第一导电类型柱的顶部区域中并延伸到相邻的所述第二导电类型柱中；所述阱区的深度小于所述第二外延层的深度。
栅极结构，覆盖在所述阱区的表面且被所述栅极结构表面覆盖的所述阱区表面用于形成沟道。
源区形成于所述阱区的表面。
进一步的改进是，所述栅极结构为沟槽栅，包括栅极沟槽、栅介质层和多晶硅栅；所述栅极沟槽形成于对应的所述第一导电类型柱的所述第二外延层的顶部区域中，所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充在所述栅极沟槽中，所述多晶硅栅侧面覆盖所述阱区的表面且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道。
进一步的改进是，漏区形成在所述超结结构的背面。
进一步的改进是，所述第一外延层的掺杂浓度为2E15cm-3～7E15cm-3；所述第二外延层的掺杂浓度为5E15cm-3以上。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明超结结构采用在沟槽即超结沟槽中填充外延层来实现，本发明将超结沟槽设置为由底部沟槽和顶部沟槽叠加而成的伞形结构，伞形结构能增加超结沟槽的侧面面积，从而能提高超结构的击穿电压，所以本发明能提高器件的击穿电压。
同时，本发明对超结结构的超结沟槽之间的外延层采用分层结构即由第一外延层和第二外延层叠加而成且将第二外延层的掺杂浓度设置为大于第一外延层的掺杂浓度，第二外延层的掺杂浓度的增加能降低器件的导通电阻，所以本发明能在提高器件的击穿电压同时降低器件的导通电阻。
另外，由于本发明的第二外延层的深度能设置为和顶部沟槽的深度相等或第二外延层的底部表面在顶部沟槽的顶部表面的基础上向上回缩或向下延伸，使得超结结构的顶部区域的电荷平衡依然能保持良好，能使得器件的击穿电压进一步的提高。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的示意图；
图2是本发明第一实施例超结结构的器件结构图；
图3是本发明第二实施例超结器件的器件结构图。
具体实施方式
如图2所示，是本发明第一实施例超结结构的器件结构图；本发明第一实施例超结结构包括：
具有第一导电类型掺杂的第一外延层2a和具有第一导电类型掺杂的第二外延层2b，所述第二外延层2b叠加在所述第一外延层2a的表面，所述第二外延层2b的掺杂浓度大于所述第一外延层2a的掺杂浓度。
在纵向上由底部沟槽3a和顶部沟槽3b叠加而成的超结沟槽；在剖面结构上，所述超结沟槽呈伞形，所述底部沟槽3a作为伞柄，所述顶部沟槽3b作为伞头；所述顶部沟槽3b的底面和所述底部沟槽3a的顶面相连接，所述底部沟槽3a的顶面的宽度小于所述顶部沟槽3b的底面的宽度且所述顶部沟槽3b的顶面位于所述顶部沟槽3b的底面的区域内；所述顶部沟槽3b的侧面角度大于90度以及所述底部沟槽3a的侧面角度小于90度。
在所述超结沟槽中填充有第二导电类型掺杂的第三外延层4，由所述第三外延层4组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层2a和所述第二外延层2b组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构。
所述超结沟槽的伞形结构使所述超结沟槽的侧面面积增加从而形成提高所述超结结构的击穿电压的结构，叠加在所述第一外延层2a顶部的所述第二外延层2b形成降低所述超结结构的导通电阻的结构。
所述第一外延层2a形成于半导体衬底1表面。较佳选择为，所述半导体衬底1为硅衬底，所述第一外延层2a、所述第二外延层2b和所述第三外延层4都为硅外延层。
所述第二外延层2b的深度等于所述顶部沟槽3b的深度，或者所述第二外延层2b的底部表面在所述顶部沟槽3b的顶部表面的基础上向上回缩或向下延伸。所述第二外延层2b的深度等于所述顶部沟槽3b的深度或在所述顶部沟槽3b的深度上下浮动的设置能使在增加所述第二外延层2b的掺杂浓度时使超结结构的顶部区域依然能保持电荷平衡，使超结结构的击穿电压得到保持或提高。
所述第一外延层2a的掺杂浓度为2E15cm-3～7E15cm-3；所述第二外延层2b的掺杂浓度为5E15cm-3以上。
所述顶部沟槽3b的侧面角度为90.4度～92度；所述底部沟槽3a的侧面角度为86度～89.4度。所述超结沟槽的侧面角度是指对应的侧面和所述超结沟槽的顶部表面之间的夹角。
本发明第一实施例的所述超结结构的击穿电压为780V以上，而现有没有设置伞形结构和第二外延层的超结结构的击穿电压仅能达690V，所以本发明第一实施例的超结结构的击穿电压得到提高；同时本发明第一实施例的超结结构的导通电阻能得到保持或降低。
本发明第一实施例超结结构采用在沟槽即超结沟槽中填充外延层来实现，本发明第一实施例将超结沟槽设置为由底部沟槽3a和顶部沟槽3b叠加而成的伞形结构，伞形结构能增加超结沟槽的侧面面积，从而能提高超结构的击穿电压，所以本发明第一实施例能提高器件的击穿电压。
同时，本发明第一实施例对超结结构的超结沟槽之间的外延层采用分层结构即由第一外延层2a和第二外延层2b叠加而成且将第二外延层2b的掺杂浓度设置为大于第一外延层2a的掺杂浓度，第二外延层2b的掺杂浓度的增加能降低器件的导通电阻，所以本发明第一实施例能在提高器件的击穿电压同时降低器件的导通电阻。
另外，由于本发明第一实施例的第二外延层2b的深度能设置为和顶部沟槽3b的深度相等或第二外延层2b的底部表面在顶部沟槽3b的顶部表面的基础上向上回缩或向下延伸，使得超结结构的顶部区域的电荷平衡依然能保持良好，能使得器件的击穿电压进一步的提高。
本发明第二实施例超结器件：
如图3所示，是本发明第二实施例超结器件的器件结构图；本发明第二实施例超结器件包括：超结结构和形成于所述超结结构上的器件单元结构。
所述超结结构包括：
具有第一导电类型掺杂的第一外延层2a和具有第一导电类型掺杂的第二外延层2b，所述第二外延层2b叠加在所述第一外延层2a的表面，所述第二外延层2b的掺杂浓度大于所述第一外延层2a的掺杂浓度。
在纵向上由底部沟槽3a和顶部沟槽3b叠加而成的超结沟槽；在剖面结构上，所述超结沟槽呈伞形，所述底部沟槽3a作为伞柄，所述顶部沟槽3b作为伞头；所述顶部沟槽3b的底面和所述底部沟槽3a的顶面相连接，所述底部沟槽3a的顶面的宽度小于所述顶部沟槽3b的底面的宽度且所述顶部沟槽3b的顶面位于所述顶部沟槽3b的底面的区域内；所述顶部沟槽3b的侧面角度大于90度以及所述底部沟槽3a的侧面角度小于90度。
在所述超结沟槽中填充有第二导电类型掺杂的第三外延层4，由所述第三外延层4组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层2a和所述第二外延层2b组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构。
所述超结沟槽的伞形结构使所述超结沟槽的侧面面积增加从而形成提高所述超结结构的击穿电压的结构，叠加在所述第一外延层2a顶部的所述第二外延层2b形成降低所述超结结构的导通电阻的结构。
所述第一外延层2a形成于半导体衬底1表面。较佳选择为，所述半导体衬底1为硅衬底，所述第一外延层2a、所述第二外延层2b和所述第三外延层4都为硅外延层。
所述第二外延层2b的深度等于所述顶部沟槽3b的深度，或者所述第二外延层2b的底部表面在所述顶部沟槽3b的顶部表面的基础上向上回缩或向下延伸。所述第二外延层2b的深度等于所述顶部沟槽3b的深度或在所述顶部沟槽3b的深度上下浮动的设置能使在增加所述第二外延层2b的掺杂浓度时使超结结构的顶部区域依然能保持电荷平衡，使超结结构的击穿电压得到保持或提高。
所述第一外延层2a的掺杂浓度为2E15cm-3～7E15cm-3；所述第二外延层2b的掺杂浓度为5E15cm-3以上。
所述顶部沟槽3b的侧面角度为90.4度～92度；所述底部沟槽3a的侧面角度为86度～89.4度。所述超结沟槽的侧面角度是指对应的侧面和所述超结沟槽的顶部表面之间的夹角。
所述器件单元结构包括：
第二导电类型的阱区3，所述阱区3形成在所述第一导电类型柱的顶部区域中并延伸到相邻的所述第二导电类型柱中；所述阱区3的深度小于所述第二外延层2b的深度。
栅极结构，覆盖在所述阱区3的表面且被所述栅极结构表面覆盖的所述阱区3表面用于形成沟道。所述栅极结构为沟槽栅，包括栅极沟槽、栅介质层如栅氧化层5和多晶硅栅6；所述栅极沟槽形成于对应的所述第一导电类型柱的所述第二外延层2b的顶部区域中，所述栅介质层5形成在所述栅极沟槽的底部表面和侧面，所述多晶硅栅6填充在所述栅极沟槽中，所述多晶硅栅6侧面覆盖所述阱区3的表面且被所述多晶硅栅6侧面覆盖的所述阱区3表面用于形成沟道。
源区7形成于所述阱区3的表面。
本发明第二实施例超结器件为超结MOSFET，还包括漏区8，漏区8形成在所述超结结构的背面。所述漏区8之间由减薄后的所述半导体衬底组成，或者在所述半导体衬底减薄后再加背面离子注入形成。
本发明第二实施例超结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结结构，其特征在于，包括：
具有第一导电类型掺杂的第一外延层和具有第一导电类型掺杂的第二外延层，所述第二外延层叠加在所述第一外延层的表面，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；
在纵向上由底部沟槽和顶部沟槽叠加而成的超结沟槽；在剖面结构上，所述超结沟槽呈伞形，所述底部沟槽作为伞柄，所述顶部沟槽作为伞头；所述顶部沟槽的底面和所述底部沟槽的顶面相连接，所述底部沟槽的顶面的宽度小于所述顶部沟槽的底面的宽度且所述底部沟槽的顶面位于所述顶部沟槽的底面的区域内；所述顶部沟槽的侧面角度大于90度以及所述底部沟槽的侧面角度小于90度；
在所述超结沟槽中填充有第二导电类型掺杂的第三外延层，由所述第三外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层和所述第二外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构；
所述超结沟槽的伞形结构使所述超结沟槽的侧面面积增加从而形成提高所述超结结构的击穿电压的结构，叠加在所述第一外延层顶部的所述第二外延层形成降低所述超结结构的导通电阻的结构。
2.如权利要求1所述的超结结构，其特征在于：所述第一外延层形成于半导体衬底表面。
3.如权利要求2所述的超结结构，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
4.如权利要求1所述的超结结构，其特征在于：所述第二外延层的深度等于所述顶部沟槽的深度，或者所述第二外延层的底部表面在所述顶部沟槽的顶部表面的基础上向上回缩或向下延伸。
5.如权利要求1所述的超结结构，其特征在于：所述第一外延层的掺杂浓度为2E15cm-3～7E15cm-3；所述第二外延层的掺杂浓度为5E15cm-3以上。
6.如权利要求1所述的超结结构，其特征在于：所述顶部沟槽的侧面角度为90.4度～92度；所述底部沟槽的侧面角度为86度～89.4度。
7.如权利要求1所述的超结结构，其特征在于：所述超结结构的击穿电压为780V以上。
8.一种超结器件，其特征在于，包括：超结结构和形成于所述超结结构上的器件单元结构；
所述超结结构包括：
具有第一导电类型掺杂的第一外延层和具有第一导电类型掺杂的第二外延层，所述第二外延层叠加在所述第一外延层的表面，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；
在纵向上由底部沟槽和顶部沟槽叠加而成的超结沟槽；在剖面结构上，所述超结沟槽呈伞形，所述底部沟槽作为伞柄，所述顶部沟槽作为伞头；所述顶部沟槽的底面和所述底部沟槽的顶面相连接，所述底部沟槽的顶面的宽度小于所述顶部沟槽的底面的宽度且所述底部沟槽的顶面位于所述顶部沟槽的底面的区域内；所述顶部沟槽的侧面角度大于90度以及所述底部沟槽的侧面角度小于90度；
在所述超结沟槽中填充有第二导电类型掺杂的第三外延层，由所述第三外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层和所述第二外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构；
所述超结沟槽的伞形结构使所述超结沟槽的侧面面积增加从而形成提高所述超结结构的击穿电压的结构，叠加在所述第一外延层顶部的所述第二外延层形成降低所述超结结构的导通电阻的结构。
9.如权利要求8所述的超结器件，其特征在于：所述第一外延层形成于半导体衬底表面。
10.如权利要求9所述的超结器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
11.如权利要求8所述的超结器件，其特征在于：所述第二外延层的深度等于所述顶部沟槽的深度，或者所述第二外延层的底部表面在所述顶部沟槽的顶部表面的基础上向上回缩或向下延伸。
12.如权利要求11所述的超结器件，其特征在于：所述器件单元结构包括：
第二导电类型的阱区，所述阱区形成在所述第一导电类型柱的顶部区域中并延伸到相邻的所述第二导电类型柱中；所述阱区的深度小于所述第二外延层的深度；
栅极结构，覆盖在所述阱区的表面且被所述栅极结构表面覆盖的所述阱区表面用于形成沟道；
源区形成于所述阱区的表面。
13.如权利要求12所述的超结器件，其特征在于：所述栅极结构为沟槽栅，包括栅极沟槽、栅介质层和多晶硅栅；所述栅极沟槽形成于对应的所述第一导电类型柱的所述第二外延层的顶部区域中，所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充在所述栅极沟槽中，所述多晶硅栅侧面覆盖所述阱区的表面且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道。
14.如权利要求12所述的超结器件，其特征在于：漏区形成在所述超结结构的背面。
15.如权利要求8至14中任一权项所述的超结器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
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