TWI524521B - 溝槽底部氧化物屏蔽以及三維p-本體接觸區的奈米金氧半導體場效電晶體 及其製造方法 - Google Patents

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時謙 伍
丹尼爾 卡拉夫特
馬督兒 博德
安荷 叭剌
潘繼
李亦衡
金鐘五
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溝槽底部氧化物屏蔽以及三維P-本體接觸區的奈米金氧半導體場效電晶體 及其製造方法
本發明主要涉及半導體功率場效應電晶體元件，尤其是用於製備改良型奈米溝槽金屬-氧化物半導體場效應電晶體(MOSFET)元件的新型結構及方法。
如今，溝槽型金氧半導體場效電晶體元件廣泛應用於電子元件中的電源開關。溝槽型金氧半導體場效電晶體元件與傳統的金氧半導體場效電晶體元件的不同之處在於，前者的閘極結構形成在溝槽中，使金氧半導體場效電晶體元件的面積最小，從而提高了金氧半導體場效電晶體元件的密度，降低了導通電阻。然而，通過減薄閘極氧化層提高電流驅動，使閘極氧化層更容易受穿通現象的影響。
傳統的配置與製備高壓半導體功率元件的技術，在進一步提高性能方面要做不同的取捨，因此仍然面臨許多困難與限制。在溝槽型金氧半導體場效電晶體元件等垂直半導體功率元件中，漏源電阻(即導通狀態電阻，通常用RdsA(即Rds×有源區)作為性能表徵)以及功率元件可承 受的擊穿電壓之間存在一種取捨關係。
為了解決上述性能取捨所產生的困難及局限，必須研發新的元件結構。眾所周知，溝槽的底部必須有厚底部氧化物，以避免擊穿過程中損壞閘極氧化物。而且，具有厚底部氧化物可以降低閘漏電容。依據這種方法，在溝槽底部的裸露矽上生成一個二氧化矽層。通常利用熱氧化物進行該生長。然而，這種技術的缺點是熱氧化物增加了工藝中所需的熱量消耗。
傳統的屏蔽閘溝槽(SGT)金氧半導體場效電晶體結構還降低反向轉移電容Crss，與金氧半導體場效電晶體閘漏電容Cgd相等。由於屏蔽閘溝槽金氧半導體場效電晶體具有許多有益的特點，因此在某些元件中比傳統的金氧半導體場效電晶體以及傳統的溝槽金氧半導體場效電晶體更加適合。屏蔽閘溝槽金氧半導體場效電晶體的閘漏電容Cgd很低、導通電阻RDSon很低，電晶體的擊穿電壓很高。對於傳統的溝槽金氧半導體場效電晶體而言，在一個通道中放置多個溝槽，在降低導通電阻的同時，還可以提高整體的閘漏電容Cgd。引入屏蔽閘溝槽金氧半導體場效電晶體結構，通過將閘極與漂流區中的電場屏蔽，屏蔽電極連接源極電勢，可以彌補該問題，從而大幅降低閘漏電容。屏蔽閘溝槽金氧半導體場效電晶體結構還具有漂流區中較高的多數載流子濃度，從而提高元件的擊穿電壓，降低導通電阻。然而，SGT金氧半導體場效電晶體結構在形成屏蔽電極和閘極電極之間的電介質絕緣時遇到了困難，非箝位元感應開關(UIS)困難，以及需要厚屏蔽氧化物優化擊穿電壓。
提高擊穿電壓以及降低溝槽底部附近的閘漏電容的另一種傳統工藝是，在溝槽閘極中製備厚底部氧化物，在溝槽閘極下方浮動P-摻雜島，以改善電場形狀。浮動島中的P-摻雜物電荷補償，可以增大N-外延摻雜濃度，從而降低RdsA。此外，溝槽閘極中的厚底部氧化物降低了閘漏耦合，從而降低閘漏電荷Qgd。該元件的另一優勢在於，頂部外延層以及浮動島附近的底層都可以承受較高的擊穿電壓。然而，浮動P區的存在使元件開關時產生較高的動態導通電阻。此外，高密度溝槽金氧半導體場效電晶體需要自對準接觸區，該工藝比較困難。而且，即使使用了自對準的接觸區結構，電晶體單元間距也局限在0.8-0.85μm之間。
美國專利號5168331的專利中，Hamza Yilmaz提出了一種建立在溝槽結構中的金屬-氧化物-半導體場效應電晶體(MOSFET)，通過在界定電晶體閘極的絕緣層附近製備一個屏蔽區，保護電晶體不受擊穿電壓的影響。該屏蔽區可能比其所在區域(通常為漂流或漏極區)更加輕摻雜，也可能與其所在區域的導電類型相反，它形成在絕緣層和漂流或漏極區之間的交界處的拐角附近，電壓擊穿最常發生在該處。
美國專利號7265415的專利中，Shenoy等人提出了一種溝槽MOS-閘極電晶體，包括一個第一導電類型的第一區，構成一個帶有第二導電類型阱區的P-N結。阱區具有一個平底部分，以及比平底部分更深的部分。閘極溝槽延伸到阱區中。通道區在阱區中沿閘極溝槽的外部側壁延伸。閘極溝槽具有一個第一底部，在第一區中端接，以及一個第二底部，在阱區較深的部分中端接，從而當電晶體處於導通狀態時，阱區的較深部 分就會阻止電流流經這些位於阱區較深部分上方的通道區部分。
美國專利號6359306的專利中，Hideaki Ninomiya提出了一種溝槽-MOS閘極結構元件，包括一個第一導電類型的襯底層；一個形成在第一導電類型層上的第二導電類型本體層；一個形成在第二導電類型本體層上的第一導電類型源極層；多個相互平行的第一溝槽，並且穿過第一導電類型源極層以及第二導電類型本體層，在第一導電類型襯底層中終結。在每個溝槽中形成一個閘極電極。多個第二溝槽穿過第一導電類型源極層，在第二導電類型本體層中終結，每個溝槽中都帶有一個主電極。部分第二溝槽和部分第一導電類型源極層在第一溝槽之間的區域中交替排布。雖然這種-MOS閘極結構元件具有高封裝密度，低比導通電阻(比導通電阻=晶圓面積乘以晶圓的導通電阻)，但是當元件遇到雪崩擊穿時，該結構就會非常易損。另外，將觸發嵌入式寄生三極管雙極結型電晶體(雙極型電晶體)，在本地打開，顯示負阻抗。該效應有時也稱為雙極電晶體快速復位現象。在晶片較小的區域中，最常發生的是首先觸發寄生三極管雙極型電晶體，致使全部電流湧向較小的區域，過度局域的熱量造成元件損壞。
因此，如何設計出一製備改良型奈米溝槽金屬-氧化物半導體場效應電晶體(MOSFET)元件的新型結構及方法，即成為了相關廠商以及研發人員所共同努力的目標。
本發明人有鑑於習知之金氧半導體場效電晶體之閘極氧化層容易受穿通現象影響的缺點，乃積極著手進行開發，以期可以改進 上述既有之缺點，經過不斷地試驗及努力，終於開發出本發明。
本發明之第一目的，係提供一種改良型奈米溝槽金屬-氧化物半導體場效應電晶體(MOSFET)元件。
為了達成上述之目的，本發明提供了一種半導體功率元件，包括：一個形成在第一導電類型的重摻雜層上方的第一導電類型的輕摻雜層；一個或多個形成在輕摻雜層中的元件，每個元件都包括一個與第一導電類型相反的第二導電類型的摻雜本體區；一個或多個形成在輕摻雜層中的一個或多個相應的溝槽中的電絕緣閘極電極，以及一個源極區，其中一個或多個溝槽中的每個溝槽深度都在第一維度(First dimension)上延伸，寬度在第二維度(Second dimension)上延伸，長度在第三維度(Third dimension)上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面，其中摻雜本體區形成在輕摻雜層上表面附近的一個或多個溝槽周圍；其中源極區形成在所述的輕摻雜層上表面附近的一個或多個溝槽周圍，沿第三維度延伸；並且一個或多個第二導電類型的深重摻雜接觸區，沿第三維度形成在一個或多個溝槽附近的一個或多個位置上，其中一個或多個深重摻雜接觸區在第一維度上，從閘極電極的頂面下方的表面開始，延伸到一部分輕摻雜層中，其深度與摻雜本體區的底部深度相近，其中一個或多個深重摻雜接觸區與源極區電接觸。
上述的元件，一個或多個深重摻雜接觸區在第一維度上，延伸到一個或多個溝槽底部上方的一部分輕摻雜層中。
上述的元件，源極區是由一個第一導電類型的第一重摻雜區 以及第一導電類型的第二重摻雜區構成的，第一重摻雜區形成在上表面附近，從一個或多個溝槽中的第一溝槽側壁開始，延伸到第一溝槽周圍的一個或多個溝槽中的第二溝槽的側壁，第二重摻雜區在第一溝槽側壁附近。
上述的元件，源極區還包括第一導電類型的輕摻雜區，設置在第一溝槽的側壁附近的第一導電類型的第二重摻雜區下方，並與第二重摻雜區相交，沿第一維度延伸。
上述的元件，還包括一個第二導電類型的重摻雜區，設置在第一導電類型的第一重摻雜區下方，並與第一重摻雜區相交。
上述的元件，源極區是由一個第一導電類型的重摻雜區構成的，形成在上表面附近，從一個或多個溝槽的第一溝槽側壁開始，延伸到第一溝槽附近的一個或多個溝槽的第二溝槽的側壁，一個延長的開口沿第三維度，穿過源極區的中心部分，使開口中的一部分摻雜本體區裸露出來。
上述的元件，還包括一個或多個溝槽附近的一個或多個虛擬閘極溝槽，一個源極金屬通過虛擬閘極溝槽和一個或多個溝槽中的其中一個溝槽之間的一個開口電連接第二導電類型的重摻雜區，所述的第二導電類型的重摻雜區設置在虛擬閘極溝槽和一個或多個溝槽中的其中一個溝槽之間的臺面(Mesa)結構上表面附近的第一導電類型的重摻雜區下方，虛擬閘極溝槽和一個或多個溝槽中的其中一個溝槽之間的延長開口的側壁，被電介質層包圍著，電介質層使虛擬閘極溝槽和一個或多個溝槽中的其中一個溝槽之間的第一導電類型的重摻雜區與源極金屬電絕緣。
上述元件，包括一個在一個或多個虛擬閘極溝槽中的其中一 個溝槽附近的閘極接觸溝槽，一個第二導電類型的重摻雜區，設置在臺面結構上表面附近的第一導電類型的重摻雜區下方，臺面結構形成在一個或多個虛擬閘極溝槽的其中一個溝槽和閘極接觸溝槽之間。
上述的元件，還包括一個或多個摻雜注入屏蔽區，形成在一個或多個溝槽底部附近的輕摻雜層，沿第三維度延伸，其中一個或多個摻雜注入屏蔽區為第二導電類型，其中一個或多個深重摻雜接觸區電連接一個或多個摻雜注入屏蔽區。
上述的元件，一個或多個深重摻雜接觸區包括一個或多個深重摻雜接觸區，形成在第二導電類型的一個或多個深注入區上方，其中一個或多個深注入區相交摻雜注入屏蔽區。
上述的元件，還包括一個閘極接觸溝槽以及一個第二導電類型的摻雜注入屏蔽區，形成在閘極接觸溝槽底部附近的輕摻雜層中，沿第三維度延伸。
上述的元件，還包括一個具有一個或多個絕緣閘極的端接區，設置在一個或多個相互絕緣的相應的溝槽中，摻雜注入屏蔽區形成在一個或多個絕緣溝槽底部附近的輕摻雜層中，沿第三維度延伸。
上述的元件，一個或多個穿過源極區的開口，在一個或多個深重摻雜接觸區上方，在第二維度上從一個或多個溝槽中的其中一個溝槽側壁開始，延伸到鄰近溝槽的側壁，用導電材料填充所述的開口。
上述的元件，厚底部絕緣物形成在閘極電極和輕摻雜層之間的一個或多個溝槽中的其中一個溝槽的底部中。
上述的元件，還包括一個或多個屏蔽電極，形成在一個或多個閘極電極中的一個或多個相應的閘極電極附近的一個或多個溝槽中的一個或多個溝槽中，其中一個或多個屏蔽電極電耦合到源極區上。
上述的元件，還包括一個具有多個絕緣閘極電極的端接區，設置在相互絕緣的相應的多個端接溝槽中，其中每個絕緣閘極電極都連接到相應的端接溝槽附近的源極。
上述元件，閘極電極的頂面在輕摻雜層上表面上方延伸，源極區包括一個肖特基金屬層，設置在第二導電類型的輕摻雜層上方，輕摻雜層的上表面附近，構成一個肖特基源極。
上述的元件，還包括填充鄰近溝槽之間的肖特基金屬層上方空間的導電材料。
上述的元件，還包括一個虛擬溝槽和一個虛擬溝槽附近的接觸閘極溝槽，一個深重摻雜接觸區，設置在接觸閘極溝槽和虛擬閘極溝槽之間，在第一方向上，從輕摻雜層的上表面開始，延伸到本體區下方的輕摻雜層中。
本發明之第二目的，係提供一種改良型奈米溝槽金屬-氧化物半導體場效應電晶體(MOSFET)元件。
為了達成上述之目的，本發明提供一種半導體功率元件，包括：一個形成在第一導電類型的重摻雜層上方的第一導電類型的輕摻雜層；一個或多個形成在輕摻雜層中的元件，每個元件都包括一個摻雜本體區，一個或多個形成在輕摻雜層中的相應的一個或多個溝槽中的電絕緣閘 極電極，一個源極區，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面；其中摻雜本體區形成在輕摻雜層上表面附近的一個或多個溝槽周圍，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；其中一個或多個溝槽是由第一溝槽和第一溝槽附近的第二溝槽構成的，其中源極區包括第一導電類型的第一重摻雜區，形成在上表面附近，從第一溝槽側壁開始，延伸到第一溝槽附近的第二溝槽側壁，以及第一導電類型的第二重摻雜區位於第一溝槽側壁附近，在第三維度上延伸；一個或多個第二導電類型的深重摻雜接觸區，沿第三維度形成在一個或多個溝槽附近的一個或多個位置處，其中一個或多個深重摻雜接觸區在第一維度上，從閘極電極的頂面下方的表面開始，延伸到一部分輕摻雜層中。
上述的元件，源極區還包括一個第一導電類型的輕摻雜區，設置在第一導電類型的第二重摻雜區下方，並與第二重摻雜區相交，第二重摻雜區在第一溝槽的側壁附近，並沿第一方向(First dimension)延伸。
上述的元件，還包括一個第二導電類型的重摻雜區，設置在第一導電類型的第一重摻雜區下方，並與第一重摻雜區相交。
本發明之第三目的，係提供一種用於製備改良型奈米溝槽金屬-氧化物半導體場效應電晶體(MOSFET)元件的方法。
為了達成上述之目的，本發明提供一種用於製備半導體功率元件的方法，包括：在第一導電類型的重摻雜層上方的第一導電類型的輕 摻雜層中，製備一個或多個溝槽；在一個或多個溝槽中，製備一個或多個電絕緣閘極電極，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面；在一個或多個溝槽周圍的輕摻雜層上表面附近，製備一個摻雜本體區，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；在所述的上表面周圍，以及一個或多個溝槽中的一個或多個溝槽附近，製備一個源極區，其中源極區包括一個第一導電類型的第一重摻雜源極區，形成在上表面附近，從一個或多個溝槽中的第一溝槽的一個側壁開始，延伸到第一溝槽附近的一個或多個溝槽中的第二溝槽的一個側壁，第一導電類型的第二重摻雜源極區緊鄰第一溝槽所述的側壁，沿第三維度延伸；並且在一個或多個溝槽附近沿第三維度的一個或多個位置上，製備一個或多個深重摻雜接觸區，其中所述的一個或多個深重摻雜接觸區在第一方向上延伸到輕摻雜層中，其中一個或多個深重摻雜接觸區與源極區電接觸。
上述方法，還包括在一個或多個溝槽底部附近的輕摻雜層中，製備一個或多個摻雜注入屏蔽區，沿第三維度延伸，其中所述的一個或多個摻雜注入屏蔽區為第二導電類型。
上述的方法，製備一個或多個深重摻雜接觸區還包括製備第二導電類型的一個或多個深注入區，深注入區比一個或多個深重摻雜接觸區更深，其中所述的一個或多個深注入區與摻雜注入屏蔽區相交。
上述的方法，製備一個或多個深重摻雜接觸區包括，至少穿 過第一重摻雜源極區刻蝕，形成一個或多個開口，通過開口底部，注入第二導電類型的摻雜物，從而形成在一個或多個深注入區上方的一個或多個重摻雜接觸區。
上述的方法，還包括至少穿過第一重摻雜源極區刻蝕，製備一個或多個開口，通過開口底部，注入第二導電類型的摻雜物，從而形成一個或多個重摻雜接觸區，用導電材料填充開口，在一個或多個深重摻雜接觸區中的至少一個接觸區和源極金屬之間，形成電接觸，源極金屬與源極區電接觸。
上述的方法，還包括在第一重摻雜源極區下方，製備第二導電類型的重摻雜區，深度比第二重摻雜源極區淺。
上述的方法，還包括在閘極電極和輕摻雜層之間的一個或多個溝槽底部，製備一個厚底部絕緣物。
上述的方法，製備源極區包括製備第一導電類型的輕摻雜區，在第一導電類型的第二重摻雜區下方，第一溝槽側壁附近，沿第三維度延伸。
上述的方法，還包括製備一個或多個屏蔽電極，在一個或多個溝槽中的一個或多個溝槽中，一個或多個閘極電極相應的一個或多個閘極電極附近，將一個或多個屏蔽電極耦合到源極區。
在一些實施方式中，本發明提供一種用於製備半導體功率元件的方法，包括：在第一導電類型的重摻雜層上方，第一導電類型的輕摻雜層中，製備一個或多個溝槽；在一個或多個溝槽中，製備一個或多個電 絕緣閘極電極，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面；在輕摻雜層上表面附近的一個或多個溝槽周圍，製備一個摻雜本體區，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；在上表面周圍，以及一個或多個溝槽中附近，製備一個源極區，其中源極區重摻雜第一導電類型；在一個或多個溝槽附近的一個或多個位置上，製備一個或多個深重摻雜接觸區，沿第三維度，其中一個或多個深重摻雜接觸區在第一方向上從上表面開始，延伸到輕摻雜層中，其中一個或多個深重摻雜接觸區與源極區電接觸；在一個或多個溝槽中的一個或多個溝槽附近的臺面結構中的源極區中，製備一個延長的開口，其中開口中的一部分摻雜本體區從源極區裸露出來；並且在臺面結構的延長開口中製備一個有源電晶體單元接觸區，其中有源電晶體單元接觸區與一個或多個深重摻雜接觸區中的一個或多個深重摻雜接觸區電接觸。
上述的方法，還包括在一個或多個溝槽的底部附近的輕摻雜層中，製備一個或多個摻雜注入屏蔽區，沿第三維度延伸，其中一個或多個摻雜注入屏蔽區為第二導電類型。
上述的方法，製備一個或多個深重摻雜接觸區包括製備一個或多個第二導電類型的深注入區，深注入區比一個或多個深重摻雜接觸區更深，其中一個或多個深注入區與深注入屏蔽區相交。
上述的方法，製備一個或多個深重摻雜接觸區還包括至少穿 過源極區刻蝕，形成一個或多個開口，穿過開口的底部，注入第二導電類型的摻雜物，在一個或多個深注入區上方，形成一個或多個重摻雜接觸區，其中一個或多個重摻雜接觸區為第二導電類型。
上述的方法，還包括至少穿過源極區刻蝕，形成一個或多個開口，通過開口底部注入第二導電類型的摻雜物，從而製備一個或多個重摻雜接觸區，用電介質材料填充開口。
上述的方法，在源極區中製備延長的開口還包括，穿過源極區刻蝕一個延長的開口貫穿所述的一個或多個開口，其寬度比電介質材料填充的所述的一個或多個開口更窄。
上述的方法，還包括在閘極電極和輕摻雜層之間的一個或多個溝槽的底部中，製備厚底部絕緣物。
上述的方法，還包括在一個或多個閘極電極中相應的一個或多個閘極電極附近的一個或多個溝槽中的一個或多個溝槽中，製備一個或多個屏蔽電極，並且將一個或多個屏蔽電極電耦合到源極區。
在一些實施方式中，本發明還提供一種用於製備半導體功率元件的方法，包括：在第一導電類型的重摻雜層上方，第一導電類型的輕摻雜層中，製備一個或多個溝槽；在一個或多個溝槽中，製備一個或多個電絕緣閘極電極，回刻閘極電極的頂面，回刻到輕摻雜層上表面下方的水準，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面；將輕摻雜層回刻 到閘極電極頂面下方的水準；在輕摻雜層上表面附近的一個或多個溝槽周圍，製備一個摻雜本體區，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；在一個或多個溝槽附近沿第三維度的一個或多個位置上，製備一個或多個深重摻雜接觸區，其中一個或多個深重摻雜接觸區在第一維度上從所述的上表面開始，延伸到輕摻雜層中；並且在一個或多個溝槽中的一個或多個溝槽附近的臺面結構中，製備一個肖特基接觸區，其中一個或多個深重摻雜接觸區與肖特基接觸區電接觸。
上述的方法，還包括在一個或多個溝槽底部附近的輕摻雜層中，製備一個或多個摻雜注入屏蔽區，沿第三維度延伸，其中所述的一個或多個摻雜注入屏蔽區為第二導電類型。
上述方法，製備一個或多個深重摻雜接觸區包括，製備一個或多個第二導電類型的深注入區，深注入區比重摻雜接觸區更深，其中一個或多個深注入區與摻雜注入屏蔽區相交。
上述的方法，製備一個或多個深重摻雜區包括，在一個或多個溝槽中的兩個鄰近溝槽之間，製備一個或多個深重摻雜接觸區。
上述方法，還包括沉積導電材料，填充兩個鄰近溝槽之間的肖特基接觸區上方的空間。
上述的方法，還包括在閘極電極和輕摻雜層之間的一個或多個溝槽底部，製備厚底部絕緣物。
上述的方法，製備肖特基接觸區包括，在本體區上方製備肖特基輕摻雜區，在肖特基輕摻雜區上方製備肖特基金屬層，其中肖特基輕 摻雜區夾在肖特基金屬層和本體區之間，其中肖特基輕摻雜區為第二導電類型，但摻雜濃度低於本體區。
上述的方法，還包括在一個或多個閘極電極中相應的一個或多個閘極電極附近的一個或多個溝槽中的一個或多個溝槽中，製備一個或多個屏蔽電極，並且將一個或多個屏蔽電極電耦合到源極區。
100‧‧‧半導體功率元件
102‧‧‧底部
104‧‧‧半導體襯底
106‧‧‧閘極溝槽
110‧‧‧絕緣材料
112‧‧‧P屏蔽注入區
114‧‧‧本體區
116‧‧‧閘極電極
120‧‧‧本體接觸區
124‧‧‧輕摻雜源極區
126‧‧‧重摻雜區
126’‧‧‧頂面重摻雜區
130‧‧‧開口
132‧‧‧深P注入區
134‧‧‧三維深重摻雜接觸區
202‧‧‧底部
204‧‧‧N-型半導體襯底
206‧‧‧刻蝕閘極溝槽
206-1‧‧‧閘極接觸溝槽
206-2‧‧‧虛擬閘極溝槽
206-3、206-4‧‧‧有源閘極溝槽
208‧‧‧氧化物
209‧‧‧襯裏絕緣物
210‧‧‧閘極氧化物
212‧‧‧屏蔽注入區
214‧‧‧P-型區
216‧‧‧閘極電極
218‧‧‧厚
220‧‧‧P+本體接觸區
222‧‧‧第二光致抗蝕劑
224‧‧‧輕摻雜源極區
226‧‧‧N+源極區
227‧‧‧電介質層
230‧‧‧開口
231‧‧‧第三光致抗蝕劑
232‧‧‧深P注入區
234‧‧‧P+接觸區
236‧‧‧金屬
238‧‧‧第四光致抗蝕劑
240‧‧‧第五光致抗蝕劑
242‧‧‧開口圖案
244‧‧‧勢壘金屬層
246‧‧‧金屬層
247‧‧‧第六光致抗蝕劑
248‧‧‧開口
250‧‧‧閘極金屬
252‧‧‧源極金屬
300‧‧‧TBO
312‧‧‧厚底部氧化物(TBO)
404‧‧‧薄氧化層
406‧‧‧P注入區
408‧‧‧深P+接觸區
410‧‧‧第二光致抗蝕劑
411‧‧‧開口
414‧‧‧P-本體層
420‧‧‧輕摻雜P-層
422‧‧‧肖特基金屬
424‧‧‧金屬
426‧‧‧電介質層
427‧‧‧勢壘金屬層
428‧‧‧金屬
430‧‧‧第三光致抗蝕劑
432、434‧‧‧開口
440‧‧‧第四光致抗蝕劑
442‧‧‧開口
444‧‧‧源極金屬
446‧‧‧閘極金屬
512‧‧‧厚底部氧化物
700‧‧‧奈米金氧半導體場效電晶體元件
708‧‧‧薄氧化物
710‧‧‧絕緣材料
712‧‧‧厚底部氧化物
714‧‧‧本體區
716‧‧‧閘極電極
718‧‧‧N+源極區
720‧‧‧源極區
722、724‧‧‧開口
726‧‧‧P+接觸區
728‧‧‧P-注入區
729‧‧‧電介質層
730‧‧‧開口
732‧‧‧開口
734‧‧‧開口
736‧‧‧開口
738‧‧‧薄勢壘層
739‧‧‧金屬
740‧‧‧第四光致抗蝕劑
742‧‧‧開口
744‧‧‧源極金屬
746‧‧‧閘極金屬
900‧‧‧奈米金氧半導體場效電晶體元件
902‧‧‧閘極電極
904‧‧‧屏蔽電極
第1A圖係依據本發明的第一實施例，帶有三維深P+接觸區和深P注入的奈米金氧半導體場效電晶體的三維視圖。
第1B圖表示第1A圖所示的奈米金氧半導體場效電晶體沿第1A圖中X-X’線的剖面圖。
第1C圖表示第1A圖所示的奈米金氧半導體場效電晶體沿第1A圖中A-A’線的剖面圖。
第2A-2P圖表示沿第1A圖中B-B’線的一系列剖面圖，用於說明製備帶有第1A圖所示類型的三維深P+接觸區的奈米金氧半導體場效電晶體的方法。
第3A圖表示依據本發明的第二實施例，帶有三維深P+接觸區和厚底部氧化物(TBO)的奈米金氧半導體場效電晶體的三維視圖。
第3B圖表示依據本發明的第二實施例，帶有三維深P+接觸區和厚底部氧化物(TBO)的奈米金氧半導體場效電晶體的三維視圖。
第4A-4N圖表示依據本發明的第三實施例，帶有三維深P+接觸區和深P植入的肖特基-源極奈米金氧半導體場效電晶體的製備方法的一系列剖面 圖。
第5圖表示依據本發明的第四實施例，帶有三維深P+接觸區和厚底部氧化物(TBO)的肖特基-源極奈米金氧半導體場效電晶體的製備方法的一系列剖面圖。
第6圖表示掩膜和工藝流程與第2A-2P圖或第4A-4N圖所示的有源區相同的端接區的剖面圖。
第7圖表示依據本發明的第五實施例，帶有三維深P+接觸區、刻蝕的源極區以及厚底部氧化物(TBO)的奈米金氧半導體場效電晶體的三維圖。
第8A-8J圖表示帶有三維深P+接觸區、刻蝕的源極區以及第7圖所示類型的厚底部氧化物(TBO)的奈米金氧半導體場效電晶體的製備方法的一系列剖面圖。
第9圖表示依據本發明的第六實施例，帶有三維深P+接觸區和刻蝕源極區的SGT金氧半導體場效電晶體的剖面圖。
以下詳細說明並參照附圖，用於解釋說明本發明的典型實施例。在這種情況下，參照圖中所示的方向，使用方向術語，例如“頂部”、“底部”、“正面”、“背面”、“前面”、“後面”等。由於本發明的實施例可以置於不同的方向上，因此所述的方向術語用於解釋說明，並不作為局限。應明確也可以使用其他實施例，結構或邏輯上的調整不能偏離本發明的範圍。因此，以下詳細說明並不作為局限，本發明的範圍應由所附的權利要求書限定。
通過在閘極溝槽底部配置的深P注入物以及三維深P+接觸區，本發明的實施例解決了上述問題。三維深P+接觸區有利於承受高擊穿電壓，同時獲得低閘漏電容Cgd或反向轉移電容Crss。三維深P+區構成一個電壓箝位元二極體，其雪崩擊穿低於金氧半導體場效電晶體單元的寄生三極管雙極型電晶體。這些深P+區構成“箝位二極體”，重複一定的週期，以阻止金氧半導體場效電晶體的寄生三極管雙極型電晶體進入雪崩BV，避免在實際的裝置中造成對元件的損壞。第1A圖表示依據本發明的第一實施例，帶有三維深P+接觸區和深P注入物的奈米金氧半導體場效電晶體的三維圖。元件100通常形成在第一類型(例如N-型)摻雜物的半導體襯底104上，其底部102用第一類型重摻雜，作為漏極。本體區114摻雜與第一類型相反的第二類型，例如P-型，本體區114形成在襯底104的表面附近。多個閘極溝槽106並排形成在襯底中，穿過本體區114。為了簡便，第1A圖僅僅表示出了兩個閘極溝槽，構成它們之間的半導體臺面結構。溝槽106內襯絕緣材料110，例如氧化物，導電材料的閘極電極116形成在每個溝槽內部。源極區沿著與溝槽長度平行的方向，沉積在半導體臺面結構的頂部，源極區包括一個重摻雜區126，形成在襯底表面上或表面附近的本體區114中，並且沿閘極溝槽的側壁，延續形成在輕摻雜源極區124的上方，以確保源極區延伸到閘極電極以下，以便金氧半導體場效電晶體元件的適當操作，這將在下文中詳細介紹，以及頂面重摻雜區126’延伸在溝槽側壁之間，要比重摻雜區126淺得多。輕摻雜源極區124在水準方向上從溝槽側壁延伸到離開溝槽側壁的一個位置，比沉積在輕摻雜源極區124上方的重摻雜 源極區126延伸得更遠。源極區摻雜類型與本體區114相反，但是重摻雜源極區126和126’比漏極區的摻雜濃度更大。本體接觸區120，在頂面重摻雜區126’下方的源極區126之間延伸設置，並且在它們之間構成結。作為示例，可以通過P+植入物形成本體接觸區120，比本體區114的摻雜濃度更大。在一個實施例中，本體接觸區120在水準上延伸的距離比兩個相鄰的輕摻雜源極區124之間的距離更遠，輕摻雜源極區124沉積在半導體臺面結構中的本體接觸區120的底部以下。在一個實施例中，重摻雜源極區126從半導體臺面結構的頂面開始，沿閘極溝槽的側壁，向下延伸到比本體接觸區120的底部更深的地方，並且連接到輕摻雜源極區124上。源極區使臺面結構頂面上以及沿溝槽側壁的本體接觸區120密封起來。
對於N-型襯底來說，在每個閘極溝槽106的底部，形成一個很深的P屏蔽注入區112，以屏蔽閘極電極116。屏蔽注入區112延伸的寬度比閘極溝槽底部附近的閘極溝槽還寬，頂部邊緣與本體區114的底部分隔開。通過溝槽106中的絕緣材料110，閘極電極與半導體襯底104電絕緣。通過另一絕緣材料，使閘極電極與源極金屬(圖中沒有表示出)電絕緣。閘極電極116的頂面可以在襯底104的上表面的水準之下凹陷。但是，閘極電極116的頂面無論如何都應延伸到輕摻雜源極區124的底部以上，最好是在重摻雜源極區126的底部以上。
多個從半導體臺面結構的頂面開始延伸的開口130，至少穿過源極區126’，進入設置在閘極溝槽旁邊的半導體臺面結構中。我們希望，多個開口130沿半導體臺面結構的長度方向週期性設置，每個開口穿過半 導體臺面結構的整體寬度延伸。設置在相鄰臺面結構上的開口最好相互交錯。三維深重摻雜接觸區134設置在每個開口130中。優選地，三維深重摻雜接觸區134可以穿過半導體臺面結構的整體寬度，向下延伸到與較輕摻雜的本體區114的底部相同的深度附近，或者稍稍超出本體區114下方，以使元件在這些三維深重摻雜接觸區134處擊穿。為了簡便，第1A圖僅表示出來一個這樣的開口130。開口130還可以填充導電材料(圖中沒有表示出)，以便將三維深重摻雜接觸區134電連接到設置在元件上方的源極區和源極金屬(圖中沒有表示出)。元件100還包括一個深P注入區132，在每個開口130處的三維深P+接觸區以下，使在本體區114下方延伸的深P注入區132，至少有一部分與深P屏蔽注入區112相交，從而通過三維深重摻雜接觸區，將深P屏蔽注入區112電連接到源極。在一個較佳實施例中，深P注入區的底部比閘極溝槽的底部淺。
第1B圖表示元件100沿線X-X’的剖面圖，第1C圖表示元件100沿線A-A’的剖面圖。開口130在三維方向上，首先形成在兩個閘極溝槽106之間的臺面結構中，穿過臺面結構的整體寬度，穿過源極區126’和本體接觸區120，延伸深度比本體區114的底部淺。在一個實施例中，開口130的深度延伸到閘極電極的頂面以下。在高能量下，穿過開口130進行P型注入，形成深P注入區132，然後在低能量下，進行高濃度P型注入，以便在深P注入區132上方形成P+接觸區134，使P+接觸區134與深P屏蔽植入區112在溝槽106的底部，通過深P注入區132相連。在一個較佳實施例中，深重摻雜P+接觸區134從開口134的底部開始，向下延伸到 P本體區114底部下方的外延層104中。在另一個較佳實施例中，深重摻雜P+接觸區134的底部比閘極溝槽底部淺。在另一個實施例中，深P注入區132延伸的深度比閘極溝槽的底部深。在另一個實施例中，深P注入區132延伸的深度比很深的P屏蔽注入區112的底部淺。如第1C圖所示，屏蔽注入區112延伸的寬度比閘極溝槽底部附近的溝槽寬，其位於溝槽一側的頂部邊緣與本體區114的底部分隔開，其位於溝槽另一側的另一個頂部邊緣與很深的P注入區132相交。
在第三維度上，如第1A圖所示，本發明所述的元件結構包括一個或多個很深的P+接觸區，使電晶體單元間距減小了一半，例如減至0.4μm。此外，三維深P+接觸區定位擊穿，提高元件100的擊穿電壓性能。位於溝槽閘極106底部的深P屏蔽注入區112，屏蔽了溝槽內的閘極電極，並且通過P+接觸區134和深P注入區132，連接到源極電勢，從而作為源極屏蔽，降低Crss。可以配置屏蔽注入區112的摻雜劑量，平衡屏蔽區和襯底區104的周圍部分之間的電荷。
第2A-2O圖表示第1A圖所示的奈米金氧半導體場效電晶體元件的製備工藝的剖面圖。如第2A圖所示，該工藝從在N-型半導體襯底204上製備一個初始絕緣層(例如氧化物208)開始，用N-摻雜物摻雜半導體襯底204的底部202，作為漏極。在氧化物208上製備第一光致抗蝕劑(圖中沒有表示出)，即溝槽掩膜，然後形成氧化物208的圖案，以便在氧化物208中形成開口。除去溝槽掩膜，通過氧化物208中的開口，在半導體襯底204中刻蝕閘極溝槽206(包括閘極接觸溝槽206-1、虛擬閘極溝槽206-2、 有源閘極溝槽206-3以及206-4，它們均在第三維度上互連)。通常製備額外的有源閘極溝槽，使金氧半導體場效電晶體單元呈條紋形狀。如第2B圖所示，在襯底204的裸露部分上，包括閘極溝槽206的側壁和底部，製備襯裏絕緣物209(例如另一種氧化物)。在30keV至200keV的高能時，注入硼等P型摻雜物，以便在溝槽206的底部製備屏蔽注入區212。屏蔽注入區212延伸的寬度比閘極溝槽底部附近的閘極溝槽寬。在硬掩膜208阻止注入過程中，注入到臺面結構的頂面中。
然後，如第2C圖所示，除去氧化層209和硬掩膜208，並在襯底204的裸露部分(包括閘極溝槽206的側壁和底部)上生長閘極氧化物210。對於低壓元件而言，閘極氧化物210的厚度在50Å至500Å範圍內。導電材料，例如重摻雜N-型的多晶矽，設置在溝槽206中，構成閘極電極216，然後將閘極電極216回刻到襯底204的頂面下方的預設深度。帶角度地注入P-型摻雜物，注入到襯底204的頂部，構成P-型區214，溝槽206中的多晶矽閘極電極216作為P-本體注入的參照。注入P-型摻雜物時，較佳的劑量為5e12cm-2至1e14cm-2，能量為30keV至100keV。P本體區214的底部在屏蔽注入區212上方，並且間隔開。
如第2D圖所示，將溝槽206的裸露側壁上的閘極氧化物210減薄至幾百埃厚218，用於後續注入工藝。在10keV至20keV很低的能量下，零角度下進行P-型注入，例如劑量為5e13cm-2至5e15cm-2的BF2，在襯底204的頂面上形成一個P+本體接觸區220，如第2E圖所示。還可選擇，在減小閘極氧化物210的頂部厚度之前，注入P+本體接觸區220。
如第2F圖所示，在襯底204上方使用第二光致抗蝕劑222，即N+源極掩膜，以阻止N/N+在下一工藝中注入到閘極和源極金屬絕緣物下方的電晶體單元中。如第2F圖所示，源極掩膜至少覆蓋閘極接觸溝槽206-1、虛擬閘極溝槽206-2，有源閘極溝槽206-3和206-4是裸露的。理想情況是，源極掩膜222延伸到有源閘極溝槽206-3的邊緣上方，虛擬閘極溝槽206-2附近的邊緣上，從而部分覆蓋虛擬閘極溝槽206-2附近的第一有源閘極溝槽206-3，避免源極注入到第一有源閘極溝槽206-3和虛擬閘極溝槽206-2之間的臺面結構中。還可選擇，源極掩膜222的邊緣從有源閘極溝槽206-3開始凹陷，使源極區沿者有源閘極溝槽206-3的兩個側壁形成。沿虛擬閘極溝槽或閘極接觸溝槽，沒有源極區形成。
以一定角度，進行N-型注入，製備一個輕摻雜的源極區224，隨後以一定角度進行高濃度N-型注入，在輕摻雜源極區224上方，形成自對準的N+源極區226。輕摻雜源極區224比自對準的N+源極區226延伸得更深、更寬，確保源極區與閘極電極216重疊，使元件結構更加易於製備。N-型注入包括20keV至40keV的能量下、5e12cm-2至5e13cm-2的劑量下，帶角度的注入磷，構成N區224，在30keV至80keV的能量下、5e15cm-2的劑量下，帶角度的注入砷，沿閘極溝槽的側壁形成重摻雜源極區226以及在P+本體接觸區220上方的重摻雜源極層226’。在這種注入工藝中，溝槽206中的多晶矽216也作為參考，用於更好地控制閾值電壓(VT)。因此，除去光致抗蝕劑。輕摻雜源極區224以及重摻雜源極區226的注入角度最好相同。注入輕摻雜源極區224的摻雜物，比重摻雜源極區226的 摻雜物滲透得更深、更遠，從而形成較寬且較深的區域224，使臺面結構中兩個相鄰的輕摻雜源極區224之間的間距，小於兩個相鄰的重摻雜源極區226之間的間距。通過反向摻雜P+本體接觸區220的上部，形成重摻雜源極層226’，並且重摻雜源極層226’比P+本體接觸區220淺。
如第2G圖所示，沉積電介質層227，例如氧化物，填充多晶矽216上方以及襯底204上方的溝槽的剩餘部分中。然後，平整襯底204上方的氧化物227，例如通過刻蝕或CMP，保留一個大約0.2um至0.8um的薄電介質層，在襯底的臺面結構上方。還可選擇，除去襯底上方的氧化物，在襯底的臺面結構上方，沉積一個薄電介質層。
在氧化物227上，形成第三光致抗蝕劑231，即三維P+接觸掩膜，接著進行曝光顯影，然後通過對氧化物227實施圖案化處理，在兩個相鄰的閘極溝槽206之間的臺面結構中的氧化物227中，形成開口，如第2H圖所示。我們希望，多個開口沿兩個相鄰的有源閘極溝槽之間的每個半導體臺面結構的長度方向週期性排列，每個開口都穿過半導體臺面結構的整個寬度，至少穿過源極層226’。設置在周圍臺面結構上的開口最好相互錯開。為了簡便，第2H圖中僅表示出了一個這樣的開口。穿過氧化物227中的開口，向下刻蝕襯底到溝槽206中的多晶矽216的頂部水準以下的深度，在第三維度上形成開口230，用於深P+接觸區。第2I圖表示第2H圖所示結構沿線A-A’的剖面圖。
通過剩餘襯底的頂部上的開口230，進行P-型注入，包括在100keV至600keV的高能下，2e15cm-2至5e13cm-2的劑量下，注入硼，形 成深P注入區232，然後在10keV至40keV的低能下，1e15cm-2至5e15cm-2的劑量下，注入BF2，在P植入區232上方形成深P+接觸區234，P植入區232延伸到本體區下方，將P屏蔽植入區212連接到P+接觸區234，如第2J圖所示。在一個實施例中，P屏蔽植入區212延伸的寬度比閘極溝槽底部附近的溝槽寬，溝槽一側的頂部邊緣與本體區214的底部間隔開，溝槽另一側的另一個頂部邊緣與深P注入區232相交。在一個較佳實施例中，深P屏蔽植入區232的底部比閘極溝槽的底部淺。在另一個較佳實施例中，三維深重摻雜可以穿過半導體臺面結構的整個寬度，向下延伸到與次重摻雜本體區214的底部相同深度，或稍稍超出本體區214下方，從而將元件擊穿限制在這些三維深重摻雜接觸區234處。
除去第三光致抗蝕劑231，並且在P+接觸區234上方設置金屬236，最好是鎢(W)，以填充開口230，如第2K圖所示。通過有源區上的開口，在襯底上方的氧化層227上，形成第四光致抗蝕劑238，即有源區接觸掩膜，然後通過開口，刻蝕氧化層227，使有源電晶體單元裸露出來，如第2L圖所示。除去光致抗蝕劑238，氧化層覆蓋虛擬電晶體單元的臺面結構。在襯底上方，使用第五光致抗蝕劑240構成閘極接觸掩膜，在閘極接觸溝槽206-1上方形成開口圖案242，用於為端接區(Termination area)中的溝槽206中的閘極電極216形成閘極接觸區，如第2M圖所示。除去光致抗蝕劑240。在襯底上方，沉積一個勢壘金屬層244，包括鈦/氮化鈦，然後在勢壘金屬層244上方，沉積一個金屬層246，例如鋁或鋁矽銅金屬，如第2N圖所示。
如第2O圖所示，在金屬246上方，使用帶有開口248的第六光致抗蝕劑247，即金屬掩膜，用於分離閘極金屬與源極金屬。刻蝕金屬246，除去氧化層上方覆蓋虛擬電晶體單元區的那部分金屬層，使源極金屬252從閘極金屬250上分離下來。作為示例，如第2P圖所示，雖然在源極金屬252與閘極金屬250之間的縫隙下方，僅僅包括一個虛擬閘極溝槽，但是在閘極接觸溝槽206-1和有源閘極溝槽206-3之間，可以形成附加虛擬閘極溝槽，使多個虛擬電晶體單元位於源極金屬252和閘極金屬250之間的縫隙下方。用氧化物覆蓋虛擬電晶體單元，阻止金屬連接到虛擬電晶體單元的臺面結構。此外，為了製備接觸墊，可以在襯底上方沉積鈍化層，並使用第七光致抗蝕劑，即鈍化掩膜，使墊區裸露出來。
第1A圖所示類型的帶有三維深P+接觸區的奈米金氧半導體場效電晶體，也可以用於帶有厚底部氧化物(Thick bottom oxide，TBO)的奈米金氧半導體場效電晶體。第3A圖表示依據本發明的第二實施例，帶有TBO 300的三維深P+接觸區的奈米金氧半導體場效電晶體的三維示意圖。元件300中除了厚底部氧化物(TBO)312形成在內部以及每個溝槽106底部、閘極電極116下方，用於屏蔽閘極電極116，因此屏蔽閘極溝槽下方的屏蔽注入物就不是必須的。
由於必須連接到深P注入區112，因此，三維深P+接觸區134下方的深P注入區132是可選的。
第3B圖表示製備源極和閘極金屬後，元件300的剖面示意圖。第3B圖中所示的元件300的結構中，除了溝槽206底部的深P注入區 212被厚底部氧化物312所代替，用於屏蔽溝槽206中的閘極電極216之外，其他都與第2P圖中所示的元件結構類似。因此，忽略穿過第2B圖中的溝槽底部，注入P-型摻雜物的話，製備元件300的工藝與與第2A圖-2P所示工藝類似。
帶有第1A圖和第3A圖所示類型的三維深P+接觸區的奈米金氧半導體場效電晶體，也可以用於具有屏蔽閘溝槽(SGT)金氧半導體場效電晶體結構的元件，其中屏蔽電極形成在溝槽中的閘極電極下方，如第9圖所示的閘極結構。
用肖特基接觸區代替N+源極區，可以進一步加強奈米金氧半導體場效電晶體技術。第4A-4N圖表示依據本發明的第三實施例，帶有三維深P+接觸區和用於屏蔽閘極電極的深P注入物的肖特基-源極奈米金氧半導體場效電晶體的製備工藝的剖面示意圖。
由第4A圖可見，首先在N-型半導體襯底204上製備一個絕緣物(例如氧化物208)初始層，用N-型摻雜物重摻雜N-型半導體襯底204的下部202，作為漏極。在氧化物208上，形成第一光致抗蝕劑(圖中沒有表示出)，即溝槽掩膜，然後形成氧化物208的圖案，以便在氧化物208中形成開口。除去溝槽掩膜，通過氧化物208中的開口，在半導體襯底204中，刻蝕閘極溝槽206(包括接觸閘極溝槽206-1、虛擬閘極溝槽206-2、有源閘極溝槽206-3和206-4)。通常製備額外的有源閘極溝槽，使金氧半導體場效電晶體單元呈條紋形狀。如第4B圖所示，在襯底204的裸露部分(包括閘極溝槽206的側壁和底部)上，可以製備襯裏絕緣物209(例如另 一種氧化物)。在30keV至200keV的高能下、注入P型摻雜物(例如硼)，在溝槽206的底部形成屏蔽區212。屏蔽注入區212延伸的寬度比閘極溝槽底部周圍的閘極溝槽更寬。
如第4C圖所示，除去氧化層209，並在襯底204的裸露部分(包括閘極溝槽206的側壁和底部)上生長閘極氧化物210。對於低壓元件而言，閘極氧化物210的厚度在50Å至500Å之間。導電材料，例如重摻雜N-型的多晶矽，沉積在溝槽206中，形成閘極電極216，然後將閘極電極216回刻到襯底204的頂面以下的預設深度處。沉積電介質材料402，例如二氧化矽或氮化矽，填充溝槽206的剩餘部分，從而通過刻蝕或CMP，除去襯底上臺面結構區表面的電介質材料，如第4D圖所示。
回刻兩個相鄰的溝槽206之間的臺面結構區域處的矽，回刻到低於多晶矽閘極216頂面以下的深度，如第4E圖所示。在刻蝕後的矽襯底上方，生長100Å至300Å左右的薄氧化層404，然後進行P-型注入，製備P-本體層414，如第4F圖所示。P本體區414的底部在屏蔽注入區212上方，並且與之分離。在氧化物404上，製備第二光致抗蝕劑410，即三維P+接觸掩膜，開口411位於兩個相鄰的閘極溝槽206之間的臺面結構處，如第4G圖所示。我們希望，多個開口411沿兩個相鄰的閘極溝槽(包括虛擬閘極溝槽和閘極接觸溝槽)之間的每個半導體臺面結構的長度方向週期性設置，每個開口穿過半導體臺面結構的整體寬度延伸。設置在相鄰臺面結構上的開口最好相互交錯。為了簡便，第4G圖僅表示出來在虛擬閘極溝槽和閘極接觸溝槽之間的一個這樣的開口。通過剩餘襯底頂部的開口411， 進行P-型注入，包括注入硼，製備深P注入區406，然後注入劑量約為5e14cm-2至5e15cm-2的硼或BF2，在P注入區406上方，製備深P+接觸區408，P注入區406延伸到本體區以下，將P屏蔽區212連接到P+接觸區408，如第4G圖所示。在一個實施例中，屏蔽注入區212延伸的寬度比閘極溝槽底部附近的閘極溝槽寬，溝槽一側的上邊緣與本體區414的底部分隔開，溝槽另一側的另一個上邊緣與深P注入區406相交。在另一個實施例中，三維深重摻雜接觸區408穿過半導體臺面結構的整體寬度，向下延伸到與次重摻雜本體區414相同的深度處，或稍稍超出本體區414以下，從而將元件擊穿限制在這些三維深重摻雜接觸區408處。在另一個較佳實施例中，深P注入區406的底部比閘極溝槽的底部淺。除去光致抗蝕劑410，在P-本體層414的頂部，進行N-型摻雜物(例如磷或砷)的全面注入，以便在除深P+接觸區408之外的區域中，形成輕摻雜P層420，如第4H圖所示，用於在後續工藝中製備肖特基接觸區。由於N-型摻雜物的全面注入的劑量相對較低，因此並不會影響P+接觸區408。
然後，除去薄氧化物404，沉積肖特基金屬，如第4I圖所示，包括沉積肖特基金屬422(首選鈦-矽化物)，對臺面結構表面上選擇性地形成的肖特基進行溫度處理，並除去未反應的金屬之後，在輕摻雜P-層420和肖特基金屬層422之間形成肖特基接觸。肖特基金屬層422覆蓋整個平整的臺面結構表面，形成帶有P+接觸區408的輕摻雜P-區420的圖案，從而在肖特基金屬層422和輕摻雜P-區420之間形成肖特基接觸，歐姆接觸區形成在肖特基金屬層422和P+接觸區408之間。然後，在整個臺面結 構上的肖特基金屬層422上方，沉積鎢(W)等金屬424，接著將其平整至其上表面與填充在溝槽206的頂部的氧化物402的表面共面。
在該結構上方，沉積一個電介質層(例如二氧化矽)426，然後在電介質層426上製備第三光致抗蝕劑430，即元件有源區的接觸和閘極掩膜，如第4J圖所示。光致抗蝕劑430包括源極和閘極接觸區的開口434和432。因此，通過開口434和432，刻蝕電介質層426和氧化物402，使矽臺面結構中的鎢424以及溝槽206中的多晶矽閘極216裸露出來，如第4K圖所示。然後，除去第三光致抗蝕劑430，沉積勢壘金屬層427以及金屬428，如第4L圖所示。
如第4M圖所示，在金屬428上方，使用帶有開口442的第四光致抗蝕劑440，即金屬掩膜，除去覆蓋著虛擬電晶體單元區的氧化層上方的那部分金屬層，以便分離閘極金屬和源極金屬。刻蝕金屬428，將源極金屬444與閘極金屬446分離開，如第4N圖所示。作為示例，源極金屬444和閘極金屬446之間的縫隙下面僅包含一個虛擬閘極溝槽，如第4N圖所示，然而，可以在閘極接觸溝槽206-1和有源閘極溝槽206-3之間形成額外的虛擬閘極溝槽，從而在源極金屬444和閘極金屬446之間的縫隙下面提供多個虛擬電晶體單元。用氧化物覆蓋虛擬電晶體單元，阻止源極金屬連接到虛擬電晶體單元的臺面結構。如第4N圖所示，深P+接觸區408形成在氧化層426覆蓋的虛擬電晶體單元臺面結構中。但是在三維方向上，形成在有源電晶體單元臺面結構中的深P+接觸區408，通過導電層422和424(圖中沒有表示出)，與源極金屬電接觸。此外，為了製備接觸墊，要 在襯底上方沉積鈍化層，並且利用第五光致抗蝕劑，即鈍化掩膜，使襯墊區裸露出來。
在該肖特基-源極奈米金氧半導體場效電晶體元件中，肖特基接觸區使用較低的P-本體劑量，P-屏蔽防止P-本體穿通，使可擕式元件獲得低擊穿電壓(VT)。此外，輕摻雜P-本體將同步產生較低的基極-發射極電壓(VBE)，造成較低的二極體恢復損耗。
第4N圖所示的肖特基-源極奈米金氧半導體場效電晶體結構可以用於帶有厚底部氧化物(TBO)的奈米金氧半導體場效電晶體。第5圖表示依據本發明的第四實施例，帶有三維深P+接觸區和厚底部氧化物512的肖特基-源極奈米金氧半導體場效電晶體元件的剖面示意圖。第5圖所示元件除了用厚底部氧化物512代替深P注入區212，用於屏蔽閘極電極216之外，其他都與第4N圖所示結構類似。因此，製備該元件的工藝與第4A-4N圖所示的工藝類似，省略通過第4B圖所示的溝槽206的P-型摻雜的步驟。
另外，第4N圖所示的肖特基-源極奈米金氧半導體場效電晶體結構也可以用於具有奈米SGT金氧半導體場效電晶體結構的元件，該奈米SGT金氧半導體場效電晶體結構的閘極結構與第9圖所示結構類似。
第6圖表示第2P圖所示類型的奈米金氧半導體場效電晶體元件的端接區的剖面圖，製備所利用的掩膜及有源區工藝與第2A-2O圖所示的掩膜及有源區工藝相同。如第6圖所示，端接區包括多個端接閘極溝槽206”，穿過本體區214”，與襯底204中的閘極溝槽206同時製備，內襯絕緣材料210(例如氧化物)，在每個溝槽內部都帶有導電材料的絕緣閘極 電極216”。與互聯的有源閘極溝槽不同，這種端接閘極溝槽206”並不相互連接，而是相互分離。本體接觸區P+注入區220”形成在本體區214”的頂部，深P注入區212”形成在每個溝槽206”的底部。每個單獨的溝槽閘極216”都為溝槽橫向金氧半導體場效電晶體提供P+區220”，作為橫向金氧半導體場效電晶體的源極和漏極。在端接區中，閘極電極216”連接到其相應的源極電極上。提供將閘極電極連接到源極電極，閘極電極216”以串聯的方式作為端接區中的一個鏈。半導體襯底邊緣的切割邊(Saw street)附近的最後一個單獨的溝槽閘極，連接到其相應的漏極電極上，作為通道終點(Channel stop)。屏蔽注入區212”可以與屏蔽注入區212同時製備。然而，在端接區中沒有深P+三維接觸區234或深P注入區232，因此屏蔽注入區212”是浮動的。第6圖所示的端接結構也適用於第3A圖、4N、5所示類型的奈米金氧半導體場效電晶體元件，以及帶或不帶浮動屏蔽注入區212”的其他奈米SGT金氧半導體場效電晶體元件。
第7圖表示依據本發明的第五實施例，帶有三維深P+接觸區、N+源極區以及厚底部氧化物的奈米金氧半導體場效電晶體元件700的三維視圖。與元件100或300類似，元件700形成在第一類型摻雜物(例如N-型)的半導體襯底204上，半導體襯底204的底部202用第一類型重摻雜，作為漏極。本體區714摻雜與第一類型相反的第二類型(例如P-型)，形成在襯底204的表面附近。源極區720形成在襯底表面或表面附近的本體區714中。源極區720的摻雜與本體區714相反，但其摻雜濃度比漏極區大。
閘極溝槽206穿過本體區，形成在襯底中。溝槽206內襯絕緣材料710(例如氧化物)，導電材料的閘極電極716形成在每個溝槽內部。厚底部氧化物712形成在閘極電極716下方的每個溝槽206的內部和底部，用於屏蔽閘極電極716。元件700還包括一個三維深P+接觸區，包括P注入區232上方的P+接觸區234，在三維方向上，穿過兩個閘極溝槽206之間的臺面結構中的開口230。在本實施例中，伸長的開口730沿三維方向，穿過兩個有源閘極溝槽之間的臺面結構中的源極區的中心部分。延長的開口730還穿過開口230。在一個實施例中，延長的開口730穿過源極區720的深度，使臺面結構中心處的本體714的頂部暴露出來。在另一個實施例中，在本體區714中刻蝕開口230，刻蝕深度超過延長開口730。填充延長開口730以及開口230的金屬(第7圖中沒有表示出)，提供有源電晶體單元接觸區，以及與深P+接觸區的電接觸。對於間距小於1um的高密度集成的電晶體單元元件(例如本發明所述的奈米金氧半導體場效電晶體)來說，應避免延長開口730底部的P+接觸注入，以免干涉到閘極閾值。還可選擇用均勻的閘極氧化物溝槽代替厚底部氧化物閘極溝槽，屏蔽注入區包圍著閘極溝槽的底部，如第1A圖所示，深注入通過三維接觸區，將屏蔽注入區電連接到源極電極。
第8A-8K圖表示第7圖所示的奈米金氧半導體場效電晶體元件的製備工藝的剖面圖。如第8A圖所示，該工藝先是在N-型半導體襯底204上製備一個絕緣(例如氧化物208)初始層，用N-摻雜物重摻雜絕緣初始層的底部202，作為漏極。在氧化物208上製備第一光致抗蝕劑(圖 中沒有表示出)，即溝槽掩膜，然後形成圖案，在氧化物208中形成開口。除去溝槽掩膜，閘極溝槽包括閘極接觸溝槽206-1、虛擬閘極溝槽206-2、有源閘極溝槽206-3以及206-4都在三維方向上互連，然後通過氧化物208中的開口，在半導體襯底204中刻蝕閘極溝槽206。如第8B圖所示，除去氧化物208，隨後在襯底204的表面上形成薄氧化物708，包括溝槽206中的開口。在溝槽底部形成厚底部氧化物712，在溝槽側壁上生長薄閘極氧化物710，對於低壓元件來說，薄閘極氧化物710大約50Å至500Å。沉積導電材料716，例如重摻雜N-型的多晶矽，填充溝槽206。將多晶矽716和薄氧化物708回刻到襯底204的頂面，重新生長氧化物708。如第8C圖所示，在兩個鄰近溝槽206之間的臺面結構中的襯底204頂部，進行P-型注入，劑量為5e12cm-2至1e14cm-2，能量為30keV至100keV，隨後利用驅動工藝，製備P-本體區714。通過高劑量、低能量的N-型注入，製備N+源極區718，穿過鄰近的溝槽206之間的空間寬度延伸。
在襯底上方製備第二光致抗蝕劑720，即P+接觸掩膜，在兩個鄰近閘極溝槽206之間所選的臺面結構上方的第二光致抗蝕劑720中形成開口722和724，如第8D圖所示。通過開口722、724，刻蝕薄氧化物708以及N+源極區718。我們希望，N+源極區718刻蝕掉0.1μm至0.2μm的深度。在一個實施例中，開口722和724的寬度比臺面結構的寬度窄，保留沿閘極溝槽側壁剩餘的N+區。在另一個實施例中，開口722和724的寬度穿過臺面結構的整體寬度。進行高劑量、高能量的深P-型注入(最好是BF2或硼)，在可選的P-注入區728上方，製備可選的深P-注入區728 以及P+接觸區726，如第8E圖所示。還可選擇，光致抗蝕劑720也含有多個開口230，如第7圖所示，沿兩個鄰近閘極溝槽之間的半導體臺面結構的長度方向週期性排布，閘極溝槽包括虛擬閘極溝槽以及閘極接觸溝槽，每個開口都穿過半導體臺面結構的整體寬度延伸。刻蝕開口230下面的那部分源極區718，至少向下刻蝕到本體區714，然後進行深P+接觸注入234以及可選的深P區注入232。設置在鄰近臺面結構上的開口最好相互交錯。為了簡便，第7圖中僅僅表示出了在兩個有源閘極溝槽之間的一個這樣的開口。如第8F圖所示，除去光致抗蝕劑720。沉積電介質層729(例如氧化物)，填充刻蝕後的N+源極區，使其平整，包括圖中沒有表示出來的開口230。在襯底上方使用第三光致抗蝕劑730，即接觸掩膜，然後製備，用於形成有源電晶體單元接觸區的開口732、用於深P+接觸區的開口734以及用於製備雙極接觸區的開口736。刻蝕氧化物729，然後通過開口732刻蝕N+源極區，通過開口734刻蝕P+區726，並且通過開口736刻蝕多晶矽716到0.1μm至0.2μm的深度，如第8G圖所示。如第7圖所示，沿臺面結構的長度及中心方向，打開有源電晶體單元接觸開口，向下打通深度至少穿過源極層720，使本體區的中心頂部裸露出來。重新進行第8F圖所示的步驟，用電介質729填充開口230(圖中沒有表示出)。
如第8H圖所示，除去光致抗蝕劑730’。在襯底上方製備鈦/氮化鈦的薄勢壘層738，並在整個襯底上方，沉積金屬739(例如鋁)。開口734的寬度比開口722的寬度窄，使填充開口734的導電層738和739被填充開口722剩餘的電介質材料，與虛擬閘極溝槽206-2和有源閘極溝槽 206-3之間的臺面結構上的源極區分離開。在金屬739上方使用第四光致抗蝕劑740，即金屬掩膜，開口742用於分離閘極金屬和源極金屬，如第81圖所示。刻蝕金屬739，使源極金屬744與閘極金屬746分離開，如第8J圖所示。此外，為了製備接觸墊，在襯底上方沉積鈍化層，並且利用第五光致抗蝕劑，即鈍化掩膜，使襯墊區裸露出來。
如第7圖和第8J圖所示的帶有三維P+接觸區結構的奈米金氧半導體場效電晶體，可以用於屏蔽閘溝槽(SGT)奈米金氧半導體場效電晶體。第9圖表示帶有三維深P+接觸區、N+源極區以及厚底部氧化物的SGT奈米金氧半導體場效電晶體元件的剖面示意圖。SGT奈米金氧半導體場效電晶體元件900的結構除了閘極電極902與屏蔽電極904形成在溝槽206中，而不是僅僅閘極電極716形成在溝槽206中之外，其他都與第8J圖所示的奈米金氧半導體場效電晶體元件結構類似。此外，第7圖或第8J圖所示的奈米金氧半導體場效電晶體元件的厚底部氧化物712可以用P屏蔽區代替，例如第2P圖所示的P屏蔽區212，在溝槽206的底部，在這種情況下，對於P屏蔽區212到源極金屬的電連接來說，深P-注入區728的注入物是指定的。
以上說明使用N-通道金氧半導體場效電晶體作為實施例，只要轉換每個摻雜區的導電類型，就可以應用於P-通道金氧半導體場效電晶體。儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應局限於以上說明，而應由所附的權利要求書及其全部等效內容決定。任何可選件(無論首選與 否)，都可與其他任何可選件(無論首選與否)組合。在以下權利要求中，不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。除非在特定的權利要求前使用“意思是”明確限定，否則所附的權利要求書不應認為是意思加功能的局限。任何沒有用“意思是”明確指出限定功能的專案，不應認為是35 USC § 112,¶ 6中所述條款的“意思”或“步驟”。
透過上述之詳細說明，即可充分顯示本發明之目的及功效上均具有實施之進步性，極具產業之利用性價值，且為目前市面上前所未見之新發明，完全符合發明專利要件，爰依法提出申請。唯以上所述著僅為本發明之較佳實施例而已，當不能用以限定本發明所實施之範圍。即凡依本發明專利範圍所作之均等變化與修飾，皆應屬於本發明專利涵蓋之範圍內，謹請 貴審查委員明鑑，並祈惠准，是所至禱。
100‧‧‧半導體功率元件
102‧‧‧底部
104‧‧‧半導體襯底
106‧‧‧閘極溝槽
110‧‧‧絕緣材料
112‧‧‧P屏蔽注入區
114‧‧‧本體區
116‧‧‧閘極電極
120‧‧‧本體接觸區
124‧‧‧輕摻雜源極區
126‧‧‧重摻雜區
126’‧‧‧頂面重摻雜區
130‧‧‧開口
132‧‧‧深P注入區
134‧‧‧三維深重摻雜接觸區

Claims (46)

  1. 一種半導體功率元件，其特徵在於，包括：一個形成在第一導電類型的重摻雜層上方的第一導電類型的輕摻雜層；一個或多個形成在輕摻雜層中的元件，每個元件都包括一個與第一導電類型相反的第二導電類型的摻雜本體區；一個或多個形成在輕摻雜層中的一個或多個相應的溝槽中的電絕緣閘極電極，以及一個源極區，其中一個或多個溝槽中的每個溝槽深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面，其中摻雜本體區形成在輕摻雜層上表面附近的一個或多個溝槽周圍；其中源極區形成在所述的輕摻雜層上表面附近的一個或多個溝槽周圍，沿第三維度延伸，源極區是由一個第一導電類型的重摻雜區構成的，形成在上表面附近，從一個或多個溝槽的第一溝槽側壁開始，延伸到第一溝槽附近的一個或多個溝槽的第二溝槽的側壁，一個延長的開口沿第三維度，穿過源極區的中心部分，使開口中的一部分摻雜本體區裸露出來；並且一個或多個第二導電類型的深重摻雜接觸區，沿第三維度形成在一個或多個溝槽附近的一個或多個位置上，其中一個或多個深重摻雜接觸區在第一維度上，從閘極電極的頂面下方的表面開始，延伸到一部分輕摻雜層中，其深度與摻雜本體區的底部深度相近，其中一個或多個深重摻雜接觸區與源極區電接觸。
  2. 如申請專利範圍第1項所述之半導體功率元件，其特徵在於，一個或多個深重摻雜接觸區在第一維度上，延伸到一個或多個溝槽底部上方的一部分輕摻雜層中。
  3. 如申請專利範圍第1項所述之半導體功率元件，其特徵在於，源極區是由一個第一導電類型的第一重摻雜區以及第一導電類型的第二重摻雜區構成的，第一重摻雜區形成在上表面附近，從一個或多個溝槽中的第一溝槽側壁開始，延伸到第一溝槽周圍的一個或多個溝槽中的第二溝槽的側壁，第二重摻雜區在第一溝槽側壁附近。
  4. 如申請專利範圍第3項所述之半導體功率元件，其特徵在於，源極區還包括第一導電類型的輕摻雜區，設置在第一溝槽的側壁附近的第一導電類型的第二重摻雜區下方，並與第二重摻雜區相交，沿第一維度延伸。
  5. 如申請專利範圍第3項所述之半導體功率元件，其特徵在於，還包括一個第二導電類型的重摻雜區，設置在第一導電類型的第一重摻雜區下方，並與第一重摻雜區相交。
  6. 如申請專利範圍第1項所述之半導體功率元件，其特徵在於，還包括一個或多個溝槽附近的一個或多個虛擬閘極溝槽，一個源極金屬通過虛擬閘極溝槽和一個或多個溝槽中的其中一個溝槽之間的一個開口電連接第二導電類型的重摻雜區，所述的第二導電類型的重摻雜區設置在虛擬閘極溝槽和一個或多個溝槽中的其中一個溝槽之間的臺面結構上表面附近的第一導電類型的重摻雜區下方，虛擬閘極溝槽和一個或多個溝槽 中的其中一個溝槽之間的延長開口的側壁，被電介質層包圍著，電介質層使虛擬閘極溝槽和一個或多個溝槽中的其中一個溝槽之間的第一導電類型的重摻雜區與源極金屬電絕緣。
  7. 如申請專利範圍第6項所述之半導體功率元件，其特徵在於，還包括一個在一個或多個虛擬閘極溝槽中的其中一個溝槽附近的閘極接觸溝槽，一個第二導電類型的重摻雜區，設置在臺面結構上表面附近的第一導電類型的重摻雜區下方，臺面結構形成在一個或多個虛擬閘極溝槽的其中一個溝槽和閘極接觸溝槽之間。
  8. 如申請專利範圍第1項所述之半導體功率元件，其特徵在於，一個或多個穿過源極區的開口，在一個或多個深重摻雜接觸區上方，在第二維度上從一個或多個溝槽中的其中一個溝槽側壁開始，延伸到鄰近溝槽的側壁，用導電材料填充所述的開口。
  9. 如申請專利範圍第1項所述之半導體功率元件，其特徵在於，厚底部絕緣物形成在閘極電極和輕摻雜層之間的一個或多個溝槽中的其中一個溝槽的底部中。
  10. 如申請專利範圍第1項所述之半導體功率元件，其特徵在於，還包括一個或多個屏蔽電極，形成在一個或多個閘極電極中的一個或多個相應的閘極電極附近的一個或多個溝槽中的一個或多個溝槽中，其中一個或多個屏蔽電極電耦合到源極區上。
  11. 一種半導體功率元件，其特徵在於，包括：一個形成在第一導電類型的重摻雜層上方的第一導電類型的 輕摻雜層；一個或多個形成在輕摻雜層中的元件，每個元件都包括一個與第一導電類型相反的第二導電類型的摻雜本體區；一個或多個形成在輕摻雜層中的一個或多個相應的溝槽中的電絕緣閘極電極，以及一個源極區，其中一個或多個溝槽中的每個溝槽深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面，其中摻雜本體區形成在輕摻雜層上表面附近的一個或多個溝槽周圍；一個或多個摻雜注入屏蔽區，形成在一個或多個溝槽底部附近的輕摻雜層，沿第三維度延伸，其中一個或多個摻雜注入屏蔽區為第二導電類型，其中一個或多個深重摻雜接觸區電連接一個或多個摻雜注入屏蔽區；其中源極區形成在所述的輕摻雜層上表面附近的一個或多個溝槽周圍，沿第三維度延伸；並且一個或多個第二導電類型的深重摻雜接觸區，沿第三維度形成在一個或多個溝槽附近的一個或多個位置上，其中一個或多個深重摻雜接觸區在第一維度上，從閘極電極的頂面下方的表面開始，延伸到一部分輕摻雜層中，其深度與摻雜本體區的底部深度相近，其中一個或多個深重摻雜接觸區與源極區電接觸。
  12. 如申請專利範圍第8項所述之半導體功率元件，其特徵在於，一個或多個深重摻雜接觸區包括一個或多個深重摻雜接觸區，形成在第二導 電類型的一個或多個深注入區上方，其中一個或多個深注入區相交摻雜注入屏蔽區。
  13. 如申請專利範圍第8項所述之半導體功率元件，其特徵在於，還包括一個閘極接觸溝槽以及一個第二導電類型的摻雜注入屏蔽區，形成在閘極接觸溝槽底部附近的輕摻雜層中，沿第三維度延伸。
  14. 如申請專利範圍第8項所述之半導體功率元件，其特徵在於，還包括一個具有一個或多個絕緣閘極的端接區，設置在一個或多個相互絕緣的相應的溝槽中，摻雜注入屏蔽區形成在一個或多個絕緣溝槽底部附近的輕摻雜層中，沿第三維度延伸。
  15. 一種半導體功率元件，其特徵在於，包括：一個形成在第一導電類型的重摻雜層上方的第一導電類型的輕摻雜層；一個或多個形成在輕摻雜層中的元件，每個元件都包括一個與第一導電類型相反的第二導電類型的摻雜本體區；一個或多個形成在輕摻雜層中的一個或多個相應的溝槽中的電絕緣閘極電極，以及一個源極區，其中一個或多個溝槽中的每個溝槽深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面，其中摻雜本體區形成在輕摻雜層上表面附近的一個或多個溝槽周圍；一個具有多個絕緣閘極電極的端接區，設置在相互絕緣的相應的多個 端接溝槽中，其中每個絕緣閘極電極都連接到相應的端接溝槽附近的源極；其中源極區形成在所述的輕摻雜層上表面附近的一個或多個溝槽周圍，沿第三維度延伸；並且一個或多個第二導電類型的深重摻雜接觸區，沿第三維度形成在一個或多個溝槽附近的一個或多個位置上，其中一個或多個深重摻雜接觸區在第一維度上，從閘極電極的頂面下方的表面開始，延伸到一部分輕摻雜層中，其深度與摻雜本體區的底部深度相近，其中一個或多個深重摻雜接觸區與源極區電接觸。
  16. 一種半導體功率元件，其特徵在於，包括：一個形成在第一導電類型的重摻雜層上方的第一導電類型的輕摻雜層；一個或多個形成在輕摻雜層中的元件，每個元件都包括一個與第一導電類型相反的第二導電類型的摻雜本體區；一個或多個形成在輕摻雜層中的一個或多個相應的溝槽中的電絕緣閘極電極，以及一個源極區，其中一個或多個溝槽中的每個溝槽深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面，其中摻雜本體區形成在輕摻雜層上表面附近的一個或多個溝槽周圍；其中源極區形成在所述的輕摻雜層上表面附近的一個或多個溝槽周圍，沿第三維度延伸；並且一個或多個第二導電類型的深重摻雜接觸區，沿第三維度形成在一個 或多個溝槽附近的一個或多個位置上，其中一個或多個深重摻雜接觸區在第一維度上，從閘極電極的頂面下方的表面開始，延伸到一部分輕摻雜層中，其深度與摻雜本體區的底部深度相近，其中一個或多個深重摻雜接觸區與源極區電接觸，閘極電極的頂面在輕摻雜層上表面上方延伸，源極區包括一個肖特基金屬層，設置在第二導電類型的輕摻雜層上方，輕摻雜層的上表面附近，構成一個肖特基源極。
  17. 如申請專利範圍第16項所述之半導體功率元件，其特徵在於，還包括填充鄰近溝槽之間的肖特基金屬層上方空間的導電材料。
  18. 如申請專利範圍第16項所述之半導體功率元件，其特徵在於，還包括一個虛擬溝槽和一個虛擬溝槽附近的接觸閘極溝槽，一個深重摻雜接觸區，設置在接觸閘極溝槽和虛擬閘極溝槽之間，在第一方向上，從輕摻雜層的上表面開始，延伸到本體區下方的輕摻雜層中。
  19. 一種半導體功率元件，其特徵在於，包括：一個形成在第一導電類型的重摻雜層上方的第一導電類型的輕摻雜層；一個或多個形成在輕摻雜層中的元件，每個元件都包括一個摻雜本體區，一個或多個形成在輕摻雜層中的相應的一個或多個溝槽中的電絕緣閘極電極，一個源極區，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平 面；其中摻雜本體區形成在輕摻雜層上表面附近的一個或多個溝槽周圍，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；其中一個或多個溝槽是由第一溝槽和第一溝槽附近的第二溝槽構成的，其中源極區包括第一導電類型的第一重摻雜區，形成在上表面附近，從第一溝槽側壁開始，延伸到第一溝槽附近的第二溝槽側壁，以及第一導電類型的第二重摻雜區位於第一溝槽側壁附近，在第三維度上延伸；一個或多個第二導電類型的深重摻雜接觸區，沿第三維度形成在一個或多個溝槽附近的一個或多個位置處，其中一個或多個深重摻雜接觸區在第一維度上，從閘極電極的頂面下方的表面開始，延伸到一部分輕摻雜層中。
  20. 如申請專利範圍第19項所述之半導體功率元件，其特徵在於，源極區還包括一個第一導電類型的輕摻雜區，設置在第一導電類型的第二重摻雜區下方，並與第二重摻雜區相交，第二重摻雜區在第一溝槽的側壁附近，並沿第一方向延伸。
  21. 如申請專利範圍第19項所述之半導體功率元件，其特徵在於，還包括一個第二導電類型的重摻雜區，設置在第一導電類型的第一重摻雜區下方，並與第一重摻雜區相交。
  22. 一種用於製備半導體功率元件的方法，其特徵在於，包括：在第一導電類型的重摻雜層上方的第一導電類型的輕摻雜層中，製備一個或多個溝槽； 在一個或多個溝槽中，製備一個或多個電絕緣閘極電極，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面；在一個或多個溝槽周圍的輕摻雜層上表面附近，製備一個摻雜本體區，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；在所述的上表面周圍，以及一個或多個溝槽中的一個或多個溝槽附近，製備一個源極區，其中源極區包括一個第一導電類型的第一重摻雜源極區，形成在上表面附近，從一個或多個溝槽中的第一溝槽的一個側壁開始，延伸到第一溝槽附近的一個或多個溝槽中的第二溝槽的一個側壁，第一導電類型的第二重摻雜源極區緊鄰第一溝槽所述的側壁，沿第三維度延伸；並且在一個或多個溝槽附近沿第三維度的一個或多個位置上，製備一個或多個深重摻雜接觸區，其中所述的一個或多個深重摻雜接觸區在第一方向上延伸到輕摻雜層中，其中一個或多個深重摻雜接觸區與源極區電接觸。
  23. 如申請專利範圍第22項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在一個或多個溝槽底部附近的輕摻雜層中，製備一個或多個摻雜注入屏蔽區，沿第三維度延伸，其中所述的一個或多個摻雜注入屏蔽區為第二導電類型。
  24. 如申請專利範圍第23項所述之用於製備半導體功率元件的方法， 其特徵在於，製備一個或多個深重摻雜接觸區還包括製備第二導電類型的一個或多個深注入區，深注入區比一個或多個深重摻雜接觸區更深，其中所述的一個或多個深注入區與摻雜注入屏蔽區相交。
  25. 如申請專利範圍第24項所述之用於製備半導體功率元件的方法，其特徵在於，製備一個或多個深重摻雜接觸區包括，至少穿過第一重摻雜源極區刻蝕，形成一個或多個開口，通過開口底部，注入第二導電類型的摻雜物，從而形成在一個或多個深注入區上方的一個或多個重摻雜接觸區。
  26. 如申請專利範圍第22項所述之用於製備半導體功率元件的方法，其特徵在於，還包括至少穿過第一重摻雜源極區刻蝕，製備一個或多個開口，通過開口底部，注入第二導電類型的摻雜物，從而形成一個或多個重摻雜接觸區，用導電材料填充開口，在一個或多個深重摻雜接觸區中的至少一個接觸區和源極金屬之間，形成電接觸，源極金屬與源極區電接觸。
  27. 如申請專利範圍第22項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在第一重摻雜源極區下方，製備第二導電類型的重摻雜區，深度比第二重摻雜源極區淺。
  28. 如申請專利範圍第22項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在閘極電極和輕摻雜層之間的一個或多個溝槽底部，製備一個厚底部絕緣物。
  29. 如申請專利範圍第22項所述之用於製備半導體功率元件的方法， 其特徵在於，製備源極區包括製備第一導電類型的輕摻雜區，在第一導電類型的第二重摻雜區下方，第一溝槽側壁附近，沿第三維度延伸。
  30. 如申請專利範圍第22項所述之用於製備半導體功率元件的方法，其特徵在於，還包括製備一個或多個屏蔽電極，在一個或多個溝槽中的一個或多個溝槽中，一個或多個閘極電極相應的一個或多個閘極電極附近，將一個或多個屏蔽電極耦合到源極區。
  31. 一種用於製備半導體功率元件的方法，其特徵在於，包括：在第一導電類型的重摻雜層上方，第一導電類型的輕摻雜層中，製備一個或多個溝槽；在一個或多個溝槽中，製備一個或多個電絕緣閘極電極，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面；在輕摻雜層上表面附近的一個或多個溝槽周圍，製備一個摻雜本體區，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；在上表面周圍，以及一個或多個溝槽中附近，製備一個源極區，其中源極區為重摻雜第一導電類型；在一個或多個溝槽附近的一個或多個位置上，製備一個或多個深重摻雜接觸區，沿第三維度，其中一個或多個深重摻雜接觸區在第一方向上從上表面開始，延伸到輕摻雜層中，其中一個或多個深重摻雜接觸區與源極區電接觸； 在一個或多個溝槽中的一個或多個溝槽附近的臺面結構中的源極區中，製備一個沿第三維度方向的延長的開口，其中開口中的一部分摻雜本體區從源極區裸露出來；並且在臺面結構的延長開口中製備一個有源電晶體單元接觸區，其中有源電晶體單元接觸區與一個或多個深重摻雜接觸區中的一個或多個深重摻雜接觸區電接觸。
  32. 如申請專利範圍第31項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在一個或多個溝槽的底部附近的輕摻雜層中，製備一個或多個摻雜注入屏蔽區，沿第三維度延伸，其中一個或多個摻雜注入屏蔽區為第二導電類型。
  33. 如申請專利範圍第32項所述之用於製備半導體功率元件的方法，其特徵在於，製備一個或多個深重摻雜接觸區包括製備一個或多個第二導電類型的深注入區，深注入區比一個或多個深重摻雜接觸區更深，其中一個或多個深注入區與深注入屏蔽區相交。
  34. 如申請專利範圍第33項所述之用於製備半導體功率元件的方法，其特徵在於，製備一個或多個深重摻雜接觸區還包括至少穿過源極區刻蝕，形成一個或多個開口，穿過開口的底部，注入第二導電類型的摻雜物，在一個或多個深注入區上方，形成一個或多個重摻雜接觸區，其中一個或多個重摻雜接觸區為第二導電類型。
  35. 如申請專利範圍第31項所述之用於製備半導體功率元件的方法，其特徵在於，還包括至少穿過源極區刻蝕，形成一個或多個開口，通過 開口底部注入第二導電類型的摻雜物，從而製備一個或多個重摻雜接觸區，用電介質材料填充開口。
  36. 如申請專利範圍第35項所述之用於製備半導體功率元件的方法，其特徵在於，在源極區中製備延長的開口還包括，穿過源極區刻蝕一個延長的開口貫穿所述的一個或多個開口，其寬度比電介質材料填充的所述的一個或多個開口更窄。
  37. 如申請專利範圍第31項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在閘極電極和輕摻雜層之間的一個或多個溝槽的底部中，製備厚底部絕緣物。
  38. 如申請專利範圍第31項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在一個或多個閘極電極中相應的一個或多個閘極電極附近的一個或多個溝槽中的一個或多個溝槽中，製備一個或多個屏蔽電極，並且將一個或多個屏蔽電極電耦合到源極區。
  39. 一種用於製備半導體功率元件的方法，其特徵在於，包括：在第一導電類型的重摻雜層上方，第一導電類型的輕摻雜層中，製備一個或多個溝槽；在一個或多個溝槽中，製備一個或多個電絕緣閘極電極，回刻閘極電極的頂面，回刻到輕摻雜層上表面下方的水準，其中一個或多個溝槽中的每個溝槽的深度都在第一維度上延伸，寬度在第二維度上延伸，長度在第三維度上延伸，其中第一維度垂直於重摻雜層的平面，其中第二和第三維度平行於重摻雜層的平面； 將輕摻雜層回刻到閘極電極頂面下方的水準；在輕摻雜層上表面附近的一個或多個溝槽周圍，製備一個摻雜本體區，其中本體區為第二導電類型，第二導電類型與第一導電類型相反；在一個或多個溝槽附近沿第三維度的一個或多個位置上，製備一個或多個深重摻雜接觸區，其中一個或多個深重摻雜接觸區在第一維度上從所述的上表面開始，延伸到輕摻雜層中；並且在一個或多個溝槽中的一個或多個溝槽附近的臺面結構中，製備一個肖特基接觸區，其中一個或多個深重摻雜接觸區與肖特基接觸區電接觸。
  40. 如申請專利範圍第39項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在一個或多個溝槽底部附近的輕摻雜層中，製備一個或多個摻雜注入屏蔽區，沿第三維度延伸，其中所述的一個或多個摻雜注入屏蔽區為第二導電類型。
  41. 如申請專利範圍第40項所述之用於製備半導體功率元件的方法，其特徵在於，製備一個或多個深重摻雜接觸區包括，製備一個或多個第二導電類型的深注入區，深注入區比重摻雜接觸區更深，其中一個或多個深注入區與摻雜注入屏蔽區相交。
  42. 如申請專利範圍第39項所述之用於製備半導體功率元件的方法，其特徵在於，製備一個或多個深重摻雜區包括，在一個或多個溝槽中的兩個鄰近溝槽之間，製備一個或多個深重摻雜接觸區。
  43. 如申請專利範圍第42項所述之用於製備半導體功率元件的方法，其特徵在於，還包括沉積導電材料，填充兩個鄰近溝槽之間的肖特基接 觸區上方的空間。
  44. 如申請專利範圍第39項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在閘極電極和輕摻雜層之間的一個或多個溝槽底部，製備厚底部絕緣物。
  45. 如申請專利範圍第39項所述之用於製備半導體功率元件的方法，其特徵在於，製備肖特基接觸區包括，在本體區上方製備肖特基輕摻雜區，在肖特基輕摻雜區上方製備肖特基金屬層，其中肖特基輕摻雜區夾在肖特基金屬層和本體區之間，其中肖特基輕摻雜區為第二導電類型，但摻雜濃度低於本體區。
  46. 如申請專利範圍第39項所述之用於製備半導體功率元件的方法，其特徵在於，還包括在一個或多個閘極電極中相應的一個或多個閘極電極附近的一個或多個溝槽中的一個或多個溝槽中，製備一個或多個屏蔽電極，並且將一個或多個屏蔽電極電耦合到源極區。
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