CN115911087A - 一种提高uis性能的sgt-mosfet及其制造方法 - Google Patents
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Abstract
本发明公开了一种提高UIS性能的SGT‑MOSFET及其制造方法，属于电子半导体技术领域。该提高UIS性能的SGT‑MOSFET在P型体区与N+源区之间设有抗穿通层。本发明的SGT‑MOSFET的制造方法，通过在体与源之间形成的抗穿通层，在体和源之间产生高掺杂浓度区域，实现陡峭的浓度分布，从而降低体电阻率，防止寄生双极晶体管开启，提高SGT‑MOSFET的UIS能力。本发明的SGT‑MOSFET的制造方法，在外延层上，以向衬底的方向逐渐减少注入剂量的方式进行第二导电类型掺杂剂的多次注入；在SGT‑MOSFET器件的体区与源区之间形成了抗穿通层，使体区和源区之间产生高掺杂浓度区域。同时，为保证器件工作时形成正常的导通沟道，通过光刻(或其他)的方式使得抗穿通层在接近沟槽的位置掺杂浓度较低。
Description
技术领域
本发明属于电子工程技术领域，涉及一种提高UIS性能的SGT-MOSFET及其制造方法。
背景技术
传统SGT-MOSFET的沟槽结构由两个多晶硅部分组成：上半部分是控制栅，下半部分是屏蔽栅，屏蔽栅位于控制栅下方，如附图1所示。器件导通时漏极电流沿着沟槽的纵向侧壁，在体区表面形成反型层沟道，电子从源区通过沟道后，进入槽栅底部的漂移区，然后电流在整个元胞横截面宽度内展开。由于源区与体区之间的掺杂浓度分布平缓，体区电阻较高，所以寄生的源-体-外延层双极晶体管很容易打开，SGT-MOSFET会发生二次击穿，使器件温度升高，UIS性能下降，从而对器件造成永久性损坏。
发明内容
针对这些缺点，本发明提供了一种SGT-MOSFET的制造方法，通过在体与源之间形成的抗穿通层，在体和源之间产生高掺杂浓度区域，实现陡峭的浓度分布，从而降低体电阻率，防止寄生双极晶体管开启，提高SGT-MOSFET的UIS能力。
本发明的第一方面在于公开一种提高UIS性能的SGT-MOSFET，在P型体区与N+源区之间设有抗穿通层。
在本发明的一些实施方式中，所述抗穿通层的掺杂浓度高于所述P型体区的掺杂浓度。
在本发明的一些实施方式中，所述抗穿通层的掺杂浓度在1E+16atoms/cm3和8E+17atoms/cm3之间。
在本发明的一些实施方式中，还包括衬底、N型外延层、多晶硅控制栅、多晶硅屏蔽栅、隔离介质、S源级、G栅极和D漏级。
本发明的第二方面在于公开一种第一方面所述的一种根据权利要求1-4任一所述的提高UIS性能的SGT-MOSFET的制造方法，包括以下步骤：
S01，在衬底上的外延层中形成沟槽栅极；
S02，在所述外延层上进行第一次推阱步骤，将P型掺杂剂扩散到外延层以形成P型主体区；
S03，在所述外延层上进行第二次推阱步骤，将N型的掺杂剂注入到外延层以形成N+源区；
S04，在所述P型主体区和所述N+源区界面处形成一个P型的抗穿通层。
在本发明的一些实施方式中，S01中，所述形成沟槽栅极的步骤包括在所述外延层中形成沟槽，在所述沟槽内生长屏蔽电极介质层，然后填充屏蔽栅多晶硅，再把上部分多余的多晶刻蚀掉，再形成控制栅和屏蔽栅中间的隔离层，最后再次多晶硅填充并刻蚀多余的多晶硅的步骤。
在本发明的一些实施方式中，在本发明的一些实施方式中，S02和S03中，所述P型体区和N+源区位于所述N型外延层的上下两部分或者左右两部分。
在本发明的一些实施方式中，S03中，采用25-40kev能量注入(3-5)E+18atoms/cm3浓度的As离子到源区。
在本发明的一些实施方式中，S02中，所述第一次推阱步骤中，900-1100℃25-35分钟热过程推阱。
在本发明的一些实施方式中，S03中，所述第二次推阱步骤中，1000-1200℃30s的快速热退火方式进行杂质激活。
在本发明的一些实施方式中，还包括降低所述抗穿通层在接近沟槽的位置的掺杂浓度的步骤；优选为光刻。
本发明的有益效果：
本发明的SGT-MOSFET的制造方法，通过在体与源之间形成的抗穿通层，在体和源之间产生高掺杂浓度区域，实现陡峭的浓度分布，从而降低体电阻率，防止寄生双极晶体管开启，提高SGT-MOSFET的UIS能力。
本发明的SGT-MOSFET的制造方法，在外延层上，以向衬底的方向逐渐减少注入剂量的方式进行第二导电类型掺杂剂的多次注入；在SGT-MOSFET器件的体区与源区之间形成了抗穿通层，使体区和源区之间产生高掺杂浓度区域。同时，为保证器件工作时形成正常的导通沟道，通过光刻(或其他)的方式使得抗穿通层在接近沟槽的位置掺杂浓度较低。
附图说明
图1是传统SGT-MOSFET的示意图。
图2是图1中沿沟槽的纵向侧壁的掺杂浓度图。
图3是本发明一种实施例的SGT-MOSFET的图。
图4是沿图3的沟槽的纵向侧壁的掺杂浓度图。
图5是本本发明一种实施例的SGT-MOSFET关键工艺流程图。
图中，1—衬底，2—N型外延层，3—P型体区，4—N+源区，5—多晶硅N+控制栅，6—多晶硅N+屏蔽栅，7—隔离介质，8—P+抗穿通层，9a—源区4附近的第一PN结，9b—衬底1附近的第二PN结。在第一PN结9a和第二PN结9b之间分成两等份。将靠近第一PN结9a的部分设为第一区域10a，靠近第二PN结9b的部分设为第二区域10b，越是靠近第一PN结的区域，其掺杂浓度越大。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
若非特别指出，实施例和对比例为组分、组分含量、制备步骤、制备参数相同的平行试验。
本发明的一种SGT-MOSFET的制造方法的实施方式，以100V N型中压SGT-MOSFET为例，包括以下关键步骤：
在基板上的N型外延层中形成沟槽栅极，形成沟槽栅极的步骤包括在外延层中通过等离子体刻蚀形成6um深度的沟槽，在沟槽内生长屏蔽电极介质层二氧化硅
然后填充屏蔽栅多晶硅，再通过光刻和等离子体刻蚀把上部分多余的多晶刻蚀掉，再通过氧化方式形成控制栅和屏蔽栅中间的隔离层，最后通过栅极氧化加上再次多晶硅填充并刻蚀多余的多晶硅，形成所需的控制栅；
对体区进行离子注入，通过180kev能量注入P型杂质B并进行第一次推阱步骤，将P型掺杂剂扩散到N型外延层的上半部分，形成P型体区。此外，为了避免源区底部的轻度N型浓度和体区轻度P型浓度，使第一个PN结处的浓度相互补偿，导致体区电阻率增加。本发明通过降低工艺产热，使体区掺杂浓度分布接近上述注入步骤后的浓度分布。第一次推阱步骤采用高温短时间的工艺1000℃30min热过程推阱即形成体区的杂质浓度分布如图4所示；
将N型掺杂剂注入到外延层的表面，采用40kev能量注入5E+18atoms/cm3浓度的As离子到源区；
进行第二次推阱步骤，以扩散N型掺杂剂，形成源区。同样，为了使源区具有更陡的掺杂浓度分布，采用1100℃30s的快速热退火方式进行杂质激活。
本发明的工艺需要进一步降低热预算，因此第二次推阱步骤的时间需要比常规推阱时间更短，通常在第二次推阱步骤采用快速热加工(RTA或者RTP)，温度范围为850℃～1100℃，时间为20s～60s；
将P+型掺杂剂全面注入体区和源区界面，形成抗穿通层，其中抗穿通层高于体区的掺杂浓度，在本实施例中，可采用30kev能量注入8E+16atoms/cm3的B离子形成抗穿通层(抗穿通层的掺杂浓度在1E+16atoms/cm3和8E+17atoms/cm3之间，可根据需要进行调整)。值得注意的是，为保证器件工作时形成正常的导通沟道，通过光刻(或其他)的方式使得抗穿通层在接近沟槽的位置掺杂浓度较低。
上述步骤在本发明专利中是可以调整顺序的，之后步骤与常规SGT-MOSFET工艺相同。
基于上述，本发明通过在体与源之间形成的抗穿通层，实现陡峭的掺杂浓度分布，从而降低体电阻率，防止寄生双极晶体管开启，提高SGT-MOSFET的UIS能力。
现有技术下存在的SGT-MOSFET结构根据屏蔽栅极和控制栅极的结构形貌和相对位置差异可分为上下结构和左右结构两种，上述实施例(如图1所示)为上下结构的SGT-MOSFET，本发明技术方案同样适用于左右结构SGT-MOSFET。
本发明实施例属于N型SGT-MOSFET器件，以上技术方案同样适用于P型SGT-MOSFET。在P型产品上相应的掺杂类型相反。
以上对本发明优选的具体实施方式和实施例作了详细说明，但是本发明并不限于上述实施方式和实施例，在本领域技术人员所具备的知识范围内，还可以在不脱离本发明构思的前提下作出各种变化。
Claims (10)
1.一种提高UIS性能的SGT-MOSFET，其特征在于，在P型体区(3)与N+源区(4)之间设有抗穿通层(8)。
2.根据权利要求1所述的提高UIS性能的SGT-MOSFET，其特征在于，所述抗穿通层(8)的掺杂浓度高于所述P型体区(3)的掺杂浓度。
3.根据权利要求1或2所述的提高UIS性能的SGT-MOSFET，其特征在于，所述抗穿通层(8)的掺杂浓度在1E+16atoms/cm3和8E+17atoms/cm3之间。
4.根据权利要求1-3任一所述的提高UIS性能的SGT-MOSFET，其特征在于，还包括衬底(1)、N型外延层(3)、多晶硅控制栅(5)、多晶硅屏蔽栅(6)、隔离介质(7)、S源级、G栅极和D漏级。
5.一种根据权利要求1-4任一所述的提高UIS性能的SGT-MOSFET的制造方法，其特征在于，包括以下步骤：
S01，在衬底(1)上的外延层(2)中形成沟槽栅极；
S02，在所述外延层(2)上进行第一次推阱步骤，将P型掺杂剂扩散到外延层以形成P型主体区(3)；
S03，在所述外延层(2)上进行第二次推阱步骤，将N型的掺杂剂注入到外延层以形成N+源区(4)；
S04，在所述P型主体区(3)和所述N+源区(4)界面处形成一个P型的抗穿通层(8)。
6.根据权利要求5所述的提高UIS性能的SGT-MOSFET的制造方法，其特征在于，S01中，所述形成沟槽栅极的步骤包括在所述外延层(2)中形成沟槽，在所述沟槽内生长屏蔽电极介质层，然后填充屏蔽栅多晶硅，再把上部分多余的多晶刻蚀掉，再形成控制栅和屏蔽栅中间的隔离层，最后再次多晶硅填充并刻蚀多余的多晶硅的步骤。
7.根据权利要求5或6所述的提高UIS性能的SGT-MOSFET的制造方法，其特征在于，S02和S03中，所述P型体区(3)和N+源区(4)位于所述N型外延层(2)的上下两部分或者左右两部分。
8.根据权利要求5-7任一所述的提高UIS性能的SGT-MOSFET的制造方法，其特征在于，S03中，采用25-40kev能量注入(3-5)E+18atoms/cm3浓度的As离子到源区。
9.根据权利要求5-8任一所述的提高UIS性能的SGT-MOSFET的制造方法，其特征在于，S02中，所述第一次推阱步骤中，900-1100℃25-35分钟热过程推阱；
和/或，S03中，所述第二次推阱步骤中，1000-1200℃30s的快速热退火方式进行杂质激活。
10.根据权利要求5-9任一所述的提高UIS性能的SGT-MOSFET的制造方法，其特征在于，还包括降低所述抗穿通层(8)在接近沟槽的位置的掺杂浓度的步骤；优选为光刻。
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