CN115295417A - 一种横向变掺杂高压ldmos及其制作方法 - Google Patents
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Abstract
本发明提供一种横向变掺杂高压LDMOS及其制作方法，该方法包括以下步骤：基于衬底形成漂移区、体区、漏极、源极及栅极，栅极包括主栅极和虚拟栅极，主栅极横跨于漂移区与体区之间，虚拟栅极位于漂移区上且位于主栅极及漏极之间，虚拟栅极中设有在主栅极指向漏极的方向上依次排列且间距依次或间歇减小的多个离子注入窗口；基于虚拟栅极向漂移区进行离子注入并退火以在漂移区中形成掺杂浓度在主栅极指向漏极的方向上逐渐增大的掺杂区域。本发明的横向变掺杂高压LDMOS通过离子注入实现漏极到源极漂移区浓度的缓变降低，以实现整体浓度的增加，有效降低了导通内阻，同时搭配场板技术可以有效提高器件的击穿电压，工艺步骤简单且易精确控制。
Description
技术领域
本发明属于半导体集成电路制造领域，涉及一种横向变掺杂高压LDMOS及其制作方法。
背景技术
横向扩散金属氧化物半导体(laterally-diffused metal-oxidesemiconductor，LDMOS)晶体管在关键的器件特性方面性能优异且与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)工艺容易兼容，因此被广泛应用。在LDMOS晶体管器件中，击穿电压和导通电阻是两个最重要的性能参数，目前的受到击穿电压和导通电阻的制约关系，阻碍了LDMOS晶体管器件性能的进一步提高。
现有技术中通过搭配场板技术可以降低沟道开启时的源漏区电场，从而提高击穿电压，具体工艺为在先形成漏极漂移区和源极的体区，然后形成栅极，形成栅极后进行源漏极掺杂，最后形成场板完成LDMOS的器件结构，请参阅图1，显示为现有技术搭配自对准硅化物阻挡层(Self-Aligned Block，SAB)类型场板LDMOS结构示意图。但是，该场板结构主要靠漏极漂移区实现高耐压，但漂移区采用低浓度的离子注入，是以增加器件导通电阻，损失导通电流为代价的。
因此，如何提供一种不以增加器件导通内阻造成电流损失为代价就能够提高击穿电压的LDMOS，并实现工艺简单易精确控制的，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种工艺简单且易精确控制横向变掺杂高压LDMOS及其制作方法，用于解决现有技术中搭配场板技术提高LDMOS击穿电压时以提高导通内阻为代价造成电流损失的问题。
为实现上述目的及其他相关目的，本发明提供一种横向变掺杂高压LDMOS制作方法，包括以下步骤：
提供一衬底；
基于所述衬底形成漂移区、体区、漏极、源极及栅极，所述漂移区及所述体区均位于所述衬底中并间隔设置，所述漏极位于所述偏漂移区中，所述源极位于所述体区中，所述栅极位于所述衬底上，所述栅极包括主栅极和虚拟栅极，所述主栅极横跨于所述漂移区与所述体区之间，且所述主栅极的一端延伸至所述漂移区上方，所述主栅极的另一端延伸至所述源极上方，所述虚拟栅极位于所述漂移区上且位于所述主栅极及所述漏极之间，所述虚拟栅极中设有多个离子注入窗口，所述多个离子注入窗口在所述主栅极指向所述漏极的方向上依次排列且间距依次或间歇减小；
基于所述虚拟栅极向所述漂移区进行离子注入并退火以在所述漂移区中形成掺杂区域，所述掺杂区域的掺杂浓度在所述主栅极指向所述漏极的方向上逐渐增大。
可选地，还包括以下步骤：形成场板于所述虚拟栅极上表面，所述场板还填充进所述离子注入窗口中。
可选地，所述场板还延伸至所述主栅极的上表面。
可选地，所述漏极与所述掺杂区域连接。
可选地，所述虚拟栅极被多个所述离子注入窗口划分为沿所述主栅极指向所述漏极的方向上依次排列的第一虚拟部、第二虚拟部及第三虚拟部，所述第一虚拟部的宽度大于所述第二虚拟部的宽度，所述第二虚拟部的宽度大于所述第三虚拟部的宽度。
可选地，所述虚拟栅极包括一个或多个宽度相同的所述第一虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第二虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第三虚拟部。
可选地，所述漂移区、所述漏极及所述源极及所述掺杂区域的导电类型均为第一导电类型，所述体区的导电类型为与所述第一导电类型相反的第二导电类型，所述第一导电类型为P型或N型。
可选地，所述离子注入的能量范围是20KeV～800KeV，所述离子注入的剂量范围是1×1013cm-2～1×1015cm-2。
本发明还提供一种横向变掺杂高压LDMOS，包括：
衬底；
漂移区、体区、漏极、源极及栅极，所述漂移区及所述体区均位于所述衬底中并间隔设置，所述漏极位于所述偏漂移区中，所述源极位于所述体区中，所述栅极位于所述衬底上，所述栅极包括主栅极和虚拟栅极，所述主栅极横跨于所述漂移区与所述体区之间，且所述主栅极的一端延伸至所述漂移区上方，所述主栅极的另一端延伸至所述源极上方，所述虚拟栅极位于所述漂移区上且位于所述主栅极及所述漏极之间，所述虚拟栅极中设有多个离子注入窗口，所述多个离子注入窗口在所述主栅极指向所述漏极的方向上依次排列且间距依次或间歇减小；
掺杂区域，位于所述漂移区中并位于所述虚拟栅极所在区域，所述掺杂区域的掺杂浓度在所述主栅极指向所述漏极的方向上逐渐增大。
可选地，还包括场板，所述场板位于所述虚拟栅极上表面并填充进所述离子注入窗口中。
可选地，所述场板还延伸至所述主栅极的上表面。
可选地，所述虚拟栅极被多个所述离子注入窗口划分为沿所述主栅极指向所述漏极的方向上依次排列的第一虚拟部、第二虚拟部及第三虚拟部，所述第一虚拟部的宽度大于所述第二虚拟部的宽度，所述第二虚拟部的宽度大于所述第三虚拟部的宽度。
可选地，所述虚拟栅极包括一个或多个宽度相同的所述第一虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第二虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第三虚拟部。
可选地，所述第一虚拟部与第二虚拟部的宽度比范围是2～10，所述第一虚拟部与第三虚拟部的宽度比范围是5～20。
如上所述，本发明的横向变掺杂高压LDMOS的制作方法包括以下步骤：提供一衬底，基于衬底形成漂移区、体区、漏极、源极及栅极，栅极包括主栅极和虚拟栅极，主栅极横跨于漂移区与体区之间，虚拟栅极位于漂移区上且位于主栅极及漏极之间，虚拟栅极中设有在主栅极指向漏极的方向上依次排列且间距依次或间歇减小的多个离子注入窗口；基于虚拟栅极向漂移区进行离子注入并退火以在漂移区中形成掺杂浓度在主栅极指向漏极的方向上逐渐增大的掺杂区域。本发明的横向变掺杂高压LDMOS基于带有多个离子注入窗口的虚拟栅极进行离子注入实现漏极到源极漂移区浓度的缓变降低，以实现整体浓度的增加，有效降低了导通内阻，同时搭配场板技术可以有效提高器件的击穿电压，工艺步骤简单且易精确控制。
附图说明
图1显示为现有技术中搭配SAB类型场板nLDMOS的结构示意图。
图2显示为本发明的横向变掺杂高压LDMOS的制作方法于实施例一中的步骤流程图。
图3显示为本发明的横向变掺杂高压LDMOS的制作方法于实施例一中步骤S1所呈现的结构示意图。
图4显示为本发明的横向变掺杂高压LDMOS的制作方法于实施例一中步骤S2所呈现的结构示意图。
图5显示为图4中局部区域Ⅰ的放大结构示意图。
图6显示为本发明的横向变掺杂高压LDMOS的制作方法于实施例一中步骤S3所呈现的结构示意图。
图7显示为本发明的横向变掺杂高压LDMOS的制作方法于实施例一中形成场板步骤所呈现的结构示意图，还显示为本发明的横向变掺杂高压LDMOS于实施例二中的结构示意图。
图8显示为本发明的横向变掺杂高压LDMOS设有STI及金属引线时的结构示意图。
元件标号说明
1 衬底
2 漂移区
3 体区
4 漏极
5 源极
6 主栅极
7 离子注入窗口
8 第一虚拟部
9 第二虚拟部
10 第三虚拟部
11 掺杂区域
12 场板
13 浅沟槽隔离结构
14 金属引线
S1～S3 步骤
I 局部区域
W1 第一间距
W2 第二间距
W3 第三间距
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种横向变掺杂高压LDMOS的制作方法，请参阅图2，显示为本实施例的横向变掺杂高压LDMOS的制作方法的步骤流程图，包括以下步骤：
S1：提供一衬底；
S2：基于所述衬底形成漂移区、体区、漏极、源极及栅极，所述漂移区及所述体区均位于所述衬底中并间隔设置，所述漏极位于所述偏漂移区中，所述源极位于所述体区中，所述栅极位于所述衬底上，所述栅极包括主栅极和虚拟栅极，所述主栅极横跨于所述漂移区与所述体区之间，且所述主栅极的一端延伸至所述漂移区上方，所述主栅极的另一端延伸至所述源极上方，所述虚拟栅极位于所述漂移区上且位于所述主栅极及所述漏极之间，所述虚拟栅极中设有多个离子注入窗口，所述多个离子注入窗口在所述主栅极指向所述漏极的方向上依次排列且间距依次或间歇减小；
S3：基于所述虚拟栅极向所述漂移区进行离子注入并退火以在所述漂移区中形成掺杂区域，所述掺杂区域的掺杂浓度在所述主栅极指向所述漏极的方向上逐渐增大。
首先，请参阅图3，执行所述步骤S1：提供一衬底1。所述衬底1可以为N型衬底或P型衬底，可以根据实际情况进行选择，本实施例中所述衬底1为P型衬底。
再请参阅图4，执行所述步骤S2：基于所述衬底1形成漂移区2、体区3、漏极4、源极5及栅极，所述漂移区2及所述体区3均位于所述衬底1中并间隔设置，所述漏极4位于所述偏漂移区2中，所述源极5位于所述体区3中，所述栅极位于所述衬底1上，所述栅极包括主栅极6和虚拟栅极，所述主栅极6横跨于所述漂移区2与所述体区3之间，且所述主栅极1的一端延伸至所述漂移区2上方，所述主栅极6的另一端延伸至所述源极5上方，所述虚拟栅极位于所述漂移区2上且位于所述主栅极6及所述漏极4之间，所述虚拟栅极中设有多个离子注入窗口7，所述多个离子注入窗口7在所述主栅极6指向所述漏极4的方向上依次排列且间距依次或间歇减小。
作为示例，可通过离子注入及推结或其它合适的方法以形成所述漂移区2及所述体区3，所述漂移区2及所述体区3的深度、掺杂浓度、间隔宽度等参数可以根据实际需要进行设置。
作为示例，可通过离子注入及推结或其它合适的方法以形成所述漏极4及所述源极5，所述漏极4的掺杂浓度高于所述偏漂移区2的掺杂浓度。所述源极5的掺杂浓度高于所述体区3的掺杂浓度。
作为示例，可采用化学气相沉积、物理气相沉积或其它合适的方法于所述衬底1上形成栅极材料层，并采用光刻、刻蚀等工艺图形化所述栅极材料层以得到所述栅极。
作为示例，请参阅图5，显示为图4中局部区域Ⅰ的放大结构示意图，本实施例中的所述多个离子注入窗口7的大小相等且多个所述离子注入窗口7之间的间距从所述主栅极6指向所述漏极4的方向上间歇减小。
作为示例，图5中显示出了第一间距W1、第二间距W2及第三间距W3，且满足W1＞W2＞W3。
作为示例，所述虚拟栅极被多个所述离子注入窗口7划分为沿所述主栅极6指向所述漏极4的方向上依次排列的第一虚拟部8、第二虚拟部9及第三虚拟部10，所述第一虚拟部8的宽度大于所述第二虚拟部9的宽度，所述第二虚拟部9的宽度大于所述第三虚拟部10的宽度。
作为示例，所述虚拟栅极包括一个或多个宽度相同的所述第一虚拟部8，所述虚拟栅极包括一个或多个宽度相同的所述第二虚拟部9，所述虚拟栅极包括一个或多个宽度相同的所述第三虚拟部10，其中，图4呈现的为所述虚拟栅极包括两个宽度相同的所述第一虚拟部8、两个宽度相同的所述第二虚拟部9及两个宽度相同的所述第三虚拟部10的情形。
再请参阅图6，执行所述步骤S3，基于所述虚拟栅极向所述漂移区2进行离子注入并退火以在所述漂移区2中形成掺杂区域11，所述掺杂区域11的掺杂浓度在所述主栅极6指向所述漏极4的方向上逐渐增大。
本实施例中，所述第一虚拟部8、所述第二虚拟部9及所述第三虚拟部10可作为后续通过离子注入形成所述掺杂区域11时的硬掩膜，基于所述虚拟栅极向所述漂移区2进行离子注入时，仅所述离子注入窗口7上方的离子穿过所述离子注入窗口进入所述漂移区2内，而所述第一虚拟部8、所述第二虚拟部9及所述第三虚拟部10上方的离子未能进入所述漂移区内，鉴于所述第一虚拟部8、所述第二虚拟部9及所述第三虚拟部10的宽度不同，所述离子注入窗口7的大小相同，相对应区域的离子浓度存在较为明显的差异，因此通过调整虚拟栅极中多个所述离子注入窗口的间距大小即可精确控制掺杂区域离子注入的浓度，且完成离子注入步骤后不需要去除所述虚拟栅极，降低工艺成本和时间，有效提高生产效率。此外，进行离子注入过程中高能量的入射离子会与半导体晶格上的原子碰撞，使一些晶格原子发生位移，结果造成大量的空位，将使得注入区中的原子排列混乱或者变成为非晶区，离子注入后进行在一定温度下的退火工艺可以恢复晶体的结构和消除缺陷，还可使杂质原子移动到晶格点，将其激活。
作为示例，所述离子注入的能量范围是20KeV～800KeV，所述离子注入的剂量范围是1×1013cm-2～1×1015cm-2。在实际应用中，由于通过向所述漂移区2离子注入形成掺杂区域11，所述漂移区2整体的离子浓度相应地有所提高，可有效降低器件的导通内阻从而提高器件性能。此外，在保证性能要求的前提下，所述漂移区2的离子浓度可在常规离子浓度基础上适度降低。
作为示例，所述漂移区2、所述漏极4及所述源极5及所述掺杂区域的导电类型均为第一导电类型，所述体区3的导电类型为与所述第一导电类型相反的第二导电类型，所述第一导电类型为P型或N型。本实施例中，所述第一导电类型为N型，即所述漂移区2、所述漏极4及所述源极5及所述掺杂区域的导电类型均为N型，所述体区3的导电类型为P型。在其它实施例中，所述第一导电类型也可为P型。
作为示例，所述漂移区2、所述漏极4、所述源极5及所述掺杂区域的形成方法为N型或P型重掺杂(N+/P+)或者N型或P型轻掺杂漏(N Lightly Doped Drain，NLDD/P LightlyDoped Drain，PLDD)注入，掺杂的离子包括N型的P、As或者P型的B、BF2中的至少一种，所述体区3的掺杂离子包括P型B、BF2或者N型的P、As等。
作为示例，所述漏极4与所述掺杂区域12连接，从而实现所述漏极4到所述源极5的所述漂移区2的离子浓度缓变降低。
作为示例，请参阅图7，本实施例提供的横向变掺杂高压LDMOS的制作方法中还包括以下步骤：形成场板12于所述虚拟栅极的上表面，所述场板12还填充进所述离子注入窗口8中。
作为示例，所述场板12可仅位于所述虚拟栅极的上表面，也可选择性地延伸至所述主栅极6的上表面。所述场板12可以有效降低栅极在漏端附近的电场强度，增大曲率结的曲率半径，防止表面电场过于集中，从而提高器件的击穿电压，同时降低沟道中电子受强电场激发进入表面态的几率，从而起到抑制器件电流崩塌的作用。实际应用中，可以通过化学气相沉积工艺和等离子体增强化学气相沉积工艺等类似沉积工艺或其他合适方法形成所述场板12，此处不作强制要求。
本实施例的横向变掺杂高压LDMOS的制作方法基于带有多个离子注入窗口的虚拟栅极进行离子注入实现横向变掺杂高压LDMOS漏极到源极漂移区浓度的缓变降低，以实现整体浓度的增加，有效降低了导通内阻，同时搭配场板技术可以有效提高器件的击穿电压，工艺步骤简单且易精确控制。
实施例二
本实施例提供一种横向变掺杂高压LDMOS，请参阅图7，显示为本实施例的横向变掺杂高压LDMOS的结构示意图，包括：衬底1、漂移区2、体区3、漏极4、源极5、栅极以及掺杂区域11；所述漂移区2及所述体区3均位于所述衬底1中并间隔设置，所述漏极4位于所述偏漂移区2中，所述源极5位于所述体区3中，所述栅极位于所述衬底1上；所述栅极包括主栅极6和虚拟栅极，所述主栅极6横跨于所述漂移区2与所述体区3之间，且所述主栅极6的一端延伸至所述漂移区2上方，所述主栅极6的另一端延伸至所述源极5上方，所述虚拟栅极位于所述漂移区2上且位于所述主栅极6及所述漏极4之间，所述虚拟栅极中设有多个离子注入窗口7，所述多个离子注入窗口7在所述主栅极6指向所述漏极4的方向上依次排列且间距依次或间歇减小；所述掺杂区域11位于所述漂移区2中并位于所述虚拟栅极所在区域，所述掺杂区域11的掺杂浓度在所述主栅极6指向所述漏极4的方向上逐渐增大。
作为示例，本实施例提供的横向变掺杂高压LDMOS还包括场板12，所述场板12位于所述虚拟栅极上表面并填充进所述离子注入窗口7中。
作为示例，所述场板12可仅位于所述虚拟栅极的上表面，也可选择性地延伸至所述主栅极6的上表面。
作为示例，所述虚拟栅极被多个所述离子注入窗口7划分为沿所述主栅极6指向所述漏极4的方向上依次排列的第一虚拟部8、第二虚拟部9及第三虚拟部10，所述第一虚拟部8的宽度大于所述第二虚拟部9的宽度，所述第二虚拟部9的宽度大于所述第三虚拟部10的宽度。
作为示例，所述虚拟栅极包括一个或多个宽度相同的所述第一虚拟部8，所述虚拟栅极包括一个或多个宽度相同的所述第二虚拟部9，所述虚拟栅极包括一个或多个宽度相同的所述第三虚拟部10。
作为示例，所述第一虚拟部8与第二虚拟部9的宽度比范围是2～10，所述第一虚拟部8与第三虚拟部10的宽度比范围是5～20。
作为示例，请参阅图8，显示为本实施例中横向变掺杂高压LDMOS设有浅槽隔离结构(STI)时的结构示意图，所述浅槽隔离结构(STI)13位于所述衬底1中，所述浅槽隔离结构(STI)13用以减少电极间的漏电流，提高击穿电压。此外，本实施例中横向变掺杂高压LDMOS还设有金属引线14，所述金属引线14分别连接在所述漏极4、源极5及主栅极6上以实现所述漏极4、源极5及主栅极6的电性引出。
本实施例的横向变掺杂高压LDMOS包括掺杂区域，实现了漏极到源极漂移区浓度的缓变降低，并实现整体浓度的增加，有效降低了导通内阻，同时包括的场板结构可以有效提高器件的击穿电压，进一步提高器件的性能。
综上所述，本发明的横向变掺杂高压LDMOS的制作方法包括以下步骤：提供一衬底，基于衬底形成漂移区、体区、漏极、源极及栅极，栅极包括主栅极和虚拟栅极，主栅极横跨于漂移区与体区之间，虚拟栅极位于漂移区上且位于主栅极及漏极之间，虚拟栅极中设有在主栅极指向漏极的方向上依次排列且间距依次或间歇减小的多个离子注入窗口；基于虚拟栅极向漂移区进行离子注入并退火以在漂移区中形成掺杂浓度在主栅极指向漏极的方向上逐渐增大的掺杂区域。本发明的横向变掺杂高压LDMOS基于带有多个离子注入窗口的虚拟栅极进行离子注入实现漏极到源极漂移区浓度的缓变降低，以实现整体浓度的增加，有效降低了导通内阻，同时搭配场板技术可以有效提高器件的击穿电压，工艺步骤简单且易精确控制。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种横向变掺杂高压LDMOS的制作方法，其特征在于，包括以下步骤：
提供一衬底；
基于所述衬底形成漂移区、体区、漏极、源极及栅极，所述漂移区及所述体区均位于所述衬底中并间隔设置，所述漏极位于所述偏漂移区中，所述源极位于所述体区中，所述栅极位于所述衬底上，所述栅极包括主栅极和虚拟栅极，所述主栅极横跨于所述漂移区与所述体区之间，且所述主栅极的一端延伸至所述漂移区上方，所述主栅极的另一端延伸至所述源极上方，所述虚拟栅极位于所述漂移区上且位于所述主栅极及所述漏极之间，所述虚拟栅极中设有多个离子注入窗口，所述多个离子注入窗口在所述主栅极指向所述漏极的方向上依次排列且间距依次或间歇减小；
基于所述虚拟栅极向所述漂移区进行离子注入并退火以在所述漂移区中形成掺杂区域，所述掺杂区域的掺杂浓度在所述主栅极指向所述漏极的方向上逐渐增大。
2.根据权利要求1所述的横向变掺杂高压LDMOS的制作方法，其特征在于，还包括以下步骤：形成场板于所述虚拟栅极上表面，所述场板还填充进所述离子注入窗口中。
3.根据权利要求2所述的横向变掺杂高压LDMOS的制作方法，其特征在于：所述场板还延伸至所述主栅极的上表面。
4.根据权利要求1所述的横向变掺杂高压LDMOS的制作方法，其特征在于，所述漏极与所述掺杂区域连接。
5.根据权利要求1所述的横向变掺杂高压LDMOS制作方法，其特征在于：所述虚拟栅极被多个所述离子注入窗口划分为沿所述主栅极指向所述漏极的方向上依次排列的第一虚拟部、第二虚拟部及第三虚拟部，所述第一虚拟部的宽度大于所述第二虚拟部的宽度，所述第二虚拟部的宽度大于所述第三虚拟部的宽度。
6.根据权利要求5所述的横向变掺杂高压LDMOS制作方法，其特征在于：所述虚拟栅极包括一个或多个宽度相同的所述第一虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第二虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第三虚拟部。
7.根据权利要求1所述的横向变掺杂高压LDMOS的制作方法，其特征在于：所述漂移区、所述漏极及所述源极及所述掺杂区域的导电类型均为第一导电类型，所述体区的导电类型为与所述第一导电类型相反的第二导电类型，所述第一导电类型为P型或N型。
8.根据权利要求1所述的一种横向变掺杂高压LDMOS制作方法，其特征在于：所述离子注入的能量范围是20KeV～800KeV，所述离子注入的剂量范围是1×1013cm-2～1×1015cm-2。
9.一种横向变掺杂高压LDMOS，其特征在于，包括：
衬底；
漂移区、体区、漏极、源极及栅极，所述漂移区及所述体区均位于所述衬底中并间隔设置，所述漏极位于所述偏漂移区中，所述源极位于所述体区中，所述栅极位于所述衬底上，所述栅极包括主栅极和虚拟栅极，所述主栅极横跨于所述漂移区与所述体区之间，且所述主栅极的一端延伸至所述漂移区上方，所述主栅极的另一端延伸至所述源极上方，所述虚拟栅极位于所述漂移区上且位于所述主栅极及所述漏极之间，所述虚拟栅极中设有多个离子注入窗口，所述多个离子注入窗口在所述主栅极指向所述漏极的方向上依次排列且间距依次或间歇减小；
掺杂区域，位于所述漂移区中并位于所述虚拟栅极所在区域，所述掺杂区域的掺杂浓度在所述主栅极指向所述漏极的方向上逐渐增大。
10.根据权利要求9所述的横向变掺杂高压LDMOS，其特征在于：还包括场板，所述场板位于所述虚拟栅极上表面并填充进所述离子注入窗口中。
11.根据权利要求10所述的横向变掺杂高压LDMOS，其特征在于：所述场板还延伸至所述主栅极的上表面。
12.根据权利要求9所述的横向变掺杂高压LDMOS，其特征在于：所述虚拟栅极被多个所述离子注入窗口划分为沿所述主栅极指向所述漏极的方向上依次排列的第一虚拟部、第二虚拟部及第三虚拟部，所述第一虚拟部的宽度大于所述第二虚拟部的宽度，所述第二虚拟部的宽度大于所述第三虚拟部的宽度。
13.根据权利要求12所述的横向变掺杂高压LDMOS，其特征在于：所述虚拟栅极包括一个或多个宽度相同的所述第一虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第二虚拟部，所述虚拟栅极包括一个或多个宽度相同的所述第三虚拟部。
14.根据权利要求11所述的横向变掺杂高压LDMOS，其特征在于：所述第一虚拟部与第二虚拟部的宽度比范围是2～10，所述第一虚拟部与第三虚拟部的宽度比范围是5～20。
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|---|---|---|---|
| CN202210966902.5A CN115295417A (zh) | 2022-08-11 | 2022-08-11 | 一种横向变掺杂高压ldmos及其制作方法 |
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Cited By (1)
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|---|---|---|---|---|
| CN116779537A (zh) * | 2023-08-17 | 2023-09-19 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法以及半导体结构 |
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2022
- 2022-08-11 CN CN202210966902.5A patent/CN115295417A/zh active Pending
Cited By (2)
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| CN116779537A (zh) * | 2023-08-17 | 2023-09-19 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法以及半导体结构 |
| CN116779537B (zh) * | 2023-08-17 | 2023-11-14 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法以及半导体结构 |
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