CN108493240B - 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 - Google Patents
具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 Download PDFInfo
- Publication number
- CN108493240B CN108493240B CN201810398867.5A CN201810398867A CN108493240B CN 108493240 B CN108493240 B CN 108493240B CN 201810398867 A CN201810398867 A CN 201810398867A CN 108493240 B CN108493240 B CN 108493240B
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- silicon
- etching
- doped drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005641 tunneling Effects 0.000 title claims abstract description 37
- 230000005669 field effect Effects 0.000 title claims abstract description 20
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 126
- 239000010703 silicon Substances 0.000 claims description 70
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 68
- 229910052710 silicon Inorganic materials 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 48
- 230000008569 process Effects 0.000 claims description 43
- 238000001259 photo etching Methods 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 36
- 239000011241 protective layer Substances 0.000 claims description 20
- 239000000377 silicon dioxide Substances 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 19
- 229910052681 coesite Inorganic materials 0.000 claims description 18
- 229910052906 cristobalite Inorganic materials 0.000 claims description 18
- 229910052682 stishovite Inorganic materials 0.000 claims description 18
- 229910052905 tridymite Inorganic materials 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 7
- 238000011065 in-situ storage Methods 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims 1
- -1 arsenic ions Chemical class 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 16
- 238000005498 polishing Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管及其制备方法，主要解决现有器件开态电流低和双极效应严重的问题，其包括：SOI衬底(1)、隔离槽(2)、源区(3)、沟道区(4)、漏区(6)、栅区(5)及导电层(7)；隔离槽(2)位于SOI衬底(1)的两侧；源区(3)、沟道区(4)和漏区(6)位于SOI衬底的上表面；栅区(5)位于沟道区(4)的上侧；源区(3)，采用锗半导体材料；栅区(5)，采用Z型结构，且采用长度为3nm～9nm的栅覆盖在源区上；漏区(6)在靠近栅区(5)的一侧设有轻掺杂漏区。本发明能有效抑制双极效应，提高了驱动电流，可用于大规模集成电路的制作。
Description
技术领域
本发明属于半导体器件技术领域，尤其涉及一种Z型隧穿场效应晶体管及其制备方法，可用于大规模集成电路的制作。
背景技术
随着半导体集成技术的进步，集成电路技术遵循“Moore定律”的发展进入了纳米尺度。然而，来自短沟道效应，寄生效应以及量子隧穿等问题的挑战，使得常规的CMOS晶体管按比例缩小已变得越来越困难，难以满足集成电路持续发展的要求。
隧穿场效应晶体管TFET是基于带带隧穿量子隧穿效应机理工作的，在室温下亚阈值摆幅可以突破传统MOSFET亚阈值极限值60mV/decade的限制。所以TFET器件具有快速的开关特性和较低的泄漏电流，可以有效地降低器件功耗，被认为是延续“Moore定律”的重要途径。
但是，目前TFET器件面临开态电流比较低和双极效应严重的问题，严重限制了它在电路方面的广泛应用。为了改善TFET器件性能，科学工作者提出了多种新型TFET器件结构，这些新型结构虽说提高了TFET器件的开态电流。但是相比MOSFET器件，硅基TFET器件依然存在驱动电流低，双极效应严重的问题，使其应用受到了限制。因此，提高其驱动电流并有效抑制双极效应成为硅基TFET亟待解决的问题。
发明内容
本发明的目的在于针对上述传统硅基隧穿场效应晶体管的不足，提出一种具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管及制备方法，以在提高驱动电流的同时有效抑制双极效应。
为实现上述目的，本发明具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管，包括：SOI衬底、隔离槽、源区、沟道区、漏区、栅区及导电层；隔离槽位于SOI衬底的两侧；源区、沟道区和漏区位于SOI衬底的上表面；栅区位于沟道区的上侧，其特征在于：
所述源区，采用锗半导体材料；
所述栅区，采用Z型结构，且采用长度为3nm～9nm的栅覆盖在源区上；
所述漏区，在靠近栅区的一侧设有轻掺杂漏区。
进一步，所述栅区，采用HfO2作为栅介质层。
为实现上述目的，本发明的制备具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的方法，包括以下步骤：
1)依次制备包括底层硅、氧化物埋层和顶层硅的SOI衬底；
2)在顶层硅的两侧刻蚀，形成浅沟槽隔离区，并进行氧化物淀积，形成隔离槽；
3)在顶层硅表面刻蚀，形成源区凹槽，在300℃～600℃的温度条件下，外延淀积锗材料填充源区凹槽，同时在锗中通入硼掺杂气体对源区进行原位掺杂，形成掺杂浓度为1020cm-3的P型源区；
4)在顶层硅表面刻蚀，形成沟道凹槽，外延淀积本征硅半导体，形成本征硅沟道层；
5)在沟道层表面淀积高K介质栅氧化层和多晶硅，并选择性刻蚀掉多余的栅氧化层材料和多晶硅材料，形成Z型栅区；
6)在本征硅层表面右侧区域，采用光刻工艺形成漏区图形，再采用离子注入工艺形成掺杂浓度为1016cm-3～1018cm-3的轻掺杂漏区和掺杂浓度为1020cm-3的N型重掺杂漏区；
7)在源区、漏区和栅区光刻引线窗口，光刻引线窗口，淀积金属，光刻引线，形成源电极、漏电极和栅电极，最终完成具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的制备。
本发明具有如下优点：
第一，本发明的源区采用锗材料，由于锗材料有更小的有效质量和更窄的禁带宽度，从而缩短了载流子隧穿距离，有效提高了器件驱动电流；
第二，本发明由于栅区采用Z型栅结构，增加了隧穿面积，有效提高了载流子隧穿率，从而进一步提高了驱动电流；
第三，本发明由于采用了轻掺杂漏结构，增加了反向隧穿势垒宽度，使得器件处于反向工作状态时载流子隧穿几率变小，有效抑制了双极效应；
第四，本发明的制作工艺简单易行，与现有半导体制造工艺兼容，能够以低成本实现。
附图说明
图1为本发明器件的结构示意图；
图2为本发明制作图1器件的流程示意图；
图3为本发明实施例1的计算机辅助设计软件仿真特性曲线图；
图4为本发明实施例2的计算机辅助设计软件仿真特性曲线图；
图5为本发明实施例3的计算机辅助设计软件仿真特性曲线图。
具体实施方式
下面将结合附图，对本发明的实施例及效果进行详细描述：
参照图1，本发明具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管，包括，SOI衬底1、隔离槽2、源区3、沟道区4、漏区6、栅区5及导电层7，其中，SOI结构的衬底1由初始硅片11、中间氧化物埋层12和Si外延层13构成，栅区5由高K栅介质层51和多晶硅栅52构成，漏区6由轻掺杂漏区61和重掺杂漏区62构成，导电层7由源电极71、栅电极72和漏电极73构成；隔离槽2位于Si外延层13的两侧；源区3、沟道区4、轻掺杂漏区61和重掺杂漏区62自左向右依次位于Si外延层13的上表面；高K栅介质层51和多晶硅栅52自下而上覆盖在沟道区4之上；源电极71、栅电极72和漏电极73分别从源区3、栅区5和漏区6的表面引出。具体地，源区3采用窄带隙的锗材料；栅区5采用Z型结构，且栅覆盖源的长度S为3nm～9nm。
参照图2，本发明给出如下三种实施例。
实施例1，制作栅覆盖源的长度为3nm的隧穿场效应晶体管。
步骤1，制作SOI衬底，如图2(a)。
1a)在底层初始硅片上干氧氧化生成氧化物埋层；
1b)通过外延生长工艺在氧化物埋层上生长顶层硅外延层，形成SOI衬底。
步骤2，在顶层硅两侧刻蚀形成隔离槽，如图2(b)。
2a)在SOI衬底顶层硅表面先生长SiO2形成第一SiO2层，再在该层表面生长第一Si3N4层，形成第一保护层；
2b)使用光刻机，利用光刻工艺在第一保护层上形成浅沟槽隔离图形；
2c)利用干法刻蚀工艺在浅沟槽隔离图形处进行刻蚀，以形成浅沟槽隔离区，刻蚀深度为顶层硅厚度；
2d)使用化学气相淀积设备，在600℃的温度条件下，通过化学气相淀积工艺淀积二氧化硅材料填充浅沟槽隔离区；
2e)使用抛光机，对顶层硅表面机械抛光，去掉顶层硅表面多余的二氧化硅，使顶层硅表面平整，形成隔离槽。
步骤3，在顶层硅表面形成掺杂浓度为1020cm-3的源区，如图2(c)。
3a)先在顶层硅表面生长SiO2，形成第二SiO2层，再在该层表面生长第二Si3N4层，形成第二保护层；
3b)使用光刻机，利用光刻工艺在第二保护层的设定位置处进行光刻，形成源区图形；
3c)利用干法刻蚀工艺在源区图形处进行刻蚀，形成源区凹槽；
3d)在源区凹槽内利用选择性外延生长工艺淀积锗材料，使其完全填充沟槽，同时通入硼掺杂气体对源区进行原位掺杂，再通过退火实现掺杂元素的原位激活，形成掺杂浓度为1020cm-3的高掺杂P型源区。
步骤4，在顶层硅表面形成本征硅沟道区，如图2(d)。
4a)先在顶层硅表面生长SiO2，形成第三SiO2层，再在该层表面生长第三Si3N4层，形成第三保护层；
4b)使用光刻机，利用光刻工艺在第三保护层上光刻，形成凹槽区域图形；
4c)利用干法刻蚀工艺在凹槽区域图形处刻蚀形成凹槽；
4d)在凹槽内外延淀积本征硅材料，其厚度为6nm，形成本征硅沟道层。
步骤5，制备Z型栅区，并用栅覆盖源，如图2(e)。
5a)使用化学气相淀积设备，在600℃的温度条件下，利用化学气相淀积在本征硅沟道层表面淀积高K介质栅氧化层；
5b)利用选择性刻蚀工艺刻蚀掉沟道层表面的多余高K介质栅氧化层，使得栅覆盖源的长度为3nm，形成Z型栅介质层；
5c)在Z型栅介质层表面外延淀积重掺杂的晶硅栅材料；
5d)使用抛光机，对顶层硅表面进行机械抛光，以使表面平整且去除顶层硅表面的多晶硅和栅氧化层；再使用光刻机，利用光刻工艺在栅沟槽的多晶硅表面形成栅极图形，并选择性刻蚀掉栅沟槽表面部分的多晶硅材料和栅氧化层材料，形成Z型栅区。
步骤6，在顶层硅表面形成掺杂浓度为1016cm-3的轻掺杂漏区和1020cm-3的重掺杂漏区，如图2(f)。
6a)在顶层硅表面先生长SiO2以形成第四SiO2层，再在该层表面生长第四Si3N4层，形成第四保护层；
6b)使用光刻机，利用光刻工艺在第四保护层表面上形成轻掺杂漏区图形；
6c)利用干法刻蚀工艺在轻掺杂漏区图形处刻蚀形成能够暴露漏区的浅凹槽；
6d)使用离子注入机，利用离子注入工艺在凹槽处注入剂量为8e13cm2的砷离子，注入能量为10keV，形成掺杂浓度为1016cm-3的轻掺杂漏区；
6e)在顶层硅表面先生长SiO2以形成第五SiO2层，再在该层表面生长第五Si3N4层，形成第五保护层；
6f)使用光刻机，利用光刻工艺在第五保护层表面上形成重掺杂漏区图形；
6g)利用干法刻蚀工艺在重掺杂漏区图形处刻蚀形成能够暴露漏区的浅凹槽；
6h)使用离子注入机，利用离子注入工艺在凹槽处注入剂量为9e15cm2的砷离子，注入能量为50keV，形成掺杂浓度为1020cm-3的重掺杂漏区；
6i)在1000℃的温度条件下，快速高温退火，激活杂质。
步骤7，制作导电层，如图2(g)。
7a)使用化学气相淀积设备，在600℃的温度条件下，利用化学气相淀积工艺在顶层硅表面淀积氮化硅绝缘层；
7b)使用抛光机，机械抛光氮化硅绝缘层表面，使其光滑平整；
7c)在绝缘层与引线孔表面溅射金属，再进行合金化形成金属硅化物，并刻蚀掉金属硅化物表面的金属；
7d)再在绝缘层与引线孔表面溅射金属，直至填充引线孔，并机械抛光金属表面使其平整，再光刻形成源电极，栅电极，漏电极，完成具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的制作。
实施例2，制作栅覆盖源的长度为6nm的隧穿场效应晶体管。
步骤一，制作SOI衬底，如图2(a)。
本步骤的具体实施与实施例1的步骤1相同。
步骤二，在顶层硅两侧刻蚀形成隔离槽，如图2(b)。
本步骤的具体实施与实施例1的步骤2相同。
步骤三，在顶层硅表面形成掺杂浓度为1020cm-3的源区，如图2(c)。
本步骤的具体实施与实施例1的步骤3相同。
步骤四，在顶层硅表面形成本征硅沟道区，如图2(d)。
本步骤的具体实施与实施例1的步骤4相同。
步骤五，制备Z型栅区，并用栅覆盖源，如图2(e)。
5.1)使用化学气相淀积设备，在600℃的温度条件下，利用化学气相淀积在本征硅沟道层表面淀积高K介质栅氧化层；
5.2)利用选择性刻蚀工艺刻蚀掉沟道层表面的多余高K介质栅氧化层，使得栅覆盖源的长度为6nm，形成Z型栅介质层；
5.3)在Z型栅介质层表面外延淀积重掺杂的晶硅栅材料；
5.4)使用抛光机，对顶层硅表面进行机械抛光，以使表面平整且去除顶层硅表面的多晶硅和栅氧化层；再使用光刻机，利用光刻工艺在栅沟槽的多晶硅表面形成栅极图形，并选择性刻蚀掉栅沟槽表面部分的多晶硅材料和栅氧化层材料，形成Z型栅区。
步骤六，在顶层硅表面形成掺杂浓度为1017cm-3的轻掺杂漏区和1020cm-3的重掺杂漏区，如图2(f)。
6.1)在顶层硅表面先生长SiO2以形成第四SiO2层，再在该层表面生长第四Si3N4层，形成第四保护层；
6.2)使用光刻机，利用光刻工艺在第四保护层表面上形成轻掺杂漏区图形；
6.3)利用干法刻蚀工艺在轻掺杂漏区图形处刻蚀形成能够暴露漏区的浅凹槽；
6.4)使用离子注入机，利用离子注入工艺在凹槽处注入剂量为1e14cm2的砷离子，注入能量为20keV，形成掺杂浓度为1017cm-3的轻掺杂漏区；
6.5)在顶层硅表面先生长SiO2以形成第五SiO2层，再在该层表面生长第五Si3N4层，形成第五保护层；
6.6)使用光刻机，利用光刻工艺在第五保护层表面上形成重掺杂漏区图形；
6.7)利用干法刻蚀工艺在重掺杂漏区图形处刻蚀形成能够暴露漏区的浅凹槽；
6.8)使用离子注入机，利用离子注入工艺在凹槽处注入剂量为9e15cm2的砷离子，注入能量为50keV，形成掺杂浓度为1020cm-3的重掺杂漏区；
6.9)在1000℃的温度条件下，快速高温退火，激活杂质。
步骤七，制作导电层，如图2(g)。
本步骤的具体实施与实施例1的步骤7相同，完成具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的制作。
实施例3，制作栅覆盖源的长度为9nm的隧穿场效应晶体管。
第一步，制作SOI衬底，如图2(a)。
本步骤的具体实施与实施例1的步骤1相同。
第二步，在顶层硅两侧刻蚀形成隔离槽，如图2(b)。
本步骤的具体实施与实施例1的步骤2相同。
第三步，在顶层硅表面形成掺杂浓度为1020cm-3的源区，如图2(c)。
本步骤的具体实施与实施例1的步骤3相同。
第四步，在顶层硅表面形成本征硅沟道区，如图2(d)。
本步骤的具体实施与实施例1的步骤4相同。
第五步，制备Z型栅区，并用栅覆盖源，如图2(e)。
首先，使用化学气相淀积设备，在600℃的温度条件下，利用化学气相淀积在本征硅沟道层表面淀积高K介质栅氧化层；
接着，利用选择性刻蚀工艺刻蚀掉沟道层表面的多余高K介质栅氧化层，使得栅覆盖源的长度为9nm，形成Z型栅介质层；
接着，在Z型栅介质层表面外延淀积重掺杂的晶硅栅材料；
然后，使用抛光机，对顶层硅表面进行机械抛光，以使表面平整且去除顶层硅表面的多晶硅和栅氧化层；再使用光刻机，利用光刻工艺在栅沟槽的多晶硅表面形成栅极图形，并选择性刻蚀掉栅沟槽表面部分的多晶硅材料和栅氧化层材料，形成Z型栅区。
第六步，在顶层硅表面形成掺杂浓度为1018cm-3的轻掺杂漏区和1020cm-3的重掺杂漏区，如图2(f)。
首先，在顶层硅表面先生长SiO2以形成第四SiO2层，再在该层表面生长第四Si3N4层，形成第四保护层；
接着，使用光刻机，利用光刻工艺在第四保护层表面上形成轻掺杂漏区图形；
接着，利用干法刻蚀工艺在轻掺杂漏区图形处刻蚀形成能够暴露漏区的浅凹槽；
接着，使用离子注入机，利用离子注入工艺在凹槽处注入剂量为3e14cm2的砷离子，注入能量为30keV，形成掺杂浓度为1018cm-3的轻掺杂漏区；
接着，在顶层硅表面先生长SiO2以形成第五SiO2层，再在该层表面生长第五Si3N4层，形成第五保护层；
接着，使用光刻机，利用光刻工艺在第五保护层表面上形成重掺杂漏区图形；
接着，利用干法刻蚀工艺在重掺杂漏区图形处刻蚀形成能够暴露漏区的浅凹槽；
接着，使用离子注入机，利用离子注入工艺在凹槽处注入剂量为9e15cm2的砷离子，注入能量为50keV，形成掺杂浓度为1020cm-3的重掺杂漏区；
然后，在1000℃的温度条件下，快速高温退火，激活杂质。
第七步，制作导电层，如图2(g)。
本步骤的具体实施与实施例1的步骤7相同，完成具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的制作。
本发明的特征和效果可以通过以下仿真实验进一步说明，
实验内容：
实验1，通过计算机辅助设计软件对本发明实施例1的隧穿晶体管和常规的TFET进行I-V特性仿真，结果如图3所示。
实验2，通过计算机辅助设计软件对本发明实施例2的隧穿晶体管和常规的TFET进行I-V特性仿真，结果如图4所示。
实验3，通过计算机辅助设计软件对本发明实施例3的隧穿晶体管和常规的TFET进行I-V特性仿真，结果如图5所示。
从图3～图5的对比结果可见，与传统硅基TFET器件相比，本发明提供的具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管采用具有更小有效质量和窄禁带宽度的锗半导体材料作源区，缩短了隧穿距离，增大载流子隧穿率，从而有效提高了驱动电流；同时由于本发明采用Z型栅结构，增大了隧穿面积，极大程度提高了载流子隧穿率，从而进一步提升了驱动电流；另外，本发明制备的隧穿晶体管采用轻掺杂漏结构，增加了反向隧穿势垒宽度，有效抑制了双极效应。
以上描述仅是本发明的三个具体实例，并未构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。
Claims (5)
1.一种具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的制备方法，其特征在于，包括以下步骤：
1)依次制备包括底层硅、氧化物埋层和顶层硅的SOI衬底；
2)在顶层硅的两侧刻蚀，形成浅沟槽隔离区，并进行氧化物淀积，形成隔离槽；
3)在顶层硅表面刻蚀，形成源区凹槽，在300℃～600℃的温度条件下，外延淀积锗材料填充源区凹槽，同时在锗中通入硼掺杂气体对源区进行原位掺杂，形成掺杂浓度为1020cm-3的P型源区；
4)在顶层硅表面刻蚀，形成沟道凹槽，外延淀积本征硅半导体，形成本征硅沟道层；
5)在沟道层表面淀积高K介质栅氧化层和多晶硅，并选择性刻蚀掉多余的栅氧化层材料和多晶硅材料，形成Z型栅区；
6)在本征硅层表面右侧区域，采用光刻工艺形成漏区图形，再采用离子注入工艺形成掺杂浓度为1016cm-3～1018cm-3的轻掺杂漏区和掺杂浓度为1020cm-3的N型重掺杂漏区；
7)在源区、漏区和栅区光刻引线窗口，光刻引线窗口，淀积金属，光刻引线，形成源电极、漏电极和栅电极，最终完成具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的制备。
2.根据权利要求1所述的方法，其特征在于，步骤2)中在顶层硅的两侧刻蚀，形成浅沟槽隔离区，按如下步骤进行：
2a)在SOI衬底顶层硅表面生长SiO2以形成第一SiO2层，再在该层表面生长第一Si3N4层，形成第一保护层；
2b)利用光刻工艺在第一保护层上形成浅沟槽隔离区图形；
2c)利用干法刻蚀工艺在浅沟槽隔离区图形处刻蚀，形成浅沟槽隔离区，刻蚀深度为顶层硅厚度。
3.根据权利要求1所述的方法，其特征在于，步骤3)中在顶层硅表面刻蚀，形成源区凹槽，按如下步骤进行：
3a)在顶层硅表面生长SiO2以形成第二SiO2层，再在该层表面生长第二Si3N4层，形成第二保护层；
3b)利用光刻工艺在第二保护层上形成源区图形；
3c)利用干法刻蚀工艺在源区图形处刻蚀，形成源区凹槽。
4.根据权利要求1所述的方法，其特征在于，步骤6)中通过离子注入工艺形成的轻掺杂漏区，其注入砷离子的剂量和能量分别为8e13cm2～3e14cm2和10keV～30keV。
5.根据权利要求1所述的方法，其特征在于，步骤6)中采用离子注入工艺形成的N型重掺杂漏区，其注入砷离子的剂量和能量分别为9e15 cm2和50keV。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810398867.5A CN108493240B (zh) | 2018-04-28 | 2018-04-28 | 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810398867.5A CN108493240B (zh) | 2018-04-28 | 2018-04-28 | 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108493240A CN108493240A (zh) | 2018-09-04 |
| CN108493240B true CN108493240B (zh) | 2020-09-04 |
Family
ID=63313462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810398867.5A Active CN108493240B (zh) | 2018-04-28 | 2018-04-28 | 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108493240B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1964072A (zh) * | 2006-12-08 | 2007-05-16 | 北京大学 | 一种不对称肖特基势垒mos晶体管及其制作方法 |
| CN102074577A (zh) * | 2010-10-09 | 2011-05-25 | 北京大学 | 一种垂直沟道场效应晶体管及其制备方法 |
| CN102142461A (zh) * | 2011-01-07 | 2011-08-03 | 清华大学 | 栅控肖特基结隧穿场效应晶体管及其形成方法 |
| CN102403233A (zh) * | 2011-12-12 | 2012-04-04 | 复旦大学 | 垂直沟道的隧穿晶体管的制造方法 |
| CN104332502A (zh) * | 2014-11-07 | 2015-02-04 | 华为技术有限公司 | 一种互补隧穿场效应晶体管及其制作方法 |
| CN107431068A (zh) * | 2015-03-13 | 2017-12-01 | 高通股份有限公司 | 单个基板上的互补金属氧化物半导体(cmos)晶体管和隧道场效应晶体管(tfet) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2439777B1 (en) * | 2010-10-11 | 2013-08-14 | Nxp B.V. | Tunnel field effect transistor |
| JP2012204595A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 電界効果トランジスタ |
-
2018
- 2018-04-28 CN CN201810398867.5A patent/CN108493240B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1964072A (zh) * | 2006-12-08 | 2007-05-16 | 北京大学 | 一种不对称肖特基势垒mos晶体管及其制作方法 |
| CN102074577A (zh) * | 2010-10-09 | 2011-05-25 | 北京大学 | 一种垂直沟道场效应晶体管及其制备方法 |
| CN102142461A (zh) * | 2011-01-07 | 2011-08-03 | 清华大学 | 栅控肖特基结隧穿场效应晶体管及其形成方法 |
| CN102403233A (zh) * | 2011-12-12 | 2012-04-04 | 复旦大学 | 垂直沟道的隧穿晶体管的制造方法 |
| CN104332502A (zh) * | 2014-11-07 | 2015-02-04 | 华为技术有限公司 | 一种互补隧穿场效应晶体管及其制作方法 |
| CN107431068A (zh) * | 2015-03-13 | 2017-12-01 | 高通股份有限公司 | 单个基板上的互补金属氧化物半导体(cmos)晶体管和隧道场效应晶体管(tfet) |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108493240A (zh) | 2018-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102983168B (zh) | 带双扩散的条形栅隧穿场效应晶体管及其制备方法 | |
| CN108538911B (zh) | 优化的l型隧穿场效应晶体管及其制备方法 | |
| WO2014146417A1 (zh) | 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法 | |
| CN103579324B (zh) | 一种三面源隧穿场效应晶体管及其制备方法 | |
| WO2012116528A1 (en) | Tunneling field effect transistor and method for forming the same | |
| CN103560144B (zh) | 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法 | |
| CN108666219A (zh) | 半导体器件及其形成方法 | |
| US20180166569A1 (en) | Semiconductor structure and fabricating method thereof | |
| CN110034067A (zh) | 半导体器件及其形成方法 | |
| CN111048580A (zh) | 一种碳化硅绝缘栅双极晶体管及其制作方法 | |
| US20160035889A1 (en) | Strip-shaped gate tunneling field effect transistor using composite mechanism and fabrication method thereof | |
| CN114512546A (zh) | 冷源肖特基晶体管及其制备工艺 | |
| CN109285778B (zh) | 半导体器件及其形成方法 | |
| CN102117834A (zh) | 一种带杂质分凝的复合源mos晶体管及其制备方法 | |
| CN108493240B (zh) | 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 | |
| CN102117833A (zh) | 一种梳状栅复合源mos晶体管及其制作方法 | |
| WO2021227448A1 (zh) | 一种隧穿场效应晶体管的漏端负交叠区自对准制备方法 | |
| CN110828563A (zh) | 隧穿场效应晶体管及其形成方法 | |
| CN115295417A (zh) | 一种横向变掺杂高压ldmos及其制作方法 | |
| US7479668B2 (en) | Source/drain extension implant process for use with short time anneals | |
| CN109427681A (zh) | 半导体结构及其形成方法 | |
| CN104465377B (zh) | Pmos晶体管及其形成方法 | |
| CN110718463A (zh) | 隧穿场效应晶体管及其形成方法 | |
| CN105390531B (zh) | 一种隧穿场效应晶体管的制备方法 | |
| CN113571589B (zh) | 异质栅介质的异质结隧穿场效应晶体管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210727 Address after: 401332 unit 1, building 1, phase 3, R & D building, Xiyong micro power park, Shapingba District, Chongqing Patentee after: Chongqing Institute of integrated circuit innovation Xi'an University of Electronic Science and technology Address before: 710071 Taibai South Road, Yanta District, Xi'an, Shaanxi Province, No. 2 Patentee before: XIDIAN University |
|
| TR01 | Transfer of patent right |