CN108666219A - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN108666219A CN108666219A CN201710197396.7A CN201710197396A CN108666219A CN 108666219 A CN108666219 A CN 108666219A CN 201710197396 A CN201710197396 A CN 201710197396A CN 108666219 A CN108666219 A CN 108666219A
- Authority
- CN
- China
- Prior art keywords
- source
- concentration
- drain
- semiconductor devices
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 230000004888 barrier function Effects 0.000 claims abstract description 88
- 239000011248 coating agent Substances 0.000 claims abstract description 83
- 238000000576 coating method Methods 0.000 claims abstract description 83
- 150000002500 ions Chemical class 0.000 claims description 103
- 239000000463 material Substances 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 27
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- -1 phosphonium ion Chemical class 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 12
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
一种半导体器件及其形成方法，其中方法包括：提供基底，基底包括第一区、位于第一区两侧且与第一区邻接的第二区，基底第一区上有栅极结构；在栅极结构两侧基底第二区中分别形成源漏掺杂层，所述源漏掺杂层中有源漏离子，源漏掺杂层中的源漏离子具有第一浓度，源漏掺杂层的顶部表面低于基底第一区的顶部表面；在源漏掺杂层表面形成阻挡层，阻挡层中有源漏离子，阻挡层中的源漏离子具有第二浓度，阻挡层的顶部表面高于或齐平于基底第一区的顶部表面；在阻挡层的表面形成覆盖层，覆盖层中有源漏离子，覆盖层中的源漏离子具有第三浓度，第三浓度大于第一浓度，且第二浓度小于第三浓度。所述半导体器件的形成方法改善了半导体器件的短沟道效应。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，无论是平面式的MOS晶体管还是鳍式场效应晶体管构成的半导体器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以改善半导体器件的短沟道效应。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括第一区、位于第一区两侧且与第一区邻接的第二区，所述基底第一区上具有栅极结构；在所述栅极结构两侧基底第二区中分别形成源漏掺杂层，所述源漏掺杂层中具有源漏离子，所述源漏掺杂层中的源漏离子具有第一浓度，所述源漏掺杂层的顶部表面低于基底第一区的顶部表面；在所述源漏掺杂层表面形成阻挡层，阻挡层中具有源漏离子，所述阻挡层中的源漏离子具有第二浓度，所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面；在所述阻挡层的表面形成覆盖层，覆盖层中具有源漏离子，所述覆盖层中的源漏离子具有第三浓度，第三浓度大于第一浓度，且第二浓度小于第三浓度。
可选的，还包括：采用自对准硅化工艺在覆盖层表面形成金属硅化物层。
可选的，所述第二浓度小于所述第一浓度。
可选的，所述第二浓度为所述第一浓度的1％～10％。
可选的，所述第二浓度为1e19atom/cm3～1e20atom/cm3；所述第一浓度为1e20atom/cm3～1e22atom/cm3。
可选的，所述第三浓度为所述第一浓度的10倍以上。
可选的，当所述半导体器件的类型为N型时，所述阻挡层和覆盖层的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述阻挡层和覆盖层的材料为掺硼的锗硅，所述源漏离子为硼离子。
可选的，形成所述阻挡层的工艺为外延生长工艺；形成所述覆盖层的工艺为外延生长工艺。
可选的，形成所述源漏掺杂层的步骤包括：在所述栅极结构两侧的基底第二区中分别形成凹陷；在所述凹陷中外延生长源漏掺杂层。
可选的，还包括：在所述凹陷中外延生长源漏掺杂层之前，在所述凹陷内壁形成种子层。
可选的，所述栅极结构底部的基底第一区中具有沟道区；所述源漏掺杂层对沟道区产生应力。
可选的，当所述半导体器件的类型为N型时，所述源漏掺杂层的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述源漏掺杂层的材料为掺硼的锗硅，所述源漏离子为硼离子。
本发明还提供一种半导体器件，包括：基底，所述基底包括第一区、位于第一区两侧且与第一区邻接的第二区；位于基底第一区上的栅极结构；分别位于栅极结构两侧基底第二区中的源漏掺杂层，所述源漏掺杂层中具有源漏离子，所述源漏掺杂层中的源漏离子具有第一浓度，所述源漏掺杂层的顶部表面低于基底第一区的顶部表面；位于所述源漏掺杂层表面的阻挡层，阻挡层中具有源漏离子，所述阻挡层中的源漏离子具有第二浓度，所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面；位于所述阻挡层表面的覆盖层，覆盖层中具有源漏离子，所述覆盖层中的源漏离子具有第三浓度，第三浓度大于第一浓度，且第二浓度小于第三浓度。
可选的，还包括：位于所述覆盖层表面的金属硅化物层。
可选的，所述第二浓度小于所述第一浓度。
可选的，所述第二浓度为所述第一浓度的1％～10％。
可选的，所述第二浓度为1e19atom/cm3～1e20atom/cm3；所述第一浓度为1e20atom/cm3～1e22atom/cm3。
可选的，所述第三浓度为所述第一浓度的10倍以上。
可选的，当所述半导体器件的类型为N型时，所述阻挡层和覆盖层的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述阻挡层和覆盖层的材料为掺硼的锗硅，所述源漏离子为硼离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，所述覆盖层中源漏离子的浓度大于所述源漏掺杂层中源漏离子的浓度，用于使后续在覆盖层表面形成的金属硅化物层和源漏掺杂层之间的接触势垒较低。所述源漏掺杂层的顶部表面低于基底第一区的顶部表面，使源漏掺杂层与栅极结构相对的面积较小，从而降低源漏掺杂层和栅极结构之间的边缘电容。由于在所述覆盖层和源漏掺杂层之间形成了阻挡层，且所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面，因此所述阻挡层将源漏掺杂层暴露出的第一区的侧壁覆盖住。那么形成覆盖层后，覆盖层和第一区的侧壁不会接触，从而避免覆盖层中高浓度的源漏离子直接向第一区扩散。又由于阻挡层中源漏离子的浓度小于覆盖层中源漏离子浓度，因此阻挡层中源漏离子向第一区中扩散的程度较小。进而阻挡层中源漏离子的浓度与基底第一区中导电离子的浓度差较大，阻挡层与基底第一区形成的耗尽层在沟道区长度方向上的尺寸较小。综上，降低了栅极结构两侧基底第二区分别和第一区形成的耗尽层连通在一起的几率，从而改善了短沟道效应。
本发明技术方案提供的半导体器件中，由于在所述覆盖层和源漏掺杂层之间形成了阻挡层，且所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面，因此所述阻挡层将源漏掺杂层暴露出的第一区的侧壁覆盖住。那么形成覆盖层后，覆盖层和第一区的侧壁不会接触，从而避免覆盖层中高浓度的源漏离子直接向第一区扩散。又由于阻挡层中源漏离子的浓度小于覆盖层中源漏离子浓度，因此阻挡层中源漏离子向第一区中扩散的程度较小。进而阻挡层中源漏离子的浓度与基底第一区中导电离子的浓度差较大，阻挡层与基底第一区形成的耗尽层在沟道区长度方向上的尺寸较小。综上，降低了栅极结构两侧基底第二区分别和第一区形成的耗尽层连通在一起的几率，从而改善了短沟道效应。
附图说明
图1至图2是一种鳍式场效应晶体管形成过程的结构示意图；
图3至图11是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能仍有待提高。
图1至图2是一种鳍式场效应晶体管形成过程的结构示意图。
参考图1，提供半导体衬底101，所述半导体衬底101上具有鳍部102和横跨所述鳍部102的栅极结构110；在所述栅极结构110两侧的鳍部102中形成源漏掺杂层120，所述源漏掺杂层120中具有源漏离子，所述源漏掺杂层120的顶部表面低于所述栅极结构110底部鳍部102的顶部表面。
参考图2，在所述源漏掺杂层120表面形成覆盖层130，所述覆盖层130中具有源漏离子，所述覆盖层130中源漏离子的浓度大于所述源漏掺杂层120中源漏离子的浓度；采用自对准硅化工艺在所述覆盖层130的表面形成金属硅化物层140。
然而，上述方法形成的鳍式场效应晶体管的性能较差，经研究发现，原因在于：
形成金属硅化物140的步骤包括：在所述覆盖层130表面形成金属层；进行退火处理，使金属层和覆盖层130的表面反应而形成金属硅化物层。
所述覆盖层130的作用包括：所述覆盖层260中源漏离子的浓度大于所述源漏掺杂层240中源漏离子的浓度，用于使形成的金属硅化物层的电阻较小，金属硅化物层和源漏掺杂层240之间的接触势垒较低。所述源漏掺杂层120的顶部表面低于所述栅极结构110底部鳍部102的顶部表面，使源漏掺杂层120与栅极结构110相对的面积较小，从而降低源漏掺杂层120和栅极结构110之间的边缘电容。
在所述源漏掺杂层120表面形成覆盖层130后，所述覆盖层130和沟道区的侧壁接触，覆盖层130中高浓度的源漏离子直接向沟道区扩散。导致覆盖层130中源漏离子的浓度与沟道区中导电离子的浓度差较小，覆盖层130与沟道区形成的耗尽层的在沟道区长度方向上的尺寸较大。进而导致栅极结构110两侧的覆盖层130分别和沟道区形成的耗尽层容易连通在一起，短沟道效应严重。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括第一区、位于第一区两侧且与第一区邻接的第二区，所述基底第一区上具有栅极结构；在所述栅极结构两侧基底第二区中分别形成源漏掺杂层，所述源漏掺杂层中具有源漏离子，所述源漏掺杂层中的源漏离子具有第一浓度，所述源漏掺杂层的顶部表面低于基底第一区的顶部表面；在所述源漏掺杂层表面形成阻挡层，阻挡层中具有源漏离子，所述阻挡层中的源漏离子具有第二浓度，所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面；在所述阻挡层的表面形成覆盖层，覆盖层中具有源漏离子，所述覆盖层中的源漏离子具有第三浓度，第三浓度大于第一浓度，且第二浓度小于第三浓度。
所述方法中，所述覆盖层中源漏离子的浓度大于所述源漏掺杂层中源漏离子的浓度，用于使后续在覆盖层表面形成的金属硅化物层和源漏掺杂层之间的接触势垒较低。所述源漏掺杂层的顶部表面低于基底第一区的顶部表面，使源漏掺杂层与栅极结构相对的面积较小，从而降低源漏掺杂层和栅极结构之间的边缘电容。由于在所述覆盖层和源漏掺杂层之间形成了阻挡层，且所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面，因此所述阻挡层将源漏掺杂层暴露出的第一区的侧壁覆盖住。那么形成覆盖层后，覆盖层和第一区的侧壁不会接触，从而避免覆盖层中高浓度的源漏离子直接向第一区扩散。又由于阻挡层中源漏离子的浓度小于覆盖层中源漏离子浓度，因此阻挡层中源漏离子向第一区中扩散的程度较小。进而阻挡层中源漏离子的浓度与基底第一区中导电离子的浓度差较大，阻挡层与基底第一区形成的耗尽层在沟道区长度方向上的尺寸较小。综上，降低了栅极结构两侧基底第二区分别和第一区形成的耗尽层连通在一起的几率，从而改善了短沟道效应。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11是本发明一实施例中半导体器件形成过程的结构示意图。
本实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明，在其它实施例中，所述半导体器件为平面式的MOS晶体管。
参考图3，提供基底200，所述基底200包括第一区A、位于第一区A两侧且与第一区A邻接的第二区B，所述基底200第一区A上具有栅极结构210。
本实施例中，所述基底200包括半导体衬底201和位于半导体衬底201上的鳍部202。在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体衬底。
所述半导体衬底201为形成半导体器件提供工艺平台。
所述半导体衬底201的材料为单晶硅。所述半导体衬底201还可以是多晶硅或非晶硅。所述半导体衬底201的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部202通过图形化所述半导体衬底201而形成。在其它实施例中，在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层而形成鳍部。
所述栅极结构210包括位于基底200第一区A上的栅介质层(未图示)和位于栅介质层上的栅电极层(未图示)。
所述栅极结构210底部的基底200第一区A中具有沟道区。具体的，所述栅极结构210底部的鳍部202第一区A中具有沟道区。
本实施例中，所述半导体衬底201上还具有覆盖鳍部202部分侧壁表面的隔离结构。所述隔离结构的顶部表面低于所述鳍部202的顶部表面。
所述隔离结构的材料包括氧化硅。
本实施例中，所述栅极结构210横跨第一区A鳍部202，覆盖第一区A鳍部202的部分顶部表面和部分侧壁表面。所述栅介质层横跨第一区A鳍部202。所述栅介质层位于部分隔离结构表面、覆盖第一区A鳍部202的部分顶部表面和部分侧壁表面。
所述栅介质层的材料为氧化硅或高K(K大于3.9)介质材料。所述栅电极层的材料为多晶硅或金属。
本实施例中，还包括：在所述栅极结构210侧壁形成栅极侧墙的同时，在所述鳍部202的侧壁形成鳍部侧墙。
接着，在所述栅极结构210两侧的基底200第二区B中分别形成源漏掺杂层，所述源漏掺杂层中具有源漏离子，所述源漏掺杂层中的源漏离子具有第一浓度，所述源漏掺杂层的顶部表面低于基底200第一区A的顶部表面。
本实施例中，形成所述源漏掺杂层的步骤包括：在所述栅极结构210两侧的基底200第二区B中分别形成凹陷；在所述凹陷中外延生长源漏掺杂层。
本实施例中，在形成所述栅极侧墙和鳍部侧墙的过程中形成所述凹陷。
结合参考图4和图5，图4为在图3基础上的示意图，图5为沿着图4中切割线M-M1的示意图，在所述栅极结构210表面以及基底200上形成侧墙材料层220。
形成所述侧墙材料层220的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺或低压化学气相沉积工艺。
所述侧墙材料层220的材料为氮化硅或氮氧化硅。
所述侧墙材料层220用于形成后续的栅极侧墙和鳍部侧墙。
图5中示出了隔离结构203。
结合参考图6和图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图，刻蚀所述侧墙材料层220和栅极结构210两侧的第二区B鳍部202，在所述栅极结构210两侧的第二区B鳍部202中分别形成凹陷230，同时，在所述栅极结构210侧壁形成栅极侧墙221，在所述鳍部202的侧壁形成鳍部侧墙222。
所述刻蚀所述侧墙材料层220和栅极结构210的工艺包括各向异性干刻工艺。
本实施例中，刻蚀所述侧墙材料层220和栅极结构210两侧的第二区B鳍部202后，鳍部侧墙222的顶部表面齐平于所述凹陷230的底部表面。在其它实施例中，刻蚀所述侧墙材料层和栅极结构两侧的第二区鳍部后，鳍部侧墙的顶部表面低于或高于所述凹陷的底部表面。
结合参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，在所述凹陷230中外延生长源漏掺杂层240。
所述源漏掺杂层240中具有源漏离子，所述源漏掺杂层240中的源漏离子具有第一浓度，所述源漏掺杂层240的顶部表面低于基底200第一区A的顶部表面。
所述源漏掺杂层240的顶部表面低于基底200第一区A的顶部表面，使源漏掺杂层240与栅极结构210相对的面积较小，从而降低源漏掺杂层240和栅极结构210之间的边缘电容。
本实施例中，所述源漏掺杂层240对沟道区产生应力，以提高沟道中载流子的迁移率。相应的，当所述半导体器件的类型为N型时，所述源漏掺杂层240的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述源漏掺杂层240的材料为掺硼的锗硅，所述源漏离子为硼离子。
在一个实施例中，所述第一浓度为1e20atom/cm3～4e20atom/cm3。
本实施例中，在所述凹陷230中外延生长源漏掺杂层240之前，还包括：在所述凹陷230内壁形成种子层，然后以所述种子层为种子外延生长源漏掺杂层240。
当所述半导体器件的类型为N型时，所述种子层的材料为硅；当所述半导体器件的类型为P型时，所述种子层的材料为锗硅。
形成所述种子层的工艺包括外延生长工艺。
在其它实施例中，未形成所述种子层。
在其它实施例中，未形成栅极侧墙和鳍部侧墙。
结合参考图10和图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，在所述源漏掺杂层240表面形成阻挡层250，阻挡层250中具有源漏离子，所述阻挡层250中的源漏离子具有第二浓度，所述阻挡层250的顶部表面高于或齐平于基底200第一区A的顶部表面。
形成所述阻挡层250的工艺为外延生长工艺。
当所述半导体器件的类型为N型时，所述阻挡层250的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述阻挡层250的材料为掺硼的锗硅，所述源漏离子为硼离子。
阻挡层250中源漏离子的浓度小于后续形成的覆盖层中源漏离子浓度。
由于在所述源漏掺杂层240表面形成了阻挡层250，且所述阻挡层250的顶部表面高于或齐平于基底200第一区A的顶部表面，因此所述阻挡层250将源漏掺杂层240暴露出的第一区A侧壁覆盖住。而阻挡层250中源漏离子的浓度小于后续形成的覆盖层中源漏离子浓度，因此阻挡层250中源漏离子向第一区A中扩散的程度较小。进而阻挡层250中源漏离子的浓度与基底200第一区A中导电离子的浓度差较大，阻挡层250与基底200第一区A形成的耗尽层在沟道区长度方向上的尺寸较小。降低了栅极结构210两侧基底200第二区B分别和第一区A形成的耗尽层连通在一起的几率，从而改善了短沟道效应。
进一步，所述阻挡层250中源漏离子的浓度小于所述源漏掺杂层240中源漏离子的浓度。这样，使得阻挡层250中源漏离子向基底200第一区A的扩散程度比源漏掺杂层240中源漏离子向基底200第一区A的扩散程度小，进一步减小了阻挡层250与基底200第一区A形成的耗尽层在沟道区长度方向上的尺寸。因而，进一步降低了栅极结构210两侧基底200第二区B分别与第一区A形成的耗尽层连通在一起的几率。
本实施例中，所述第二浓度为所述第一浓度的1％～10％。选择此范围的意义在于：若所述第二浓度小于所述第一浓度的1％，导致所述阻挡层250的电阻较大，源漏掺杂层240和后续形成的金属硅化物之间的接触势垒较大。
在一个实施例中，所述第二浓度为1e19atom/cm3～1e20atom/cm3，所述第一浓度为1e20atom/cm3～1e22atom/cm3。
在一个实施例中，所述阻挡层250的厚度为20埃～50埃。
继续结合参考图10和图11，在所述阻挡层250的表面形成覆盖层260，覆盖层260中具有源漏离子，所述覆盖层260中的源漏离子具有第三浓度，第三浓度大于所述第一浓度，且所述第二浓度小于所述第三浓度。
当所述半导体器件的类型为N型时，所述覆盖层260的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述覆盖层260的材料为掺硼的锗硅，所述源漏离子为硼离子。
形成所述覆盖层260的工艺为外延生长工艺。
所述覆盖层260的作用包括：一方面，所述覆盖层260中硅原子的浓度大于所述源漏掺杂层240中硅原子的浓度，在后续采用自对准金属硅化工艺形成金属硅化物的过程中，含较多硅原子的覆盖层260和金属层反应，利于形成金属硅化物。另一方面，所述覆盖层260中源漏离子的浓度大于所述源漏掺杂层240中源漏离子的浓度，用于使后续在覆盖层260表面形成的金属硅化物层和源漏掺杂层240之间的接触势垒较低。
由于所述阻挡层250将源漏掺杂层240暴露出的第一区A的侧壁覆盖住，因此，形成覆盖层260后，覆盖层260和第一区A的侧壁不会接触，从而避免覆盖层260中高浓度的源漏离子直接向第一区A扩散。
所述第三浓度为所述第一浓度的10倍以上。具体的，在一个实施例中，所述第三浓度为第一浓度的10倍～12倍。
在一个实施例中，所述第三浓度为1e21atom/cm3～3e22atom/cm3；所述第一浓度为1e20atom/cm3～1e22atom/cm3。
接着，采用自对准硅化工艺在覆盖层260表面形成金属硅化物层。
形成金属硅化物的步骤包括：在所述覆盖层260表面、隔离结构203表面、栅极侧墙221侧壁和栅极结构210上形成金属层；进行退火处理，使金属层和覆盖层260的表面反应而形成金属硅化物层；进行退火处理后，去除隔离结构203表面和栅极侧墙221侧壁的金属层。
相应的，本发明还提供一种半导体器件，请结合参考图10和图11，包括：基底200，所述基底200包括第一区A、位于第一区A两侧且与第一区A邻接的第二区B；位于基底200第一区A上的栅极结构210；分别位于栅极结构210两侧基底200第二区B中的源漏掺杂层240，所述源漏掺杂层240中具有源漏离子，所述源漏掺杂层240中的源漏离子具有第一浓度，所述源漏掺杂层240的顶部表面低于基底200第一区A的顶部表面；位于所述源漏掺杂层240表面的阻挡层250，阻挡层250中具有源漏离子，所述阻挡层250中的源漏离子具有第二浓度，所述阻挡层250的顶部表面高于或齐平于基底第一区A的顶部表面；位于所述阻挡层250表面的覆盖层260，覆盖层260中具有源漏离子，所述覆盖层260中的源漏离子具有第三浓度，第三浓度大于第一浓度，所述第二浓度小于所述第三浓度。
所述基底200参照前述实施例的内容，不再详述。
所述栅极结构210的结构和位置参照前述实施例的内容，不再详述。
所述源漏掺杂层240、阻挡层250和覆盖层260的材料参照前述实施例。
进一步，所述第二浓度小于所述第一浓度。
进一步，所述第二浓度为所述第一浓度的1％～10％。
所述第三浓度为所述第一浓度的10倍以上。
在一个实施例中，所述第二浓度为1e19atom/cm3～1e20atom/cm3；所述第一浓度为1e20atom/cm3～1e22atom/cm3。
所述半导体器件还包括：位于所述覆盖层260表面的金属硅化物层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区、位于第一区两侧且与第一区邻接的第二区，所述基底第一区上具有栅极结构；
在所述栅极结构两侧基底第二区中分别形成源漏掺杂层，所述源漏掺杂层中具有源漏离子，所述源漏掺杂层中的源漏离子具有第一浓度，所述源漏掺杂层的顶部表面低于基底第一区的顶部表面；
在所述源漏掺杂层表面形成阻挡层，阻挡层中具有源漏离子，所述阻挡层中的源漏离子具有第二浓度，所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面；
在所述阻挡层的表面形成覆盖层，覆盖层中具有源漏离子，所述覆盖层中的源漏离子具有第三浓度，第三浓度大于第一浓度，且第二浓度小于第三浓度。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：采用自对准硅化工艺在覆盖层表面形成金属硅化物层。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二浓度小于所述第一浓度。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第二浓度为所述第一浓度的1％～10％。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第二浓度为1e19atom/cm3～1e20atom/cm3；所述第一浓度为1e20atom/cm3～1e22atom/cm3。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第三浓度为所述第一浓度的10倍以上。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述半导体器件的类型为N型时，所述阻挡层和覆盖层的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述阻挡层和覆盖层的材料为掺硼的锗硅，所述源漏离子为硼离子。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述阻挡层的工艺为外延生长工艺；形成所述覆盖层的工艺为外延生长工艺。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂层的步骤包括：在所述栅极结构两侧的基底第二区中分别形成凹陷；在所述凹陷中外延生长源漏掺杂层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，还包括：在所述凹陷中外延生长源漏掺杂层之前，在所述凹陷内壁形成种子层。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构底部的基底第一区中具有沟道区；所述源漏掺杂层对沟道区产生应力。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述半导体器件的类型为N型时，所述源漏掺杂层的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述源漏掺杂层的材料为掺硼的锗硅，所述源漏离子为硼离子。
13.一种半导体器件，其特征在于，包括：
基底，所述基底包括第一区、位于第一区两侧且与第一区邻接的第二区；
位于基底第一区上的栅极结构；
分别位于栅极结构两侧基底第二区中的源漏掺杂层，所述源漏掺杂层中具有源漏离子，所述源漏掺杂层中的源漏离子具有第一浓度，所述源漏掺杂层的顶部表面低于基底第一区的顶部表面；
位于所述源漏掺杂层表面的阻挡层，阻挡层中具有源漏离子，所述阻挡层中的源漏离子具有第二浓度，所述阻挡层的顶部表面高于或齐平于基底第一区的顶部表面；
位于所述阻挡层表面的覆盖层，覆盖层中具有源漏离子，所述覆盖层中的源漏离子具有第三浓度，第三浓度大于第一浓度，且第二浓度小于第三浓度。
14.根据权利要求13所述的半导体器件，其特征在于，还包括：位于所述覆盖层表面的金属硅化物层。
15.根据权利要求13所述的半导体器件，其特征在于，所述第二浓度小于所述第一浓度。
16.根据权利要求15所述的半导体器件，其特征在于，所述第二浓度为所述第一浓度的1％～10％。
17.根据权利要求16所述的半导体器件，其特征在于，所述第二浓度为1e19atom/cm3～1e20atom/cm3；所述第一浓度为1e20atom/cm3～1e22atom/cm3。
18.根据权利要求13所述的半导体器件，其特征在于，所述第三浓度为所述第一浓度的10倍以上。
19.根据权利要求13所述的半导体器件，其特征在于，当所述半导体器件的类型为N型时，所述阻挡层和覆盖层的材料为掺磷的硅，所述源漏离子为磷离子；当所述半导体器件的类型为P型时，所述阻挡层和覆盖层的材料为掺硼的锗硅，所述源漏离子为硼离子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710197396.7A CN108666219A (zh) | 2017-03-29 | 2017-03-29 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710197396.7A CN108666219A (zh) | 2017-03-29 | 2017-03-29 | 半导体器件及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108666219A true CN108666219A (zh) | 2018-10-16 |
Family
ID=63786214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710197396.7A Pending CN108666219A (zh) | 2017-03-29 | 2017-03-29 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108666219A (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109473480A (zh) * | 2018-10-29 | 2019-03-15 | 上海华力集成电路制造有限公司 | Nmos管及其制造方法 |
| CN109524470A (zh) * | 2018-10-29 | 2019-03-26 | 上海华力集成电路制造有限公司 | Nmos管及其制造方法 |
| CN109950314A (zh) * | 2017-12-21 | 2019-06-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN111403483A (zh) * | 2020-03-24 | 2020-07-10 | 上海华力集成电路制造有限公司 | 一种嵌入式SiGe结构及其制备方法 |
| CN113113474A (zh) * | 2020-04-27 | 2021-07-13 | 台湾积体电路制造股份有限公司 | 半导体器件、集成芯片及其制造方法 |
| CN113178486A (zh) * | 2020-01-24 | 2021-07-27 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
| CN113540238A (zh) * | 2020-04-14 | 2021-10-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US11522049B2 (en) * | 2020-04-27 | 2022-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diffusion barrier layer for source and drain structures to increase transistor performance |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070093033A1 (en) * | 2005-10-24 | 2007-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ultra shallow junction formation by solid phase diffusion |
| CN101419979A (zh) * | 2007-10-24 | 2009-04-29 | 台湾积体电路制造股份有限公司 | 一种半导体器件 |
| CN100539182C (zh) * | 2006-12-29 | 2009-09-09 | 台湾积体电路制造股份有限公司 | 半导体结构及金属氧化物半导体元件 |
| US20110057270A1 (en) * | 2009-09-10 | 2011-03-10 | Fujitsu Semiconductor Limited | Semiconductor device |
| US20110062498A1 (en) * | 2009-09-17 | 2011-03-17 | Globalfoundries Inc. | Embedded silicon germanium source drain structure with reduced silicide encroachment and contact resistance and enhanced channel mobility |
-
2017
- 2017-03-29 CN CN201710197396.7A patent/CN108666219A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070093033A1 (en) * | 2005-10-24 | 2007-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ultra shallow junction formation by solid phase diffusion |
| CN100539182C (zh) * | 2006-12-29 | 2009-09-09 | 台湾积体电路制造股份有限公司 | 半导体结构及金属氧化物半导体元件 |
| CN101419979A (zh) * | 2007-10-24 | 2009-04-29 | 台湾积体电路制造股份有限公司 | 一种半导体器件 |
| US20110057270A1 (en) * | 2009-09-10 | 2011-03-10 | Fujitsu Semiconductor Limited | Semiconductor device |
| US20110062498A1 (en) * | 2009-09-17 | 2011-03-17 | Globalfoundries Inc. | Embedded silicon germanium source drain structure with reduced silicide encroachment and contact resistance and enhanced channel mobility |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109950314A (zh) * | 2017-12-21 | 2019-06-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN109473480A (zh) * | 2018-10-29 | 2019-03-15 | 上海华力集成电路制造有限公司 | Nmos管及其制造方法 |
| CN109524470A (zh) * | 2018-10-29 | 2019-03-26 | 上海华力集成电路制造有限公司 | Nmos管及其制造方法 |
| CN113178486A (zh) * | 2020-01-24 | 2021-07-27 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
| CN111403483A (zh) * | 2020-03-24 | 2020-07-10 | 上海华力集成电路制造有限公司 | 一种嵌入式SiGe结构及其制备方法 |
| CN113540238A (zh) * | 2020-04-14 | 2021-10-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113113474A (zh) * | 2020-04-27 | 2021-07-13 | 台湾积体电路制造股份有限公司 | 半导体器件、集成芯片及其制造方法 |
| US11522049B2 (en) * | 2020-04-27 | 2022-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diffusion barrier layer for source and drain structures to increase transistor performance |
| US11901413B2 (en) | 2020-04-27 | 2024-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diffusion barrier layer for source and drain structures to increase transistor performance |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108666219A (zh) | 半导体器件及其形成方法 | |
| CN107045980B (zh) | 晶体管的形成方法 | |
| CN106373924A (zh) | 半导体结构的形成方法 | |
| CN108538911B (zh) | 优化的l型隧穿场效应晶体管及其制备方法 | |
| CN107919324A (zh) | 半导体器件的形成方法 | |
| CN106952806A (zh) | 改善鳍式场效应管性能的方法 | |
| CN104701177B (zh) | 晶体管的形成方法 | |
| CN110364483A (zh) | 半导体结构及其形成方法 | |
| CN103855004B (zh) | 晶体管的形成方法 | |
| CN110364570A (zh) | 半导体器件及其形成方法和半导体结构 | |
| US11682725B2 (en) | Semiconductor device with isolation layer | |
| CN111354641A (zh) | 半导体器件及其形成方法 | |
| CN102709162B (zh) | 形成锗硅沟道以及pmos晶体管的方法 | |
| CN105244375B (zh) | 具有突变隧穿结的pnin/npip型ssoi tfet及制备方法 | |
| KR101785159B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| CN104282562A (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN104465377B (zh) | Pmos晶体管及其形成方法 | |
| CN110957361B (zh) | 半导体器件及其形成方法 | |
| CN103165453B (zh) | 高介电金属栅mos及其制造方法 | |
| CN107492496B (zh) | 半导体结构及其制造方法 | |
| CN112768407A (zh) | 半导体结构及其形成方法 | |
| CN111697051A (zh) | 半导体结构及其形成方法 | |
| CN111725067A (zh) | 半导体结构及其形成方法 | |
| CN108695161B (zh) | 半导体器件及其形成方法 | |
| CN108493240B (zh) | 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20181016 |