CN110364570A - 半导体器件及其形成方法和半导体结构 - Google Patents

半导体器件及其形成方法和半导体结构 Download PDF

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Abstract

一种半导体器件及其形成方法和半导体结构，半导体器件的形成方法包括：提供衬底以及位于衬底上分立的鳍部；形成横跨鳍部且覆盖鳍部部分顶部和部分侧壁的栅极结构；在栅极结构侧壁上形成侧墙；形成侧墙后，在栅极结构两侧的鳍部内形成源漏掺杂区；形成源漏掺杂区后，在栅极结构露出的衬底上形成第一层间介质层，第一层间介质层露出栅极结构顶部；去除侧墙，在第一层间介质层内形成露出鳍部的沟槽；对沟槽露出的鳍部进行口袋注入工艺形成口袋掺杂区。本发明在进行口袋注入工艺时，栅极结构侧壁上未形成有侧墙，因此口袋掺杂区与栅极结构之间的距离减小，口袋掺杂区更接近沟道，从而提高口袋注入工艺对短沟道效应的改善效果。

Description

半导体器件及其形成方法和半导体结构
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法和半导体结构。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
随着栅极结构宽度的不断减小，所述栅极结构下方的沟道长度也在不断减小，沟道长度的减小增加了源极和漏极之间电荷穿通的可能性，因此目前在形成所述鳍式场效应晶体管的过程中，通常会在栅极结构下方的沟道域和源漏掺杂区之间进行口袋注入(Pocket Implant)以形成口袋掺杂区；所述口袋掺杂区的掺杂离子类型与待形成的鳍式场效应晶体管的类型(即源漏掺杂区的掺杂离子类型)相反，可以提高所述鳍式场效应晶体管的源极和漏极之间的穿通电压，从而抑制鳍式场效应晶体管的源漏穿通效应，进而能缓解短沟道效应，改善鳍式场效应晶体管的性能。
但是，目前口袋注入对鳍式场效应晶体管的性能改善效果有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法和半导体结构，改善鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上的分立的鳍部；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构的侧壁上形成侧墙；形成所述侧墙后，在所述栅极结构两侧的鳍部内形成源漏掺杂区；形成所述源漏掺杂区后，在所述栅极结构露出的衬底上形成第一层间介质层，所述第一层间介质层露出所述栅极结构顶部；去除所述侧墙，在所述第一层间介质层内形成露出所述鳍部的沟槽；对所述沟槽露出的鳍部进行口袋注入工艺，在所述鳍部内形成口袋掺杂区。
相应的，本发明还提供一种半导体器件，包括：基底，所述基底包括衬底以及位于所述衬底上的分立的鳍部；横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；层间介质层，位于所述栅极结构露出的衬底上，所述层间介质层露出所述栅极结构的顶部，且所述栅极结构两侧的层间介质层内形成有露出所述鳍部和栅极结构侧壁的沟槽；口袋掺杂区，位于所述沟槽露出的鳍部内；源漏掺杂区，位于所述口袋掺杂区远离所述栅极结构一侧的鳍部内，所述源漏掺杂区与所述口袋掺杂区相邻或具有部分重叠区域。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上的分立的鳍部；横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；第一层间介质层，位于所述栅极结构露出的衬底上，所述第一层间介质层露出所述栅极结构的顶部，且所述栅极结构两侧的第一层间介质层内形成有露出所述鳍部和栅极结构侧壁的沟槽；口袋掺杂区，位于所述沟槽露出的鳍部内；源漏掺杂区，位于所述口袋掺杂区远离所述栅极结构一侧的鳍部内，所述源漏掺杂区与所述口袋掺杂区相邻或具有部分重叠区域；第二层间介质层，位于所述沟槽内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在栅极结构露出的衬底上形成第一层间介质层后，去除所述栅极结构侧壁的侧墙，在所述第一层间介质层内形成露出所述鳍部的沟槽，随后对所述沟槽露出的鳍部进行口袋注入工艺，在所述鳍部内形成口袋掺杂区；在进行所述口袋注入工艺时，所述栅极结构侧壁上未形成有侧墙，因此可以使所述口袋掺杂区与所述栅极结构之间的距离减小，通过扩散即可使所述栅极结构下方的鳍部内形成有所述口袋掺杂区，所述口袋掺杂区能够更加接近沟道，从而提高口袋注入工艺对短沟道效应的改善效果，进而能够改善鳍式场效应晶体管的性能。
可选方案中，形成所述口袋掺杂区之后，还包括：在所述沟槽内形成第二层间介质层，所述第二层间介质层的介电常数小于所述侧墙的介电常数；所述沟槽内的第二层间介质层用于代替所述侧墙，因此通过引入介电常数更小的第二层间介质层，能够有效降低鳍式场效应晶体管的寄生电容，从而有利于进一步改善鳍式场效应晶体管的性能。
附图说明
图1至图11是本发明半导体器件的形成方法一实施例中各步骤对应的结构示意图；
图12是本发明半导体器件一实施例的结构示意图；
图13是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，目前口袋注入对鳍式场效应晶体管的性能改善效果有待提高。分析其原因在于：
口袋注入工艺通常在形成侧墙之后进行，目前侧墙的厚度通常为至所述侧墙的厚度较大，因此所述口袋注入工艺的掺杂离子较难靠近沟道，即所形成的口袋掺杂区与沟道的距离较远，因此所述口袋注入工艺对鳍式场效应晶体管的性能改善有限，亟需进一步改善所述口袋注入工艺，以进一步改善鳍式场效应晶体管的性能。
为了解决所述技术问题，本发明去除栅极结构侧壁的侧墙，在第一层间介质层内形成露出鳍部的沟槽，随后对所述沟槽露出的鳍部进行口袋注入工艺，在所述鳍部内形成口袋掺杂区；在进行所述口袋注入工艺时，所述栅极结构侧壁上未形成有侧墙，因此可以使所述口袋掺杂区与所述栅极结构之间的距离减小，所述口袋掺杂区的掺杂离子易于扩散至所述栅极结构下方的鳍部内，所述口袋掺杂区更加接近沟道，从而提高口袋注入工艺对短沟道效应的改善效果，进而能够改善鳍式场效应晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明半导体器件的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上的分立的鳍部110。
所述衬底100用于为后续形成鳍式场效应晶体管提供工艺平台，所述鳍式场效应晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110用于提供所形成鳍式场效应晶体管的沟道，所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与所述衬底的材料不同。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始基底；在所述初始基底上形成鳍部掩膜层150；以所述鳍部掩膜层150为掩膜，通过干法刻蚀的方式刻蚀部分厚度的初始基底，刻蚀后的剩余初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部110。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部掩膜层150。所述鳍部掩膜层150的材料为氮化硅，后续进行平坦化工艺时，所述鳍部掩膜层150顶部表面用于定义平坦化工艺的停止位置，并起到保护所述鳍部110顶部的作用。
结合参考图2，形成所述衬底100和鳍部110后，还包括：在所述鳍部110露出的衬底100上形成隔离结构(Shallow Trench Isolation，STI)101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101用于对相邻半导体器件和相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构101的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜的顶部高于所述鳍部掩膜层150(如图1所示)的顶部；采用平坦化工艺，去除高于所述鳍部掩膜层150顶部的隔离膜；去除所述鳍部掩膜层150；去除所述鳍部掩膜层150后，通过回刻的方式去除部分厚度的剩余隔离膜，形成隔离结构101。
参考图3，图3是图2沿鳍部延伸方向割线的剖面结构示意图，形成横跨所述鳍部110的栅极结构200，所述栅极结构200覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metalgatelast)的工艺形成鳍式场效应晶体管的金属栅结构(Metal Gate)，所述栅极结构200为伪栅结构(Dummy Gate)，所述栅极结构200用于为后续所述金属栅结构的形成占据空间位置。
本实施例中，所述伪栅结构为叠层结构，所述伪栅结构包括栅氧化层210以及位于所述栅氧化层210上的伪栅电极层220。在其他实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构仅包括伪栅电极层。
本实施例中，所述栅氧化层210的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅电极层220的材料为多晶硅。在其他实施例中，所述伪栅电极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
具体的，形成所述栅极结构200的步骤包括：在所述隔离结构101露出的鳍部110表面形成栅氧化层210；在所述栅氧化层210上形成伪栅材料层；在所述伪栅材料层上形成栅极掩膜层250；以所述栅极掩膜层250为掩膜，刻蚀所述伪栅材料层，露出所述栅氧化层210，形成位于所述栅氧化层210上的伪栅电极层220，所述伪栅电极层220横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，形成所述伪栅电极层220后，保留露出于所述伪栅电极层220的栅氧化层210。在其他一些实施例中，还可以为：形成所述伪栅电极层后，去除所述伪栅电极层露出的栅氧化层，露出所述鳍部的表面，保留被所述伪栅电极层覆盖的剩余栅氧化层。
需要说明的是，形成所述栅极结构200后，保留位于所述伪栅电极层220顶部的所述栅极掩膜层250。所述栅极掩膜层250在后续工艺过程中用于对所述栅极结构200顶部起到保护作用。
本实施例中，所述栅极掩膜层250为叠层结构，所述栅极掩膜层250包括硬掩膜层251以及位于所述硬掩膜层251上的缓冲层252。在其他实施例中，所述栅极掩膜层还可以为单层结构，所述栅极掩膜层仅包括硬掩膜层。
本实施例中，所述硬掩膜层251的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
所述缓冲层252和所述硬掩膜层251共同作为刻蚀所述伪栅材料层的刻蚀掩膜，从而能够在适当减小所述硬掩膜层251厚度的情况下，保证刻蚀掩膜的作用不受影响。本实施例中，所述缓冲层252的材料为氧化硅。由于后续所形成的层间介质层露出所述栅极结构200顶部，且所述层间介质层的材料通常也为氧化硅，因此通过在所述硬掩膜层251顶部形成所述缓冲层252的方案，在后续形成层间介质层的工艺过程中，相应还可以降低平坦化工艺的工艺难度。
还需要说明的是，随着器件尺寸的减小，沿所述鳍部110的延伸方向，相邻鳍部110末端之间的距离(Head to Head，HTH)越来越小，为了能够在后续刻蚀所述栅极结构200两侧的鳍部110以形成凹槽的过程中，起到刻蚀掩膜的作用，减小所述刻蚀工艺对所述隔离结构101的过刻蚀，从而避免所述凹槽的形貌因所述隔离结构101的损耗而发生改变的问题，位于所述鳍部110末端的栅极结构200还覆盖部分所述隔离结构101。
参考图4，在所述栅极结构200的侧壁上形成侧墙230。
本实施例中，所述侧墙230包括第一侧墙(图未示)以及位于所述第二侧墙侧壁的第二侧墙(图未示)。
所述第一侧墙为偏移侧墙(Offset Spacer)，所述第一侧墙用于定义源漏轻掺杂区(Lightly Doped Drain，LDD)的形成区域，用于增加所述源漏轻掺杂区至所述栅极结构200的距离，从而减小交叠电容(Overlap Capacitor)。
所述第一侧墙的材料可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述第一侧墙可以为单层结构或叠层结构。本实施例中，所述第一侧墙为单层结构，所述第一侧墙的材料为氮化硅。
本实施例中，根据实际工艺需求，所述第一侧墙的厚度为至
所述第二侧墙用于保护所述栅极结构200的侧壁，还可作为后续刻蚀工艺的刻蚀掩膜，用于定义后续源漏掺杂区的形成区域，使所述源漏掺杂区与所述栅极结构200之间具有一定距离，防止后续所形成的源漏掺杂区过于接近沟道，从而降低发生源漏穿通的概率。
所述第二侧墙的材料可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述第二侧墙可以为单层结构或叠层结构。本实施例中，所述第二侧墙为单层结构，所述第二侧墙的材料为氮化硅。
本实施例中，根据实际工艺需求，所述第二侧墙的厚度为至相应的，所述侧墙230的材料为氮化硅，所述侧墙230的厚度为至
需要说明的是，所述栅极结构200顶部上形成有所述栅极掩膜层250，因此所述侧墙230还覆盖所述栅极掩膜层250的侧壁。
参考图5，形成所述侧墙230后，在所述栅极结构200两侧的鳍部110内形成源漏掺杂区(未标示)。
所述源漏掺杂区用于作为所形成鳍式场效应晶体管的源极(Source)和漏极(Drain)。
本实施例中，所述源漏掺杂区包括掺杂有离子的应力层260。具体地，当所述鳍式场效应晶体管为PMOS晶体管时，所述应力层260的材料为Si或SiGe，所述应力层260内的掺杂离子为P型离子；当所述鳍式场效应晶体管为NMOS晶体管时，所述应力层260的材料为Si或SiC，所述应力层260内的掺杂离子为N型离子。
具体的，形成所述源漏掺杂区的步骤包括：在所述鳍部110的顶部和侧壁上形成源漏掩膜层240，所述源漏掩膜层240还位于所述栅极结构200的顶部和侧壁；刻蚀位于所述栅极结构200顶部上和栅极结构200两侧鳍部110顶部上的源漏掩膜层240，暴露出所述栅极结构200两侧的鳍部110顶部，且还刻蚀部分厚度的鳍部110，刻蚀后的鳍部110与所述源漏掩膜层240围成凹槽(未标示)；通过外延生长工艺，在所述凹槽内形成掺杂有离子的应力层260。
所述源漏掩膜层240用于作为形成所述凹槽的刻蚀掩膜，使得所述凹槽与前述形成的源漏轻掺杂区(图未示)之间具有一定距离，避免所述源漏轻掺杂区被完全刻蚀去除；位于所述鳍部110侧壁上的源漏掩膜层240还能够起到保护所述鳍部110侧壁的作用，避免在所述鳍部110侧壁上进行外延生长工艺。
所述源漏掩膜层240的材料可以为氮化硅、氮化硼或氮氧化硅。所述源漏掩膜层240的材料与所述鳍部110的材料不同，所述源漏掩膜层240的材料与所述隔离结构101的材料也不相同。本实施例中，所述源漏掩膜层240的材料为氮化硅。氮化硅材料为半导体工艺中常用的掩膜材料，从而能够较好地起到刻蚀掩膜的作用。
形成所述源漏掩膜层240的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述源漏掩膜层240，从而使所述源漏掩膜层240具有良好的保形覆盖性；相应的，形成所述源漏掩膜层240的步骤中，所述源漏掩膜层240还覆盖所述隔离结构101。
本实施例中，采用干法刻蚀工艺刻蚀位于所述栅极结构200顶部上和所述栅极结构200两侧鳍部110顶部上的源漏掩膜层240；相应的，在所述干法刻蚀工艺过程中，还刻蚀去除所述隔离结构101上的源漏掩膜层240。具体地，所述干法刻蚀工艺可以为反应离子刻蚀工艺。
需要说明的是，本实施例中，所述应力层260的顶部高于所述鳍部110的顶部，且由于选择性外延工艺的特性，所述应力层260还覆盖所述源漏掩膜层240的部分侧壁。
结合参考图6和图7，图6是基于图5的剖面结构示意图，图7是图6中虚线框A中的放大图，形成所述源漏掺杂区(未标示)后，在所述栅极结构200露出的衬底100上形成第一层间介质层102，所述第一层间介质层102露出所述栅极结构200顶部。
所述第一层间介质层102用于实现相邻半导体器件之间的电隔离，所述第一层间介质层102还用于定义后续所形成金属栅结构的尺寸和位置。
所述第一层间介质层102的材料为绝缘材料。本实施例中，所述第一层间介质层102的材料为氧化硅。在其他实施例中，所述第一层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述第一层间介质层102的步骤包括：在所述栅极结构200露出的衬底100上形成第一介质材料层，所述第一介质材料层覆盖所述栅极结构200顶部；对所述第一介质材料层进行平坦化处理，去除高于所述栅极结构200顶部的第一介质材料层，所述平坦化处理后的剩余第一介质材料层作为所述第一层间介质层102。
本实施例中，所述栅极结构200顶部形成有所述栅极掩膜层250(如图5所示)，因此所述第一介质材料层覆盖所述栅极掩膜层250顶部；相应的，在所述平坦化处理的过程中，还去除所述栅极掩膜层250，即所述第一层间介质层102顶部与所述栅极结构200顶部齐平。
结合参考图7，需要说明的是，形成所述源漏掺杂区(未标示)后，形成所述第一层间介质层102之前，所述形成方法还包括：形成覆盖所述源漏掺杂区(未标示)的接触孔刻蚀停止层(Contact Etch Stop Layer，CESL)270。
所述接触孔刻蚀停止层270的表面用于在后续形成接触孔(CT)的刻蚀工艺中定义刻蚀停止的位置，从而降低各区域出现刻蚀不足或过刻蚀的问题的概率。本实施例中，所述接触孔刻蚀停止层270的材料为氮化硅。在其他实施例中，所述接触孔刻蚀停止层的材料还可以为氮氧化硅。
需要说明的是，为了降低形成所述接触孔刻蚀停止层270的工艺难度，所述接触孔刻蚀停止层270保形覆盖所述基底、源漏掺杂区、源漏掩膜层240、侧墙230和栅极结构200。相应的，在形成所述第一层间介质层102的工艺过程中，还去除高于所述栅极结构200顶部的接触孔刻蚀停止层270。
结合参考图8，图8是基于图7的剖面结构示意图，还需要说明的是，所述栅极结构200(如图7所示)为伪栅结构，因此形成所述第一层间介质层102后，还包括：去除所述栅极结构200，在所述第一层间介质层102内形成栅极开口(图未示)；在所述栅极开口内形成金属栅结构300。
所述栅极开口用于为所述金属栅结构300的形成提供空间位置。
具体地，依次刻蚀去除所述伪栅电极层220和所述伪栅电极层220下方的栅氧化层210，在所述第一层间介质层102内形成露出所述鳍部110部分侧壁和部分顶部的栅极开口。
需要说明的是，在所述侧墙230和源漏掩膜层240的保护作用下，所述侧墙230和源漏掩膜层240下方的栅氧化层210被保留。
所述金属栅结构300用于控制所述鳍式场效应晶体管沟道的导通和截断。具体地，形成所述金属栅结构300的步骤包括：在所述栅极开口的底部和侧壁形成栅介质层310；在所述栅介质层310上形成金属栅极340。
所述栅介质层310用于实现所述金属栅极340与沟道之间的电隔离。所述栅介质层310的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层310的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述金属栅极340作为电极，用于实现所述金属栅结构300与外部电路的电连接。本实施例中，所述金属栅极340的材料为W。在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，形成所述金属栅结构300的步骤还包括：形成所述栅介质层310后，形成所述金属栅极340之前，在所述栅介质层310上形成盖帽层320；在所述盖帽层320上形成功函数层330。
所述盖帽层320用于保护所述栅介质层310，有利于阻挡所述金属栅极340中的易扩散离子向所述栅介质层310内扩散。本实施例中，所述盖帽层320的材料为TaN。
所述功函数层330用于调节晶体管的阈值电压。本实施例中，根据所述鳍式场效应晶体管的类型和实际阈值电压设定，所述功函数层330的材料为TiN。
参考图9，形成所述金属栅结构300后，去除所述侧墙230(如图8所示)，在所述第一层间介质层102内形成露出所述鳍部110的沟槽112。
所述沟槽112用于为后续口袋注入工艺的进行提供空间位置，即后续口袋掺杂区形成于所述沟槽112露出的鳍部110内。
目前口袋注入工艺通常在形成侧墙之后进行，且侧墙的厚度较大，因此与形成侧墙之后进行口袋注入工艺的方案相比，本实施例通过先去除所述侧墙230再进行口袋注入工艺的方式，能够减小后续所形成口袋掺杂区与所述金属栅结构300之间的距离，通过扩散即可使所述金属栅结构300下方的鳍部110内形成有所述口袋掺杂区，即所述口袋掺杂区的掺杂离子易于扩散至所述金属栅结构300下方的鳍部110内，因此所述口袋掺杂区更加接近沟道，从而提高口袋注入工艺对短沟道效应的改善效果。
本实施例中，采用湿法刻蚀工艺去除所述侧墙230，从而防止去除所述侧墙230的工艺对沟道和金属栅结构300产生等离子体损伤，进而有利于提高沟道开启的均一性。在其他实施例中，为了提高去除所述侧墙的效率，还可以采用干法刻蚀工艺去除所述侧墙。
本实施例中，所述侧墙230形成于所述金属栅结构300的侧壁上，因此去除所述侧墙230后，所述沟槽112还露出所述金属栅结构300的侧壁。
需要说明的是，所述侧墙230的侧壁上形成有所述源漏掩膜层240(如图8所示)，所述源漏掩膜层240侧壁上形成有所述接触孔刻蚀停止层270，形成所述沟槽112的步骤中，还刻蚀去除位于所述侧墙230侧壁的源漏掩膜层240、以及位于所述源漏掩膜层240侧壁的接触孔刻蚀停止层270，也就是说，所述沟槽112由所述第一层间介质层102、金属栅结构300和基底围成。
通过去除位于所述侧墙230侧壁的源漏掩膜层240、以及位于所述源漏掩膜层240侧壁的接触孔刻蚀停止层270，能够增大所述沟槽112的开口尺寸，从而易于使所述口袋掺杂区与所述源漏掺杂区相邻或者使部分所述口袋掺杂区位于所述源漏掺杂区内，进而保证所述口袋掺杂区的防穿通作用。
本实施例中，所述侧墙230、源漏掩膜层240和接触孔刻蚀停止层270的材料均相同，因此可以在同一刻蚀工艺步骤中刻蚀所述侧墙230、源漏掩膜层240和接触孔刻蚀停止层270，从而降低了形成所述沟槽112的工艺难度。具体地，所述侧墙230、源漏掩膜层240和接触孔刻蚀停止层270的材料均为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。
还需要说明的是，所述侧墙230和鳍部110之间、以及所述源漏掩膜层240和鳍部110之间形成有栅氧化层210(如图8所示)，因此形成所述沟槽112的工艺过程中，还去除所述栅氧化层210，以露出所述鳍部110，便于后续口袋注入工艺的进行。本实施例中，所述栅氧化层210的材料为氧化硅，采用的刻蚀溶液相应为氢氟酸溶液。
参考图10，对所述沟槽112露出的鳍部110进行口袋注入工艺285，在所述鳍部110内形成口袋掺杂区280。
所述口袋掺杂区280的掺杂离子类型与所形成鳍式场效应晶体管的类型(即所述源漏掺杂区的掺杂离子类型)相反，可以提高所述鳍式场效应晶体管的源极和漏极之间的穿通电压，从而抑制鳍式场效应晶体管的源漏穿通效应，进而能缓解短沟道效应，改善鳍式场效应晶体管的性能。
由于所述口袋注入工艺285在形成所述沟槽112之后进行，减小了所述口袋掺杂区280与所述金属栅结构300之间的距离，因此所述口袋掺杂区280的掺杂离子易于扩散至所述金属栅结构300下方的鳍部110内，所述口袋掺杂区280更接近沟道，从而提高了所述口袋注入工艺285对短沟道效应的改善效果。
而且，通过在形成所述金属栅结构300之后形成所述口袋掺杂区280，能够防止前述制程对所述口袋掺杂区280产生影响(例如对所述口袋掺杂区280的掺杂离子分布和形成区域等产生影响)，从而有利于保证口袋掺杂区280对短沟道效应的改善效果。
所述口袋掺杂区280的掺杂离子类型与所形成鳍式场效应晶体管的类型相反，因此当所述半导体结构为NMOS晶体管时，所述口袋注入工艺的注入离子包括B、In或BF2，当所述半导体结构为PMOS晶体管时，所述口袋注入工艺的参数包括：注入离子包括P、As或Sb。
本实施例中，所述口袋注入工艺285的注入方向在所述衬底100表面的投影与所述鳍部110延伸方向之间的夹角为70度至90度，从而可以确保所述口袋注入工艺285的注入离子能够进入所述金属栅结构300下方的鳍部110内，进而保证所述口袋注入工艺285的防穿通效果。
本实施例中，为了提高所述口袋注入工艺285对所述鳍部110的注入效果，并使所述口袋掺杂区280的结深和位置满足工艺需求，所述口袋注入工艺285的注入方向与所述衬底100表面的法线之间的夹角为15度至60度。
需要说明的是，所述口袋注入工艺285分成两次进行，分别对所述鳍部110的两个侧壁进行注入，从而能够减少单次注入的离子剂量，进而减少所述口袋注入工艺285对所述鳍部110的侧壁造成的注入损伤。在其他实施例中，也可以仅对所述鳍部的一侧进行所述口袋注入工艺。
本实施例中，所述口袋掺杂区280与所述金属栅结构300之间的距离减小，因此与形成侧墙之后进行口袋注入工艺的方案相比，在保证所述口袋注入工艺285对短沟道效应的改善效果的情况下，能够适当减小所述口袋注入工艺285的剂量，从而有利于降低鳍式场效应晶体管的电阻。本实施例中，当所述半导体结构为NMOS晶体管时，注入剂量为4E13原子每平方厘米至1.6E14原子每平方厘米，当所述半导体结构为PMOS晶体管时，注入剂量为2E13原子每平方厘米至7E13原子每平方厘米。
通过调整所述口袋注入工艺285的注入能量，控制注入离子的深度，使得所述口袋掺杂区280的结深和位置满足工艺需求，从而起到较佳的防穿通效果。本实施例中，当所述半导体结构为NMOS晶体管时，注入能量为1.5Kev至6.0Kev，当所述半导体结构为PMOS晶体管时，注入能量为4Kev至15Kev。
结合参考图11，需要说明的是，形成所述口袋掺杂区280之后，还包括：在所述沟槽112(如图10所示)内形成第二层间介质层103。
所述第二层间介质层103填充所述沟槽112，从而便于后续制程的进行，实现鳍式场效应晶体的正常性能。
所述第二层间介质层103的材料为绝缘材料，所述第二层间介质层103也用于实现相邻半导体器件之间的电隔离。
本实施例中，所述第二层间介质层103的介电常数小于所述侧墙230(如图8所示)的介电常数。所述沟槽112内的第二层间介质层103(如图11中虚线框B所示)用于代替所述侧墙230、位于所述侧墙230侧壁的源漏掩膜层240(如图8所示)以及位于所述源漏掩膜层240侧壁的接触孔刻蚀停止层270，因此通过引入介电常数更小的第二层间介质层103，能够有效降低鳍式场效应晶体管的寄生电容，从而有利于进一步改善鳍式场效应晶体管的性能。
本实施例中，所述第二层间介质层103的材料为氧化硅。氮化硅的介电常数为7.8，氧化硅的介电常数为3.9，通过采用氧化硅作为所述第二层间介质层103的材料，能够显著降低鳍式场效应晶体管的寄生电容；此外，所述第二层间介质层103的材料和所述第一层间介质层102的材料相同，有利于提高工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺成本以及所述第二层间介质层103对鳍式场效应晶体性能的影响。
还需要说明的是，为了使所述金属栅结构300的顶部在后续制程中得到保护，所述第二层间介质层103还覆盖所述金属栅结构300的顶部。在其他实施例中，根据实际工艺需求，所述第二层间介质层还可以露出所述金属栅结构的顶部。
具体地，形成所述第二层间介质层103的步骤包括：在所述沟槽112内填充第二介质材料层，所述第二介质材料层还覆盖所述第一层间介质层102顶部；对所述第二介质材料层进行平坦化处理，所述平坦化处理后的剩余第二介质材料层作为所述第二层间介质层103，且使所述第二层间介质层103具有平坦顶部表面。
此外，前述实施例以先形成所述金属栅结构300，后形成所述口袋掺杂区280为例进行说明。在其他实施例中，还可以先形成口袋掺杂区，后形成金属栅结构。
具体地，形成第一层间介质层后，去除侧墙，在所述第一层间介质层内形成露出鳍部的沟槽；在所述沟槽露出的鳍部内形成口袋掺杂区；形成所述口袋掺杂区后，在所述沟槽内形成第二层间介质层，所述第二层间介质层露出栅极结构(即伪栅结构)顶部；去除所述栅极结构，在所述第二层间介质层内形成栅极开口；在所述栅极开口内形成金属栅结构。其中，对半导体器件形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘。
通过在形成所述金属栅结构之前形成所述口袋掺杂区，能够防止形成所述沟槽和口袋掺杂区的工艺对所述金属栅结构产生影响，从而避免对鳍式场效应晶体管的性能产生不良影响。
相应的，本发明还提供一种半导体器件。参考图12，示出了本发明半导体器件一实施例的结构示意图。
所述半导体器件包括：基底(未标示)，所述基底包括衬底400以及位于所述衬底400上的分立的鳍部410；横跨所述鳍部410的栅极结构600，所述栅极结构600覆盖所述鳍部410的部分顶部和部分侧壁；层间介质层402，位于所述栅极结构600露出的衬底400上，所述层间介质层402露出所述栅极结构600的顶部，且所述栅极结构600两侧的层间介质层402内形成有露出所述鳍部410和栅极结构600侧壁的沟槽412；口袋掺杂区580，位于所述沟槽412露出的鳍部410内；源漏掺杂区(未标示)，位于所述口袋掺杂区580远离所述栅极结构600一侧的鳍部410内，所述源漏掺杂区与所述口袋掺杂区580相邻或具有部分重叠区域。
所述衬底400用于为鳍式场效应晶体管的形成提供工艺平台，所述鳍式场效应晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种。
本实施例中，所述衬底400为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部410用于提供所述鳍式场效应晶体管的沟道，所述鳍部410的材料与所述衬底400的材料相同。本实施例中，所述鳍部410的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与所述衬底的材料不同。
所述栅极结构600用于控制所述鳍式场效应晶体管沟道的导通和截断。
本实施例中，所述栅极结构600为金属栅结构，所述栅极结构600包括栅介质层610以及位于所述栅介质层610上的金属栅极640。在其他实施例中，根据实际工艺需求，所述栅极结构还可以为多晶硅栅结构。
所述栅介质层610横跨所述鳍部410且覆盖所述鳍部410部分顶部和部分侧壁表面，且所述栅介质层610还覆盖所述金属栅极640的侧壁，所述栅介质层610用于实现所述金属栅极640与沟道之间的电隔离。
所述栅介质层610的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层610的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述金属栅极640作为电极，用于实现所述栅极结构600与外部电路的电连接。本实施例中，所述金属栅极640的材料为W。在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，所述栅极结构600还包括：盖帽层620，位于所述金属栅极640与所述栅介质层610之间；功函数层630，位于所述金属栅极640与所述盖帽层620之间。
所述盖帽层620可以起到保护所述栅介质层610的作用，有利于阻挡所述金属栅极640中的易扩散离子向所述栅介质层610内扩散。本实施例中，所述盖帽层620的材料为TaN。
所述功函数层630用于调节晶体管的阈值电压。本实施例中，根据所述鳍式场效应晶体管的类型和实际阈值电压设定，所述功函数层630的材料为TiN。
所述源漏掺杂区用于作为所述鳍式场效应晶体管的源极和漏极。本实施例中，所述源漏掺杂区包括掺杂有离子的应力层560。具体地，当所述鳍式场效应晶体管为PMOS晶体管时，所述应力层560的材料为Si或SiGe，所述应力层560内的掺杂离子为P型离子；当所述鳍式场效应晶体管为NMOS晶体管时，所述应力层560的材料为Si或SiC，所述应力层560内的掺杂离子为N型离子。
所述层间介质层402用于实现相邻半导体器件之间的电隔离，所述层间介质层402还用于在所述金属栅结构的形成过程中定义所述金属栅结构的尺寸和位置。
所述层间介质层402的材料为绝缘材料。本实施例中，所述层间介质层402的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述栅极结构600两侧的层间介质层402内形成有露出所述鳍部410和栅极结构600侧壁的沟槽412。在所述半导体器件的形成工艺过程中，所述栅极结构600侧壁上通常形成有侧墙，所述沟槽412通过去除所述侧墙的方式形成，因此所述口袋掺杂区580可以通过对所述沟槽412露出的鳍部410进行口袋注入工艺的方式形成。
所述口袋掺杂区580的掺杂离子类型与所形成鳍式场效应晶体管的类型(即所述源漏掺杂区的掺杂离子类型)相反，可以提高所述鳍式场效应晶体管的源极和漏极之间的穿通电压，从而抑制鳍式场效应晶体管的源漏穿通效应，进而能缓解短沟道效应，改善鳍式场效应晶体管的性能。
在所述半导体器件的形成工艺过程中，所述侧墙通常包括第一侧墙以及位于所述第一侧墙侧壁的第二侧墙，所述第一侧墙为偏移侧墙，用于定义源漏轻掺杂区的形成区域，所述第二侧墙用于定义所述源漏掺杂区的形成区域，且所述侧墙的厚度通常为至所述侧墙的厚度较大；因此与形成侧墙之后进行口袋注入工艺的方案相比，本实施例通过去除所述侧墙后对所述沟槽412露出的鳍部410进行口袋注入工艺的方案，能够减小所述口袋掺杂区580与所述栅极结构600之间的距离，通过扩散即可使所述栅极结构600下方的鳍部410内形成有所述口袋掺杂区580，即易于使所述口袋掺杂区580的掺杂离子扩散至所述栅极结构600下方的鳍部410内，所述口袋掺杂区580更加接近沟道，从而提高了所述口袋掺杂区580对短沟道效应的改善效果。
而且，由于所述口袋掺杂区580与所述栅极结构600之间的距离减小，因此与形成侧墙之后进行口袋注入工艺的方案相比，本实施例所述口袋注入工艺的剂量减小，从而有利于降低鳍式场效应晶体管的电阻。
本实施例中，当所述半导体器件为NMOS晶体管时，所述口袋掺杂区580的掺杂离子包括B、In或BF2，当所述半导体器件为PMOS晶体管时，所述口袋掺杂区580的掺杂离子包括P、As或Sb。
需要说明的是，在所述半导体器件的形成工艺过程中，所述侧墙的侧壁上通常形成有源漏掩膜层，所述源漏掩膜层用于作为所述源漏掺杂区形成过程中的刻蚀掩膜，且所述源漏掺杂区表面和所述源漏掩膜层侧壁形成有接触孔刻蚀停止层，所述接触孔刻蚀停止层的表面用于在形成接触孔的刻蚀工艺中定义刻蚀停止的位置。
所述源漏掩膜层的材料可以为氮化硅、氮化硼或氮氧化硅。本实施例中，所述源漏掩膜层的材料通常为氮化硅，氮化硅材料为半导体工艺中常用的掩膜材料，从而能够较好地起到刻蚀掩膜的作用。
本实施例中，所述接触孔刻蚀停止层的材料通常为氮化硅，从而能够较好地起到刻蚀停止的作用。在其他实施例中，所述接触孔刻蚀停止层的材料还可以为氮氧化硅。
因此本实施例中，所述沟槽412还通过去除所述侧墙侧壁上的源漏掩膜层、以及所述源漏掩膜层侧壁上的接触孔刻蚀停止层的方式形成，也就是说，所述沟槽412由所述层间介质层402、栅极结构600和基底围成。
其中，在形成所述沟槽412的过程中，仅去除所述源漏掩膜层侧壁上的接触孔刻蚀停止层，因此所述半导体结构还包括：接触孔刻蚀停止层570，位于所述层间介质层402与所述基底之间、以及所述层间介质层402与所述源漏掺杂区之间。
本实施例中，通过去除源漏掩膜层和接触孔刻蚀停止层，相应增大了所述沟槽412的开口尺寸，有利于保证所述口袋掺杂区580能够与所述源漏掺杂区相邻或具有部分重叠区域，从而保证了所述口袋掺杂区580的防穿通作用。
所述半导体器件可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体器件的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。参考图13，本实施例与前述实施例的不同之处在于：定义位于所述栅极结构(未标示)露出的衬底700上的层间介质层为第一层间介质层702，所述半导体结构还包括：第二层间介质层703，位于所述沟槽(未标示)内。
本实施例中，所述第一层间介质层702的材料为氧化硅。在其他实施例中，所述第一层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述第二层间介质层703填充所述沟槽，从而保证所述半导体结构的形成工艺的正常进行，用于为后续在所述第一层间介质层702、第二层间介质层703和栅极结构上形成其他膜层或结构提供工艺基础。
本实施例中，为了使所述栅极结构顶部得到保护，所述第二层间介质层703还覆盖所述栅极结构的顶部。在其他实施例中，根据实际工艺情况，所述第二层间介质层还可以露出所述栅极结构。
所述第二层间介质层703的材料为绝缘材料，所述第二层间介质层703也用于实现相邻半导体结构之间的电隔离。
本实施例中，所述第二层间介质层703的介电常数小于侧墙的介电常数。
在所述半导体结构的形成工艺过程中，所述栅极结构侧壁上通常形成有侧墙，所述沟槽内的第二层间介质层703(如图13中虚线框C所示)用于代替所述侧墙，因此通过引入介电常数更小的第二层间介质层703，能够有效降低鳍式场效应晶体管的寄生电容，从而有利于进一步改善鳍式场效应晶体管的性能。
所述侧墙的材料通常为氮化硅，为此本实施例中，所述第二层间介质层703的材料为氧化硅。
氮化硅的介电常数为7.8，氧化硅的介电常数为3.9，因此通过采用氧化硅作为所述第二层间介质层703的材料，能够显著降低鳍式场效应晶体管的寄生电容；此外，所述第二层间介质层703的材料和所述第一层间介质层702的材料相同，有利于提高工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺成本以及所述第二层间介质层703对鳍式场效应晶体性能的影响。
相应的，由于源漏掩膜层和接触孔刻蚀停止层的材料通常也为氮化硅，因此所述第二层间介质层703的介电常数也小于所述源漏掩膜层和接触孔刻蚀停止层的介电常数，所述沟槽内的第二层间介质层703还可用于代替所述源漏掩膜层以及位于所述源漏掩膜层侧壁的接触孔刻蚀停止层，从而能够进一步降低鳍式场效应晶体管的寄生电容。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上的分立的鳍部；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
在所述栅极结构的侧壁上形成侧墙；
形成所述侧墙后，在所述栅极结构两侧的鳍部内形成源漏掺杂区；
形成所述源漏掺杂区后，在所述栅极结构露出的衬底上形成第一层间介质层，所述第一层间介质层露出所述栅极结构顶部；
去除所述侧墙，在所述第一层间介质层内形成露出所述鳍部的沟槽；
对所述沟槽露出的鳍部进行口袋注入工艺，在所述鳍部内形成口袋掺杂区。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述口袋注入工艺的注入方向在所述衬底表面的投影与所述鳍部延伸方向之间的夹角为70度至90度。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述口袋注入工艺分别对所述鳍部的两个侧壁进行注入，且所述口袋注入工艺的注入方向与所述衬底表面的法线之间的夹角为15度至60度。
4.如权利要求1或3所述的半导体器件的形成方法，其特征在于，所述半导体结构为NMOS晶体管，所述口袋注入工艺的参数包括：注入离子包括B、In或BF2，注入能量为1.5Kev至6.0XKev，注入剂量为4E13原子每平方厘米至1.6E14原子每平方厘米；
所述半导体结构为PMOS晶体管，所述口袋注入工艺的参数包括：注入离子包括P、As或Sb，注入能量为4Kev至15Kev，注入剂量为2E13原子每平方厘米至7E13原子每平方厘米。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述口袋掺杂区之后，还包括：在所述沟槽内形成第二层间介质层。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述第二层间介质层的介电常数小于所述侧墙的介电常数。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述侧墙的材料为氮化硅，所述第二层间介质层的材料为氧化硅。
8.如权利要求1或5所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂区的步骤包括：在所述鳍部的顶部和侧壁上形成源漏掩膜层，所述源漏掩膜层还位于所述栅极结构的顶部和侧壁；刻蚀位于所述栅极结构顶部上和所述栅极结构两侧鳍部顶部上的源漏掩膜层，暴露出所述栅极结构两侧的鳍部顶部表面，且还刻蚀部分厚度的鳍部，刻蚀后的鳍部与所述源漏掩膜层围成凹槽；在所述凹槽内形成掺杂有离子的应力层；
形成所述沟槽的步骤中，还去除位于所述侧墙侧壁的源漏掩膜层。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述源漏掩膜层的材料为氮化硅、氮化硼或氮氧化硅。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂区后，形成所述第一层间介质层之前，还包括：形成保形覆盖所述基底、源漏掺杂区、源漏掩膜层、侧墙和栅极结构的接触孔刻蚀停止层；
形成所述沟槽的步骤中，还去除位于所述源漏掩膜层侧壁的接触孔刻蚀停止层。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述接触孔刻蚀停止层的材料为氮化硅或氮氧化硅。
12.如权利要求1或5所述的半导体器件的形成方法，其特征在于，所述栅极结构为伪栅结构；
形成所述第一层间介质层后，形成所述沟槽之前，还包括：去除所述栅极结构，在所述第一层间介质层内形成栅极开口；在所述栅极开口内形成金属栅结构。
13.如权利要求5所述的半导体器件的形成方法，其特征在于，所述栅极结构为伪栅结构；
在所述沟槽内形成第二层间介质层后，还包括：去除所述栅极结构，在所述第二层间介质层内形成栅极开口；在所述栅极开口内形成金属栅结构。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述侧墙的工艺为湿法刻蚀工艺。
15.一种半导体器件，其特征在于，包括：
基底，所述基底包括衬底以及位于所述衬底上的分立的鳍部；
横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
层间介质层，位于所述栅极结构露出的衬底上，所述层间介质层露出所述栅极结构的顶部，且所述栅极结构两侧的层间介质层内形成有露出所述鳍部和栅极结构侧壁的沟槽；
口袋掺杂区，位于所述沟槽露出的鳍部内；
源漏掺杂区，位于所述口袋掺杂区远离所述栅极结构一侧的鳍部内，所述源漏掺杂区与所述口袋掺杂区相邻或具有部分重叠区域。
16.如权利要求15所述的半导体器件，其特征在于，所述半导体结构为NMOS晶体管，所述口袋掺杂区的掺杂离子包括B、In或BF2；
所述半导体结构为PMOS晶体管，所述口袋掺杂区的掺杂离子包括P、As或Sb。
17.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及位于所述衬底上的分立的鳍部；
横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
第一层间介质层，位于所述栅极结构露出的衬底上，所述第一层间介质层露出所述栅极结构的顶部，且所述栅极结构两侧的第一层间介质层内形成有露出所述鳍部和栅极结构侧壁的沟槽；
口袋掺杂区，位于所述沟槽露出的鳍部内；
源漏掺杂区，位于所述口袋掺杂区远离所述栅极结构一侧的鳍部内，所述源漏掺杂区与所述口袋掺杂区相邻或具有部分重叠区域；
第二层间介质层，位于所述沟槽内。
18.如权利要求17所述的半导体结构，其特征在于，所述第二层间介质层的介电常数小于侧墙的介电常数。
19.如权利要求18所述的半导体结构，其特征在于，所述第二层间介质层的材料为氧化硅。
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