CN112382663B - 一种抗单粒子效应的FinFET器件及制备方法 - Google Patents
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Abstract
本发明公开了一种抗单粒子效应的FinFET器件及制备方法，该制备方法包括：制备掺杂离子的衬底层；在衬底层上制备停止层和若干与鳍部的预设横截面的形状和大小相同的侧墙；刻蚀停止层和衬底层以在剩余的衬底层上形成若干鳍部；对鳍部与衬底层的连接拐角处进行局部氧化；在停止层与衬底层上制备覆盖停止层与衬底层的氧化物层；对氧化物层进行平坦化处理，以暴露停止层的上表面；刻蚀部分高度的氧化物层，以保留位于衬底层上预设高度的所述氧化物层；去除位于鳍部上的停止层；在鳍部上沉积栅氧化物层；在栅氧化物层上沉积栅极。本发明制备的FinFET器件使得FinFET的单粒子效应的电流通道更长，降低寄生晶体管增益，从而有效的避免了FinFET的单粒子效应。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种抗单粒子效应的FinFET器件及制备方法。
背景技术
随着半导体工艺的发展，使得FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)器件出现并发展成为半导体制造的主流工艺而广泛应用于集成电路中，经过集成电路代工厂的验证，22nm技术节点的FinFET可以在低电压下提供高达37％的性能提升，并且功耗不到32nm平面晶体管的一半。因为它们具有较低的泄漏电流，出色的短沟道特性和兼容的现有制造工艺的体硅(Bulk)和绝缘体上硅(SOI)技术。FinFET最初由胡正明教授提出，并首次被Intel公司于2011年成功用于生产出商业处理器。该处理器结合金属High-K栅介质技术与Fin(鳍)结构的优点，使CPU(central processing unit，中央处理器)处理器集成度显著提高,FinFET技术的成功商业化，标志着这项技术己经逐渐走向成熟，使半导体器件可以按照摩尔定律继续向前发展。
太空中的单粒子辐照引起的空间卫星的数据异常使得单粒子效应(SEE)成为了航天以及国防领域中的研究中的热点。随着摩尔定律的演进，集成电路规模持续增大，使得绝缘介质的材料类型、生长方式、器件结构等不断改进，因此单粒子效应的研究持续面临新的科学问题。与传统平面器件相比，FinFET晶体管是一种三维结构器件，由于增强了栅极电势对沟道的控制作用，这种三维结构的器件较好地抑制了短沟道效应；FinFET特殊3D结构的引入，使其相对于平面器件面临新的单粒子效应问题。对着工艺节点缩减到纳米量级，单粒子效应引发的辐射损伤越发严重。
FinFET抗单粒子效应能力弱于平面工艺的主要原因在于FinFET的STI(shallowtrench isolation，浅槽隔离)隔离层厚度远小于平面工艺。相同特征尺寸的平面工艺晶体管间的STI厚度约为FinFET工艺晶体管间STI厚度的2～3倍，FinFET的单粒子效应的电流通道更短，寄生晶体管增益更大，使得FinFET的单粒子效应效应变得严重。
因此提供一种新的抗单粒子效应加固的FinFET器件及其制备方法成为了本领域亟待解决的一个重要技术问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种抗单粒子效应的FinFET器件及制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种抗单粒子效应的FinFET器件的制备方法，包括：
制备掺杂离子的衬底层；
在所述衬底层上制备停止层和若干与鳍部的预设横截面的形状和大小相同的侧墙；
以所述侧墙为掩模版，刻蚀所述停止层和所述衬底层以在剩余的所述衬底层上形成若干鳍部，并保留所述鳍部上方的停止层；
对所述鳍部与所述衬底层的连接拐角处进行局部氧化，以形成氧化区；
在所述停止层与所述衬底层上制备覆盖所述停止层与所述衬底层的氧化物层；
对所述氧化物层进行平坦化处理，以暴露所述停止层的上表面；
以所述停止层为掩模版，刻蚀部分高度的所述氧化物层，以保留位于所述衬底层上预设高度的所述氧化物层，所保留的所述氧化物层为横向隔离层；
去除位于所述鳍部上的所述停止层；
在所述鳍部上沉积栅氧化物层；
在所述栅氧化物层上沉积栅极。
在本发明的一个实施例中，制备掺杂离子的衬底层，包括：
选取衬底层；
在所述衬底层中掺杂P型离子，得到P型掺杂的衬底层。
在本发明的一个实施例中，在所述衬底层上制备停止层和若干与鳍部的预设横截面的形状和大小相同的侧墙，包括：
采用等离子体增强化学的气相沉积方法在所述衬底层上生长Si3N4以形成停止层；
采用原子层沉积方法在停止层上生长SiO2以形成SiO2层；
采用反应离子刻蚀方法刻蚀SiO2层至停止层表面停止，以制备若干与鳍部的预设横截面的形状和大小相同的侧墙。
在本发明的一个实施例中，以所述侧墙为掩模版，刻蚀所述停止层和所述衬底层以形成若干鳍部，并保留鳍部上方的停止层，包括：
以所述侧墙为硬掩模版，采用自对准双重成像方法刻蚀所述停止层和所述衬底层以在剩余的所述衬底层上形成若干鳍部，并保留鳍部上方的停止层。
在本发明的一个实施例中，在所述停止层与所述衬底层上制备覆盖所述停止层与所述衬底层的氧化物层，包括：
采用高密度等离子体化学气相淀积方法在所述停止层与所述衬底层上沉积SiO2，以制备覆盖所述停止层与所述衬底层的氧化物层，并对所述氧化物层进行快速热退火处理。
在本发明的一个实施例中，对所述氧化物层进行平坦化处理，以暴露所述停止层的上表面，包括：
通过化学机械抛光方法对所述氧化物层进行平坦化处理，以暴露所述停止层的上表面。
在本发明的一个实施例中，以所述停止层为掩模版，刻蚀部分高度的所述氧化物层，包括：
以所述停止层为掩模版，采用湿法刻蚀方法刻蚀部分高度的所述氧化物层。
在本发明的一个实施例中，所述衬底层的材料为体硅。
在本发明的一个实施例中，所述栅氧化物层的材料为Si3N4、Al2O3、HfO2、TiO2中的任意一种。
本发明还提供一种抗单粒子效应的FinFET器件，利用上述任一项实施例所述的FinFET器件的制备方法进行制备，所述FinFET器件包括：
衬底层；
若干鳍部，位于所述衬底层之上，所述鳍部包括在纵向上相互连接的源极、沟道区和漏极；
横向隔离层，位于所述衬底层之上，且位于两个所述鳍部之间；
栅氧化物层，位于所述沟道区之上；
栅极，位于所述栅氧化物层之上；
其中，在所述衬底层和鳍部的连接拐角处具有氧化区。
本发明的有益效果：
本发明制备的FinFET器件通过掩模版保护，对Fin与衬底层连接拐角处进行局部氧化，变相的提高了FinFET器件的STI隔离层厚度，使得FinFET的单粒子效应的电流通道更长，降低寄生晶体管增益，从而有效的避免了FinFET的单粒子效应。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种抗单粒子效应的FinFET器件的制备方法的流程示意图；
图2是本发明实施例提供的一种抗单粒子效应的FinFET器件的制备方法的制备过程示意图；
图3是本发明实施例提供的一种抗单粒子效应的FinFET器件的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1和图2，图1是本发明实施例提供的一种抗单粒子效应的FinFET器件的制备方法的流程示意图，图2是本发明实施例提供的一种抗单粒子效应的FinFET器件的制备方法的制备过程示意图。本实施例提供一种抗单粒子效应的FinFET器件的制备方法，该FinFET器件的制备方法包括：
步骤1、制备掺杂离子的衬底层1。
步骤1.1、选取衬底层1。
进一步地，衬底层1为体硅。
步骤1.2、在衬底层1中掺杂P型离子，得到P型掺杂的衬底层1。
步骤2、在衬底层1上制备停止层2和若干与鳍部的预设横截面的形状和大小相同的侧墙3。
步骤2.1、采用等离子体增强化学的气相沉积方法((Plasma Enhanced ChemicalVapor Deposition，PECVD))在衬底层1上生长Si3N4以形成停止层2。
步骤2.2、采用原子层沉积方法(Atomic layer deposition，ALD)在停止层2上生长SiO2以形成SiO2层。
步骤2.3、采用反应离子刻蚀方法(Reactive ion etching,RIE)刻蚀SiO2层至停止层2表面停止，以制备若干与鳍部的预设横截面的形状和大小相同的侧墙3，其中，预设横截面为图2所示的水平方向的横截面。
步骤3、以侧墙3为掩模版，刻蚀停止层2和衬底层1以在剩余的衬底层1上形成若干鳍部4，去除所述侧墙3，保留鳍部4上方的停止层2。
具体地，以侧墙3为硬掩模版，采用自对准双重成像方法刻蚀停止层2和衬底层1以在剩余的衬底层1上形成若干鳍部4，以形成有源区，利用HF刻蚀去除侧墙3，且保留鳍部4上方的停止层2。
步骤4、对鳍部4与衬底层1的连接拐角处进行局部氧化，以形成氧化区5。
具体地，首先在拐角处形成一层SiO2薄膜，然后采用干法氧化的方法形成氧化区5。
进一步地，首先在拐角处形成一层SiO2薄膜，然后采用精密控制的大角度干法氧化方法对拐角处进行氧化以形成氧化区5，氧化区5的大小取决于经扩散穿过SiO2薄膜到达硅表面的O2及OH基等氧化剂的量，需要说明的是，本领域可以根据需要选取氧化剂，本实施例对此不做具体限定。
步骤5、在鳍部4与衬底层1上制备覆盖鳍部4与衬底层1的氧化物层6。
具体地，采用高密度等离子体化学气相淀积方法(High Density PlasmaChemical Vapor Deposition，HDPCVD)在停止层2与衬底层1上沉积SiO2，以形成高横纵比的氧化物层6，所制备的氧化物层6覆盖停止层2与衬底层1的上表面，并对氧化物层6进行快速热退火(Rapid thermal annealing,RTA)处理，以对氧化物层6进行增密，快速热退火的退火温度例如为800℃，退火时间例如为60s。
步骤6、对氧化物层6进行平坦化处理，以暴露停止层2的上表面。
具体地，通过化学机械抛光方法(Chemical-Mechanical Planarization,CMP)对氧化物层6进行平坦化处理以使得氧化物层6平坦化，并暴露停止层2的上表面，硬掩模为停止层2。
步骤7、以停止层2为掩模版，刻蚀部分高度的氧化物层6，以保留位于衬底层1上预设高度的氧化物层6，所保留的氧化物层6为横向隔离层7，该横向隔离层7即为STI。
具体地，以所述停止层2为掩模版，选择高选择比的湿法刻蚀氧化物(例如Cl2/O2/N2)，采用湿法刻蚀方法刻蚀部分高度的氧化物层6，以保留位于衬底层1上预设高度的氧化物层6，以制备STI，其所保留的预设高度的氧化物层6可以通过调整刻蚀时间进行调整。
步骤8、去除位于鳍部4上的停止层2。
具体地，采用各向异性的干法刻蚀方法刻蚀去除位于鳍部4上的停止层2。
步骤9、在鳍部4上沉积栅氧化物层8。
具体地，通过热氧化物沉积高介电材料，形成栅氧化物层8，以把沟道区与栅极电极隔离。
进一步地，栅氧化物层的材料为Si3N4、Al2O3、HfO2、TiO2中的任意一种。
步骤10、在栅氧化物层8上沉积栅极9。
进一步地，栅极9的材料为铝、钨、铜中的任意一种。
本发明应用于空间环境的FinFET器件中，为具有抗单粒子效应的体硅FinFET，本发明制备的FinFET器件，通过掩模版保护，对鳍部与硅基底(即衬底层)连接拐角处进行局部氧化，变相的提高了FinFET器件的STI隔离层厚度，使得FinFET的单粒子效应的电流通道更长，降低了寄生晶体管增益，减弱了电荷收集机制，有效地降低了体硅FinFET发生单粒子闩锁的机率。
此外，由于局部氧化形成的注入式SiO2与硅基底的接触部分，存在部分界面态，这些界面态的位置和大小都是相对固定的，对于体硅FinFET器件的正常工作状态影响较小。然而，当高能粒子轰击体硅FinFET器件时，产生的瞬态电流会被源极、漏极和硅基底的背电极所收集。当产生的瞬态电流流经体硅FinFET硅基底在被硅基底的背电极所收集的路径时，会通过局部氧化形成的注入式SiO2与硅基底的接触部分的有益界面态复合，大大减弱了硅基底的背电极所收集的电荷数量，有效的降低了单粒子效应产生的瞬态电流，极大可能地避免的器件的单粒子翻转效应。
本发明同时兼顾了制作工艺难度和成本的要求，提升了体硅FinFET器件在空间环境中抗单粒子辐照的性能和稳定性，展现了强大的应用潜力，是一种具有高稳定性、高性能、抗单粒子效应的体硅FinFET的理想结构。
实施例二
本实施例在实施例一的基础上，以一个具体的实施方式介绍本发明所提供的抗单粒子效应的FinFET器件的制备方法，该制备方法包括：
步骤1、硅基底的制备。
具体地，在硅基板中掺杂P型离子，形成P型硅基底，该硅基底即为衬底层。
步骤2、SiO2侧墙制备。
具体地，使用等离子体增强化学的气相沉积方法在硅基底上沉积Si3N4以形成掩膜层，该掩膜层为停止层，使用原子层沉积方法在掩膜层上沉积SiO2，之后采用反应离子刻蚀工艺刻蚀SiO2，形成若干SiO2侧墙。
步骤3、有源区的制备。
具体地，以SiO2侧墙为硬掩模版，采用自对准双重成像方法刻蚀硅基底制备鳍部，形成有源区，利用HF刻蚀去除侧墙3，且保留鳍部4上方的停止层2。
步骤4、抗辐照氧化区的制备。
具体地，首先在拐角处形成一层SiO2薄膜，然后采用精密控制的大角度干法氧化方法对拐角处进行氧化以形成氧化区5。
步骤5、鳍部的横向隔离层的制备。
步骤5.1、通过高密度等离子体化学气相淀积方法沉积SiO2，形成高横纵比的氧化物填充，通过快速热退火增密。
步骤5.2、平坦化：通过化学机械抛光方法使得SiO2平坦化，硬掩模为停止层。
步骤5.3、凹槽刻蚀：选择高选择比的湿法刻蚀氧化物刻蚀SiO2以形成鳍部的横向隔离层，HF刻蚀多余的SiO2侧墙，以形成鳍部的横向隔离层，并去除Si3N4。
步骤6、高介电层(栅氧化物层)的制备：通过热氧化物沉积HfO2层，形成栅氧化物层，以把沟道与栅极电极隔离。
步骤7、栅极的制备：在高介电层(栅氧化物层)上方沉积一层金属Al以形成栅极。
实施例三
本实施例在实施例一的基础上，以一个具体的实施方式介绍本发明所提供的抗单粒子效应的FinFET器件的制备方法，该制备方法包括：
步骤1、硅基底的制备。
具体地，在硅基板中掺杂P型离子，形成P型硅基底，该硅基底即为衬底层。
步骤2、SiO2侧墙制备。
具体地，使用等离子体增强化学的气相沉积方法在硅基底上沉积Si3N4以形成掩膜层，该掩膜层为停止层，使用原子层沉积方法在掩膜层上沉积SiO2，之后采用反应离子刻蚀工艺刻蚀SiO2，形成若干SiO2侧墙。
步骤3、有源区的制备。
具体地，以SiO2侧墙为硬掩模版，采用自对准双重成像方法刻蚀硅基底制备鳍部，形成有源区，利用HF刻蚀去除侧墙3，且保留鳍部4上方的停止层2。
步骤4、抗辐照氧化区的制备。
具体地，首先在拐角处形成一层SiO2薄膜，然后采用精密控制的大角度干法氧化方法对拐角处进行氧化以形成氧化区5。
步骤5、鳍部的横向隔离层的制备。
步骤5.1、通过高密度等离子体化学气相淀积方法沉积SiO2，形成高横纵比的氧化物填充，通过快速热退火增密。
步骤5.2、平坦化：通过化学机械抛光方法使得SiO2平坦化，硬掩模为停止层。
步骤5.3、凹槽刻蚀：选择高选择比的湿法刻蚀氧化物刻蚀SiO2以形成鳍部的横向隔离层，HF刻蚀多余的SiO2侧墙，以形成鳍部的横向隔离层，并去除Si3N4。
步骤6、高介电层(栅氧化物层)的制备：通过热氧化物沉积TiO2层，形成栅氧化物层，以把沟道与栅极电极隔离。
步骤7、栅极的制备：在高介电层(栅氧化物层)上方沉积一层金属W以形成栅极。
实施例四
请参见图3，图3是本发明实施例提供的一种抗单粒子效应的FinFET器件的结构示意图。本实施例在实施例一的基础上，以一个具体的实施方式介绍本发明所提供的抗单粒子效应的FinFET器件的制备方法，该制备方法包括：
步骤1、硅基底的制备。
具体地，在硅基板中掺杂P型离子，形成P型硅基底，该硅基底即为衬底层。
步骤2、SiO2侧墙制备。
具体地，使用等离子体增强化学的气相沉积方法在硅基底上沉积Si3N4以形成掩膜层，该掩膜层为停止层，使用原子层沉积方法在掩膜层上沉积SiO2，之后采用反应离子刻蚀工艺刻蚀SiO2，形成若干SiO2侧墙。
步骤3、有源区的制备。
具体地，以SiO2侧墙为硬掩模版，采用自对准双重成像方法刻蚀硅基底制备鳍部，形成有源区，利用HF刻蚀去除侧墙3，且保留鳍部4上方的停止层2。
步骤4、抗辐照氧化区的制备。
具体地，首先在拐角处形成一层SiO2薄膜，然后采用精密控制的大角度干法氧化方法对拐角处进行氧化以形成氧化区5。
步骤5、鳍部的横向隔离层的制备。
步骤5.1、通过高密度等离子体化学气相淀积方法沉积SiO2，形成高横纵比的氧化物填充，通过快速热退火增密。
步骤5.2、平坦化：通过化学机械抛光方法使得SiO2平坦化，硬掩模为停止层。
步骤5.3、凹槽刻蚀：选择高选择比的湿法刻蚀氧化物刻蚀SiO2以形成鳍部的横向隔离层，HF刻蚀多余的SiO2侧墙，以形成鳍部的横向隔离层，并去除Si3N4。
步骤6、高介电层(栅氧化物层)的制备：通过热氧化物沉积Al2O3层，形成栅氧化物层，以把沟道与栅极电极隔离。
步骤7、栅极的制备：在高介电层(栅氧化物层)上方沉积一层金属Cu以形成栅极。
实施例五
请参见图3，图3是本发明实施例提供的一种抗单粒子效应的FinFET器件的结构示意图。本实施例在实施例一的基础上，还提供一种抗单粒子效应的FinFET器件，该FinFET器件是通过实施例一的制备方法制备而成，该FinFET器件包括：
衬底层1；
若干鳍部4，位于衬底层1之上，鳍部4包括在纵向上相互连接的源极、沟道区和漏极；
横向隔离层7，位于衬底层1之上，且位于两个鳍部4之间；
栅氧化物层8，位于沟道区之上；
栅极9，位于栅氧化物层之上；
其中，在衬底层1和鳍部4的连接拐角处具有氧化区5。
进一步地，衬底层1为体硅。
进一步地，栅氧化物层的材料为Si3N4、Al2O3、HfO2、TiO2中的任意一种。
进一步地，栅极9的材料为铝、钨、铜中的任意一种。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种抗单粒子效应的FinFET器件的制备方法，其特征在于，包括：
制备掺杂离子的衬底层(1)；
在所述衬底层(1)上制备停止层(2)和若干与鳍部的预设横截面的形状和大小相同的侧墙(3)；
以所述侧墙(3)为掩模版，刻蚀所述停止层(2)和所述衬底层(1)以在剩余的所述衬底层(1)上形成若干鳍部(4)，去除所述侧墙(3)，保留所述鳍部(4)上方的停止层(2)；
对所述鳍部(4)与所述衬底层(1)的连接拐角处进行局部氧化，以形成氧化区(5)；
在所述停止层(2)与所述衬底层(1)上制备覆盖所述停止层(2)与所述衬底层(1)的氧化物层(6)；
对所述氧化物层(6)进行平坦化处理，以暴露所述停止层(2)的上表面；
以所述停止层(2)为掩模版，刻蚀部分高度的所述氧化物层(6)，以保留位于所述衬底层(1)上预设高度的所述氧化物层(6)，所保留的所述氧化物层(6)为横向隔离层(7)；
去除位于所述鳍部(4)上的所述停止层(2)；
在所述鳍部(4)上沉积栅氧化物层(8)；
在所述栅氧化物层(8)上沉积栅极(9)。
2.根据权利要求1所述的FinFET器件的制备方法，其特征在于，制备掺杂离子的衬底层(1)，包括：
选取衬底层(1)；
在所述衬底层(1)中掺杂P型离子，得到P型掺杂的衬底层(1)。
3.根据权利要求1所述的FinFET器件的制备方法，其特征在于，在所述衬底层(1)上制备停止层和若干与鳍部的预设横截面的形状和大小相同的侧墙(3)，包括：
采用等离子体增强化学的气相沉积方法在所述衬底层(1)上生长Si3N4以形成停止层(2)；
采用原子层沉积方法在停止层(2)上生长SiO2以形成SiO2层；
采用反应离子刻蚀方法刻蚀SiO2层至停止层(2)表面停止，以制备若干与鳍部的预设横截面的形状和大小相同的侧墙(3)。
4.根据权利要求1所述的FinFET器件的制备方法，其特征在于，以所述侧墙(3)为掩模版，刻蚀所述停止层(2)和所述衬底层(1)以形成若干鳍部，去除所述侧墙(3)，保留鳍部(4)上方的停止层(2)，包括：
以所述侧墙(3)为硬掩模版，采用自对准双重成像方法刻蚀所述停止层(2)和所述衬底层(1)以在剩余的所述衬底层(1)上形成若干鳍部(4)，刻蚀去除所述侧墙(3)，保留鳍部(4)上方的停止层(2)。
5.根据权利要求1所述的FinFET器件的制备方法，其特征在于，在所述停止层(2)与所述衬底层(1)上制备覆盖所述停止层(2)与所述衬底层(1)的氧化物层(6)，包括：
采用高密度等离子体化学气相淀积方法在所述停止层(2)与所述衬底层(1)上沉积SiO2，以制备覆盖所述停止层(2)与所述衬底层(1)的氧化物层(6)，并对所述氧化物层(6)进行快速热退火处理。
6.根据权利要求1所述的FinFET器件的制备方法，其特征在于，对所述氧化物层(6)进行平坦化处理，以暴露所述停止层(2)的上表面，包括：
通过化学机械抛光方法对所述氧化物层(6)进行平坦化处理，以暴露所述停止层(2)的上表面。
7.根据权利要求1所述的FinFET器件的制备方法，其特征在于，以所述停止层(2)为掩模版，刻蚀部分高度的所述氧化物层(6)，包括：
以所述停止层(2)为掩模版，采用湿法刻蚀方法刻蚀部分高度的所述氧化物层(6)。
8.根据权利要求1所述的FinFET器件的制备方法，其特征在于，所述衬底层(1)的材料为体硅。
9.根据权利要求1所述的FinFET器件的制备方法，其特征在于，所述栅氧化物层的材料为Si3N4、Al2O3、HfO2、TiO2中的任意一种。
10.一种抗单粒子效应的FinFET器件，其特征在于，利用权利要求1至9任一项所述的FinFET器件的制备方法进行制备，所述FinFET器件包括：
衬底层(1)；
若干鳍部(4)，位于所述衬底层(1)之上，所述鳍部(4)包括在纵向上相互连接的源极、沟道区和漏极；
横向隔离层(7)，位于所述衬底层(1)之上，且位于两个所述鳍部(4)之间；
栅氧化物层(8)，位于所述沟道区之上；
栅极，位于所述栅氧化物层(8)之上；
其中，在所述衬底层(1)和鳍部(4)的连接拐角处具有氧化区(5)。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101707210A (zh) * | 2009-11-27 | 2010-05-12 | 北京大学 | 一种抗辐照的场效应晶体管、cmos集成电路及其制备 |
| EP3190610A2 (en) * | 2016-01-07 | 2017-07-12 | Semiconductor Manufacturing International Corporation (Shanghai) | Fin field-effect transistor and fabrication method thereof |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101707210A (zh) * | 2009-11-27 | 2010-05-12 | 北京大学 | 一种抗辐照的场效应晶体管、cmos集成电路及其制备 |
| EP3190610A2 (en) * | 2016-01-07 | 2017-07-12 | Semiconductor Manufacturing International Corporation (Shanghai) | Fin field-effect transistor and fabrication method thereof |
| CN107919283A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN110364570A (zh) * | 2018-04-09 | 2019-10-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法和半导体结构 |
Non-Patent Citations (1)
| Title |
|---|
| Polarization Dependence of Pulsed Laser-Induced SEEs in SOI FinFETs;Landen D. Ryder et.al;《IEEE TRANSACTIONS ON NUCLEAR SCIENCE》;20200131;第67卷(第1期);第38页至第43页 * |
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