TWI524466B - 半導體結構與其形成方法 - Google Patents

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Description

半導體結構與其形成方法
本發明係關於半導體結構，更特別關於淺溝槽隔離結構與閘極結構之間的相對關係。
進階的積體電路具有高封裝密度與小結構尺寸如45nm、32nm、28nm、及20nm。在這些進階的技術中，平面(或稱二維)的場效電晶體中位於上表面的通道具有受限寬度。如此一來，閘極與通道之間的電容耦合亦受限。當結構尺寸縮小時，無法依比例縮小通道寬度以維持甚至提高元件效能。當電晶體具有越多電路面積時，封裝密度也越高。在元件效能與封裝密度無法同時兼得的情況下，需要新的電晶體結構與其形成方法以克服上述問題。
本發明一實施例提供之半導體結構包括半導體基板；淺溝槽隔離結構形成於半導體基板中，其中淺溝槽隔離結構為連續隔離結構，包括第一部份於第一區域中，與第二部份於第二區域中，且其中淺溝槽隔離結構的第一部份比淺溝槽隔離結構的第二部份凹陷；主動區位於半導體基板中，並被淺溝槽隔離結構包圍；閘極堆疊位於主動區上，並於第一方向延伸至淺溝槽隔離結構之第一區域中；源極與汲極結構形成於主動 區中，且源極與汲極之間隔有閘極堆疊；以及通道形成於主動區中，並於第二方向位於源極與汲極結構之間，且第二方向不同於第一方向。通道包括頂部與兩個側部，頂部於第一方向具有寬度W，側部各自具有高度H，且高度H小於寬度W。
本發明另一實施例提供之半導體結構，包括淺溝槽隔離結構形成於半導體基板中；主動區定義於半導體基板中，淺溝槽隔離結構包圍主動區，且淺溝槽隔離結構與主動區具有共平面的一上表面；閘極堆疊形成於主動區上，且閘極堆疊包括延伸部份延伸至淺溝槽隔離結構，其中閘極堆疊的延伸部份垂直延伸至該上表面下；以及源極與汲極結構形成於主動區中，並位於閘極堆疊的相反兩側上。
本發明一實施例提供半導體結構的形成方法，包括：形成淺溝槽隔離結構於半導體基板中，以定義主動區於半導體基板上。淺溝槽隔離結構與主動區具有共平面的上表面。上述方法更包括形成虛置閘極於主動區與淺溝槽隔離結構上；形成層間介電層於半導體基板上；移除虛置閘極，以形成閘極溝槽於層間介電層中；選擇性蝕刻閘極溝槽露出的淺溝槽隔離結構；以及形成金屬閘極於閘極溝槽中。
A-A’、B-B’、C-C’、D-D’‧‧‧切線
H‧‧‧距離
T1‧‧‧第一厚度
T2‧‧‧第二厚度
W、W1‧‧‧寬度
100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧主動區
112‧‧‧STI結構
112a‧‧‧第一部份
112b‧‧‧第二部份
114‧‧‧第一上表面
116‧‧‧第二上表面
118‧‧‧第三上表面
120‧‧‧閘極
122‧‧‧閘極堆疊
124‧‧‧閘極間隔物
126‧‧‧源極與汲極結構
126a‧‧‧輕摻雜汲極結構
126b‧‧‧重摻雜源極與汲極
128‧‧‧通道區
130‧‧‧方法
132、134、136、138、140、142、144、146‧‧‧步驟
第1圖係本發明一或多個實施例中，具有主動區與凹陷的隔離結構之半導體結構的上視圖；第2至5圖係本發明一或多個實施例中，第1圖中的半導體結構之不同切線的剖視圖；以及 第6圖係本發明一或多個實施例中，第1圖之半導體結構之製程方法的流程圖。
可以理解的是，本發明提供多個不同實施例或實例，以實施多種實施例中的不同特徵。下述元件與組合的特定實例係用以簡化本發明，僅用以舉例而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述，包括第一與第二結構直接接觸或隔有額外結構的情況。此外，本發明之多個實例可重複採用相同標號以簡化說明，但具有相同標號的元件並不必然具有相同的對應關係。舉例來說，形成第一結構於第二構上的敘述，包括第一與第二結構直接接觸或隔有額外結構的情況。
第1圖係具有主動區與凹陷的隔離結構之半導體結構100的上視圖。第2至5圖係半導體結構100的剖視圖，第2圖係A-A’切線的剖視圖，第3圖係B-B’切線的剖視圖，第4圖係C-C’切線的剖視圖，而第5圖係D-D’切線的剖視圖。半導體結構100與其形成方法將依第1至5圖說明。
半導體結構100包括基板102。基板102可為矽基板。在另一實施例中，基板102可為鍺、矽鍺合金、或其他合適的半導體材料。基板102亦包含多種摻雜區。在一實施例中，基板102包含磊晶的半導體層。在另一實施例中，基板102包含以適當技術如佈植氧分隔(SIMOX)所形成的埋置介電材料層，以作為隔離結構。
半導體結構100包含一或多個主動區104形成於基 板102上。基板102作為主動區104之區域上，可形成多種元件如場效電晶體。在此實施例中，半導體結構100包含一或多個場效電晶體(FET)形成於主動區104中。
主動區104為基板102的一部份，可包含矽或其他合適的半導體材料如矽鍺合金。主動區104包含的半導體材料可與基板102之半導體材料相同。在另一實施例中，主動區104包含的源極與汲極區其半導體材料，不同於基板102之半導體材料。上述源極與汲極區可由合適製程如磊晶成長法形成。舉例來說，基板102包含矽，而源極與汲極區包含矽鍺合金、碳化矽、或上述兩者的適當組合。在一實施例中，摻雜井區如n型井區或p型井區係形成於主動區104中。在一實施例中，主動區104包含n型井區，與形成其中的一或多個p型場效電晶體。在另一實施例中，主動區104包含p型井區，與形成其中的一或多個n型場效電晶體。
在一實施例中，主動區具有細長的形狀，於第一方向(X軸或X方向)具有短尺寸，並於第二方向(Y軸或Y方向)具有長尺寸。第一方向與第二方向正交，如第1圖所示。X軸與Y軸定義基板平面。Z軸或Z方向同時垂直於X與Y方向，並與基板平面正交。
半導體結構100包含一或多個淺溝槽隔離(STI)結構112形成於基板中，以定義多個主動區104並使其彼此分隔。STI結構112包含一或多種介電材料如氧化矽、氮化矽、氮氧化矽、其他合適的介電材料、或上述之組合。在一實施例中，STI結構112的形成方法包含蝕刻半導體基板102以形成溝槽，再將 介電材料填入溝槽中。溝槽中的介電材料可為多層結構如熱氧化襯墊層加上後續填入的氮化矽層。在另一實施例中，STI結構之形成方法依序如下：成長墊氧化層、形成低壓氣相沉積(LPCVD)的氮化矽層、以微影及蝕刻製程圖案化氮化矽層與墊氧化層以形成硬遮罩、蝕刻基板以形成溝槽、視情況成長熱氧化襯墊層於溝槽中以改善溝槽界面、將氧化物填入溝槽中、以化學機械研磨法(CMP)進行回蝕刻、以及蝕刻氮化物以移除氮化物層。
STI結構112圍繞主動區104。在一實施例中，STI結構112包圍主動區104。在特定實施例如第2圖所示，STI結構包含第一部份112a於第一區，及第二部份112b於第二區。藉由施加至閘極溝槽的選擇性蝕刻製程，可讓第一部份112a比第二部份112b凹陷。用以形成閘極溝槽之閘極置換製程將敘述於後。STI結構112之第一部份112a具有第一上表面114，而STI結構112之第二部份112b具有第二上表面116，且第二上表面116高於第一上表面114。主動區104具有第三上表面118，且第三上表面118與第二上表面116共平面。第一上表面114比第二上表面116低，兩者之間具有距離H。在一實施例中，距離H介於約10nm至約40nm之間。
如第2圖所示，位於第一區中的STI結構之第一部份112a具有第一厚度T1，而位於第二區中的STI結構之第二部份112b具有第二厚度T2。第二厚度T2大於第一厚度T1。此外，STI結構之第一部份112a的第一上表面114，與STI結構之第二部份112b的第二上表面116兩者之間的距離H為T2-T1 (H=T2-T1)。
半導體結構100包含閘極120形成於主動區104上，且閘極120延伸至STI結構112上。在特定實施例中，閘極120延伸至STI結構112之第一部份112a上。閘極120包含閘極介電層，與位於閘極介電層上的閘極。閘極介電層與閘極統稱為閘極堆疊122。如第2圖所，閘極堆疊122包含第一部份於主動區104上，與第二部份延伸至STI結構之第一部份112a上。閘極堆疊122之第一部份包含第一下表面於主動區104的第三上表面118上，與第二下表面於STI結構112之第一上表面114上。閘極堆疊122的第二下表面低於閘極堆疊122的第一下表面，兩者之間具有距離H。
在特定實施例中，位於STI結構112上的閘極堆疊122之第二部份，對準STI結構的第一部份112a。在上視圖中，閘極堆疊122之第二部份，與STI結構的第一部份112a吻合。換言之，閘極堆疊122的第二部份之形狀大小，與STI結構之第一部份112a之形狀大小相同。此外，閘極堆疊122的第二部份邊緣，與STI結構的第一部份112a邊緣彼此重疊穩合。在此實施例中，上述結構的成因在於閘極堆疊122之形成步驟包括：形成虛置閘極堆疊、形成層間介電層(ILD)、進行CMP製程、蝕刻虛置閘極堆疊以形成閘極溝槽於ILD層中、選擇性地蝕刻閘極溝槽所露出之STI結構的第一部份，以及以沉積與研磨製程形成金屬閘極。
如第3圖所示，STI結構112的第二部份112b與主動區104兩者的上表面為共平面。在特定實施例中，STI結構112 除了位於閘極堆疊122下的部份外，其他部份均與主動區104的上表面為共平面。
在一實施例中，閘極120具有細長的形狀，且於第一方向(X方向)拉長。閘極120於第一方向具有第一尺寸，且於第二方向(Y方向)具有第二尺寸。閘極120的第一尺寸大於其第二尺寸。
閘極介電層包含高介電常數之介電層，其介電常數大於熱氧化矽之介電常數。在多種實施例中，高介電常數之介電層包括氮化矽、碳化矽、氮氧化矽、氧化鉿、氧化鎦、氧化鋁、氧化鋯、氧化鉭、氧化鈦、氧化鍶、或上述之組合。高介電常數之介電層之形成方法可為合適技術，比如原子層沉積法(ALD)。在另一實施例中，閘極介電層包含界面層(IL)如熱氧化矽層，係形成於主動區104與高介電常數之介電層上。
閘極包括導電材料如摻雜多晶矽、金屬、金屬合金、金屬矽化物、或上述之組合。在多種實施例中，閘極包括鋁、銅鋁合金、銅、氮化鈦、鈦鎢合金、氮化鉭、金、銀、金屬矽化物、耐火金屬、或上述之組合。導電材料之形成方法可為合適技術如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、電鍍、或上述之組合。
在多種實施例中，閘極堆疊包含閘極與閘極介電層的不同組合，比如多晶矽與氮氧化矽、金屬與高介電常數材料、鋁與耐火金屬與高介電常數之介電材料、金屬矽化物與高介電常數之介電材料、或上述之組合。
閘極堆疊122之形成方法為沉積與圖案化製程，而 圖案化製程更包括微影與蝕刻製程。舉例來說，先沉積閘極介電層與閘極材料，再沉積與圖案化(微影與蝕刻)硬遮罩層，接著再以硬遮罩之開口進行蝕刻以圖案化閘極材料。
閘極120亦包含閘極間隔物124形成於閘極堆疊的側壁。閘極間隔物124位於第二區中的STI結構112之第二部份112b上。閘極間隔物124包含一或多種介電材料，比如氧化矽、氮化矽、碳化矽、氮氧化矽、高介電常數(介電常數>5)之介電材料、或上述之組合。閘極間隔物124之形成方法包括沉積與非等向蝕刻如乾蝕刻。閘極間隔物124形成於STI結構112的第二部份112b上，並對準STI結構112的第二部份112b之邊緣。在特定實施例中，STI結構112的第一部份112a與第二部份112b之間的交界，對準閘極堆疊122與閘極間隔物124之間的交界，如上視圖所示。在第2圖中，閘極間隔物124包含第三下表面於STI結構之第二部份112b的第二上表面116上。閘極間隔物124之第三下表面，與主動區104中閘極堆疊122的第一下表面共平面。閘極間隔物124之第三下表面，亦比STI結構112之第一部份112a中的閘極堆疊122其第二下表面高出距離H。
形成閘極間隔物124的製程係整合至形成閘極堆疊122的製程中。在一實施例中，先形成虛置閘極堆疊，再形成閘極間隔物124於虛置閘極堆疊的側壁上。藉由蝕刻移除虛置閘極堆疊，可露出STI結構112的第一部份112a。上述製程將保留閘極間隔物124於STI結構112之第二部份112b上。
如第5圖所示，位於STI結構112上的部份閘極堆疊122，部份嵌入STI結構112的深度為距離H。未嵌入STI結構112 中的閘極間隔物124，係位於STI結構112的上表面上。
如第4圖所示，半導體結構100亦包含源極與汲極結構126形成於主動區104上。源極與汲極結構126於第二方向(Y方向)分隔一段距離，且分別位於閘極堆疊122的相反兩側上。在一實施例中，源極與汲極結構126包含的輕摻雜汲極(LDD)結構126a對準閘極堆疊122的側壁。源極與汲極結構126包含的重摻雜源極與汲極(S/D)126b之形成順序晚於閘極間隔物124，且對準閘極間隔物124的外側邊緣。多種源極與汲極結構的形成方法為離子佈植法，其合適摻質可為n型摻質或p型摻質。為活化摻雜後的結構，可額外進行回火製程。在一實施例中，n型摻質包含磷。在另一實施例中，p型摻質包含硼。
在另一實施例中，源極與汲極結構126係形成於磊晶成長的半導體上。磊晶成長的半導體其材料不同於半導體基板102的材料，可增加載子移動率進而改善元件效能。在一實施例中，磊晶成長的半導體材料之形成方法包括蝕刻主動區之源極與汲極區，接著再磊晶成長半導體材料於蝕刻的凹陷區域。在另一實施例中，磊晶成長的半導體材料包括矽鍺合金、碳化矽鍺、鍺、矽、或上述之組合以符合p型FET的需求。在又一實施例中，磊晶成長的半導體材料包括磷化矽、碳化矽、碳磷化矽、矽、或上述之組合以符合n型FET的需求。
半導體結構100亦包含通道區128形成於主動區中的源極與汲極結構126之間，如第4圖所示。通道區128於第二方向(Y方向)具有介於源極與汲極之間的第一尺寸如通道長度(見第4圖)，並於第一方向(X方向)具有第二尺寸如通道寬度(見 第2圖)。
如第2圖所示的通道寬度，通道區128包含多種主動表面接觸閘極堆疊122(特別是閘極介電層)。在特定實施例中，通道區128包含頂部與兩個側壁部份。通道區128之頂部位於兩個側壁部份之間的距離為第一寬度W1。通道區128的兩個側壁部份各自具有第二寬度，且第二寬度與每一側壁之深度的距離H大致相同。通道區128之總寬度由W1增加到W，而寬度W大於或等於寬度W1與兩倍的距離H之總合(W1+2H)。如此一來，可增加閘極與通道區之間的耦合程度。
在此實施例中，通道區頂部的寬度W1，大於通道區側壁部份的寬度之距離H。在一實施例中，通道區128頂部的寬度W1大於約50nm，而通道區128側壁部份的寬度之距離H小於約40nm。在一實施例中，通道區128側壁部份的寬度之距離H介於約10nm至約40nm之間。在另一實施例中，通道區頂部的寬度W1介於約50nm至約120nm之間，以應用於n型FET。在又一實施例中，通道區頂部的寬度W1介於約35nm至約60nm之間，以應用於p型FET。通道區128之形成方法可為一或多道離子佈植製程，以符合多種考量如臨界電壓及/或抗擊穿(APT)。
在此實施例中，通道區128、源極與汲極結構126、及閘極120組成場效電晶體如n型FET或p型FET。藉由增加通道寬度，可改善場效電晶體之效能。
在另一實施例中，半導體結構100包括被多個STI結構112分隔的多個主動區104。每一主動區與STI結構具有前述結構。舉例來說，STI結構包括第一部份與第二部份，且第 一部份自第二部份向下凹陷。通道區包括頂部與相對設置的側壁部份。多種n型FET與p型FET係形成於上述主動區中。N型FET與p型FET可組合形成靜態隨機隨取記憶(SRAM)單元。在特定實施例中，為了儲存資料及傳輸閘，SRAM單元包含兩個交叉耦合的反向器。在SRAM單元的實施例中，每一反向器包含具有一或多個p型FET的上拉元件，與具有一或多個n型FET的下拉元件。傳輸閘包括n型FET。在另一實施例中，半導體結構的多個SRAM單元以陣列方式排列。
第6圖係本發明一或多個實施例中，製作半導體結構100之方法130的流程圖。方法130將搭配第1至6圖之標號說明。方法130之起始步驟132形成半導體的基板102。
方法130之步驟134形成一或多個STI結構112，以定義多種主動區104。在一實施例中，STI結構112的形成方法包括蝕刻半導體的基板102以形成溝槽，再將介電材料填入溝槽中。溝槽中的介電材料可為多層結構如熱氧化襯墊層加上後續填入的氮化矽層。在另一實施例中，STI結構之形成方法依序如下：成長墊氧化層、形成低壓氣相沉積(LPCVD)的氮化矽層、以微影及蝕刻製程圖案化氮化矽層與墊氧化層以形成硬遮罩、蝕刻基板以形成溝槽、視情況成長熱氧化襯墊層於溝槽中以改善溝槽界面、將氧化物填入溝槽中、以化學機械研磨法(CMP)移除多餘的介電材料並平坦化上述結構之表面、以及蝕刻氮化物以移除氮化物層。
方法130可包含其他步驟，比如以離子佈植法形成一或多個摻雜井區(p型井區與n型井區)於主動區104中。
方法130之步驟136形成一或多個虛置閘極於半導體的基板102上。虛置閘極包括虛置閘極堆疊與閘極間隔物。虛置閘極的形成步驟包括形成虛置閘極材料層，再以微影與蝕刻製程圖案化虛置閘極材料層。上述虛置閘極材料層包括介電材料層與形成其上的多晶矽層。圖案化的虛置閘極係位於主動區104上，並於第一方向(X方向)延伸至STI結構112。閘極間隔物124的形成方法包括沉積與蝕刻(如乾蝕刻)介電材料。
方法130亦包括步驟138以形成源極與汲極結構126於主動區104上。源極與汲極結構126於第二方向(Y方向)分隔一段距離，且分別位於閘極堆疊122的相反兩側上。在一實施例中，源極與汲極結構126包含的輕摻雜汲極(LDD)結構126a對準閘極堆疊122的側壁。源極與汲極結構126包含的重摻雜源極與汲極(S/D)126b之形成順序晚於閘極間隔物124，且對準閘極間隔物124的外側邊緣。多種源極與汲極結構的形成方法為離子佈植法，其合適摻質可為n型摻質或p型摻質。為活化摻雜後的結構，可額外進行回火製程。在一實施例中，n型摻質包含磷。在另一實施例中，p型摻質包含硼。在另一實施例中，源極與汲極結構126包含磊晶成長的半導體材料。在此例中，以蝕刻製程使半導體基板的源極與汲極區凹陷，在磊晶成長半導體材料於凹陷區中。之後再進行離子佈植。
源極與汲極結構126形成於磊晶成長的半導體上。磊晶成長的半導體其材料不同於半導體基板102的材料，可增加載子移動率進而改善元件效能。在一實施例中，磊晶成長的半導體材料包括矽鍺合金、碳化矽鍺、鍺、矽、或上述之 組合以符合p型FET的需求。在又一實施例中，磊晶成長的半導體材料包括磷化矽、碳化矽、碳磷化矽、或上述之組合以符合n型FET的需求。
方法130包含之步驟140形成ILD層於半導體的基板102與虛置閘極上。層間介電層之形成方法包括沉積與CMP。CMP製程移除沉積於虛置閘極上的ILD層，並平坦化上述結構的表面。ILD層包括氧化矽、低介電常數之介電材料、其他合適的介電材料、或上述之組合。上述沉積製程包括CVD或旋塗法與硬化步驟。
方法130包含的步驟142移除虛置閘極，形成閘極溝槽於ILD層中。以蝕刻製程移除虛置閘極堆疊後，保留閘極間隔物124。如此一來，保留的閘極間隔物124將被露出作為閘極溝槽之側壁。蝕刻製程包括多重蝕刻步驟，以分別移除虛置閘極材料層。在一實施例中，蝕刻製程只移除虛置閘極中的導電材料層。在另一實施例中，蝕刻製程移除虛置閘極中的導電材料層與介電材料層。經上述製程後，將露出閘極溝槽中的主動區104與STI結構112。
方法130之步驟144以蝕刻製程讓閘極溝槽露出的STI結構112凹陷。上述蝕刻製程可選擇性地移除STI結構112的介電材料，並實質上保留基板102的半導體材料。如此一來，STI結構112的第一部份112a將凹陷，並自動對準閘極溝槽(與後續形成的金屬閘極)。在一實施例中，STI結構112包括氧化矽，而蝕刻製程為採用氫氟酸(HF)溶液的濕蝕刻。
定義於主動區中的通道區128係位於源極與汲極 結構126之間。方法130可包含其他摻雜製程調整通道區，以改變臨界電壓或其他參數。在特定實施例中，如第2圖所示，通道區128包括多種主動表面接觸閘極堆疊122(特別是其閘極介電層)。特別的是，通道區128包括頂部與兩個側壁部份。通道區128之頂部位於兩個側壁部份之間的距離為第一寬度W1。通道區128的兩個側壁部份各自具有第二寬度，且第二寬度與每一側壁之深度的距離H大致相同。通道區128之總寬度由W1增加到W，而寬度W大於或等於寬度W1與兩倍的距離H之總合(W1+2H)。如此一來，可增加閘極與通道區之間的耦合程度。
在此實施例中，通道區頂部的寬度W1，大於通道區側壁部份的寬度之距離H。在一實施例中，通道區128頂部的寬度W1大於約50nm，而通道區128側壁部份的寬度之距離H小於約40nm。在一實施例中，通道區128側壁部份的寬度之距離H介於約10nm至約40nm之間。在另一實施例中，通道區頂部的寬度W1介於約50nm至約120nm之間，以應用於n型FET。在又一實施例中，通道區頂部的寬度W1介於約35nm至約60nm之間，以應用於p型FET。通道區128之形成方法可為一或多道離子佈植製程，以符合多種考量如臨界電壓及/或抗擊穿(APT)。
方法130包含之步驟146形成閘極堆疊122，包括沉積與CMP。在一實施例中，前述步驟只移除虛置閘極堆疊中的導電材料，因此形成閘極堆疊122之沉積製程只沉積導電材料。在另一實施例中，前述步驟移除虛置閘極堆疊中的導電材料與介電材料，因此形成閘極堆疊122之沉積製程沉積高介電常數之介電層與金屬閘極層。CMP製程移除沉積於ILD層上的 多餘閘極材料，並平坦化上述結構的表面。在又一實施例中，n型FET的閘極堆疊與p型FET的閘極堆疊各自包含適當功函數的導電材料(稱之為功函數金屬)，而閘極材料層分別沉積於對應的閘極溝槽中。
閘極堆疊122包含閘極介電層與導電金屬層。閘極介電層包含高介電常數之介電層。在多種實施例中，高介電常數之介電層包括氮化矽、碳化矽、氮氧化矽、氧化鉿、氧化鎦、氧化鋁、氧化鋯、氧化鉭、氧化鈦、氧化鍶、或上述之組合。高介電常數之介電層之形成方法可為合適技術，比如原子層沉積法(ALD)。在另一實施例中，閘極介電層包含界面層(IL)如熱氧化矽層與高介電常數之介電層。
閘極包括導電材料如摻雜多晶矽、金屬、金屬合金、金屬矽化物、或上述之組合。在多種實施例中，閘極包括鋁、銅鋁合金、銅、氮化鈦、鈦鎢合金、氮化鉭、金、銀、金屬矽化物、耐火金屬、或上述之組合。導電材料之形成方法可為合適技術如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、電鍍、或上述之組合。
在多種實施例中，閘極堆疊包含閘極與閘極介電層的不同組合，比如多晶矽與氮氧化矽、金屬與高介電常數材料、鋁與耐火金屬與高介電常數之介電材料、金屬矽化物與高介電常數之介電材料、或上述之組合。
在此實施例中，通道區128、源極與汲極結構126、及閘極120組成場效電晶體如n型FET或p型FET。藉由增加通道寬度，可改善場效電晶體之效能。
雖然多種實施例已提供半導體結構與其形成方法，其他製程步驟可進行於方法130之前、之間、或之後。在不偏離本發明範疇的前提下，可變化或新增其他結構或方法於前述之結構與方法中。本發明可用於多種領域。舉例來說，半導體結構100可用於形成靜態隨機存取記憶(SRAM)單元。在其他實施例中，半導體結構100可整合至多種積體電路如邏輯電路、動態隨機存取記憶體(DRAM)、快閃記憶體、或影像感測器。
在一實施例中，多種圖案化製程可採用圖案化光阻或硬遮罩作為蝕刻遮罩。圖案化光阻層的形成方法包含塗佈光阻、軟烘烤、曝光、曝光後烘烤(PEB)、顯影、與硬烘烤。硬遮罩的形成方法可為沉積與圖案化硬遮罩材料層。圖案化硬遮罩材料層的方法包括微影與蝕刻製程。在特定實施例中，圖案化光阻層係形成於硬遮罩層上，接著以圖案化光阻層之開口蝕刻硬遮罩層，以形成圖案化硬遮罩層。之後可以合適製程移除圖案化光阻層，比如濕式剝除法或電漿灰化法。在一實例中，蝕刻製程包括乾蝕刻(如電漿蝕刻)，以移除圖案化光阻層其開口中的硬遮罩層。
在另一實施例中，閘極介電層(如氧化矽及/或高介電常數之介電材料)的形成方法可為其他合適技術，如熱氧化法、原子層沉積法(ALD)、有機金屬化學氣相沉積法(MOCVD)、物理氣相沉積法(PVD)、或原子束磊晶法(MBE)。在一實施例中，閘極介電層包含氧化矽，其形成方法為熱氧化半導體(矽)的基板102。在另一實施例中，高介電常數之介電材 料係整合至閘極介電層中，可包含金屬氧化物如氧化鋯、氧化鋁、或氧化鉿。在另一實施例中，高介電常數之介電材料的形成方法為紫外線-臭氧的氧化法，包括濺鍍形成金屬層，以及在紫外線下以氧氣臨場氧化金屬薄膜。
在另一實施例中，圖案化虛置閘極堆疊的方法包括圖案化閘極層(導電層)與閘極介電層(介電層)。圖案化導電層與介電層的方法包括一或多道蝕刻步驟。在一實施例中，在蝕刻製程中以形成於導電層上的硬遮罩作為蝕刻遮罩。在另一實例中，圖案化的導電層可作為圖案化導電層與介電層之蝕刻遮罩。
在另一實施例中，半導體結構100包括n型FET與p型FET，而以合適摻質形成的源極與汲極區各自對應n型FET與p型FET。以n型FET為例，以輕摻雜劑量的離子佈植形成LDD結構。接著沉積介電層再進行非等向蝕刻如電漿蝕刻以形成間隔物。接著以重摻雜劑量之離子佈植形成重摻雜的源極與汲極結構。p型FET的多種源極與汲極結構之形成方式與n型FET類似，差別在於摻質型態相反。在一實施例中，n型FET與p型FET的多種源極與汲極結構的形成方法包括：以圖案化光阻層覆蓋p型FET的區域，再以離子佈植形成n型FET的LDD結構。以圖案化光阻層覆蓋n型FET的區域，再以離子佈植形成p型FET的LDD結構。接著以沉積與蝕刻製程形成間隔物至n型FET之閘極堆疊與p型FET之閘極堆疊。以另一圖案化光阻層覆蓋p型FET的區域，再以離子佈植形成n型FET的源極與汲極結構。以另一圖案化光阻層覆蓋n型FET的區域，再以離子佈植形成p型FET 的源極與汲極結構。在一實施例中，接著進行高溫回火製程以活化源極與汲極區中的多種摻質。
在另一實施例中，形成多種內連線結構以耦合多種元件，進而形成功能電路。內連線結構包括垂直內連線如接點與通孔，與水平內連線如金屬線路。多種內連線結構可採用多種導電材料如銅、鎢、與矽化物。在一實例中，以雙鑲嵌製程形成銅為主的多層內連線結構。在另一實施例中，以鎢形成鎢插塞於接觸孔中。在另一實施例中，矽化物係作為源極與汲極區上的多種接點，以降低接觸電阻。
在另一實施例中，通道區128的半導體材料包括矽，或磊晶成長半導體材料如矽鍺合金、碳化矽鍺、鍺、III-V族化合物材料、或上述之組合。
如此一來，本發明一實施例提供之半導體結構包括半導體基板；淺溝槽隔離結構形成於半導體基板中，其中淺溝槽隔離結構為連續隔離結構，包括第一部份於第一區域中，與第二部份於第二區域中，且其中淺溝槽隔離結構的第一部份比淺溝槽隔離結構的第二部份凹陷；主動區位於半導體基板中，並被淺溝槽隔離結構包圍；閘極堆疊位於主動區上，並於第一方向延伸至淺溝槽隔離結構之第一區域中；源極與汲極結構形成於主動區中，且源極與汲極之間隔有閘極堆疊；以及通道形成於主動區中，並於第二方向位於源極與汲極結構之間，且第二方向不同於第一方向。通道包括頂部與兩個側部，頂部於第一方向具有寬度W，側部各自具有高度H，且高度H小於寬度W。
在一實施例中，半導體結構之淺溝槽隔離結構的第一部份具有第一上表面；淺溝槽隔離結構的第二部份具有第二上表面，且第二上表面高於第一上表面；以及半導體基板的主動區具有第三上表面，且第三上表面與第二上表面共平面。
在另一實施例中，半導體結構之淺溝槽隔離結構的第一部份具有第一厚度；以及淺溝槽隔離結構的第二部份具有第二厚度，且第二厚度大於第一厚度。
在又一實施例中，閘極堆疊之側壁對準淺溝槽隔離結構之第一部份與第二部份之交界；以及閘極間隔物接觸閘極堆疊的側壁，並直接位於淺溝槽隔離結構的第二部份上。
在另一實施例中，主動區中的閘極堆疊的第一部份具有第一下表面；以及閘極間隔物具有第二下表面，且第一下表面與第二下表面共平面。在又一實施例中，閘極間隔物垂直接觸淺溝槽隔離結構之第二部份的第二上表面；以及閘極堆疊垂直接觸淺溝槽隔離結構的第一部份之第一上表面。在又一實施例中，閘極堆疊的第二部份具有第三下表面，低於閘極間隔物之第二下表面。
在另一實施例中，閘極堆疊包括閘極介電層，與閘極位於閘極介電層上；以及閘極與閘極介電層各自包括導電材料與介電材料，且導電材料與介電材料擇自多晶矽與氮氧化矽、金屬與高介電常數之介電材料、金屬矽化物與高介電常數之介電材料、或上述之組合。
在又一實施例中，閘極結構的延伸部份於上視角與淺溝槽隔離結構之第一區域吻合。
本發明另一實施例提供之半導體結構，包括淺溝槽隔離結構形成於半導體基板中；主動區定義於半導體基板中，淺溝槽隔離結構包圍主動區，且淺溝槽隔離結構與主動區具有共平面的一上表面；閘極堆疊形成於主動區上，且閘極堆疊包括延伸部份延伸至淺溝槽隔離結構，其中閘極堆疊的延伸部份垂直延伸至該上表面下；以及源極與汲極結構形成於主動區中，並位於閘極堆疊的相反兩側上。
在一實施例中，半導體結構之通道形成於主動區中，並位於源極與汲極結構之間；以及源極與汲極結構、閘極、與通道形成場效電晶體。
在另一實施例中，通道包括頂部與兩個側部，頂部於第一方向具有寬度W，側部各自具有高度H，且高度H小於寬度W。
在又一實施例中，閘極堆疊的延伸部份係部份嵌置於半導體基板中，且閘極堆疊的延伸部份之下表面低於該上表面。
在又一實施例中，閘極堆疊的延伸部份的剖視形狀的頂部尺寸與底部尺寸相等。
在又一實施例中，半導體基板包括第一半導體材料，而源極與汲極包括第二半導體材料磊晶成長於第一半導體材料上，且第一半導體材料與第二半導體材料不同。
本發明一實施例提供半導體結構的形成方法，包括：形成淺溝槽隔離結構於半導體基板中，以定義主動區於半導體基板上。淺溝槽隔離結構與主動區具有共平面的上表面。 上述方法更包括形成虛置閘極於主動區與淺溝槽隔離結構上；形成層間介電層於半導體基板上；移除虛置閘極，以形成閘極溝槽於層間介電層中；選擇性蝕刻閘極溝槽露出的淺溝槽隔離結構；以及形成金屬閘極於閘極溝槽中。
在一實施例中，上述方法更包括在形成虛置閘極的步驟後，進行第一離子佈植製程，以形成輕摻雜源極與汲極於主動區中；在形成層間介電層於半導體基板上的步驟前，先形成閘極間隔物於虛置閘極的側壁上；以及進行第二離子佈植製程，以形成重摻雜源極與汲極，且重摻雜源極與汲極對準閘極間隔物。
在另一實施例中，形成層間介電層的步驟包括沉積介電材料層，與對介電材料層進行第一化學機械研磨製程；以及形成金屬閘極的步驟包括沉積金屬層於閘極溝槽中，並對金屬層進行第二化學機械研磨製程。
在又一實施例中，選擇性蝕刻閘極溝槽露出的淺溝槽隔離結構之步驟包括進行濕蝕刻製程，在選擇性地移除淺溝槽隔離結構的露出部份以形成凹陷時，保留閘極溝槽露出的半導體基板。
在又一實施例中，選擇性蝕刻淺溝槽隔離結構其露出部份的10nm至50nm。
在又一實施例中，形成淺溝槽隔離結構的步驟包括形成第一介電材料的淺溝槽隔離結構；以及形成閘極間隔物的步驟包括形成第二介電材料的閘極間隔物，且第一介電材料與第二介電材料不同。
在又一實施例中，形成淺溝槽隔離結構的步驟包括蝕刻半導體基板以形成溝槽；沉積介電材料以填入溝槽中；以及進行化學機械研磨製程以平坦化半導體基板，使該半導體基板與淺溝槽隔離結構具有共平面的一上表面。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
H‧‧‧距離
T1‧‧‧第一厚度
T2‧‧‧第二厚度
W1‧‧‧寬度
100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧主動區
112‧‧‧STI結構
112a‧‧‧第一部份
112b‧‧‧第二部份
114‧‧‧第一上表面
116‧‧‧第二上表面
118‧‧‧第三上表面
120‧‧‧閘極
122‧‧‧閘極堆疊
124‧‧‧閘極間隔物
128‧‧‧通道區

Claims (7)

  1. 一種半導體結構，包括：一半導體基板；一淺溝槽隔離結構形成於該半導體基板中，其中該淺溝槽隔離結構為連續隔離結構，包括一第一部份於一第一區域中，與一第二部份於一第二區域中，且其中該淺溝槽隔離結構的第一部份比該淺溝槽隔離結構的第二部份凹陷；一主動區位於該半導體基板中，並被該淺溝槽隔離結構包圍；一閘極堆疊位於該主動區上，並於一第一方向延伸至該淺溝槽隔離結構之第一區域中；源極與汲極結構形成於該主動區中，且源極與汲極之間隔有該閘極堆疊；以及一通道形成於該主動區中，並於一第二方向位於該源極與汲極結構之間，且該第二方向不同於該第一方向；其中該通道包括一頂部與兩個側部，該頂部於第一方向具有寬度W，該些側部各自具有高度H，且高度H小於寬度W，其中：該淺溝槽隔離結構的第一部份具有一第一上表面；該淺溝槽隔離結構的第二部份具有一第二上表面，且該第二上表面高於該第一上表面；以及該半導體基板的該主動區具有一第三上表面，且該第三上表面與該第二上表面共平面；其中： 該淺溝槽隔離結構的第一部份具有一第一厚度；以及該淺溝槽隔離結構的第二部份具有一第二厚度，且該第二厚度大於該第一厚度；且其中：該閘極堆疊之側壁對準該淺溝槽隔離結構之第一部份與第二部份之交界；以及一閘極間隔物接觸該閘極堆疊的側壁，並直接位於該淺溝槽隔離結構的第二部份上。
  2. 如申請專利範圍第1項所述之半導體結構，其中：該主動區中的該閘極堆疊的第一部份具有一第一下表面；以及一閘極間隔物具有一第二下表面，且該第一下表面與該第二下表面共平面。
  3. 如申請專利範圍第2項所述之半導體結構，其中：該閘極間隔物垂直接觸該淺溝槽隔離結構之第二部份的第二上表面；以及該閘極堆疊垂直接觸該淺溝槽隔離結構的第一部份之第一上表面，其中該閘極堆疊的一第二部份具有一第三下表面，低於該閘極間隔物之第二下表面。
  4. 一種半導體結構，包括：一淺溝槽隔離結構形成於一半導體基板中；一主動區定義於該半導體基板中，該淺溝槽隔離結構包圍該主動區，且該淺溝槽隔離結構與該主動區具有一共平面的上表面； 一閘極堆疊形成於該主動區上，且該閘極堆疊包括一延伸部份延伸至該淺溝槽隔離結構，其中該閘極堆疊的延伸部份垂直延伸至該上表面下；以及源極與汲極結構形成於該主動區中，並位於該閘極堆疊的相反兩側上，其中：一通道形成於該主動區中，並位於該源極與汲極結構之間；以及該源極與汲極結構、該閘極、與該通道形成一場效電晶體，其中該通道包括一頂部與兩個側部，該頂部於第一方向具有寬度W，該些側部各自具有高度H，且高度H小於寬度W，且其中該閘極堆疊的延伸部份係部份嵌置於該半導體基板中，且該閘極堆疊的延伸部份之下表面低於該上表面。
  5. 一種半導體結構的形成方法，包括：形成一淺溝槽隔離結構於一半導體基板中，以定義一主動區於該半導體基板上，其中該淺溝槽隔離結構與該主動區具有共平面的一上表面；形成一虛置閘極於該主動區與該淺溝槽隔離結構上；形成一層間介電層於該半導體基板上；移除該虛置閘極，以形成一閘極溝槽於該層間介電層中；選擇性蝕刻該閘極溝槽露出的該淺溝槽隔離結構；以及形成一金屬閘極於該閘極溝槽中；其中：在形成該虛置閘極的步驟後，進行一第一離子佈植製程，以形成輕摻雜源極與汲極於該主動區中； 在形成該層間介電層於該半導體基板上的步驟前，先形成閘極間隔物於該虛置閘極的側壁上；以及進行一第二離子佈植製程，以形成重摻雜源極與汲極，且該重摻雜源極與汲極對準該閘極間隔物。
  6. 如申請專利範圍第5項所述之半導體結構的形成方法，其中：形成該淺溝槽隔離結構的步驟包括形成一第一介電材料的該淺溝槽隔離結構；以及形成該閘極間隔物的步驟包括形成一第二介電材料的該閘極間隔物，且該第一介電材料與該第二介電材料不同。
  7. 如申請專利範圍第5項所述之半導體結構的形成方法，其中形成該淺溝槽隔離結構的步驟包括：蝕刻該半導體基板以形成一溝槽；沉積一介電材料以填入該溝槽中；以及進行化學機械研磨製程以平坦化該半導體基板，使該半導體基板的上表面與該淺溝槽隔離結構的上表面共平面。
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