CN112242304A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN112242304A
CN112242304A CN202011166392.0A CN202011166392A CN112242304A CN 112242304 A CN112242304 A CN 112242304A CN 202011166392 A CN202011166392 A CN 202011166392A CN 112242304 A CN112242304 A CN 112242304A
Authority
CN
China
Prior art keywords
gate
gate part
semiconductor device
region
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011166392.0A
Other languages
English (en)
Inventor
孙访策
黄冲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202011166392.0A priority Critical patent/CN112242304A/zh
Publication of CN112242304A publication Critical patent/CN112242304A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件及其形成方法，通过在半导体衬底上形成栅极结构，所述栅极结构包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部，所述第一栅极部覆盖部分有源区并延伸覆盖部分第一间隔区和部分第二间隔区，所述伪栅部包括第二栅极部和第三栅极部，所述第二栅极部和所述第三栅极部分别设于所述第一栅极部的相对的两侧，并且所述第二栅极部和所述第三栅极部在所述第一栅极部的相对的两侧呈对称设置；由于所述第二栅极部和所述第三栅极部分别设于所述第一栅极部的相对的两侧，在后续以所述栅极结构为掩膜进行倾斜离子注入时，可以形成互相补偿，从而可以保持形成的半导体器件的阈值电压稳定。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度。更大的数据存储量以及更多的功能，半导体器件朝向更高的元件密度、高集成度方向发展，对其物理结构和制造工艺的要求也越来高。一般而言,一个工艺平台如果能提供更多样的器件选择,可以帮助简化设计从而降低成本。
通常情况下，在半导体器件中，如果在设计中使用较低的阈值电压(Vt)的器件，可以通过改变有源区(ACT)和栅极尺寸的方式使半导体器件获得较低的阈值电压(Vt)，但半导体器件中的有源区和栅极结构的变化有局限性，比如两者对饱和电流的敏感度较大，对阈值电压的敏感度较小。此外，如果想获得较低的阈值电压，需要采用在宽度方向的尺寸较大的有源区，或者采用长度方向的尺寸较小的栅极，而采用在宽度方向的尺寸较大的有源区会增加半导体器件的面积，工艺的限制又使得栅极无法无限制的减小。
如图1所示，图1是现有的一种半导体器件的结构俯视图，这一种半导体器件包括：衬底10，衬底10包括第一间隔区11、第二间隔区12和有源区13，还包括栅极结构14，所述栅极结构呈“一”字型。一般而言，当半导体器件的工艺条件确定以后，半导体器件的阈值电压(Vt)就可以确定下来。但由于芯片日益增加的复杂度，在一些芯片应用场景中，阈值电压更低的半导体器件可以简化电路设计。即希望在不增加额外制造工艺步骤的前提下有阈值电压更低的半导体器件可以选择。
通常情况下，在对有源区进行离子注入时，栅极结构的高度产生的阴影区域会阻挡离子注入中的部分离子，从而会影响器件的阈值电压(Vt)，如图2所示，图2为另一种半导体器件的结构的俯视图，另一种半导体器件包括：衬底20，衬底20包括第一间隔区21、第二间隔区22和有源区23，还包括栅极结构24，与图1所示的半导体器件相比，该结构可以在后续进行离子注入时，阻挡离子注入的部分离子，并会在有源区中形成一阴影区域25，从而可以减小半导体器件的阈值电压，但另一种半导体器件在制造的过程中，如果栅极结构24相对有源区23的套准发生偏移，则会影响阈值电压的稳定性，因此，另一种半导体器件结构作为实现更低阈值电压器件的方案并不理想。因此，需要提供一种既可以使半导体器件获得较低的阈值电压以供设计多样化选择，同时该器件的阈值电压又能够相对稳定的半导体器件。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法，以使半导体器件获得较低的阈值电压又能够稳定半导体器件的阈值电压。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，所述半导体器件的形成方法包括：
提供半导体衬底，所述半导体衬底包括第一间隔区、第二间隔区和有源区，所述第一间隔区和所述第二间隔区分别设于所述有源区两侧；
在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部，所述第一栅极部覆盖部分所述有源区并延伸覆盖部分所述第一间隔区和部分所述第二间隔区，所述伪栅部包括第二栅极部和第三栅极部，所述第二栅极部和所述第三栅极部分别设于所述第一栅极部的相对的两侧，并且所述第二栅极部和所述第三栅极部在所述第一栅极部的相对的两侧呈对称设置；
以所述栅极结构为掩膜执行倾斜离子注入，以在所述有源区中形成源区和漏区。
可选的，在所述的半导体器件的形成方法中，所述第二栅极部位于所述第一间隔区上，所述第三栅极部位于所述第二间隔区上，并且所述第二栅极部与所述第三栅极部平行。
可选的，在所述的半导体器件的形成方法中，所述第一栅极部沿第一方向延伸，所述第二栅极部和所述第三栅极部均沿第二方向延伸并与所述第一栅极部连接为一体；其中，所述第一方向与所述第二方向垂直。
可选的，在所述的半导体器件的形成方法中，所述栅极结构在所述半导体衬底水平方向上的截面呈H型。
可选的，在所述的半导体器件的形成方法中，所述栅极结构的材质为多晶硅或者金属。
可选的，在所述的半导体器件的形成方法中，在以所述栅极结构为掩膜执行倾斜离子注入时，采用的注入角度为1°～89°，所述注入角度为倾斜离子注入的注入方向与垂直于所述有源区的平面之间的夹角。
可选的，在所述的半导体器件的形成方法中，所述第一间隔区和所述第二间隔区的所述半导体衬底中均形成有浅沟槽隔离结构，所述浅沟槽隔离结构自所述半导体衬底表面延伸至所述半导体衬底中。
可选的，在所述的半导体器件的形成方法中，以所述栅极结构为掩膜执行倾斜离子注入之后，所述半导体器件的形成方法还包括：在所述有源区和所述栅极结构上形成接触结构。
基于同一发明构思，本发明还提供一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一间隔区、第二间隔区和有源区，所述第一间隔区和所述第二间隔区分别设于所述有源区两侧；
栅极结构，所述栅极结构形成于所述半导体衬底上，所述栅极结构包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部，所述第一栅极部覆盖部分所述有源区并延伸覆盖部分所述第一间隔区和部分所述第二间隔区，所述伪栅部包括第二栅极部和第三栅极部，所述第二栅极部分别设于所述第一栅极部的相对的两侧，并且所述第一栅极部和所述第二栅极部在所述第一栅极部的相对的两侧呈对称设置；
轻掺杂源区和漏区，所述轻掺杂源区和漏区形成于所述有源区中。
可选的，在所述的半导体器件中，所述栅极结构在所述半导体衬底水平方向上的截面呈H型。
发明人研究发现，影响半导体器件的阈值电压不稳定的原因是由于，在形成栅极结构时，栅极结构与有源区之间的套准精度发生偏移，导致栅极结构与有源区的相对位置发生偏移，在后续对有源区进行离子注入以形成轻掺杂源区和漏区时，由于，栅极结构的偏移，导致在离子注入时，栅极结构阻挡的离子注入的离子不均匀(在离子注入时，栅极结构与有源区之间的距离越近阻挡的离子越多)，因此，导致形成的半导体器件的阈值电压不稳定，基于此，在本发明提供的半导体器件的形成方法中，通过在半导体衬底上形成栅极结构，所述栅极结构包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部，所述第一栅极部覆盖部分所述有源区表面并延伸覆盖部分所述第一间隔区和部分所述第二间隔区，所述伪栅部包括第二栅极部和第三栅极部，所述第二栅极部分别设于所述第一栅极部的相对的两侧，并且所述第二栅极部和所述第三栅极部在所述第一栅极部的相对的两侧呈对称设置。由于所述第二栅极部和所述第三栅极部在所述第一栅极部两侧呈对称设置，当所述栅极结构与有源区的套准发生偏移时，所述第二栅极部与所述第三栅极部中的一者与有源区之间的距离会减小，另一者与所述有源区之间的距离会相应的增大，进一步的，在后续以所述栅极结构为掩膜(即所述栅极结构可以阻挡离子注入中的部分离子)进行倾斜离子注入时，所述第二栅极部与所述第三栅极部中的一者对离子注入的阻挡会增大(第二栅极部和第三栅极部与有源区的距离越小对离子注入的阻挡越大)，而另一者对离子注入的阻挡相应的减小，由此可以形成互相补偿。本发明提供的半导体器件，相比现有技术中的半导体器件(栅极结构为一字型)，可以使半导体器件获得较低的阈值电压，以及相比现有技术中的半导体器件(栅极结构为T字型)，可以使形成的半导体器件获得较稳定的阈值电压，即使半导体器件获得较低的阈值电压又能够稳定半导体器件的阈值电压。
附图说明
图1和图2是现有技术的半导体器件的俯视图；
图3是本发明具体实施例提供的栅极结构和有源区之间的距离与阈值电压的曲线示意图；
图4为本发明具体实施例提供的半导体器件的形成方法的流程示意图；
图5为本发明具体实施例提供的半导体器件的形成方法中形成的结构俯视图；
图6为图5沿AA’方向的剖面示意图；
图7为本发明具体实施例提供的半导体器件的形成方法中形成的结构俯视图；
图8为图7沿AA’方向的剖面示意图；
其中，附图标记说明如下：
10-衬底；11-第一间隔区；12-第二间隔区；13-有源区；14-栅极结构；
20-衬底；21-第一间隔区；22-第二间隔区；23-有源区；24-栅极结构；25-阴影区域；
100-半导体衬底；110-第一间隔区；120-第二间隔区；130-有源区；140-栅极结构；141-第一栅极部；142-第二栅极部；143-第三栅极部；150-源区；151-漏区。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图3，图3是本发明具体实施例提供栅极结构和有源区之间距离与阈值电压的关系曲线示意图。发明人经研究发现，栅极结构与有源区之间的距离大小会影响半导体器件的阈值电压，栅极结构与有源区之间的距离越大，其阈值电压就会越大，而栅极结构与有源区之间的距离越小，其阈值电压就会越小，以及影响半导体器件的阈值电压不稳定的原因是由于，在形成栅极结构时，栅极结构与有源区之间的套准精度发生偏移，导致栅极结构与有源区的相对位置发生偏移，在后续对有源区进行离子注入以形成轻掺杂源区和漏区时，由于，栅极结构的偏移，导致在离子注入时，栅极结构阻挡的离子注入的离子不均匀(在离子注入时，栅极结构与有源区之间的距离越近阻挡的离子越多)，因此，导致形成的半导体器件的阈值电压不稳定。因此，根据此研究提供一种半导体器件的形成方法，稳定半导体器件的阈值电压，提高半导体器件的性能。
请参考图4，其为本发明具体实施例提供的半导体器件的形成方法的示意图。如图1所述，所述半导体器件的形成方法包括以下步骤：
步骤S1：提供半导体衬底，所述半导体衬底包括第一间隔区、第二间隔区和有源区，所述第一间隔区和所述第二间隔区分别设于所述有源区两侧；
步骤S2：在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部，所述第一栅极部覆盖部分所述有源区并延伸覆盖部分所述第一间隔区和部分所述第二间隔区，所述伪栅部包括第二栅极部和第三栅极部，所述第二栅极部和所述第三栅极部分别设于所述第一栅极部的相对的两侧，并且所述第二栅极部和所述第三栅极部在所述第一栅极部的相对的两侧呈对称设置；
步骤S3：以所述栅极结构为掩膜执行倾斜离子注入，以在所述有源区中形成轻掺杂源区和漏区。
请参考图5和图6，其中，图5其为本发明具体实施例提供的半导体器件的形成方法中形成的结构俯视图；图6为图5沿AA’方向的剖面示意图。如图3和图4所示，在步骤S1中，提供半导体衬底100，所述半导体衬底100包括第一间隔区110、第二间隔区120和有源区130，所述第一间隔区110和所述第二间隔区120分别设于所述有源区130两侧。具体的，所述衬底100可以为硅衬底、硅锗衬底或者锗衬底其中的一种。
所述第一间隔区110和所述第二间隔区120的所述半导体衬底100中均形成有浅沟槽隔离结构，所述浅沟槽隔离结构自所述半导体衬底100表面延伸至所述半导体衬底100中，所述浅沟槽隔离结构用于定义所述半导体衬底100的各个有源区130。
在步骤S2中，在所述半导体衬底上形成栅极结构140，所述栅极结构140包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部与有源区130电连接，所述伪栅部为栅极结构140的冗余部，其可以补偿栅极结构140的套准(栅极结构与有源区的套准)偏移。具体的，所述栅极部包括第一栅极部141，所述第一栅极部141覆盖部分所述有源区130并延伸覆盖部分所述第一间隔区110和部分所述第二间隔区120，所述伪栅部包括第二栅极部142和第三栅极部143，所述第二栅极部142和所述第三栅极部143分别设于所述第一栅极部141的相对的两侧，并且所述第二栅极部142和所述第三栅极部143在所述第一栅极部141的相对的两侧呈对称设置。
所述第二栅极部142位于所述第一间隔区110上，即所述第二栅极部142覆盖部分所述第一间隔区110，所述第三栅极部143位于所述第二间隔区120上，即所述第三栅极部143覆盖部分所述第二间隔区120，并且所述第二栅极部142与所述第三栅极部143平行。
更具体的，所述第一栅极部141沿第一方向(或者说有源区130的宽度方向)延伸，所述第二栅极部142和所述第三栅极部143均沿第二方向(或者说有源区130的长度方向)延伸并与所述第一栅极部141连接为一体；其中，所述第一方向与所述第二方向垂直。
进一步的，形成所述栅极结构140的方法包括：在半导体衬底100上依次形成栅氧化层和栅极结构材料层，所述栅氧化层用于隔离所述栅极结构材料层与所述半导体衬底100；然后，刻蚀所述栅极结构材料层，以形成所述栅极结构140，所述栅极结构140暴露出部分所述栅氧化层；接着，刻蚀暴露出的所述栅氧化层，以暴露出部分所述半导体衬底100。其中，所述栅极结构140的材质为多晶硅或者金属。
所述栅极结构140在所述半导体衬底100水平方向上的截面呈H型，具体的，所述栅极结构140包括一个“一”的部分和两个“|”的部分，所述第三栅极部143为所述栅极结构140的一个“一”的部分，所述第一栅极部141和所述第二极部142为所述栅极结构140的两个“|”的部分。
在后续执行倾斜离子注入时，所述栅极结构140的第二栅极部142和第三栅极部143能够阻挡离子注入中的部分离子，即可以阻挡后续离子注入半导体衬底100的部分剂量的离子，并且所述第二栅极部142与所述有源区130的距离越近，所阻挡的离子注入的离子越多，以及所述第三栅极部143与所述有源区130的距离越近，所阻挡的离子注入的离子越多。
由于所述第二栅极部142和所述第三栅极部143在所述第一栅极部141两侧呈对称设置，当所述栅极结构140与有源区130的套准发生偏移时，所述第二栅极部142与所述第三栅极部143中的一者与有源区130之间的距离会减小，另一者与所述有源区130之间的距离会相应的增大。例如，当所述栅极结构140与有源区130的套准向靠近所述有源区130且远离所述第一间隔区110的方向发生偏移时，所述第二栅极部142与所述有源区130之间的距离会相应的减小，而所述第三栅极部143与所述有源区130之间的距离会相应的增大，当所述栅极结构140与有源区130的套准向远离所述有源区130且靠近所述第一间隔区110的方向发生偏移时，所述第二栅极部142与所述有源区130之间的距离会相应的增大，而所述第三栅极部143与所述有源区130之间的距离会相应的减小。进一步的，在后续以所述栅极结构140为掩膜(即所述栅极结构140可以阻挡离子注入中的部分离子)进行倾斜离子注入时，所述第二栅极部142与所述第三栅极部143中的一者对离子注入的阻挡会增大(第二栅极部142和第三栅极部143与有源区130的距离越小对离子注入的阻挡越大)，而另一者对离子注入的阻挡相应的减小，由此可以形成互相补偿，从而可以使形成的半导体器件的阈值电压保持稳定。
接着，执行步骤S3，参考图7和图8，其中，图7为本发明具体实施例提供的半导体器件的形成方法中形成的半导体器件的俯视图；图8为图7沿AA’方向的剖面示意图。以所述栅极结构140为掩膜执行倾斜离子注入，以在所述有源区130中形成轻掺杂源区和漏区。具体的，在以所述栅极结构140为掩膜执行倾斜离子注入时，采用的注入角度为1°～89°，所述注入角度为倾斜离子注入的注入方向与垂直于所述有源区130的平面之间的夹角。所述倾斜离子注入的离子可以为P型掺杂离子或者N型掺杂离子，P型掺杂离子例如可以为硼离子或者氟化亚硼离子等，但不限于此。所述N型掺杂离子可以为磷离子或者砷离子等，但不限于此。
进一步的，由于所述栅极结构140的第二栅极部142和第三栅极部143在第一栅极部141的相对的两侧呈对称设置，由此，在以所述栅极结构140为掩膜(即所述栅极结构140可以阻挡离子注入中的部分离子)进行倾斜离子注入时，所述第二栅极部142与所述第三栅极部143中的一者对离子注入的阻挡会增大(第二栅极部142和第三栅极部143与有源区130的距离越小对离子注入的阻挡越大)，而另一者对离子注入的阻挡相应的减小，由此可以形成互相补偿，从而实现对半导体器件的阈值电压的互相补偿，保持形成的半导体器件的阈值电压稳定，进而使所述半导体器件获得较稳定的阈值电压，提高器件的性能。采用本发明提供的半导体器件的制造方法形成的半导体器件，相比现有技术中的半导体器件(栅极结构为一字型)，可以使半导体器件获得较低的阈值电压，具体的，由于第二栅极部和第三栅极部在第一栅极部的两侧呈对称设置，相比现有技术中的半导体器件(栅极结构为一字型)可以减少有源区的离子注入，从而减小半导体器件的阈值电压，使半导体器件可以获得较低的阈值电压。进一步的，相比现有技术中的半导体器件(栅极结构为T字型)，可以使形成的半导体器件获得较稳定的阈值电压，从而使半导体器件获得较低的阈值电压并能够稳定半导体器件的阈值电压。
基于同一发明构思，本发明还提供一种半导体器件，继续参考图7，所述半导体器件包括：半导体衬底100、栅极结构140、轻掺杂源区150和漏区151。
所述半导体衬底100包括第一间隔区110、第二间隔区120和有源区130，所述第一间隔区110和所述第二间隔区120分别设于所述有源区130两侧。
所述栅极结构140形成于所述半导体衬底100上，所述栅极结构140包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部141，所述第一栅极部141覆盖部分所述有源区130并延伸覆盖部分所述第一间隔区110和部分所述第二间隔区120，所述伪栅部包括第二栅极部142和第三栅极部143，所述第二栅极部142分别设于所述第一栅极部141的相对的两侧，并且所述第一栅极部141和所述第二栅极部142在所述第一栅极部141的相对的两侧呈对称设置；所述轻掺杂源区和漏区形成于所述有源区130中。
由于所述第二栅极部142和所述第三栅极部143在所述第一栅极部141两侧呈对称设置，当所述栅极结构140与有源区130的套准发生偏移时，所述第二栅极部142与所述第三栅极部143中的一者与有源区130之间的距离会减小，另一者与所述有源区130之间的距离会相应的增大，从而可以补偿栅极结构140的套准偏移。
综上所述，在本发明提供的半导体器件及其形成方法中，通过在半导体衬底上形成栅极结构，所述栅极结构的第二栅极部和第三栅极部在第一栅极部两队的两侧呈对呈设置，由于所述第二栅极部和所述第三栅极部在所述第一栅极部两侧呈对称设置，当所述栅极结构与有源区的套准发生偏移时，所述第二栅极部与所述第三栅极部中的一者与有源区之间的距离会减小，另一者与所述有源区之间的距离会相应的增大，进一步的，在后续以所述栅极结构为掩膜(即所述栅极结构可以阻挡离子注入中的部分离子)进行倾斜离子注入时，所述第二栅极部与所述第三栅极部中的一者对离子注入的阻挡会增大(第二栅极部和第三栅极部与有源区的距离越小对离子注入的阻挡越大)，而另一者对离子注入的阻挡会相应的减小，由此可以形成互相补偿，从而可以保持形成的半导体器件的阈值电压稳定。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，所述半导体器件的形成方法包括：
提供半导体衬底，所述半导体衬底包括第一间隔区、第二间隔区和有源区，所述第一间隔区和所述第二间隔区分别设于所述有源区两侧；
在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部，所述第一栅极部覆盖部分所述有源区并延伸覆盖部分所述第一间隔区和部分所述第二间隔区，所述伪栅部包括第二栅极部和第三栅极部，所述第二栅极部和所述第三栅极部分别设于所述第一栅极部的相对的两侧，并且所述第二栅极部和所述第三栅极部在所述第一栅极部的相对的两侧呈对称设置；
以所述栅极结构为掩膜执行倾斜离子注入，以在所述有源区中形成轻掺杂源区和漏区。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二栅极部位于所述第一间隔区上，所述第三栅极部位于所述第二间隔区上，并且所述第二栅极部与所述第三栅极部平行。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一栅极部沿第一方向延伸，所述第二栅极部和所述第三栅极部均沿第二方向延伸并与所述第一栅极部连接为一体；其中，所述第一方向与所述第二方向垂直。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构在所述半导体衬底水平方向上的截面呈H型。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构的材质为多晶硅或者金属。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，在以所述栅极结构为掩膜执行倾斜离子注入时，采用的注入角度为1°～89°，所述注入角度为倾斜离子注入的注入方向与垂直于所述有源区的平面之间的夹角。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一间隔区和所述第二间隔区的所述半导体衬底中均形成有浅沟槽隔离结构，所述浅沟槽隔离结构自所述半导体衬底表面延伸至所述半导体衬底中。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，以所述栅极结构为掩膜执行倾斜离子注入，所述半导体器件的形成方法还包括：在所述有源区和所述栅极结构上形成接触结构。
9.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一间隔区、第二间隔区和有源区，所述第一间隔区和所述第二间隔区分别设于所述有源区两侧；
栅极结构，所述栅极结构形成于所述半导体衬底上，所述栅极结构包括栅极部以及与所述栅极部相连的伪栅部，所述栅极部包括第一栅极部，所述第一栅极部覆盖部分所述有源区并延伸覆盖部分所述第一间隔区和部分所述第二间隔区，所述伪栅部包括第二栅极部和第三栅极部，所述第二栅极部分别设于所述第一栅极部的相对的两侧，并且所述第一栅极部和所述第二栅极部在所述第一栅极部的相对的两侧呈对称设置；
轻掺杂源区和漏区，所述轻掺杂源区和漏区形成于所述有源区中。
10.如权利要求9所述的半导体器件，其特征在于，所述栅极结构在所述半导体衬底水平方向上的截面呈H型。
CN202011166392.0A 2020-10-27 2020-10-27 半导体器件及其形成方法 Pending CN112242304A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011166392.0A CN112242304A (zh) 2020-10-27 2020-10-27 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011166392.0A CN112242304A (zh) 2020-10-27 2020-10-27 半导体器件及其形成方法

Publications (1)

Publication Number Publication Date
CN112242304A true CN112242304A (zh) 2021-01-19

Family

ID=74170056

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011166392.0A Pending CN112242304A (zh) 2020-10-27 2020-10-27 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN112242304A (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188388A (ja) * 2001-12-21 2003-07-04 Sony Corp Ｆｅｔの素子構造
JP2004288873A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体装置
CN102332394A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 半导体器件、mos晶体管及其形成方法
CN102683416A (zh) * 2012-05-17 2012-09-19 中国科学院微电子研究所 Soi mos晶体管
CN103066111A (zh) * 2011-10-20 2013-04-24 全视科技有限公司 具有自对准沟道宽度的晶体管
CN103165459A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制作方法
CN103515437A (zh) * 2012-06-14 2014-01-15 台湾积体电路制造股份有限公司 用于场效应晶体管的结构和方法
CN108493249A (zh) * 2018-03-21 2018-09-04 上海华力集成电路制造有限公司 Soi嵌入式三栅极晶体管及其制造方法
CN208819878U (zh) * 2018-09-11 2019-05-03 长鑫存储技术有限公司 半导体器件

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188388A (ja) * 2001-12-21 2003-07-04 Sony Corp Ｆｅｔの素子構造
JP2004288873A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体装置
CN102332394A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 半导体器件、mos晶体管及其形成方法
CN103066111A (zh) * 2011-10-20 2013-04-24 全视科技有限公司 具有自对准沟道宽度的晶体管
CN103165459A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制作方法
CN102683416A (zh) * 2012-05-17 2012-09-19 中国科学院微电子研究所 Soi mos晶体管
CN103515437A (zh) * 2012-06-14 2014-01-15 台湾积体电路制造股份有限公司 用于场效应晶体管的结构和方法
CN108493249A (zh) * 2018-03-21 2018-09-04 上海华力集成电路制造有限公司 Soi嵌入式三栅极晶体管及其制造方法
CN208819878U (zh) * 2018-09-11 2019-05-03 长鑫存储技术有限公司 半导体器件

Similar Documents

Publication Publication Date Title
US5283455A (en) Thin film field effect element having an LDD structure
US7482222B2 (en) Semiconductor device and method of manufacturing the same
KR20110065326A (ko) 다중 핀 높이를 가진 ＦｉｎＦＥＴ
KR100771539B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
KR100378839B1 (ko) 반도체 장치 및 그 제조 방법
KR101026479B1 (ko) 반도체 소자 및 그의 제조 방법
CN113594039A (zh) 半导体结构及其形成方法
CN112242304A (zh) 半导体器件及其形成方法
KR100790571B1 (ko) 트랜지스터 및 그 제조방법
JP2005093775A (ja) 半導体装置およびその製造方法
JPH0389555A (ja) 半導体装置及びその製法
JPH04259258A (ja) Ｍｉｓ電界効果形半導体装置の製造方法
CN113224137A (zh) 具有不对称设置的源/漏区的晶体管
KR0155865B1 (ko) Dram 셀 및 그 제조방법
US6060372A (en) Method for making a semiconductor device with improved sidewall junction capacitance
US6917075B2 (en) Semiconductor device
CN111599685B (zh) 一种功率半导体器件及其制作方法
CN111435680B (zh) 阶梯式元件及其制造方法
CN110112070B (zh) Mos晶体管及其形成方法
JP7252094B2 (ja) 半導体装置及びトランジスタ
CN115566062B (zh) 对称场效应晶体管及其制作方法
WO2024016440A1 (zh) 一种半导体结构及其制作方法
CN111430243B (zh) 半导体器件的制造方法及半导体器件
EP4235797A1 (en) Extended-drain metal-oxide-semiconductor devices with a gap between the drain and body wells
CN116435260A (zh) 半导体装置的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination