CN103515437A - 用于场效应晶体管的结构和方法 - Google Patents

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Abstract

本发明提供半导体结构的一个实施例，该半导体结构包括半导体衬底；形成在半导体衬底中的浅沟槽隔离(STI)部件，其中STI部件是连续隔离部件并且包括位于第一区域中的第一部分和位于第二区域中的第二部分，STI部件的第一部分相对于STI部件的第二部分凹陷；位于半导体衬底中且邻接STI部件的有源区；设置在有源区上且在第一方向上延伸至STI部件的第一区域的栅极堆叠件；形成在有源区中并且栅极堆叠件介于其间的源极和漏极部件；以及形成在有源区中且在第二方向上在源极和漏极部件之间延伸的沟道，第二方向不同于第一方向。沟道包括在第一方向上具有宽度W的顶部和高度H均小于宽度W的两个侧部。本发明提供了用于场效应晶体管的结构和方法。

Description

用于场效应晶体管的结构和方法
技术领域
本发明涉及半导体结构，具体而言，涉及用于场效应晶体管的结构和方法。
背景技术
集成电路已经发展到具有高封装密度和更小的部件尺寸(诸如45nm、32nm、28nm和20nm)的先进技术。在这些先进技术中，平面场效应(或二维)晶体管具有配置在顶面中并具有有限的沟道宽度的沟道。因此，栅电极和沟道之间的电容耦合也是有限的。当部件尺寸减小时，沟道宽度不能成比例减小以保持或增强器件性能。因此，晶体管占据了更多的电路面积并且封装密度更大。在器件性能和封装密度之间需要进行权衡。因此，需要解决上述问题的晶体管结构及制造该结构的方法。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种半导体结构，包括：半导体衬底；浅沟槽隔离(STI)部件，形成在所述半导体衬底中，其中，所述STI部件是连续隔离部件并且包括位于第一区域中的第一部分和位于第二区域中的第二部分，其中，所述STI的第一部分相对于所述STI部件的第二部分凹陷；有源区，位于所述半导体衬底中且邻接所述STI部件；栅极堆叠件，设置在所述有源区上且在第一方向上延伸至所述STI部件的第一区域；源极和漏极部件，形成在所述有源区中，并且所述栅极堆叠件介于所述源极和漏极部件之间；以及沟道，形成在所述有源区中并且在第二方向上在所述源极和漏极部件之间延伸，所述第二方向不同于所述第一方向，其中，所述沟道包括在所述第一方向上具有宽度W的顶部和高度H均小于宽度W的两个侧部。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面，其中，所述STI部件的第一部分具有第一厚度；以及所述STI部件的第二部分具有大于所述第一厚度的第二厚度。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面，其中，所述栅极堆叠件具有与所述STI部件的第一部分和第二部分之间的界面对准的侧壁；以及栅极间隔件接触所述栅极堆叠件的侧壁且直接设置在所述STI部件的第二部分上。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面，其中，所述栅极堆叠件具有与所述STI部件的第一部分和第二部分之间的界面对准的侧壁；以及栅极间隔件接触所述栅极堆叠件的侧壁且直接设置在所述STI部件的第二部分上，其中，所述有源区中的栅极堆叠件的第一部分具有第一底面；以及所述栅极间隔件具有与所述第一底面共面的第二底面。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面，其中，所述栅极堆叠件具有与所述STI部件的第一部分和第二部分之间的界面对准的侧壁；以及栅极间隔件接触所述栅极堆叠件的侧壁且直接设置在所述STI部件的第二部分上，其中，所述有源区中的栅极堆叠件的第一部分具有第一底面；以及所述栅极间隔件具有与所述第一底面共面的第二底面，其中：所述栅极间隔件垂直接触所述STI部件的第二部分的第二顶面；以及所述栅极堆叠件垂直接触所述STI部件的第一部分的第一顶面。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面，其中，所述栅极堆叠件具有与所述STI部件的第一部分和第二部分之间的界面对准的侧壁；以及栅极间隔件接触所述栅极堆叠件的侧壁且直接设置在所述STI部件的第二部分上，其中，所述有源区中的栅极堆叠件的第一部分具有第一底面；以及所述栅极间隔件具有与所述第一底面共面的第二底面，其中，所述栅极堆叠件的第二部分具有低于所述栅极间隔件的第二底面的第三底面。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面，其中：所述栅极堆叠件包括栅极介电层和设置在所述栅极介电层上的栅电极；以及所述栅电极和所述栅极介电层分别包含选自由多晶硅和氮氧化硅；金属和高k介电材料；硅化物和高k介电材料；和它们的组合所组成的组中的相应的导电材料和介电材料。
在所述的半导体结构中，所述STI部件的第一部分具有第一顶面；所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面，其中，从上往下看，所述栅极堆叠件的延伸部分与所述STI部件的第一部分相匹配。
另一方面，本发明提供了一种半导体结构，包括：浅沟槽隔离(STI)部件，形成在半导体衬底中；有源区，限定在所述半导体衬底中且被所述STI部件围绕，所述STI部件和所述有源区具有共面的顶面；栅极堆叠件，形成在所述有源区上，所述栅极堆叠件的一部分延伸至所述STI部件，其中，所述栅极堆叠件的延伸部分垂直延伸到所述顶面的下方；以及源极和漏极部件，形成在所述有源区中且配置在所述栅极堆叠件的两个相对面上。
在所述的半导体结构中，沟道形成在所述有源区中且在所述源极和漏极部件之间延伸；以及所述源极和漏极部件、所述栅极堆叠件和所述沟道被配置用于形成场效应晶体管。
在所述的半导体结构中，沟道形成在所述有源区中且在所述源极和漏极部件之间延伸；以及所述源极和漏极部件、所述栅极堆叠件和所述沟道被配置用于形成场效应晶体管，其中，所述沟道包含在第一方向上具有宽度W的顶部和高度H均小于所述宽度W的的两个侧部。
在所述的半导体结构中，所述栅极堆叠件的延伸部分部分地嵌入所述半导体衬底中并且包括低于所述顶面的底面。
又一方面，本发明提供了一种方法，包括：在半导体衬底中形成浅沟槽隔离(STI)部件，在所述半导体衬底上限定有源区，其中，所述STI部件和半导体区域具有共面的表面；在所述有源区和所述STI部件上形成伪栅极；在所述半导体衬底上形成层间介电层(ILD)；去除所述伪栅极，从而在所述ILD中形成栅极沟槽；选择性地蚀刻暴露于所述栅极沟槽内的所述STI部件；以及在所述栅极沟槽中形成金属栅极。
所述的方法还包括：在形成所述伪栅极之后，实施第一离子注入以在所述有源区中形成轻掺杂的源极和漏极(LDD)；在所述半导体衬底上形成所述ILD之前，在所述伪栅极的侧壁上形成栅极间隔件；以及实施第二离子注入以形成与所述栅极间隔件对准的重掺杂的源极和漏极。
所述的方法还包括：在形成所述伪栅极之后，实施第一离子注入以在所述有源区中形成轻掺杂的源极和漏极(LDD)；在所述半导体衬底上形成所述ILD之前，在所述伪栅极的侧壁上形成栅极间隔件；以及实施第二离子注入以形成与所述栅极间隔件对准的重掺杂的源极和漏极，其中：形成所述ILD包括沉积介电材料层以及对所述介电材料层实施第一化学机械抛光(CMP)工艺；以及形成所述金属栅极包括在所述栅极沟槽中沉积金属层以及对所述金属层实施第二CMP工艺。
在所述的方法中，选择性地蚀刻暴露于所述栅极沟槽内的所述STI部件包括实施经过调整的湿蚀刻工艺从而选择性地使所述STI部件的暴露部分凹陷同时保留暴露于所述栅极沟槽内的半导体衬底。
在所述的方法中，选择性地蚀刻暴露于所述栅极沟槽内的所述STI部件包括实施经过调整的湿蚀刻工艺从而选择性地使所述STI部件的暴露部分凹陷同时保留暴露于所述栅极沟槽内的半导体衬底，其中，选择性地凹陷包括选择性地使所述STI部件的暴露部分凹陷，凹陷的厚度介于10nm至约50nm之间。
在所述的方法中，形成所述STI部件包括由第一介电材料形成所述STI部件；以及形成所述栅极间隔件包括由不同于所述第一介电材料的第二介电材料形成所述栅极间隔件。
在所述的方法中，形成所述STI部件包括：蚀刻所述半导体衬底以形成沟槽；沉积介电材料以填充所述沟槽；以及实施CMP工艺以平坦化所述半导体衬底使得所述半导体衬底和所述STI部件具有所述共面的顶面。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有被按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
图1是在一个或多个实施例中根据本发明的各方面构建的具有有源区和凹陷隔离部件的半导体结构的俯视图。
图2至图5是在一个或多个实施例中根据本发明的各方面构建的图1的半导体结构的截面图。
图6是在一个实施例中根据本发明的各方面构建的制造图1的半导体结构的方法的流程图。
具体实施方式
可以理解为了实施各个实施例的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。另外，本发明可能在各个实例中重复附图编号和/或字母。这种重复是为了简明和清楚的目的且其本身并没有表明所论述的各个实施例和/或结构之间的关系。并且，在以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中形成介于第一部件和第二部件之间的额外的部件，使得第一部件和第二部件可以不直接接触的实施例。
图1是具有有源区域和凹陷隔离部件的半导体结构100的俯视图。图2至图5是半导体结构100的截面图。具体而言，图2是从剖面线AA’截取得到的截面图，图3是从剖面线BB’截取得到的截面图，图4是从剖面线CC’截取得到的截面图，以及图5是从剖面线DD’截取得到的截面图。参照图1至图5论述了半导体结构100及其制造方法。
半导体结构100包括衬底102。衬底102包含硅。可选地，衬底102包含锗、硅锗或其他适当的半导体材料。衬底102还包括各种掺杂区域。在一个实施例中，衬底102包括外延(或epi)半导体层。在另一个实施例中，衬底102包括通过适当的技术(诸如被称为注氧隔离(SIMOX)的技术)形成的用于隔离的掩埋介电材料层。
半导体结构100包括在衬底102上形成的一个或多个有源区104。有源区104是半导体衬底102的用于在其上形成各种器件(诸如场效应晶体管)的区域。在本实施例中，半导体结构100包括在有源区104中形成的一个或多个场效应晶体管(FET)。
有源区104是半导体衬底102的一部分并且包含硅或其他合适的半导体材料，诸如硅锗。有源区104包含与衬底102的半导体材料相同的半导体材料。在可选的实施例中，有源区104包括通过合适的技术诸如外延生长形成的用于半导体材料与衬底102的半导体材料不同的源极和漏极的区域。例如，衬底102包含硅，而源极和漏极区域包含硅锗、碳化硅或适当配置的两者。在一个实施例中，在有源区104中形成掺杂阱，诸如n型阱或p型阱。在一个实例中，有源区104包括用于将在其中形成的一个或多个p型场效应晶体管的n型阱。在另一实例中，有源区104包括用于将在其中形成的一个或多个n型场效应晶体管的p型阱。
在一个实施例中，有源区具有在具有短尺寸的第一方向(X轴或X方向)和具有长尺寸的第二方向(Y轴或Y方向)上延伸(span)的细长形状。第一方向与第二方向垂直，如图1所示。X轴和Y轴限定出衬底平面。还将Z轴或Z方向定义为与X方向和Y方向都垂直或者与衬底平面垂直的方向。
半导体结构100包括在衬底中形成的用于限定各个有源区104以及使有源区彼此隔离开的一个(或多个)浅沟槽隔离(STI)部件112。STI部件112包含一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。在一个实施例中，STI部件112的形成包括在半导体衬底102中蚀刻沟槽以及用介电材料填充沟槽。填充后的沟槽可以具有多层结构，诸如具有填充沟槽的氮化硅的热氧化物衬垫层。在另一实施例中，可以采用诸如生长垫氧化物；形成低压化学汽相沉积(LPCVD)氮化硅层；通过光刻工艺和蚀刻图案化氮化硅层和垫氧化物层以形成硬掩模；在衬底中蚀刻沟槽；任选地生长热氧化物沟槽衬垫以改善沟槽界面；用氧化物填充沟槽；采用化学机械平坦化(CMP)以深蚀刻；以及采用氮化物蚀刻以去除氮化物层的工艺顺序来形成STI部件。
有源区104邻接STI部件112。在一个实施例中，STI部件112围绕有源区104。具体地，如图2所示，STI部件112包括位于第一区域中的第一部分112a和位于第二区域中的第二部分112b。通过适用于栅极沟槽的选择性蚀刻工艺使第一部分112a相对于第二部分112b凹陷。以栅极替换程序形成栅极沟槽，后面将对其作进一步描述。STI部件112的第一部分112a具有第一顶面114，而STI部件112的第二部分112b具有高于第一顶面的第二顶面116。有源区104具有与第二顶面116共面的第三顶面118。第一顶面114比第二顶面116低了尺寸H。在一个实施例中，尺寸H介于约10nm至约40nm之间。
如图2所示，位于第一区域中的STI部件的第一部分112a具有第一厚度T1，而位于第二区域中的STI部件的第二部分112b具有第二厚度T2。第二厚度T2大于第一厚度T1。此外，STI部件的第一部分112a的第一顶面114比STI部件的第二部分的顶面116低了距离H＝T2-T1。
半导体衬底100包括在有源区104上形成并且延伸至STI部件112上的栅极120。具体地，栅极120延伸至STI部件112的第一部分112a。栅极120包括栅极介电层和位于栅极介电层上的栅电极。栅极介电层和栅电极统称为栅极堆叠件122。如图2所示，栅极堆叠件122包括位于有源区104上的第一部分和延伸至STI部件的第一部分112a上的第二部分。栅极堆叠件122的第一部分包括设置在有源区104的第三顶面118上的第一底面和设置在STI部件112的第一顶面114上的第二底面。栅极堆叠件122的第二底面比栅极堆叠件122的第一底面低了距离H。
具体地，STI部件112上的栅极堆叠件122的第二部分与STI部件的第一部分112a对准。在俯视图中，栅极堆叠件122的第二部分与STI部件的第一部分112a相匹配。换句话说，栅极堆叠件122的第二部分的形状和尺寸与STI部件的第一部分112a的形状和尺寸相同。此外，栅极堆叠件122的第二部分和STI部件的第一部分112a的相应边缘彼此相互重叠且相匹配。在本实施例中，也是这样的，因为栅极堆叠件122是通过包括如下步骤的程序形成的：形成伪栅极堆叠件；形成层间介层(ILD)层；实施CMP工艺；蚀刻伪栅极堆叠件以在ILD层中形成栅极沟槽；选择性蚀刻以使暴露于栅极沟槽内的STI部件的第一部分凹陷；然后通过沉积和抛光形成金属栅极。
如图3所示，STI部件112的第二部分112b和有源区104具有共面的顶面。具体地，STI部件112除了位于栅极堆叠件122下面的部分，与有源区104在顶面共面。
在一个实施例中，栅极120具有在第一方向(X方向)上取向(oriented)的伸长形状。栅极120包含在第一方向上延伸的第一尺寸和在第二方向(Y方向)上延伸的第二尺寸。栅极120的第一尺寸大于栅极120的第二尺寸。
栅极介电层包括介电常数大于热氧化硅的介电常数的高k介电层。在各个实施例中，高k介电层包含氮化硅、碳化硅、氮氧化硅、氧化铪、氧化镥(Lu)、氧化铝、氧化锆、氧化钽、氧化钛、氧化锶(Sr)或它们的组合。通过合适的技术诸如原子层沉积(ALD)形成高k介电层。在另一实施例中，栅极介电层包括界面层(IL)，诸如在有源区104和高k介电层上形成的热氧化硅。
栅电极包含导电材料，诸如掺杂的多晶硅、金属、金属合金、硅化物或它们的组合。在各个实例中，栅电极包含铝、铝铜、铜、氮化钛、钛钨、氮化钽、金(Au)、银(Ag)、硅化物、难熔金属或它们的组合。通过合适的技术诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、电镀或它们的组合形成导电材料。
在各个实施例中，栅极堆叠件包括栅电极和介电层的不同组合，诸如多晶硅和氮氧化硅；金属和高k介电材料；铝和难熔金属以及高k介电材料；硅化物和高k介电材料、或它们的组合。
通过沉积和图案化形成栅极堆叠件122，其中图案化进一步包括光刻工艺和蚀刻。例如，沉积栅极介电层和栅电极材料，沉积硬掩模并通过光刻工艺和蚀刻使其图案化；然后通过硬掩模的开口进行蚀刻来图案化栅极材料。
栅极120还包括形成在栅极堆叠件的侧壁上且设置在第二区域中的STI部件112的第二部分112b上的栅极间隔件124。栅极间隔件124包含一种或多种介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、介电常数大于约5的高k介电材料或它们的组合。通过沉积和各向异性蚀刻(诸如干蚀刻)形成栅极间隔件124。栅极间隔件124形成在STI部件112的第二部分112b上且与STI部件112的第二部分112b的边缘对准。具体地，在俯视图中，STI部件112的第一部分112a和第二部分112b之间的边缘与栅极堆叠件122和栅极间隔件124之间的边缘对准。如图2所示，栅极间隔件124包括设置在STI部件的第二部分112b的第二顶面上的第三底面。栅极间隔件124的第三底面与有源区104内的栅极堆叠件122的第一底面共面并且比STI部件112的第一部分112a内的栅极堆叠件122的第二底面高了尺寸H。
将栅极间隔件124的形成合并到用于形成栅极堆叠件122的程序中。在一个实施例中，形成伪栅极堆叠件并且在伪栅极堆叠件的侧壁上形成栅极间隔件124。通过蚀刻以使暴露于栅极沟槽内的STI部件112的第一部分112a凹陷去除伪栅极堆叠件之后，栅极间隔件124保留在STI部件112的第二部分112b上。
如图5所示，将设置在STI部件112上的栅极堆叠件122的一部分部分地嵌入STI部件112中，嵌入深度为H。栅极间隔件124未嵌入STI部件112中，但设置在STI部件112的顶面上。
如图4所示，半导体结构100还包括形成在有源区104上的源极和漏极部件126。源极和漏极部件126在第二方向(Y方向)上间隔开并且配置在栅极堆叠件122的相对面上。在一个实施例中，源极和漏极部件126包括与栅极堆叠件122的面对准的轻掺杂漏极(LDD)部件126a，并且还包括在栅极间隔件124之后形成的并且与栅极间隔件124的外部边缘对准的重掺杂源极和漏极(S/D)126b。通过采用适当的掺杂种类(诸如n型掺杂物或p型掺杂物)的离子注入，以及另外地用于活化的退火工艺来形成各个源极和漏极部件。在一个实例中，n型掺杂物包括磷。在另一实施例中，p型掺杂物包括硼。
在另一实施例中，在半导体材料与半导体衬底102的半导体材料不同的外延生长的半导体上形成源极和漏极部件126，用于提高载流子迁移率以及改善器件性能。在一个实施例中，通过包括蚀刻以使有源区的源极和漏极区域凹陷然后用半导体材料外延生长的程序形成外延生长的半导体材料。在另一实施例中，对于p型FET，外延生长的半导体材料包括硅锗(SiGe)、碳化硅锗(SiGeC)、锗(Ge)、硅或它们的组合。在又一实施例中，对于n型FET，外延生长的半导体材料包括硅磷(SiP)、碳化硅(SiC)、碳化硅磷(SiPC)、硅或它们的组合。
半导体结构100还包括形成在有源区中并且在源极和漏极部件126之间延伸的沟道(或沟道区)128，如图4所示。沟道在第二方向(Y方向)上从源极延伸至漏极的第一尺寸作为沟道长度(如图4所示)，而在第一方向(X方向)上延伸的第二尺寸作为沟道宽度(如图2所示)。
对于沟道宽度仍参照图2，沟道128包括与栅极堆叠件122(具体地是栅极介电层)相接触的各个有源表面。更具体地，沟道128包括顶部和两个侧壁部分。沟道128的顶部在两个侧壁部分之间延伸，具有第一宽度W1。两个侧壁部分均延伸了第二宽度，该第二宽度约等于相应的侧壁的深度H。沟道128的总宽度从W1增大至W，W等于或大于W1+2H。栅电极和沟道之间的耦合增加。
在本实施例中，沟道的顶部的宽度W1大于沟道的每个侧壁部分的宽度H。在一个实例中，沟道128的顶部的宽度W1大于约50nm，而沟道128的侧壁部分的宽度H小于约40nm。在一个实施例中，侧壁宽度H介于约10nm至约40nm之间。在另一实施例中，对于n型FET，顶面宽度W1介于约50nm至约120nm之间。在又一实施例中，对于p型FET，顶面宽度W1介于约35nm至约60nm之间。可以通过针对各种考虑因素(诸如阈值电压和/或抑制穿透(anti-punch through，APT))而调整的一个或多个离子注入形成沟道128。
在本实施例中，沟道128、源极和漏极部件126和栅极120被配置用于形成场效应晶体管，诸如n型FET或p型FET。通过增大沟道宽度来增强FET的器件性能。
在另一实施例中，半导体结构100包括被多个STI部件112隔开的多个有源区104。每个有源区和相应的STI部件具有上面所述的类似配置。例如，STI部件包括第一部分和第二部分。第一部分相对于第二部分凹陷。沟道包括顶部和相对的侧壁部分。在这些有源区中形成各种n型FET和p型FET。这些n型FET和p型FET被配置用于形成静态随机存取存储器(SRAM)单元。在具体实施例中，SRAM单元包括用于数据存储和穿过栅极(pass gate)的两个交叉耦合的两个逆变器。在用于SRAM单元的又一实施例中，每个逆变器包括具有一个或多个p型FET的上拉器件和具有一个或多个n型FET的下拉器件。穿过栅极包括n型FET。在另一实施例中，半导体结构100包括配置成阵列的多个SRAM单元。
图6是在一个或多个实施例中根据本发明的各方面构建的制造半导体结构100的方法130的流程图。参照图1至图6描述方法130。方法130开始于132，形成半导体衬底102。
方法130包括操作134，形成用于限定各个有源区104的一个或多个STI部件112。在一个实施例中，STI部件112的形成包括在半导体衬底102中蚀刻沟槽，以及用介电材料填充沟槽。填充后的沟槽可以具有多层结构，诸如具有填充沟槽的氮化硅的热氧化物衬垫层。在另一实施例中，可以采用诸如：生长垫氧化物；形成低压化学汽相沉积(LPCVD)氮化硅层；通过光刻工艺和蚀刻图案化氮化硅层和垫氧化物层以形成硬掩模；在衬底中蚀刻沟槽；任选地生长热氧化物沟槽衬垫以改善沟槽界面；用氧化物填充沟槽；采用CMP工艺以蚀刻多余的介电材料并且平坦化表面；以及采用氮化物蚀刻以去除氮化物层的工艺顺序来形成STI部件。
方法130可以包括其他操作，诸如通过离子注入在有源区104中形成一个或多个掺杂阱(例如，p阱和n阱)。
方法130包括操作136，在半导体衬底102上形成一个或多个伪栅极。伪栅极包括伪栅极堆叠件和栅极间隔件。伪栅极的形成包括形成包含介电材料层和位于介电材料层上的多晶硅层的伪栅极材料层，以及通过光刻工艺和蚀刻图案化伪栅极材料层。图案化的伪栅极设置在有源区104上并且在第一方向(X方向)上延伸至STI部件112。通过电介质沉积和蚀刻(诸如干蚀刻)形成栅极间隔件124。
方法130还包括操作138，在有源区104上形成源极和漏极部件126。源极和漏极部件126在第二方向(Y方向)上间隔开并且被配置在栅极堆叠件122的相对面上。在一个实施例中，源极和漏极部件126包括与栅极堆叠件122的面对准的轻掺杂的漏极(LDD)部件126a并且还包括在栅极间隔件124之后形成的并且与栅极间隔件124的外部边缘对准的重掺杂的源极和漏极(S/D)126b。通过采用适当的掺杂种类(诸如n型掺杂物或p型掺杂物)的离子注入形成各个源极和漏极部件。接着可以进行用于活化的退火工艺。在一个实例中，n型掺杂物包括磷。在另一实例中，p型掺杂物包括硼。在另一实施例中，源极和漏极部件126包含外延生长的半导体材料。在这种情况下，通过蚀刻工艺使源极和漏极区域中的半导体衬底凹陷，在凹陷的区域中外延生长半导体材料。然后实施离子注入。
在半导体材料与半导体衬底102的半导体材料不同的外延生长的半导体上形成源极和漏极部件126，用于提高载流子迁移率并改善器件性能。在一个实施例中，对于p型FET，外延生长的半导体材料包括硅锗(SiGe)、碳化硅锗(SiGeC)、锗(Ge)或它们的组合。在又一实施例中，对于于n型FET，外延生长的半导体材料包括硅磷(SiP)、碳化硅(SiC)、碳化硅磷(SiPC)或它们的组合。
方法130包括操作140，在半导体衬底102和伪栅极上形成ILD层。通过包括沉积和CMP的程序形成ILD层。CMP工艺去除沉积在伪栅极上的ILD并且平坦化表面。ILD层包含氧化硅、低k介电材料、其他合适的介电材料或它们的组合。沉积可以包括CVD或旋涂和固化。
方法130包括操作142，去除伪栅极，在ILD层中形成栅极沟槽。实施蚀刻工艺以去除伪栅极堆叠件，而同时保留栅极间隔件124。因此，栅极间隔件124保留并且作为栅极沟槽的侧壁暴露出来。蚀刻工艺可以包括调整多个蚀刻步骤以去除相应的伪栅极材料层。在一个实施例中，通过蚀刻工艺从伪栅极仅去除导电材料层。在另一实施例中，通过蚀刻工艺去除伪栅极中的导电材料层和介电材料层。暴露出有源区104和栅极沟槽内的STI部件112。
方法130包括操作144，通过调整蚀刻工艺以选择性地去除STI部件112的介电材料同时基本上保留衬底102的半导体材料使暴露于栅极沟槽内的STI部件112凹陷。因此，使STI部件112的第一部分112a凹陷并且与栅极沟槽自动对准(因而与待形成的金属栅极对准)。在一个实例中，STI部件112包含氧化硅，蚀刻工艺采用氢氟酸(HF)溶液进行湿蚀刻。
在源极和漏极部件126之间的有源区中限定沟道128。方法130可以包括其他掺杂工艺以调整沟道的阈值电压或其他因素。具体地，如图2所示，沟道128包括与栅极堆叠件122(具体是栅极介电层)相接触的各个有源表面。更具体而言，沟道128包括顶部和两个侧壁部分。沟道128的顶部在两个侧壁部分之间延伸，具有第一宽度W1。两个侧壁部分均延伸了第二宽度，第二宽度约等于相应的侧壁的深度H。沟道128的总宽度从W1增大至W，W等于或大于W1+2H。栅电极和沟道之间的耦合增加。
在本实施例中，沟道的顶部的宽度W1大于沟道的每个侧壁部分的宽度H。在一个实例中，沟道128的顶部的宽度W1大于约50nm，而沟道128的侧壁部分的宽度H小于约40nm。在一个实施例中，侧壁宽度H介于约10nm至约40nm之间。在另一实施例中，对于n型FET，顶面宽度W1介于约50nm至约120nm之间。在又一实施例中，对于p型FET，顶面宽度W1介于约35nm至约60nm之间。可以通过针对各种考虑因素(诸如阈值电压和/或抑制穿透(APT))而调整的一个或多个离子注入形成沟道128。
方法130包括操作146，通过包括沉积和CMP的程序形成栅极堆叠件122。在仅去除伪栅极堆叠件中的导电材料的一个实施例中，沉积工艺仅沉积导电材料。在去除伪栅极堆叠件中的导电材料和介电材料的另一实施例中，沉积工艺沉积高k介电层和金属电极层。CMP工艺去除沉积在ILD层上的多余的栅极材料并且平坦化表面。在又一实施例中，用于n型FET的栅极堆叠件和用于p型FET的栅极堆叠件包含为具有适当的相应的功函数而调整的相应导电材料(被称为功函数金属)，栅极材料层分别沉积在相应的栅极沟槽中。
因此，形成的栅极堆叠件122包括栅极介电层和导电材料层。栅极介电层包括高k介电层。在各个实施例中，高k介电层包含氮化硅、碳化硅、氮氧化硅、氧化铪、氧化镥(Lu)、氧化铝、氧化锆、氧化钽、氧化钛、氧化锶(Sr)或它们的组合。通过合适的技术诸如原子层沉积(ALD)形成高k介电层。在另一实施例中，栅极介电层包括界面层(诸如热氧化硅)和高k介电层。
栅电极包含导电材料，诸如掺杂的多晶硅、金属、金属合金、硅化物或它们的组合。在各个实例中，栅电极包含铝、铝铜、铜、氮化钛、钛钨、氮化钽、金(Au)、银(Ag)、硅化物、难熔金属或它们的组合。通过合适的技术诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、电镀或它们的组合形成导电材料。
在各个实施例中，栅极堆叠件包括栅电极和介电层的不同组合，诸如多晶硅和氮氧化硅；金属和高k介电材料；铝以及难熔金属和高k介电材料；硅化物和高k介电材料、或它们的组合。
在本实施例中，沟道128、源极和漏极部件126和栅极120被配置用于形成场效应晶体管，诸如n型FET或p型FET。通过增大沟道宽度增强FET的器件性能。
虽然提供了半导体结构及其制造方法的各个实施例。可以在方法130之前、期间或之后实施其他制造操作。在不背离本发明的范围的情况下，可以存在其他可选操作和附加操作。本发明可以用于各种用途中。例如，半导体结构100可以用于形成静态随机存取存储器(SRAM)单元。在其他实例中，可以将半导体结构100结合到各种集成电路中，诸如逻辑电路、动态随机存取存储器(DRAM)、闪速存储器或成像传感器。
在一个实施例中，各个图案化工艺可以利用图案化的光刻胶层或硬掩模作为蚀刻掩模。通过包括光刻胶涂布、软烘烤、曝光、曝光后烘烤(PEB)、显影和硬烘烤的程序形成图案化的光刻胶层。可以通过沉积硬掩模层，然后通过包括光刻工艺和蚀刻工艺的程序图案化硬掩模层来形成硬掩模。更具体而言，在硬掩模层上形成图案化的光刻胶层。然后通过图案化的光刻胶层的开口蚀刻硬掩模层，形成图案化的硬掩模。然后采用合适的工艺诸如湿法剥离或等离子体灰化去除图案化的光刻胶层。在一个实例中，蚀刻工艺包括实施干蚀刻(或等离子体蚀刻)以去除图案化的光刻胶层的开口内的硬掩模层。
在另一实施例中，可以通过其他合适的技术，诸如热氧化、原子层沉积(ALD)、金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、或分子束外延(MBE)形成栅极介电层(诸如氧化硅和/或高k介电材料层)。在一个实例中，栅极介电层包含通过对包含硅的半导体衬底102实施热氧化所形成的氧化硅。在另一实例中，将高k介电材料结合到栅极电介质中并且包括金属氧化物，诸如氧化锆(ZrO2)、氧化铝(Al2O3)或氧化铪(HfO2)。在又一实施例中，通过包括溅射以形成金属膜；以及在紫外(UV)线的存在下由O2原位氧化金属膜的UV臭氧氧化形成高k介电材料。
在另一实施例中，伪栅极堆叠件的图案化包括图案化栅电极层(导电层)和栅极介电层(介电层)。导电层和介电层的图案化包括一个或多个蚀刻步骤。在一个实例中，在导电层上形成硬掩模作为蚀刻工艺期间的蚀刻掩模。在另一实例中，图案化的光刻胶层作为蚀刻掩模用于图案化导电层和介电层。
在另一实施例中，当半导体结构100包括n型FET(nFET)和p型FET(pFET)时，采用适当的掺杂种类分别形成用于n型FET和p型FET的源极和漏极区域。作为用于nFET的一个实例，通过采用轻掺杂剂量的离子注入形成LDD部件。然后，通过电介质沉积和各向异性蚀刻(诸如，等离子体蚀刻)形成间隔件。然后通过采用重掺杂剂量的离子注入形成重掺杂的S/D部件。可以以类似的程序但采用相反的掺杂种类来形成pFET的各个源极和漏极部件。在形成用于nFET和pFET的各个源极和漏极部件的程序的一个实施例中，当通过图案化的光刻胶层覆盖pFET的区域时，通过离子注入形成nFET的LDD部件；当通过图案化的光刻胶层覆盖nFET的区域时，通过离子注入形成pFET的LDD部件；然后通过沉积和蚀刻形成用于nFET栅极堆叠件和pFET栅极堆叠件的间隔件。当通过另一图案化的光刻胶层覆盖pFET的区域时，通过离子注入形成nFET的S/D部件；当通过另一图案化的光刻胶层覆盖nFET的区域时，通过离子注入形成pFET的S/D部件。在一个实施例中，接着进行高温退火工艺以活化源极和漏极区域中的各种掺杂种类。
在另一实施例中，形成各种互连部件以连接各种器件从而形成功能电路。互连部件包括垂直互连件(诸如接触件和通孔)和水平互连件(诸如金属线)。各种互连部件可以使用各种导电材料，包括铜、钨和硅化物。在一个实例中，镶嵌工艺用于形成基于铜的多层互连结构。在另一实施例中，钨用于在接触孔中形成钨塞。在另一实例中，硅化物用于在源极和漏极区域上形成各种接触件，用于减少接触电阻。
在又一实施例中，用于沟道128的半导体材料包含硅或可选地包含选自由硅锗、碳化硅锗、锗、III-V族半导体材料或它们的组合所组成的组的外延生长的半导体材料。
因此，本发明提供了半导体结构的一个实施例，该半导体结构包括：半导体衬底；形成在半导体衬底中的浅沟槽隔离(STI)部件，其中STI部件是连续隔离部件并且包括位于第一区域中的第一部分和位于第二区域中的第二部分，STI部件的第一部分相对于STI部件的第二部分凹陷；位于半导体衬底中并且邻接STI部件的有源区；设置在有源区上并且在第一方向上延伸至STI部件的第一区域的栅极堆叠件；形成在有源区中并且栅极堆叠件介于其间的源极和漏极部件；和形成在有源区中并且在第二方向上在源极和漏极部件之间延伸的沟道，第二方向不同于第一方向。沟道包括在第一方向上具有宽度W的顶部和高度H均小于宽度W的的两个侧部。
在半导体结构的一个实施例中，STI部件的第一部分具有第一顶面；STI部件的第二部分具有高于第一顶面的第二顶面；以及半导体衬底的有源区具有与第二顶面共面的第三顶面。
在另一实施例中，STI部件的第一部分具有第一厚度；STI部件的第二部分具有大于第一厚度的第二厚度。
在又一实施例中，栅极堆叠件具有与STI部件的第一部分和第二部件之间的界面对准的侧壁；栅极间隔件接触栅极堆叠件的侧壁并且直接设置在STI部件的第二部分上。
在另一实施例中，有源区中的栅极堆叠件的第一部分具有第一底面；栅极间隔件具有与第一底面共面的第二底面。在又一实施例中，栅极间隔件垂直接触STI部件的第二部分的第二顶面；栅极堆叠件垂直接触STI部件的第一部分的第一顶面。在又一实施例中，栅极堆叠件的第二部分具有低于栅极间隔件的第二底面的第三底面。
在又一实施例中，栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅电极；栅电极和栅极介电层分别包含选自由多晶硅和氮氧化硅；金属和高k介电材料；硅化物和高k介电材料；和它们的组合所组成的组中的相应的导电材料和介电材料。
在又一实施例中，从上往下看，栅极堆叠件的延伸部分与STI部件的第一区域相匹配。
本发明还提供半导体结构的另一实施例，该半导体结构包括：形成在半导体衬底中的浅沟槽隔离(STI)部件；在半导体衬底中限定的且被STI部件围绕的有源区，STI部件和有源区具有共面的顶面；形成在有源区上且延伸至STI部件的栅极堆叠件，其中栅极堆叠件的延伸部分垂直延伸到所述顶面的下方；以及形成在有源区中且配置在栅极堆叠件的两个相对面上的源极和漏极部件。
在半导体结构的一个实施例中，沟道形成在有源区中并且在源极和漏极部件之间延伸；以及源极和漏极部件、栅极堆叠件和沟道被配置用于形成场效应晶体管。
在另一实施例中，沟道包括在第一方向上具有宽度W的顶部和高度H均小于宽度W的两个侧部。
在又一实施例中，栅极堆叠件的延伸部分部分地嵌入半导体衬底中并且包括低于所述顶面的底面。
在又一实施例中，半导体结构还包括形成在栅极堆叠件的延伸部分的侧壁上并且在所述顶面垂直接触STI部件的栅极间隔件。
在又一实施例中，栅极堆叠件的延伸部分具有界面轮廓，该界面轮廓包括顶部尺寸和等于顶部尺寸的底部尺寸。
在又一实施例中，半导体衬底包含第一半导体材料；源极和漏极部件以不同于第一半导体材料的第二半导体材料形成并且外延生长在第一半导体材料上。
本发明还提供方法的实施例。该方法包括：在半导体衬底中形成浅沟槽隔离(STI)部件，在半导体衬底上限定有源区。STI部件和半导体区域具有共面的表面。该方法还包括在有源区和STI部件上形成伪栅极；在半导体衬底上形成层间介电层(ILD)；去除伪栅极，在ILD中形成栅极沟槽；选择性地蚀刻暴露于栅极沟槽内的STI部件；以及在栅极沟槽中形成金属栅极。
在一个实施例中，该方法还包括在形成伪栅极之后，实施第一离子注入以在有源区中形成轻掺杂的漏极(LDD)；在半导体衬底上形成ILD之前，在伪栅极的侧壁上形成栅极间隔件；以及实施第二离子注入以形成与栅极间隔件对准的重掺杂的源极和漏极。
在另一实施例中，形成ILD包括沉积介电材料和对介电材料层实施第一化学机械抛光(CMP)工艺；形成金属栅极包括在栅极沟槽中沉积金属层和对金属层实施第二CMP工艺。
在又一实施例中，选择性地蚀刻暴露于栅极沟槽内的STI部件包括实施经过调整的湿蚀刻工艺从而选择性地使STI部件的暴露部分凹陷同时保留暴露于栅极沟槽内的半导体衬底。
在又一实施例中，选择性地凹陷包括选择性地使STI部件的暴露部分凹陷，凹陷的厚度介于10nm至约50nm之间。
在又一实施例中，形成STI部件包括由第一介电材料形成STI部件；形成栅极间隔件包括由不同于第一介电材料的第二介电材料形成栅极间隔件。
在又一实施例中，形成STI部件包括蚀刻半导体衬底以形成沟槽；沉积介电材料以填充沟槽；以及实施CMP工艺以平坦化半导体衬底使得半导体区域和STI部件具有共面的顶面。
上面论述了若干实施例的部件。本领域的技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文中所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这些等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
半导体衬底；
浅沟槽隔离(STI)部件，形成在所述半导体衬底中，其中，所述STI部件是连续隔离部件并且包括位于第一区域中的第一部分和位于第二区域中的第二部分，其中，所述STI的第一部分相对于所述STI部件的第二部分凹陷；
有源区，位于所述半导体衬底中且邻接所述STI部件；
栅极堆叠件，设置在所述有源区上且在第一方向上延伸至所述STI部件的第一区域；
源极和漏极部件，形成在所述有源区中，并且所述栅极堆叠件介于所述源极和漏极部件之间；以及
沟道，形成在所述有源区中并且在第二方向上在所述源极和漏极部件之间延伸，所述第二方向不同于所述第一方向，
其中，所述沟道包括在所述第一方向上具有宽度W的顶部和高度H均小于宽度W的两个侧部。
2.根据权利要求1所述的半导体结构，其中：
所述STI部件的第一部分具有第一顶面；
所述STI部件的第二部分具有高于所述第一顶面的第二顶面；以及
所述半导体衬底的有源区具有与所述第二顶面共面的第三顶面。
3.根据权利要求2所述的半导体结构，其中：
所述STI部件的第一部分具有第一厚度；以及
所述STI部件的第二部分具有大于所述第一厚度的第二厚度。
4.根据权利要求2所述的半导体结构，其中：
所述栅极堆叠件具有与所述STI部件的第一部分和第二部分之间的界面对准的侧壁；以及
栅极间隔件接触所述栅极堆叠件的侧壁且直接设置在所述STI部件的第二部分上。
5.根据权利要求4所述的半导体结构，其中：
所述有源区中的栅极堆叠件的第一部分具有第一底面；以及
所述栅极间隔件具有与所述第一底面共面的第二底面。
6.根据权利要求2所述的半导体结构，其中：
所述栅极堆叠件包括栅极介电层和设置在所述栅极介电层上的栅电极；以及
所述栅电极和所述栅极介电层分别包含选自由多晶硅和氮氧化硅；金属和高k介电材料；硅化物和高k介电材料；和它们的组合所组成的组中的相应的导电材料和介电材料。
7.根据权利要求2所述的半导体结构，其中，从上往下看，所述栅极堆叠件的延伸部分与所述STI部件的第一部分相匹配。
8.一种半导体结构，包括：
浅沟槽隔离(STI)部件，形成在半导体衬底中；
有源区，限定在所述半导体衬底中且被所述STI部件围绕，所述STI部件和所述有源区具有共面的顶面；
栅极堆叠件，形成在所述有源区上，所述栅极堆叠件的一部分延伸至所述STI部件，其中，所述栅极堆叠件的延伸部分垂直延伸到所述顶面的下方；以及
源极和漏极部件，形成在所述有源区中且配置在所述栅极堆叠件的两个相对面上。
9.一种方法，包括：
在半导体衬底中形成浅沟槽隔离(STI)部件，在所述半导体衬底上限定有源区，其中，所述STI部件和半导体区域具有共面的表面；
在所述有源区和所述STI部件上形成伪栅极；
在所述半导体衬底上形成层间介电层(ILD)；
去除所述伪栅极，从而在所述ILD中形成栅极沟槽；
选择性地蚀刻暴露于所述栅极沟槽内的所述STI部件；以及
在所述栅极沟槽中形成金属栅极。
10.根据权利要求9所述的方法，还包括：
在形成所述伪栅极之后，实施第一离子注入以在所述有源区中形成轻掺杂的源极和漏极(LDD)；
在所述半导体衬底上形成所述ILD之前，在所述伪栅极的侧壁上形成栅极间隔件；以及
实施第二离子注入以形成与所述栅极间隔件对准的重掺杂的源极和漏极。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107316870A (zh) * 2016-04-27 2017-11-03 意法半导体(克洛尔2)公司 使用绝缘体上硅类型技术的特别用于高压的 mos 晶体管结构
CN109786436A (zh) * 2017-11-14 2019-05-21 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN110556425A (zh) * 2018-05-30 2019-12-10 台湾积体电路制造股份有限公司 用于减小半导体器件中的栅致漏极泄露的方法和相关装置
CN111129011A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN111542923A (zh) * 2017-12-04 2020-08-14 东京毅力科创株式会社 具有堆叠栅极的半导体器件及其制造方法
CN112234101A (zh) * 2015-10-30 2021-01-15 台湾积体电路制造股份有限公司 具有放大的栅电极结构的半导体结构及其形成方法
CN112242304A (zh) * 2020-10-27 2021-01-19 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
CN113054026A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113113491A (zh) * 2020-04-21 2021-07-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113113493A (zh) * 2020-04-24 2021-07-13 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法
CN113224138A (zh) * 2014-12-29 2021-08-06 台湾积体电路制造股份有限公司 半导体器件
CN113314610A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 晶体管器件及其制造方法
CN113764515A (zh) * 2020-08-13 2021-12-07 台湾积体电路制造股份有限公司 半导体器件
WO2023028856A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件的制作方法及半导体器件
CN116435324A (zh) * 2023-06-09 2023-07-14 湖北江城芯片中试服务有限公司 半导体结构及其制备方法、半导体器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101913453B1 (ko) * 2014-05-30 2018-10-31 매그나칩 반도체 유한회사 Ｓｏｉ 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법
DE102018114750A1 (de) 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-layout zum reduzieren des kink-effekts
CN112071909A (zh) * 2019-06-11 2020-12-11 芯恩（青岛）集成电路有限公司 三维金属-氧化物场效应晶体管及制备方法
TWI748346B (zh) * 2020-02-15 2021-12-01 華邦電子股份有限公司 多閘極之半導體結構及其製造方法
CN113764339A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533842A (zh) * 2008-03-12 2009-09-16 台湾积体电路制造股份有限公司 形成mos器件的金属栅的混合方法
US20100163970A1 (en) * 2008-12-31 2010-07-01 Titash Rakshit Trigate transistor having extended metal gate electrode
US20110068399A1 (en) * 2009-09-21 2011-03-24 International Business Machines Corporation Integrated circuit device with series-connected field effect transistors and integrated voltage equalization and method of forming the device
US20110092039A1 (en) * 2006-05-13 2011-04-21 Keunnam Kim Fin field effect transistor and method for forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US7122412B2 (en) * 2004-04-30 2006-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a necked FINFET device
DE102005022306B4 (de) 2004-05-17 2009-12-31 Samsung Electronics Co., Ltd., Suwon Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET)
US7265008B2 (en) * 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20080099834A1 (en) * 2006-10-30 2008-05-01 Josef Willer Transistor, an inverter and a method of manufacturing the same
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
TW200847292A (en) * 2007-05-29 2008-12-01 Nanya Technology Corp Method of manufacturing a self-aligned FinFET device
TWI351767B (en) * 2007-10-02 2011-11-01 Nanya Technology Corp Two-bit flash memory
US7915691B2 (en) 2007-10-30 2011-03-29 International Business Machines Corporation High density SRAM cell with hybrid devices
US8058692B2 (en) * 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US8319311B2 (en) * 2009-03-16 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid STI gap-filling approach
US8466034B2 (en) 2010-03-29 2013-06-18 GlobalFoundries, Inc. Method of manufacturing a finned semiconductor device structure
EP2455967B1 (en) * 2010-11-18 2018-05-23 IMEC vzw A method for forming a buried dielectric layer underneath a semiconductor fin

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110092039A1 (en) * 2006-05-13 2011-04-21 Keunnam Kim Fin field effect transistor and method for forming the same
CN101533842A (zh) * 2008-03-12 2009-09-16 台湾积体电路制造股份有限公司 形成mos器件的金属栅的混合方法
US20100163970A1 (en) * 2008-12-31 2010-07-01 Titash Rakshit Trigate transistor having extended metal gate electrode
US20110068399A1 (en) * 2009-09-21 2011-03-24 International Business Machines Corporation Integrated circuit device with series-connected field effect transistors and integrated voltage equalization and method of forming the device

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113224138A (zh) * 2014-12-29 2021-08-06 台湾积体电路制造股份有限公司 半导体器件
CN112234101A (zh) * 2015-10-30 2021-01-15 台湾积体电路制造股份有限公司 具有放大的栅电极结构的半导体结构及其形成方法
CN107316870A (zh) * 2016-04-27 2017-11-03 意法半导体(克洛尔2)公司 使用绝缘体上硅类型技术的特别用于高压的 mos 晶体管结构
CN109786436A (zh) * 2017-11-14 2019-05-21 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN111542923A (zh) * 2017-12-04 2020-08-14 东京毅力科创株式会社 具有堆叠栅极的半导体器件及其制造方法
CN110556425B (zh) * 2018-05-30 2022-11-29 台湾积体电路制造股份有限公司 用于减小半导体器件中的栅致漏极泄露的方法和相关装置
CN110556425A (zh) * 2018-05-30 2019-12-10 台湾积体电路制造股份有限公司 用于减小半导体器件中的栅致漏极泄露的方法和相关装置
CN111129011A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN113314610A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 晶体管器件及其制造方法
CN113314610B (zh) * 2020-02-27 2024-04-30 台湾积体电路制造股份有限公司 晶体管器件及其制造方法
CN113054026A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113113491A (zh) * 2020-04-21 2021-07-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113113491B (zh) * 2020-04-21 2024-02-06 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113113493B (zh) * 2020-04-24 2024-02-23 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法
CN113113493A (zh) * 2020-04-24 2021-07-13 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法
CN113764515A (zh) * 2020-08-13 2021-12-07 台湾积体电路制造股份有限公司 半导体器件
CN113764515B (zh) * 2020-08-13 2024-03-26 台湾积体电路制造股份有限公司 半导体器件
CN112242304A (zh) * 2020-10-27 2021-01-19 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
WO2023028856A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件的制作方法及半导体器件
CN116435324B (zh) * 2023-06-09 2023-09-26 湖北江城芯片中试服务有限公司 半导体结构及其制备方法、半导体器件
CN116435324A (zh) * 2023-06-09 2023-07-14 湖北江城芯片中试服务有限公司 半导体结构及其制备方法、半导体器件

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