CN110556425B - 用于减小半导体器件中的栅致漏极泄露的方法和相关装置 - Google Patents

用于减小半导体器件中的栅致漏极泄露的方法和相关装置 Download PDF

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Abstract

在一些实施例中，提供了半导体器件。半导体器件包括设置在半导体衬底中的一对源极/漏极区域，其中，源极/漏极区域横向间隔开。栅电极设置在源极/漏极区域之间的半导体衬底上方。侧壁间隔件设置在栅电极的相对侧上的半导体衬底上方。硅化物阻挡结构设置在侧壁间隔件上方，其中，源极/漏极区域的面向栅电极的相应侧与侧壁间隔件的外侧间隔开，并且与硅化物阻挡结构的外侧壁基本对准。本发明实施例涉及用于减小半导体器件中的栅致漏极泄露的方法和相关装置。

Description

用于减小半导体器件中的栅致漏极泄露的方法和相关装置
技术领域
本发明实施例涉及用于减小半导体器件中的栅致漏极泄露的方法和相关装置。
背景技术
半导体器件是利用半导体材料的电子特性来影响电子或其相关场的电子组件。广泛使用的半导体器件类型是场效应晶体管(FET)。FET包括一对源极/漏极区域、选择性导电沟道和栅电极。FET是通用器件，其可以用于开关、放大器和存储器等。FET的实例包括金属氧化物半导体场效应晶体管(MOSFET)。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：一对源极/漏极区域，设置在半导体衬底中，其中，所述源极/漏极区域横向间隔开；栅电极，设置在所述源极/漏极区域之间的所述半导体衬底上方；侧壁间隔件，设置在所述栅电极的相对侧上的所述半导体衬底上方；以及硅化物阻挡结构，设置在所述侧壁间隔件上方，其中，所述源极/漏极区域的面向所述栅电极的相应侧与所述侧壁间隔件的外侧间隔开，并且与所述硅化物阻挡结构的外侧壁对准。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一源极/漏极区域和第二源极/漏极区域，设置在半导体衬底中，其中，所述第一源极/漏极区域与所述第二源极/漏极区域横向间隔开；栅极电介质，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间的所述半导体衬底上方；栅电极，设置在所述栅极电介质上方；第一侧壁间隔件，设置在所述栅电极的第一侧上的所述半导体衬底上方；第一硅化物阻挡结构，设置在所述第一侧壁间隔件上方，其中，所述第一硅化物阻挡结构沿着所述第一侧壁间隔件的外侧从所述半导体衬底垂直延伸，并且其中，所述第一硅化物阻挡结构在所述半导体衬底上方横向延伸第一非零距离；以及第一硅化物结构，设置在所述第一源极/漏极区域上方，其中，所述第一硅化物阻挡结构将所述第一硅化物结构与所述第一侧壁间隔件分隔开第一非零距离。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上方形成堆叠的栅电极和栅极电介质；在栅电极的第一侧上的半导体衬底上方形成第一侧壁间隔件，并且在所述栅电极的与所述栅电极的第一侧相对的第二侧上的所述半导体衬底上方形成第二侧壁间隔件；在所述第一侧壁间隔件、所述第二侧壁间隔件、所述栅电极和所述半导体衬底上方形成硅化物阻挡层；在所述栅电极的第一侧上的所述硅化物阻挡层中形成第一开口，其中，所述第一开口具有与所述第一侧壁间隔件的外侧间隔开的第一侧壁；在所述栅电极的所述第二侧上的所述硅化物阻挡层中形成第二开口，其中，所述第二开口具有与所述第二侧壁间隔件的外侧间隔开的第二侧壁；以及在所述半导体衬底中形成一对源极/漏极区域，其中，所述源极/漏极区域分别设置在所述栅电极的第一侧和所述栅电极的第二侧上，并且其中，所述源极/漏极区域的面向所述栅电极的相应侧与所述第一侧壁和所述第二侧壁对准。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有设置在半导体衬底中的一对源极/漏极区域的半导体器件的一些实施例的截面图，该对源极/漏极区域分别通过侧壁间隔件和硅化物阻挡结构与栅电极分隔开。
图2示出了具有多个半导体器件的集成电路(IC)的一些实施例的截面图，每个半导体器件均具有设置在半导体衬底中的一对源极/漏极区域，该对源极/漏极区域分别通过侧壁间隔件和硅化物阻挡结构与栅电极分隔开。
图3示出了具有多个半导体器件的集成电路(IC)的一些实施例的截面图，每个半导体器件均具有设置在半导体衬底上方的硅化物结构，该硅化物结构分别通过侧壁间隔件和硅化物阻挡结构与栅电极分隔开。
图4至图23示出了用于形成包括多个半导体器件的集成电路(IC)的一些实施例的一系列截面图，其中，一些半导体器件具有分别通过侧壁间隔件和硅化物阻挡结构与栅电极间隔开的一对源极/漏极区域。
图24示出了用于形成包括多个半导体器件的集成电路(IC)的方法的一些实施例的流程图，其中，一些半导体器件具有分别通过侧壁间隔件和硅化物阻挡结构与栅电极间隔开的一对源极/漏极区域。
具体实施方式
现在将参照附图来描述本发明，其中，在整个说明书中，相同的参考标号用于表示相同的元件，并且其中示出的结构没必要按比例绘制。应该理解，该详细描述和相应的附图不以任何方式限制本发明的范围，并且详细描述和附图仅提供一些实例来说明本发明构思可以表现出来的一些方式。
本公开提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中，金属氧化物半导体场效应晶体管(MOSFET)包括一对源极/漏极区域。源极/漏极区域设置在半导体衬底中并且横向间隔开。此外，MOSFET包括选择性导电沟道、栅极电介质和栅电极。选择性导电沟道设置在半导体衬底中，并且从源极/漏极区域中的一个横向延伸至源极/漏极区域中的另一个。栅极电介质和栅电极堆叠在选择性导电沟道上方并且布置在源极/漏极区域之间。
上述MOSFET的挑战是断态漏电流。断态漏电流的一个来源是栅致漏极泄漏(GIDL)电流。GIDL由形成在半导体衬底的栅电极与源极/漏极区域重叠的部分中的深耗尽区域引起。例如，当MOSFET处于“截止状态”时，源极/漏极区域连接至第一偏压(例如，正电源电压)并且栅电极连接至第二偏压(例如，接地和/或负电源电压)。由于源极/漏极区域和栅电极之间的电势，源极/漏极区域和栅电极之间的电场导致在半导体衬底的栅电极与源极/漏极区域重叠的部分附近形成深耗尽区域。该深耗尽区域可能导致在源极/漏极区域和半导体衬底之间发生带间隧穿。因此，即使MOSFET处于“截止状态”，GIDL电流也可能从源极/漏极区域流至半导体衬底，这可能导致MOSFET具有高待机功耗(例如，MOSFET在“截止状态”下消耗的功率量)。
因此，本发明的各个实施例针对半导体器件，半导体器件具有设置在半导体衬底中并且通过侧壁间隔件和硅化物阻挡结构与栅电极分隔开的源极/漏极区域。侧壁间隔件设置在半导体衬底上方并且沿着栅电极的侧面。硅化物阻挡结构设置在侧壁间隔件上方和半导体衬底上方。硅化物阻挡结构具有与侧壁间隔件间隔开非零距离的外侧壁。源极/漏极区域的面向栅电极的侧面与硅化物阻挡结构的外侧壁基本对准。因为源极/漏极区域的侧面与硅化物阻挡结构的外侧壁基本对准，因此源极/漏极区域通过侧壁间隔件与栅电极的侧面间隔开非零距离。因此，通过将源极/漏极区域通过侧壁间隔件与栅电极间隔开非零距离，可以减小与GIDL相关的负面影响(例如，在半导体衬底的栅电极与源极/漏极区域重叠的部分附近形成深耗尽区域)。因此，可以减小MOSFET的待机功耗。
图1示出了具有设置在半导体衬底104中的一对源极/漏极区域114的半导体器件100的一些实施例的截面图，该对源极/漏极区域114分别通过侧壁间隔件110和硅化物阻挡结构112与栅电极106分隔开。
半导体器件100包括设置在半导体衬底104中的一对轻掺杂源极/漏极延伸件102。轻掺杂源极/漏极延伸件102彼此横向间隔开。在一些实施例中，轻掺杂源极/漏极延伸件102可以包括第一掺杂类型(例如，n型掺杂)。在进一步的实施例中，轻掺杂源极/漏极延伸件102可以包括第一掺杂浓度。
栅电极106和栅极电介质108堆叠在半导体衬底104上方并且设置在轻掺杂源极/漏极延伸件102之间。栅极电介质108设置在栅电极106和半导体衬底104之间。
侧壁间隔件110设置在半导体衬底104上方并且分别沿着栅电极106的相对两侧设置。在一些实施例中，侧壁间隔件110可以分别沿着栅极电介质108的相对两侧设置。在进一步的实施例中，侧壁间隔件110可以分别设置在轻掺杂源极/漏极延伸件102上方。
硅化物阻挡结构112设置在侧壁间隔件110和半导体衬底104上方。硅化物阻挡结构112沿着侧壁间隔件110的外侧从半导体衬底104垂直延伸。在一些实施例中，硅化物阻挡结构112可以设置在栅电极106上方，从而使得硅化物阻挡结构112在垂直方向上与栅电极106重叠。在进一步的实施例中，硅化物阻挡结构112可以具有设置在栅电极106上方的内侧壁112i。在其他实施例中，硅化物阻挡结构112的内侧壁112i可以与栅电极106的侧面基本对准。在更进一步的实施例中，硅化物阻挡结构112可以具有外侧壁112o，外侧壁112o分别与侧壁间隔件110的外侧间隔开非零距离d。
一对源极/漏极区域114设置在半导体衬底104中。源极/漏极区域114彼此横向间隔开。在一些实施例中，源极/漏极区域114可以包括第一掺杂类型(例如，n型掺杂)。在一些实施例中，源极/漏极区域114可以包括大于第一掺杂浓度的第二掺杂浓度。在进一步的实施例中，源极/漏极区域114的面向栅电极的相应侧面可以与硅化物阻挡结构112的外侧壁112o基本对准，从而使得源极/漏极区域114分别通过侧壁间隔件110与栅电极106间隔开非零距离d。在更进一步的实施例中，源极/漏极区域114可以邻近轻掺杂源极/漏极延伸件102设置。在一些实施例中，轻掺杂源极/漏极延伸件102可以分别从源极/漏极区域114的面向的栅电极106的侧在硅化物阻挡结构112和侧壁间隔件110下面延伸。
多个硅化物结构116a至116c设置在半导体衬底104上方。多个硅化物结构116a至116c包括第一硅化物结构116a、第二硅化物结构116b和第三硅化物结构116c。在一些实施例中，第一硅化物结构116a和第三硅化物结构116c可以分别设置在源极/漏极区域114上方。在进一步的实施例中，第一硅化物结构116a和第三硅化物结构116c可以具有面向栅电极的相应侧，该相应侧邻近硅化物阻挡结构112的外侧壁112o设置，从而使得第一硅化物结构116a和第三硅化物结构116c分别通过侧壁间隔件110与栅电极106间隔开非零距离d。在更进一步的实施例中，第二硅化物结构116b可以设置在栅电极106上方并且设置在硅化物阻挡结构112的内侧壁112i之间。
因为源极/漏极区域114和/或第一硅化物结构116a和第三硅化物结构116c通过侧壁间隔件110与栅电极106间隔开非零距离d，所以可以减小与GIDL相关的负面影响(例如，在半导体衬底中的栅电极与源极/漏极区域重叠的部分形成深耗尽区域)。因此，可以减小半导体器件100的待机功耗。
图2示出了具有多个半导体器件100a至100b的集成电路(IC)200的一些实施例的截面图，该半导体器件100a至100b的每个均具有设置在半导体衬底104中的一对源极/漏极区域114，该一对源极/漏极区域114分别通过侧壁间隔件110和硅化物阻挡结构112与栅电极106分隔开。
IC 200包括多个半导体器件100a至100b。多个半导体器件100a至100b包括第一半导体器件100a和第二半导体器件100b。在一些实施例中，半导体器件100a至100b可以是例如低压MOSFET(例如，具有小于约2.5伏(V)的工作电压)。在进一步的实施例中，半导体器件100a至100b可以是例如中压MOSFET(例如，具有大于约2.5V并且小于约12V的工作电压)。在进一步的实施例中，半导体器件100a至100b可以是例如高压MOSFET(例如，具有大于约12V的工作电压)。在更进一步的实施例中，多个半导体器件100a至100b可以包括低压MOSFET、中压MOSFET和/或高压MOSFET的组合。
半导体器件100a至100b分别包括设置在半导体衬底104中的第一阱区域202。在一些实施例中，第一阱区域202可以包括第一掺杂类型(例如，n型掺杂)。在其他实施例中，第一阱区域202可以包括第二掺杂类型(例如，p型掺杂)。在进一步的实施例中，第一半导体器件100a的第一阱区域202可以包括第一掺杂类型，并且第二半导体器件100b的第一阱区域202可以包括第二掺杂类型。
半导体器件100a至100b分别包括设置在半导体衬底104中的隔离结构204。隔离结构204可以是浅沟槽隔离(STI)结构或深沟槽隔离(DTI)结构。在一些实施例中，第一阱区域202可以分别在隔离结构204下面延伸，从而使得第一阱区域202分别具有设置在隔离结构204下面的侧。
半导体器件100a至100b分别包括设置在半导体衬底104中的第二阱区域206。第二阱区域206设置在第一阱区域202的下面。在一些实施例中，第二阱区域206设置在隔离结构204下面。在一些实施例中，第二阱区域206可以包括第一掺杂类型(例如，n型掺杂)。在进一步的实施例中，第一半导体器件100a的第二阱区域206和第二半导体器件100b的第二阱区域206可以是离散区域。在其他实施例中，第一半导体器件100a的第二阱区域206和第二半导体器件100b的第二阱区域206可以是在第一半导体器件100a的第一阱区域202、第一半导体器件100a的隔离结构204、第二半导体器件100b的第一阱区域202和第二半导体器件100b的隔离结构下面延伸的连续区域。
半导体器件100a至100b分别包括设置在半导体衬底104中的一对轻掺杂源极/漏极延伸件102。一对轻掺杂源极/漏极延伸件102可以分别设置在第一阱区域202中。轻掺杂源极/漏极延伸件102彼此横向间隔开。在一些实施例中，轻掺杂源极/漏极延伸件102可以包括与第一阱区域202的掺杂类型相反的掺杂类型。
半导体器件100a至100b分别包括堆叠在半导体衬底104上方的栅电极106和栅极电介质108。栅电极106和栅极电介质108可以分别设置在轻掺杂源极/漏极延伸件102之间。栅极电介质108将栅电极106与半导体衬底104分隔开。在一些实施例中，第一半导体器件100a的栅电极106与第二半导体器件的栅电极106间隔开至少约0.2微米(μm)。
在一些实施例中，例如，栅电极106可以包括掺杂多晶硅、全硅化多晶硅、金属(例如，铝、铜、钛、钽、钨、钼、钴等)或一些其他合适的导体。在进一步的实施例中，例如，栅极电介质108可以包括氧化物(例如，SiO2)、高k介电材料(例如，氧化铪、氧化铪硅、氧化铪钽、氧化铝、氧化锆等)或一些其他合适的电介质。
半导体器件100a至100b分别包括设置在半导体衬底104上方并且分别沿着栅电极106的相对两侧设置的侧壁间隔件110。在一些实施例中，侧壁间隔件110可以分别设置在栅极电介质108上方。在进一步的实施例中，侧壁间隔件110可以具有与栅极电介质108的侧基本对准的相应侧。在进一步的实施例中，轻掺杂源极/漏极延伸件102可以分别具有面向栅电极106的侧，该侧与侧壁间隔件110的外侧基本对准。在更进一步的实施例中，侧壁间隔件110可以包括氧化物、氮化物、碳化物或一些其他合适的电介质。在一些实施例中，侧壁间隔件可以具有大于或等于约0.018μm的厚度。
半导体器件100a至100b分别包括设置在侧壁间隔件110和半导体衬底104上方的硅化物阻挡结构112。在一些实施例中，硅化物阻挡结构112可以具有分别设置在栅电极106的顶面上方的内侧壁112i。在一些实施例中，内侧壁112i可以分别与侧壁间隔件110间隔开约0.1μm至约1μm。在进一步的实施例中，内侧壁112i分别与侧壁间隔件110间隔开的距离与轻掺杂源极/漏极延伸件102横向间隔开的距离之间的比率可以为约0.005至约3.33。在更进一步的实施例中，内侧壁112i分别与侧壁间隔件110间隔开的距离与轻掺杂源极/漏极延伸件102横向间隔开的距离之间的比率可以为约0.33至约0.05。
在一些实施例中，硅化物阻挡结构112可以具有外侧壁112o，外侧壁112o在横向方向上分别与侧壁间隔件110分隔开非零距离(见例如图1-非零距离d)。在一些实施例中，非零距离d可以介于约0.1μm和约1μm之间。在一些实施例中，非零距离d与轻掺杂源极/漏极延伸件102横向间隔开的距离之间的比率可以为约0.005至约3.33。在进一步的实施例中，非零距离d与轻掺杂源极/漏极延伸件102横向间隔开的距离之间的比率可以为约0.33至约0.05。在更进一步的实施例中，硅化物阻挡结构112可以具有大于或等于约0.015μm的厚度。
此外，硅化物阻挡结构112可以设置在隔离结构204上方。在一些实施例中，硅化物阻挡结构112可以直接接触栅电极106、侧壁间隔件110、栅极电介质108、半导体衬底104和/或隔离结构204。在一些实施例中，硅化物阻挡结构112可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。在进一步的实施例中，硅化物阻挡结构112可以包括光刻胶保护氧化物(RPO)。在更进一步的实施例中，硅化物阻挡结构112可以具有大于或等于约150埃的厚度。
半导体器件100a至100b分别包括设置在半导体衬底104中的一对源极/漏极区域114。源极/漏极区域114彼此横向间隔开。该一对源极/漏极区域114可以设置在第一阱区域202中。在一些实施例中，源极/漏极区域114可以包括与第一阱区域202的掺杂类型相反的掺杂类型。
此外，源极/漏极区域114可以分别邻近轻掺杂源极/漏极延伸件102设置。在一些实施例中，源极/漏极区域114可以具有与分别邻近源极/漏极区域114设置的轻掺杂源极/漏极延伸件102相同的掺杂类型。在进一步的实施例中，源极/漏极区域114的掺杂浓度可以大于分别邻近源极/漏极区域114设置的轻掺杂源极/漏极延伸件102的掺杂浓度。在进一步的实施例中，源极/漏极区域114的面向栅电极106的相应侧可以与硅化物阻挡结构112的外侧壁112o基本对准。在这样的实施例中，源极/漏极区域114分别通过相应的侧壁间隔件110与栅电极106间隔开非零距离。
半导体器件100a至100b分别包括设置在半导体衬底104上方的多个硅化物结构116a至116c。多个硅化物结构116a至116c包括第一硅化物结构116a、第二硅化物结构116b和第三硅化物结构116c。在一些实施例中，第一硅化物结构116a和第三硅化物结构116c可以分别设置在源极/漏极区域114上方。在一些实施例中，第一硅化物结构116a和第三硅化物结构116c可以具有面向栅电极106的相应侧，该相应侧邻近硅化物阻挡结构112的外侧壁112o设置，从而使得第一硅化物结构116a和第三硅化物结构116c分别通过侧壁间隔件110与栅电极106间隔开非零距离。在进一步的实施例中，第二硅化物结构116b可以设置在栅电极106上方并且设置在硅化物阻挡结构112的内侧壁112i之间。在更进一步的实施例中，多个硅化物结构116a至116c可以包括例如镍、钛、钴、钨或其他一些正电性元素。
层间介电(ILD)层208设置在半导体衬底104上方。ILD层208设置在硅化物阻挡结构112和多个硅化物结构116a至116c上方。在一些实施例中，ILD层208接触第一半导体器件100a和第二半导体器件100b之间的半导体衬底104的顶面。在进一步的实施例中，ILD层208可以包括低k介电层(例如，介电常数小于约3.9的电介质)、超低k介电层或氧化物(例如，氧化硅)中的一种或多种。此外，导电接触件210设置在ILD层208中。导电接触件210穿过ILD层208延伸至多个硅化物结构116a至116c。在各个实施例中，例如，导电接触件210可以包括钨、铜或一些其他导电材料。
互连结构212设置在ILD层208上方。互连结构可以包括一个或多个金属间介电(IMD)层214。多条导线216和多个导电通孔218设置在IMD层214中。导线216和导电通孔218被配置为在整个IC 200中设置的各个器件之间提供电连接。在一些实施例中，IMD层214可以包括低k介电层、超低k介电层或氧化物。在各个实施例中，导线216和导电通孔218可以包括例如铜、铝或一些其他导电材料。
图3示出了具有多个半导体器件100a至100b的集成电路(IC)300的一些实施例的截面图，多个半导体器件100a至100b的每个均具有设置在半导体衬底104上方的硅化物结构，该硅化物结构分别通过侧壁间隔件110和硅化物阻挡结构112与栅电极106分隔开。
如图3所示，硅化物阻挡结构112的内侧壁112i可以与栅电极106的相对侧基本对准。在一些实施例中，硅化物阻挡结构112的内侧壁112i可以与侧壁间隔件110的面向栅电极106的侧基本对准。在进一步的实施例中，第二硅化物结构116b可以具有与栅电极106的相对侧基本对准的侧，从而使得第二硅化物结构116b完全覆盖栅电极106的上表面。在更进一步的实施例中，硅化物阻挡结构112可以将第一半导体器件100a和第二半导体器件100b之间的ILD层208与半导体衬底104分隔开。
源极/漏极区域114设置在半导体衬底104中。在一些实施例中，源极/漏极区域114可以分别具有面向栅电极106的侧，该侧与侧壁间隔件110的外侧基本对准。在进一步的实施例中，第一硅化物结构116a和第三硅化物结构116c可以具有面向栅电极106的相应侧，该相应侧通过硅化物阻挡结构112与源极/漏极区域114的面向栅电极106的侧间隔开。在更进一步的实施例中，轻掺杂源极/漏极延伸件102可以具有面向栅电极106的相应侧，该相应侧与栅电极106和栅极电介质108的侧基本对准。
图4至图23示出了用于形成包括多个半导体器件的集成电路(IC)的一些实施例的一系列截面图，其中，一些半导体器件具有分别通过侧壁间隔件和硅化物阻挡结构与栅电极间隔开的一对源极/漏极区域。
如图4所示，在半导体衬底104的多个区域402a至402c中形成第二阱区域206。在一些实施例中，半导体衬底104的多个区域402a至402c包括半导体衬底104的低压区域402a、半导体衬底104的中压区域402b和半导体衬底104的高压区域402c。在一些实施例中，半导体衬底104的低压区域402a可以包括一个或多个低压MOSFET。在进一步的实施例中，半导体衬底104的中压区域402b可以包括一个或多个中压MOSFET。在更进一步的实施例中，半导体衬底104的高压区域402c可以包括一个或多个高压MOSFET。
第二阱区域206是半导体衬底104的具有第一掺杂类型(例如，n型掺杂)的区域。在一些实施例中，第二阱区域206具有与邻接的半导体衬底104的区域的掺杂类型相反的掺杂类型。在一些实施例中，第二阱区域206可以通过毯式离子注入工艺(例如，未掩蔽的离子注入)形成，以将离子注入至半导体衬底104中，从而使得半导体衬底104的多个区域402a至402c的每个的第二阱区域206是单个连续区域的一部分。在其他实施例中，第二阱区域206可以通过选择性离子注入工艺形成，该工艺利用掩模层(未示出)将离子选择性地注入至半导体衬底104中，从而使得半导体衬底104的多个区域402a至402c的每个的第二阱区域206是离散区域。
如图5所示，在半导体衬底104的多个区域402a至402c的每个中形成隔离结构204。在一些实施例中，可以通过选择性地蚀刻半导体衬底104以在半导体衬底104中形成沟槽，并且随后用介电材料填充沟槽来形成隔离结构204。在进一步的实施例中，通过在半导体衬底104上方形成掩模层(未示出)，并且随后将半导体衬底104暴露于蚀刻剂来选择性地蚀刻半导体衬底104，蚀刻剂被配置为选择性地去除半导体衬底104的未掩蔽部分。在更进一步的实施例中，介电材料可以包括氧化物(例如，氧化硅)、氮化物、碳化物等。
如图6所示，在半导体衬底104的多个区域402a至402c的每个中形成第一阱区域202。第一阱区域202是半导体衬底104的具有第一掺杂类型(例如，n型掺杂)或第二掺杂类型(例如，p型掺杂)的区域。在一些实施例中，第一阱区域202可以通过选择性离子注入工艺形成，该工艺利用掩模层(未示出)将离子选择性地注入至半导体衬底104中。
如图7所示，在半导体衬底104的中压区域402b和半导体衬底104的高压区域402c上方形成中压栅极介电层702。在一些实施例中，中压栅极介电层702可以包括二氧化硅、高k电介质或一些其他电介质。在进一步的实施例中，中压栅极介电层702可以具有介于约130埃和约210埃之间的厚度。
在一些实施例中，用于形成中压栅极介电层702的工艺可以包括在半导体衬底104的低压区域402a上方形成掩模层(未示出)。随后，可以在半导体衬底104的未掩蔽部分上选择性地沉积或生长中压栅极介电层702。在一些实施例中，可以通过例如热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、溅射或一些其他沉积或生长工艺来沉积或生长中压栅极介电层702。随后，在一些实施例中，可以对中压介电层实施平坦化工艺(例如，化学机械平坦化(CMP))以形成基本平坦的上表面。
同样如图7所示，在半导体衬底104的多个区域402a至402c上方形成低压栅极介电层704。在一些实施例中，在半导体衬底104的低压区域402a上形成低压栅极介电层704。在一些实施例中，在中压栅极介电层702上形成低压栅极介电层704。在进一步的实施例中，低压栅极介电层704是共形地内衬半导体衬底104的低压区域402a和中压栅极介电层702的连续层。
在一些实施例中，低压栅极介电层704可以包括高k电介质、二氧化硅或一些其他电介质。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积或生长工艺来沉积或生长低压栅极介电层704。在更进一步的实施例中，形成低压栅极介电层704的工艺可以是毯式工艺(例如，未掩蔽的沉积或生长工艺)或选择性工艺(例如，掩蔽的沉积或生长工艺)。
同样如图7所示，在半导体衬底104的多个区域402a至402c上方形成阻挡层706。在一些实施例中，在低压栅极介电层704上形成阻挡层706。在进一步的实施例中，阻挡层706是共形地内衬低压栅极介电层704的连续层。
在一些实施例中，阻挡层706可以包括氮化物、氧化物、高k电介质或一些其他电介质。在一些实施例中，阻挡层706可以具有约20埃的厚度。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积或生长工艺来沉积或生长阻挡层706。在更进一步的实施例中，形成阻挡层706的工艺可以是毯式工艺或选择性工艺。
同样如图7所示，在半导体衬底104的多个区域402a至402c上方形成第一栅极层708。在一些实施例中，在阻挡层706上形成第一栅极层708。在进一步的实施例中，第一栅极层708是共形地内衬阻挡层706的连续层。
在一些实施例中，第一栅极层708可以包括多晶硅、掺杂的多晶硅、金属或一些其他导体。在一些实施例中，第一栅极层708可以具有约200埃的厚度。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射、电化学镀、化学镀或一些其他沉积或生长工艺来沉积或生长第一栅极层708。在更进一步的实施例中，形成第一栅极层708的工艺可以是毯式工艺或选择性工艺。
同样如图7所示，在半导体衬底104的低压区域402a上方形成第二栅极层710。在一些实施例中，在第一栅极层708上形成第二栅极层710。在进一步的实施例中，未在设置在半导体衬底104的中压区域402b或半导体衬底104的高压区域402c上方的第一栅极层708上形成第二栅极层710。
在一些实施例中，第二栅极层710可以包括多晶硅、掺杂的多晶硅、金属或一些其他导体。在一些实施例中，第二栅极层710可以具有约480埃的厚度。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射、电化学镀、化学镀或一些其他沉积或生长工艺来沉积或生长第二栅极层710。在更进一步的实施例中，形成第二栅极层710的工艺可以是利用设置在半导体衬底104的中压区域402b和半导体衬底104的高压区域402c上方的掩模层的选择性工艺。
同样如图7所示，在半导体衬底104的中压区域402b和半导体衬底104的高压区域402c上方形成密封层712。在一些实施例中，在第一栅极层708上形成密封层712。在进一步的实施例中，未在第二栅极层710上形成密封层712。
在一些实施例中，密封层712可以包括氮化物、氧化物或一些其他电介质。在一些实施例中，密封层712可以具有约300埃的厚度。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积或生长工艺来沉积或生长密封层712。在更进一步的实施例中，形成密封层712的工艺可以是利用设置在半导体衬底104的低压区域402a上方的掩模层的选择性工艺。在一些实施例中，可以对密封层712和第二栅极层710实施平坦化工艺(例如，CMP)以形成基本平坦的上表面。
同样如图7所示，在半导体衬底104的多个区域402a至402c上方形成第一硬掩模层714。在一些实施例中，在第二栅极层710和密封层712上形成第一硬掩模层714。在进一步的实施例中，第一硬掩模层714是共形地内衬第二栅极层710和密封层712的连续层。
在一些实施例中，第一硬掩模层714可以包括氮化物、氧化物或一些其他电介质。在一些实施例中，第一硬掩模层714可以具有约100埃的厚度。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积或生长工艺来沉积或生长第一硬掩模层714。在更进一步的实施例中，形成第一硬掩模层714的工艺可以是毯式工艺或选择性工艺。在一些实施例中，可以对第一硬掩模层714实施平坦化工艺(例如，CMP)以形成基本平坦的上表面。
同样如图7所示，在半导体衬底104的多个区域402a至402c上方形成第二硬掩模层716。在一些实施例中，在第一硬掩模层714上形成第二硬掩模层716。在进一步的实施例中，第二硬掩模层716是共形地内衬第一硬掩模层714的连续层。
在一些实施例中，第二硬掩模层716可以包括氧化物、氮化物或一些其他电介质。在一些实施例中，第二硬掩模层716可以具有约900埃的厚度。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积或生长工艺来沉积或生长第二硬掩模层716。在更进一步的实施例中，形成第二硬掩模层716的工艺可以是毯式工艺或选择性工艺。在一些实施例中，可以对第二硬掩模层716实施平坦化工艺(例如，CMP)以形成基本平坦的上表面。
如图8所示，图案化中压栅极介电层702、低压栅极介电层704、阻挡层706、第一栅极层708、第二栅极层710、密封层712、第一硬掩模层714和第二硬掩模层716以形成分别设置在半导体衬底104的多个区域402a至402c上方的多个初始栅极堆叠件802a至802c。在一些实施例中，第一初始栅极堆叠件802a设置在半导体衬底104的低压区域402a上方，第二初始栅极堆叠件802b设置在半导体衬底104的中压区域402b上方，并且第三初始栅极堆叠件802c设置在半导体衬底104的高压区域402c上方。在进一步的实施例中，多个第一初始栅极堆叠件802a可以设置在半导体衬底104的低压区域402a上方，多个第二初始栅极堆叠件802b可以设置在半导体衬底104的中压区域402b上方，并且多个第三初始栅极堆叠件802c可以设置在半导体衬底104的高压区域402c上方。
在一些实施例中，用于形成多个初始栅极堆叠件802a至802c的工艺包括在第二硬掩模层716上形成图案化的掩模层(未示出)。在各个实施例中，可以通过旋涂工艺并且使用光刻的图案化来形成图案化的掩模层。在进一步的实施例中，该工艺包括利用位于适当位置的图案化的掩模层对中压栅极介电层702、低压栅极介电层704、阻挡层706、第一栅极层708、第二栅极层710、密封层712、第一硬掩模层714和第二硬掩模层716实施蚀刻，并且随后剥离图案化的掩模层。在更进一步的实施例中，通过单个图案化工艺图案化中压栅极介电层702、低压栅极介电层704、阻挡层706、第一栅极层708、第二栅极层710、密封层712、第一硬掩模层714和第二硬掩模层716。在其他实施例中，实施多个图案化工艺以图案化中压栅极介电层702、低压栅极介电层704、阻挡层706、第一栅极层708、第二栅极层710、密封层712、第一硬掩模层714和第二硬掩模层716。
如图9所示，从多个初始栅极堆叠件802a至802c去除第一硬掩模层714和第二硬掩模层716。在一些实施例中，可以通过选择性蚀刻工艺去除第一硬掩模层714和第二硬掩模层716。
如图10所示，在半导体衬底104的多个区域402a至402c的每个中形成一对轻掺杂源极/漏极延伸件102。该一对轻掺杂源极/漏极延伸件102设置在第一阱区域202中。每对轻掺杂源极/漏极延伸件102的轻掺杂源极/漏极延伸件102分别形成在初始栅极堆叠件802a至802c的相对侧上。在一些实施例中，轻掺杂源极/漏极延伸件102是半导体衬底104的具有与设置在其中的第一阱区域202的掺杂类型相反的掺杂类型的区域。在进一步的实施例中，轻掺杂源极/漏极延伸件102可以通过离子注入工艺形成，并且可以利用掩模层(未示出)来将离子选择性地注入至半导体衬底104中。在更进一步的实施例中，轻掺杂源极/漏极延伸件102可以通过利用初始栅极堆叠件802a至802c作为掩模层的自对准离子注入工艺形成。
如图11所示，在半导体衬底104上方并且沿着初始栅极堆叠件802a至802c的侧形成侧壁间隔件110。在一些实施例中，可以通过在半导体衬底104和初始栅极堆叠件802a至802c上方沉积间隔件层来形成侧壁间隔件110。在进一步的实施例中，可以通过PVD、CVD、ALD、溅射或一些其他沉积工艺来沉积间隔件层。在更进一步的实施例中，随后蚀刻间隔件层以从水平表面去除间隔件层，留下沿着初始栅极堆叠件802a至802c的相对侧的间隔件层作为侧壁间隔件110。在各个实施例中，间隔件层可以包括氮化物、氧化物或一些其他电介质。在进一步的实施例中，侧壁间隔件可以具有大于或等于约0.018μm的厚度。在更进一步的实施例中，侧壁间隔件110可以在形成轻掺杂源极/漏极延伸件102之前形成。在这样的实施例中，可以使用成角度的离子注入工艺形成轻掺杂源极/漏极延伸件102。
如图12所示，在半导体衬底104、侧壁间隔件110和初始栅极堆叠件802a至802c上方形成硅化物阻挡层1202。在一些实施例中，硅化物阻挡层1202是共形地内衬半导体衬底、侧壁间隔件110和初始栅极堆叠件802a至802c的连续层。在进一步的实施例中，可以通过PVD、CVD、ALD、溅射或一些其他沉积工艺来沉积硅化物阻挡层1202。在一些实施例中，硅化物阻挡层1202不形成在半导体衬底104的低压区域402a上方(例如，通过利用掩模层)。在更进一步的实施例中，硅化物阻挡层1202可以具有大于或等于约0.015μm的厚度。在一些实施例中，硅化物阻挡层1202可以包括氧化物、氮化物、氮氧化物等。
如图13所示，去除设置在半导体衬底104的低压区域402a上方的硅化物阻挡层1202。此外，在设置在半导体衬底104的中压区域402b和高压区域402c上方的硅化物阻挡层1202中形成硅化物阻挡层开口1302，从而形成硅化物阻挡结构112。在一些实施例中，用于去除设置在半导体衬底104的低压区域402a上方的硅化物阻挡层1202和在硅化物阻挡层1202中形成硅化物阻挡层开口1302的工艺包括在硅化物阻挡层1202上形成图案化的掩模层(未示出)。在进一步的实施例中，该工艺包括利用位于适当位置的图案化的掩模层对硅化物阻挡层1202实施蚀刻，并且随后剥离图案化的掩模层。在更进一步的实施例中，实施单个蚀刻以去除设置在半导体衬底104的低压区域402a上方的硅化物阻挡层1202，并且在硅化物阻挡层1202中形成硅化物阻挡层开口1302。
在一些实施例中，实施多个图案化工艺以去除设置在半导体衬底104的低压区域402a上方的硅化物阻挡层1202，并且在硅化物阻挡层1202中形成硅化物阻挡层开口1302。例如，可以在硅化物阻挡层1202上形成第一图案化掩模层(未示出)，并且可以利用位于适当位置的第一图案化掩模层对硅化物阻挡层1202实施第一蚀刻，以去除设置在低压区域402a上方的硅化物阻挡层1202。随后，可以在硅化物阻挡层1202上形成第二图案化掩模层(未示出)，并且可以利用位于适当位置的第二图案化掩模层对硅化物阻挡层1202实施第二蚀刻以在硅化物阻挡层1202中形成硅化物阻挡层开口1302。在进一步的实施例中，在硅化物阻挡层1202中形成硅化物阻挡层开口1302之前，可以去除设置在低压区域402a上方的硅化物阻挡层1202。在其他实施例中，在硅化物阻挡层1202中形成硅化物阻挡层开口1302之后，可以去除设置在低压区域402a上方的硅化物阻挡层1202。
如图14所示，在半导体衬底104的多个区域402a至402c的每个中形成一对源极/漏极区域114。形成在半导体衬底104的低压区域402a中的源极/漏极区域114分别形成在第一初始栅极堆叠件802a的侧上。在一些实施例中，形成在半导体衬底104的低压区域402a中的源极/漏极区域114分别包括面向第一初始栅极堆叠件802a的侧，该侧与设置在第一初始栅极堆叠件802a的相对侧上的侧壁间隔件110的侧基本对准。
形成在半导体衬底104的中压区域402b中和半导体衬底104的高压区域402c中的源极/漏极区域114通过硅化物阻挡层开口1302形成。在一些实施例中，形成在半导体衬底104的中压区域402b中的源极/漏极区域114分别包括面向第二初始栅极堆叠件802b的侧，该侧与硅化物阻挡结构112的侧基本对准。在进一步的实施例中，形成在半导体衬底104的高压区域402c中的源极/漏极区域114分别包括面向第三初始栅极堆叠件802c的侧，该侧面与硅化物阻挡结构112的侧基本对准。
源极/漏极区域114是半导体衬底104的具有与设置在其中的第一阱区域202的掺杂类型相反的掺杂类型的区域。在一些实施例中，源极/漏极区域114分别邻接轻掺杂源极/漏极延伸件102。在一些实施例中，源极/漏极区域114包括与邻接的轻掺杂源极/漏极区域102相同的掺杂类型。在各个实施例中，源极/漏极区域114可以通过离子注入工艺形成，并且可以利用硅化物阻挡结构112、第一初始栅极堆叠件802a和设置在第一初始栅极堆叠件802a的相对侧上的侧壁间隔件110作为掩模层以将离子选择性地注入至半导体衬底104中来形成。在其他实施例中，可以利用半导体衬底104的低压区域402a上方的掩模层结合硅化物阻挡结构112来将离子选择性地注入至半导体衬底104中。在一些实施例中，在形成源极/漏极区域114之后，实施退火工艺(例如，激光退火、快速热退火(RTA)等)以激活源极/漏极区域114。
如图15所示，在源极/漏极区域114上方形成硅化物结构116。在一些实施例中，可以在第一初始栅极堆叠件802a的第二栅极层710上方形成硅化物结构116。在其他实施例中，硅化物结构116可以不形成在第一初始栅极堆叠件802a的第二栅极层710上方。在各个实施例中，用于形成硅化物结构116的工艺包括在半导体衬底104上方沉积金属层(未示出)。在一些实施例中，金属层可以包括例如镍、钛、钴、钨或一些其他正电性元素。利用位于适当位置的金属层实施退火工艺，从而使得金属层与多晶硅的暴露部分反应以形成硅化物结构116。随后，剥离掉金属层的未反应部分。在进一步的实施例中，在金属层之前沉积掩模层(未示出)，以选择性地防止金属层与多晶硅的部分反应。
如图16所示，在半导体衬底104、硅化物结构116、侧壁间隔件110和初始栅极堆叠件802a至802c上方形成接触蚀刻停止层(CESL)1602。在一些实施例中，CESL可以形成为共形地内衬半导体衬底104、硅化物结构116、侧壁间隔件110和初始栅极堆叠件802a至802c的连续层。在进一步的实施例中，CESL 1602可以包括例如氮化物、氧化物、碳化物或一些其他合适的电介质。在一些实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积工艺形成CESL 1602。
同样如图16所示，在CESL 1602上方形成第一层间介电(ILD)层1604。在一些实施例中，第一ILD层1604可以包括例如氧化物、低k电介质或一些其他合适的电介质。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积工艺来沉积第一ILD层1604。在更进一步的实施例中，可以对第一ILD层1604实施平坦化工艺(例如，CMP)以形成基本平坦的上表面。
如图17所示，去除第一ILD层1604的部分、CESL 1602的部分和硅化物阻挡结构112的部分以暴露初始栅极堆叠件802a至802c的上表面。此外，通过去除设置在第一初始栅极堆叠件802a中的第二栅极层710和设置在第一初始栅极堆叠件802a中的第一栅极层708在半导体衬底104的低压区域402a上方形成低压栅电极开口1702。在一些实施例中，可以通过例如CMP、干/湿蚀刻工艺或一些其他去除工艺来去除第一ILD层1604的部分、CESL 1602的部分和硅化物阻挡结构112的部分。在进一步的实施例中，可以通过例如干/湿蚀刻工艺去除以形成低压栅电极开口1702。在更进一步的实施例中，可以在第一ILD层1604上方形成掩模层(未示出)，以选择性地去除设置在第一初始栅极堆叠件802a中的第二栅极层710和设置在第一初始栅极堆叠件802a中的第一栅极层708。
如图18所示，在低压栅电极开口1702中形成低压栅电极1802。在一些实施例中，低压栅电极1802可以是包括例如铝、铜、钛、钽、钨、钼、钴等的金属栅极。在进一步的实施例中，用于形成低压栅电极1802的工艺包括在第一ILD层1604上方选择性地形成掩模层(未示出)。随后，可以通过例如ALD、CVD、PVD、溅射、化学镀、电镀或一些其他沉积工艺在低压栅电极开口1702中选择性地沉积低压栅电极1802。在低压栅电极开口1702中沉积低压栅电极1802之后，可以对低压栅电极1802实施平坦化工艺(例如，化学机械平坦化(CMP))以形成基本平坦的上表面。在更进一步的实施例中，设置在半导体衬底104的低压区域402a上方的低压栅电极1802、阻挡层706以及设置在半导体衬底104的低压区域402a上方的低压栅极介电层704可以限定低压栅极堆叠件1804。
如图19所示，在半导体衬底104的低压区域402a和半导体衬底104的高压区域402c上方形成中压去除掩模层1902。在一些实施例中，可以通过例如旋涂工艺并且使用光刻的图案化来形成中压去除掩模层1902。
同样如图19所示，去除设置在半导体衬底104的中压区域402b上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分以及侧壁间隔件110的部分。此外，去除设置在半导体衬底104的中压区域402b上方的密封层712。在一些实施例中，用于去除设置在半导体衬底104的中压区域402b上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分、侧壁间隔件110的部分以及密封层712的工艺包括利用位于适当位置的中压去除掩模层1902实施蚀刻。在进一步的实施例中，实施单个蚀刻以去除设置在半导体衬底104的中压区域402b上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分、侧壁间隔件110的部分和密封层712。在更进一步的实施例中，实施多个蚀刻以去除半导体衬底104的中压区域402b上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分以及侧壁间隔件110的部分和密封层712。
如图20所示，在设置在半导体衬底104的中压区域402b上方的第一栅极层708上方形成硅化物结构116。在一些实施例中，形成在第一栅极层708上方的硅化物结构116具有接触阻挡层706的底面。在各个实施例中，用于形成硅化物结构116的工艺包括在半导体衬底104上方沉积金属层(未示出)。在一些实施例中，金属层可以包括例如，镍、钛、钴、钨或一些其他正电性元素。利用位于适当位置的金属层实施退火工艺，从而使得金属层与第一栅极层708反应以形成硅化物结构116。随后，剥离掉金属层的未反应部分。在进一步的实施例中，形成在第一栅极层708上方的硅化物结构116、设置在半导体衬底104的中压区域402b上方的第一栅极层708、设置在半导体衬底104的中压区域402b上方的阻挡层706、设置在半导体衬底104的中压区域402b上方的低压栅极介电层704以及设置在半导体衬底104的中压区域402b上方的中压栅极介电层702可以限定中压栅极堆叠件2002。
如图21所示，去除设置在半导体衬底104的高压区域402c上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分以及侧壁间隔件110的部分。此外，去除设置在半导体衬底104的高压区域402c上方的密封层712、第一栅极层708和阻挡层706。
在一些实施例中，用于去除设置在半导体衬底104的高压区域402c上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分、侧壁间隔件110的部分、密封层712、第一栅极层708和阻挡层706的工艺包括在半导体衬底104的中压区域402b上方形成图案化的掩模层(未示出)。在进一步的实施例中，该工艺包括利用位于适当位置的图案化的掩模层实施蚀刻，并且随后剥离图案化的掩模层。在更进一步的实施例中，实施单个蚀刻以去除设置在半导体衬底104的高压区域402c上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分、侧壁间隔件110的部分、密封层712、第一栅极层708和阻挡层706。在更进一步的实施例中，实施多个蚀刻以去除设置在半导体衬底104的高压区域402c上方的第一ILD层1604的部分、CESL 1602的部分、硅化物阻挡结构112的部分、侧壁间隔件110的部分、密封层712、第一栅极层708和阻挡层706。
如图22所示，在图21的结构上方形成第二ILD层2202。在一些实施例中，第二ILD层2202可以包括例如氧化物、低k电介质或一些其他合适的电介质。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积工艺来沉积第二ILD层2202。在更进一步的实施例中，可以对第二ILD层2202实施平坦化工艺(例如，CMP)以形成基本平坦的上表面。
同样如图22所示，在第二ILD层2202中形成导电接触件210。在一些实施例中，设置在半导体衬底104的低压区域402a上方的导电接触件210延伸穿过第二ILD层2202、中压去除掩模层1902和第一ILD层1604以分别接触设置在半导体衬底104的低压区域402a上方的硅化物结构116和低压栅电极1802。在进一步的实施例中，设置在半导体衬底104的中压区域402b上方的导电接触件210延伸穿过第二ILD层2202和第一ILD层1604，以分别接触设置在半导体衬底104的中压区域402b上方的硅化物结构116。在更进一步的实施例中，设置在半导体衬底104的高压区域402c上方的导电接触件210延伸穿过第二ILD层2202和第一ILD层1604以分别接触设置在半导体衬底104的高压区域402c上方的硅化物结构116。
在一些实施例中，用于形成导电接触件210的工艺包括形成覆盖第二ILD层2202的掩模层。利用导电接触件210的布局图案化掩模层，并且利用位于适当位置的图案化的掩模层对第二ILD层2202、中压去除掩模层1902和第一ILD层1604实施蚀刻，以形成对应于导电接触件210的接触开口。图案化可以例如通过光刻或一些其他图案化工艺实施。然后沉积覆盖第二ILD层2202并且填充接触开口的导电层，并且对导电层实施平坦化工艺，直至到达第二ILD层2202。可以通过例如CVD、PVD、ALD、溅射、化学镀、电镀或一些其他沉积或镀工艺来沉积导电层。平坦化工艺可以是例如CMP工艺或一些其他合适的平坦化工艺。在各个实施例中，该工艺可以是单镶嵌类工艺或双镶嵌类工艺的一部分。
如图23所示，在第二ILD层2202上方形成金属间介电(IMD)层214。在一些实施例中，IMD层214可以包括例如氧化物、低k电介质或一些其他合适的电介质。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射或一些其他沉积工艺来沉积IMD层214。在更进一步的实施例中，可以对IMD层214实施平坦化工艺(例如，CMP)以形成基本平坦的上表面。
同样如图23所示，在IMD层214中形成多条导线216和导电通孔218。在一些实施例中，IMD层214、导线216和导电通孔218可以限定互连结构212。在一些实施例中，用于在IMD层214中形成导线216和导电通孔218的工艺包括对IMD层214实施蚀刻以形成分别对应于导电通孔218和导线216的通孔开口和导线开口。在一些实施例中，可以利用形成在IMD层214上方的图案化的掩模层实施蚀刻。在进一步的实施例中，该工艺包括用导电材料填充开口。在更进一步的实施例中，可以通过沉积或生长覆盖IMD层214的导电层(填充开口)，并且随后对IMD层214实施平坦化(例如，CMP)来填充开口。在各个实施例中，该工艺可以是单镶嵌类工艺或双镶嵌类工艺的一部分。
同样如图23所示，设置在半导体衬底104的高压区域402c上方的IMD层214中的导线216中的一条也设置在源极/漏极区域114(设置在半导体衬底104的高压区域402c中)之间。在一些实施例中，该导线216可以是用于高压MOSFET的栅电极。在这样的实施例中，第二ILD层2202的设置在半导体衬底104的高压区域402c上方的区域、设置在半导体衬底104的高压区域402c上方的低压栅极介电层704，以及设置在半导体衬底104的高压区域402c上方的中压栅极介电层702可以是高压栅极电介质2302。在进一步的实施例中，设置在半导体衬底104的高压区域402c上方的IMD层214中的导线216中的一条和高压栅极电介质2302可以限定高压栅极堆叠件2304。
如图24中示出的，提供了用于形成包括多个半导体器件的集成电路(IC)的方法的一些实施例的流程图2400，其中，一些半导体器件具有分别通过侧壁间隔件和硅化物阻挡结构与栅电极间隔开的一对源极/漏极区域。虽然图24的流程图2400在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其他步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在2402中，在半导体衬底上方形成中压栅极介电层、低压栅极介电层、阻挡层、第一栅极层、第二栅极层、密封层、第一硬掩模层和第二硬掩模层。图4至图7示出了对应于步骤2402的一些实施例的截面图。
在2404中，图案化中压栅极介电层、低压栅极介电层、阻挡层、第一栅极层、第二栅极层、密封层、第一硬掩模层和第二硬掩模层以在半导体衬底上方形成多个初始栅极堆叠件，其中多个初始栅极堆叠件包括第一初始栅极堆叠件、第二初始栅极堆叠件和第三初始栅极堆叠件。图8示出了对应于步骤2404的一些实施例的截面图。
在2406中，在半导体衬底中形成轻掺杂源极/漏极延伸件，其中，轻掺杂源极/漏极延伸件设置在每个初始栅极堆叠件的相对侧上。图9至图10示出了对应于步骤2406的一些实施例的截面图。
在2408中，沿着每个初始栅极堆叠件的相对侧形成侧壁间隔件。图11示出了对应于步骤2408的一些实施例的截面图。
在2410中，在半导体衬底、第二初始栅极堆叠件和第三初始栅极堆叠件上方形成硅化物阻挡层。图12示出了对应于步骤2410的一些实施例的截面图。
在2412中，在硅化物阻挡层中形成第一对硅化物阻挡层开口和第二对硅化物阻挡层开口，其中，第一对硅化物阻挡层开口的硅化物阻挡层开口分别设置在第二初始栅极堆叠件的相对侧上并且沿着第二栅极堆叠件分别与侧壁间隔件间隔开第一非零距离，并且其中第二对硅化物阻挡层开口的硅化物阻挡层开口分别设置在第三初始栅极堆叠件的相对侧上并且沿着第三栅极堆叠件分别与侧壁间隔件间隔开第二非零距离。图13示出了对应于步骤2412的一些实施例的截面图。
在2414中，在半导体衬底中并且在每个初始栅极堆叠件的相对侧上形成源极/漏极区域，其中，设置在第二初始栅极堆叠件的相对侧上的源极/漏极区域分别通过侧壁间隔件与第二初始栅极堆叠件的相对侧间隔开第一非零距离，并且设置在第三初始栅极堆叠件的相对侧上的源极/漏极区域分别通过侧壁间隔件与第三初始栅极堆叠件的相对侧间隔开第二非零距离。图14示出了对应于步骤2414的一些实施例的截面图。
在2416中，在源极/漏极区域上方形成硅化物结构，其中，硅化物结构的侧分别与源极/漏极区域的侧对准。图15示出了对应于步骤2416的一些实施例的截面图。
在2418中，在半导体衬底和初始栅极堆叠件上方形成接触蚀刻停止层和第一层间介电(ILD)层。图16示出了对应于步骤2418的一些实施例的截面图。
在2420中，在半导体衬底上方形成低压栅极堆叠件和中压栅极堆叠件。图17至图21示出了对应于步骤2420的一些实施例的截面图。
在2422中，在第一ILD层上方形成第二ILD层，并且在第二ILD层和第一ILD层中形成导电接触件。图22示出了对应于步骤2422的一些实施例的截面图。
在2424中，在第二ILD层上方形成互连结构，其中，互连结构包括多条导线和通孔，并且其中，导线中的一条是高压栅极堆叠件的一部分。图23示出了对应于步骤2424的一些实施例的截面图。
在一些实施例中，本申请提供了半导体器件。半导体器件包括设置在半导体衬底中的一对源极/漏极区域，其中，源极/漏极区域横向间隔开。栅电极设置在源极/漏极区域之间的半导体衬底上方。侧壁间隔件设置在栅电极的相对侧上的半导体衬底上方。硅化物阻挡结构设置在侧壁间隔件上方。源极/漏极区域的面向栅电极的相应侧与侧壁间隔件的外侧间隔开，并且与硅化物阻挡结构的外侧壁基本对准。
在其他实施例中，本申请提供了半导体器件。半导体器件包括设置在半导体衬底中的第一源极/漏极区域和第二源极/漏极区域，其中，第一源极/漏极区域与第二源极/漏极区域横向间隔开。栅极介电层设置在第一源极/漏极区域和第二源极/漏极区域之间的半导体衬底上方。栅电极设置在栅极电介质上方。第一侧壁间隔件设置在栅电极的第一侧上的半导体衬底上方。第一硅化物阻挡结构设置在第一侧壁间隔件上方。第一硅化物阻挡结构沿着第一侧壁间隔件的外侧从半导体衬底垂直延伸，并且第一硅化物阻挡结构在半导体衬底上方横向延伸第一非零距离。第一硅化物结构设置在第一源极/漏极区域上方。第一硅化物阻挡结构将第一硅化物结构与第一侧壁间隔件分隔开第一非零距离。
在又其他实施例中，本申请提供了用于形成半导体器件的方法。用于形成半导体器件的方法包括形成堆叠在半导体衬底上方的栅电极和栅极电介质。在栅电极的第一侧上的半导体衬底上方形成第一侧壁间隔件，并且在栅电极的与栅电极的第一侧相对的第二侧上的半导体衬底上方形成第二侧壁间隔件。在第一侧壁间隔件、第二侧壁间隔件、栅电极和半导体衬底上方形成硅化物阻挡层。在栅电极的第一侧上的硅化物阻挡层中形成第一开口，其中，第一开口具有与第一侧壁间隔件的外侧间隔开的第一侧壁。在栅电极的第二侧上的硅化物阻挡层中形成第二开口，其中，第二开口具有与第二侧壁间隔件的外侧间隔开的第二侧壁。在半导体衬底中形成一对源极/漏极区域。源极/漏极区域分别设置在栅电极的第一侧和栅电极的第二侧上。源极/漏极区域的面向栅电极的相应侧与第一侧壁和第二侧壁基本对准。
根据本发明的一些实施例，提供了一种半导体器件，包括：一对源极/漏极区域，设置在半导体衬底中，其中，所述源极/漏极区域横向间隔开；栅电极，设置在所述源极/漏极区域之间的所述半导体衬底上方；侧壁间隔件，设置在所述栅电极的相对侧上的所述半导体衬底上方；以及硅化物阻挡结构，设置在所述侧壁间隔件上方，其中，所述源极/漏极区域的面向所述栅电极的相应侧与所述侧壁间隔件的外侧间隔开，并且与所述硅化物阻挡结构的外侧壁对准。
在上述半导体器件中，还包括：一对源极/漏极延伸件，设置在所述半导体衬底中，其中，所述源极/漏极延伸件分别从所述源极/漏极区域的面向所述栅电极的侧在所述硅化物阻挡结构下面和所述侧壁间隔件下面延伸，并且其中，所述源极/漏极延伸件彼此横向间隔开。
在上述半导体器件中，所述硅化物阻挡结构设置在所述栅电极上方。
在上述半导体器件中，所述硅化物阻挡结构接触所述栅电极、所述侧壁间隔件和所述半导体衬底。
在上述半导体器件中，所述硅化物阻挡结构具有设置在所述栅电极上方的一对内侧壁，并且其中，所述内侧壁分别与所述侧壁间隔件间隔开非零距离。
在上述半导体器件中，所述内侧壁分别与所述侧壁间隔件间隔开的非零距离与所述源极/漏极延伸件彼此横向间隔开的距离之间的比率在0.005和3.33之间。
在上述半导体器件中，所述硅化物阻挡结构包括光刻胶保护氧化物(RPO)。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一源极/漏极区域和第二源极/漏极区域，设置在半导体衬底中，其中，所述第一源极/漏极区域与所述第二源极/漏极区域横向间隔开；栅极电介质，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间的所述半导体衬底上方；栅电极，设置在所述栅极电介质上方；第一侧壁间隔件，设置在所述栅电极的第一侧上的所述半导体衬底上方；第一硅化物阻挡结构，设置在所述第一侧壁间隔件上方，其中，所述第一硅化物阻挡结构沿着所述第一侧壁间隔件的外侧从所述半导体衬底垂直延伸，并且其中，所述第一硅化物阻挡结构在所述半导体衬底上方横向延伸第一非零距离；以及第一硅化物结构，设置在所述第一源极/漏极区域上方，其中，所述第一硅化物阻挡结构将所述第一硅化物结构与所述第一侧壁间隔件分隔开第一非零距离。
在上述半导体器件中，所述第一硅化物阻挡结构在所述栅电极的顶面上方延伸。
在上述半导体器件中，所述第一硅化物阻挡结构的内侧壁设置在所述栅电极上方并且设置在所述栅电极的相对侧壁之间。
在上述半导体器件中，还包括：第二硅化物结构，设置在所述栅电极上方，其中，所述第二硅化物结构邻近所述第一硅化物阻挡结构的内侧壁设置。
在上述半导体器件中，所述第一侧壁间隔件设置在所述栅极电介质上方，并且其中，所述第一硅化物阻挡结构接触所述栅极电介质、所述第一侧壁间隔件和所述栅电极。
在上述半导体器件中，还包括：第二侧壁间隔件，设置在所述栅电极的与所述栅电极的第一侧相对的第二侧上的所述半导体衬底上方；第二硅化物阻挡结构，设置在所述第二侧壁间隔件上方，其中，所述第二硅化物阻挡结构沿着所述第二侧壁间隔件的外侧从所述半导体衬底垂直延伸，并且其中，所述第二硅化物阻挡结构在所述半导体衬底上方横向延伸第二非零距离；以及第三硅化物结构，设置在所述第二源极/漏极区域上方，其中，所述第二硅化物阻挡结构将所述第三硅化物结构与所述第二侧壁间隔件分隔开第二非零距离。
在上述半导体器件中，所述第一源极/漏极区域通过所述第一非零距离与所述第一侧壁间隔件间隔开，并且其中，所述第二源极/漏极区域通过所述第二非零距离与所述第二侧壁间隔件间隔开。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上方形成堆叠的栅电极和栅极电介质；在栅电极的第一侧上的半导体衬底上方形成第一侧壁间隔件，并且在所述栅电极的与所述栅电极的第一侧相对的第二侧上的所述半导体衬底上方形成第二侧壁间隔件；在所述第一侧壁间隔件、所述第二侧壁间隔件、所述栅电极和所述半导体衬底上方形成硅化物阻挡层；在所述栅电极的第一侧上的所述硅化物阻挡层中形成第一开口，其中，所述第一开口具有与所述第一侧壁间隔件的外侧间隔开的第一侧壁；在所述栅电极的所述第二侧上的所述硅化物阻挡层中形成第二开口，其中，所述第二开口具有与所述第二侧壁间隔件的外侧间隔开的第二侧壁；以及在所述半导体衬底中形成一对源极/漏极区域，其中，所述源极/漏极区域分别设置在所述栅电极的第一侧和所述栅电极的第二侧上，并且其中，所述源极/漏极区域的面向所述栅电极的相应侧与所述第一侧壁和所述第二侧壁对准。
在上述方法中，还包括：在所述一对源极/漏极区域上方形成第一硅化物结构，其中，所述第一硅化物结构的第一部分邻近所述第一开口的第一侧壁设置，并且所述第一硅化物结构的第二部分邻近所述第二开口的第二侧壁设置。
在上述方法中，还包括：在所述栅电极、所述硅化物阻挡层和所述半导体衬底上方形成层间介电(ILD)层；对所述层间介电层实施平坦化工艺以暴露所述栅电极的上表面；以及在所述栅电极上方形成第二硅化物结构。
在上述方法中，在形成所述层间介电层之前形成所述第一硅化物结构，并且在形成所述层间介电层之后形成所述第二硅化物结构。
在上述方法中，还包括：在所述栅电极上方的所述硅化物阻挡层中形成第三开口，其中，所述第三开口具有设置在所述栅电极上方的相对侧壁，并且其中，所述相对侧壁均设置在所述栅电极的侧壁之间；以及在所述栅电极上方形成第二硅化物结构，其中，所述第二硅化物结构设置在所述第三开口的相对侧壁之间。
在上述方法中，所述第一开口、所述第二开口和所述第三开口通过单个蚀刻形成。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一半导体装置，包括：
一对第一源极/漏极区域，设置在半导体衬底中，其中，所述第一源极/漏极区域横向间隔开；
第一栅电极，设置在所述第一源极/漏极区域之间及所述半导体衬底上方；以及
第一侧壁间隔件，设置在所述栅电极的相对侧上及所述半导体衬底上方；
第二半导体装置，包括：
一对第二源极/漏极区域，设置在所述半导体衬底中且与所述第一源极/漏极区域隔开，其中，所述第二源极/漏极区域横向隔开；
第二栅电极，设置在所述第一源极/漏极区域之间及所述半导体衬底上方；以及
第二侧壁间隔件，设置在所述栅电极的相对侧上及所述半导体衬底上方；
接触蚀刻停止层，位于所述半导体衬底上方且沿着所述第一侧壁间隔件以及所述第二侧壁间隔件设置，其中，所述接触蚀刻停止层直接接触所述第二侧壁间隔件；
硅化物阻挡结构，沿着所述第一侧壁间隔件设置，其中，所述硅化物阻挡结构将所述第一侧壁间隔件与所述接触蚀刻停止层分离，所述第一源极/漏极区域的面向所述第一栅电极的相应侧与所述第一侧壁间隔件的外侧间隔开，并且与所述硅化物阻挡结构的外侧壁对准，
第一硅化物结构，分别设置于所述第一源极/漏极区域上方，其中，所述第一硅化物结构与所述第一栅电极在横向具有第一距离的间隔；以及
第二硅化物结构，分别设置于所述第二源极/漏极区域上方，其中，所述第二硅化物结构与所述第二栅电极在横向具有小于所述第一距离的第二距离的间隔。
2.根据权利要求1所述的半导体器件，还包括：
一对源极/漏极延伸件，设置在所述半导体衬底中，其中，所述源极/漏极延伸件分别从所述第一源极/漏极区域的面向所述第一栅电极的侧在所述硅化物阻挡结构下面和所述第一侧壁间隔件下面延伸，并且其中，所述源极/漏极延伸件彼此横向间隔开。
3.根据权利要求2所述的半导体器件，其中，所述硅化物阻挡结构设置在所述第一栅电极上方。
4.根据权利要求3所述的半导体器件，其中，所述硅化物阻挡结构接触所述第一栅电极、所述第一侧壁间隔件和所述半导体衬底。
5.根据权利要求4所述的半导体器件，其中，所述硅化物阻挡结构具有设置在所述第一栅电极上方的一对内侧壁，并且其中，所述内侧壁分别与所述第一侧壁间隔件间隔开非零距离。
6.根据权利要求5所述的半导体器件，其中，所述内侧壁分别与所述第一侧壁间隔件间隔开的非零距离与所述源极/漏极延伸件彼此横向间隔开的距离之间的比率在0.005和3.33之间。
7.根据权利要求1所述的半导体器件，其中，所述硅化物阻挡结构包括光刻胶保护氧化物。
8.一种半导体器件，包括：
第一源极/漏极区域和第二源极/漏极区域，设置在半导体衬底中，其中，所述第一源极/漏极区域与所述第二源极/漏极区域横向间隔开；
栅极电介质，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间及所述半导体衬底上方；
栅电极，设置在所述栅极电介质上方；
第一侧壁间隔件，设置在所述栅电极的第一侧上及所述栅极电介质上方；
第一硅化物阻挡结构，设置在所述第一侧壁间隔件上方，其中，所述第一硅化物阻挡结构沿着所述第一侧壁间隔件的外侧从所述半导体衬底垂直延伸，并且其中，所述第一硅化物阻挡结构在所述半导体衬底上方横向延伸第一非零距离，并且其中，所述第一硅化物阻挡结构直接接触所述栅极电介质、所述第一侧壁间隔件和所述栅电极；以及
第一硅化物结构，设置在所述第一源极/漏极区域上方，其中，所述第一硅化物阻挡结构将所述第一硅化物结构与所述第一侧壁间隔件分隔开第一非零距离。
9.根据权利要求8所述的半导体器件，其中，所述第一硅化物阻挡结构在所述栅电极的顶面上方延伸。
10.根据权利要求9所述的半导体器件，其中，所述第一硅化物阻挡结构的内侧壁设置在所述栅电极上方并且设置在所述栅电极的相对侧壁之间。
11.根据权利要求10所述的半导体器件，还包括：
第二硅化物结构，设置在所述栅电极上方，其中，所述第二硅化物结构邻近所述第一硅化物阻挡结构的内侧壁设置。
12.根据权利要求8所述的半导体器件，其中，所述第一侧壁间隔件设置在所述栅极电介质上方。
13.根据权利要求8所述的半导体器件，还包括：
第二侧壁间隔件，设置在所述栅电极的与所述栅电极的第一侧相对的第二侧上的所述半导体衬底上方；
第二硅化物阻挡结构，设置在所述第二侧壁间隔件上方，其中，所述第二硅化物阻挡结构沿着所述第二侧壁间隔件的外侧从所述半导体衬底垂直延伸，并且其中，所述第二硅化物阻挡结构在所述半导体衬底上方横向延伸第二非零距离；以及
第三硅化物结构，设置在所述第二源极/漏极区域上方，其中，所述第二硅化物阻挡结构将所述第三硅化物结构与所述第二侧壁间隔件分隔开第二非零距离。
14.根据权利要求13所述的半导体器件，其中，所述第一源极/漏极区域通过所述第一非零距离与所述第一侧壁间隔件间隔开，并且其中，所述第二源极/漏极区域通过所述第二非零距离与所述第二侧壁间隔件间隔开。
15.一种用于形成半导体器件的方法，所述方法包括：
在半导体衬底上方形成堆叠的栅电极和栅极电介质；
在栅电极的第一侧上的半导体衬底上方形成第一侧壁间隔件，并且在所述栅电极的与所述栅电极的第一侧相对的第二侧上的所述半导体衬底上方形成第二侧壁间隔件；
在所述第一侧壁间隔件、所述第二侧壁间隔件、所述栅电极和所述半导体衬底上方形成硅化物阻挡层，所述硅化物阻挡层在所述栅电极、所述第一侧壁间隔件、所述第二侧壁间隔件和所述半导体衬底上方连续地延伸；
在所述栅电极的第一侧上的所述硅化物阻挡层中形成第一开口，其中，所述第一开口具有与所述第一侧壁间隔件的外侧间隔开的第一侧壁，所述第一开口与所述栅电极间隔开非零距离；
在所述栅电极的所述第二侧上的所述硅化物阻挡层中形成第二开口，其中，所述第二开口具有与所述第二侧壁间隔件的外侧间隔开的第二侧壁，所述第二开口与所述栅电极间隔开非零距离；以及
在由所述第一开口和所述第二开口暴露的所述半导体衬底中形成一对源极/漏极区域，其中，所述源极/漏极区域分别设置在所述栅电极的第一侧和所述栅电极的第二侧上，并且其中，所述源极/漏极区域的面向所述栅电极的相应侧与所述第一侧壁和所述第二侧壁对准，
借由第一硅化物制程，分别在第一开口和第二开口中及在所述源极/漏极区域上形成第一硅化物结构，其中，在所述第一硅化物制程期间，所述硅化物阻挡层覆盖所述栅电极的上表面并且覆盖所述第一侧壁间隔件和所述第二侧壁间隔件，
去除所述硅化物阻挡层的一部分以暴露所述栅电极的上表面；以及
借由不同于所述第一硅化物制程的第二硅化物制程，在所述栅电极的上表面上方形成第二硅化物结构。
16.根据权利要求15所述的方法，还包括：
在所述一对源极/漏极区域上方形成第一硅化物结构，其中，所述第一硅化物结构的第一部分邻近所述第一开口的第一侧壁设置，并且所述第一硅化物结构的第二部分邻近所述第二开口的第二侧壁设置。
17.根据权利要求16所述的方法，还包括：
在所述栅电极、所述硅化物阻挡层和所述半导体衬底上方形成层间介电层；
对所述层间介电层实施平坦化工艺以暴露所述栅电极的上表面；以及
在所述栅电极上方形成第二硅化物结构。
18.根据权利要求17所述的方法，其中，在形成所述层间介电层之前形成所述第一硅化物结构，并且在形成所述层间介电层之后形成所述第二硅化物结构。
19.根据权利要求16所述的方法，其中，
所述去除所述硅化物阻挡层的一部分在所述栅电极上方的所述硅化物阻挡层中形成第三开口，其中，所述第三开口具有设置在所述栅电极上方的相对侧壁，并且其中，所述相对侧壁均设置在所述栅电极的侧壁之间；以及
在所述栅电极上方形成所述第二硅化物结构，其中，所述第二硅化物结构设置在所述第三开口的相对侧壁之间。
20.根据权利要求19所述的方法，其中，所述第一开口、所述第二开口和所述第三开口通过单个蚀刻形成。
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