KR20090096887A - 금속 실리사이드막을 포함하는 반도체 장치 및 그 제조방법 - Google Patents

금속 실리사이드막을 포함하는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

금속 실리사이드막을 포함하는 반도체 장치 및 그 제조 방법이 제공된다. 실리사이드 공정은 실리콘 기판에 게이트 전극을 형성하고, 상기 게이트 전극 측벽에 제1 측벽 패턴을 형성하고, 기판 상에 제1 불순물 층을 형성하고, 상기 제1측벽 패턴 상에 제1 식각 방지막, 제2 측벽막, 측벽 층간막 제3 측벽막을 형성한 후, 상기 게이트 전극 측벽에만 제2, 제3 측벽 패턴 형성 후, 상기 기판상에 제2 불순물 층을 형성하고 상기 기판 및 게이트 전극상에 실리사이드 금속층을 형성한 후 제3 측벽 패턴을 제거하는 단계를 포함한다.

Description

금속 실리사이드막을 포함하는 반도체 장치 및 그 제조 방법{Semiconductor device having a metal silicide layer and method of manufacturing the semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 전기적 특성이 개선된 금속 실리사이드막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
대체로 반도체 메모리 장치는 모스 트랜지스터와 같은 개별 소자를 스위칭 장치로 채택하고 있다. 반도체 장치의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 이러한 채널 길이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라 상기 게이트 전극의 전기적인 저항은 증가한다. 상기 모스 트랜지스터의 이러한 점을 개선하기 위해서 소스/드레인 영역 및 게이트 저항을 감소시키는 것이 요구된다.
전술한 종래의 반도체 장치의 단점을 개선하기 위하여 고집적 반도체 소자에 적합한 고성능 모스 트랜지스터를 구현하기 위하여 실리사이드 (silicide) 공정이 널리 사용되고 있다.
통상적으로 실리사이드 공정은 게이트 전극 및 소스/드레인 영역 상에 선택적으로 금속 실리사이드 막을 형성하여 게이트 전극 및 소스/드레인 영역의 전기적인 저항을 낮추기 위한 공정이다. 최근 코발트 니켈 금속 물질 등을 이용한 다양한 실리사이드 공정 기술이 개발되고 있다. 그러나 코발트나 니켈 금속들이 얕은 접합층에 생성되어야 하기 때문에 공정상의 많은 주의가 필요하게 된다.
소스/ 드레인 및 전극의 저항은 반도체 장치에서 전기적인 신호의 전송 속도 (transmission speed)에 많은 영향을 준다. 또한, 전송 속도는 게이트 채널에서 전하의 이동도(mobility)와도 상당한 연관 관계가 있는 바, 최근 연구에서 채널 영역에 스트레스를 인가함으로써 전송 속도가 증가되는 현상들이 연구되었다. 이와 같은 스트레스를 인가하는 방법은 게이트 전극이나 활성 영역 상에 스트레스를 발생시기는 구조물을 만드는 기법으로 근래 활발하게 연구되고 있다.
도 1은 종래 기술로 진행했을 시의 반도체 디바이스의 불량이 일어난 현상을 보여주는 전자 현미경 사진이다.
도 1에 도시한 바와 같이, 게이트 측벽은 일반적으로 게이트 전극 측면을 감싸는 구조이나 이러한 구조는 스트레스를 채널에 집중시키는 것이 아니라 분산시키는 효과가 있다. 그러므로 스피드를 요구하는 로직 디바이스는 사진에서 보는 바와 같이 게이트 측벽을 제거하는 추세이다. 제거 때 건식 식각 공정을 통하여 약간의 오버 식각이 있을 시 활성 영역에 어택 (attack)이(사진에서 게이트 전극 측벽 양측 하단에 있는 혹처럼 파인 구조) 생겨 소스/드레인 영역이 과도하게 식각되어 정 션 리키지(junction leakage)를 발생시킬 수 있다. 이러한 현상은 반도체 장치가 고집적화 되면서 소스/드레인 영역의 얕은 접합이 필요한 반도체 장치에서는 조그만 공정 영향에 의해서도 디바이스 성능이 저하되는 문제점이 발생되고 있다. 특히, 게이트 전극 측벽에 있는 물질을 충분히 제거하여 스트레스 레이어(stress layer) 효과를 얻기 위한 구조가 필요한 반도체 장치에서는 게이트 측벽 층의 충분한 제거를 위해서 과도한 식각이 필요한 데, 이 때 활성 영역은 많은 어택이 발생하여 반도체 장치의 성능에 영향을 준다.
상술한 반도체 장치의 특이한 구조를 갖는 트랜지스터의 요구가 많기 때문에 기존 방법으로는 특성이 좋은 디바이스를 만들기 어렵다. 더욱이, 하나를 좋게 하기 위해서는 다른 하나가 나쁜 영향을 받는 제조 공정으로 인하여 반도체 장치의 전체적인 신뢰성이 저하되는 문제점이 야기된다.
본 발명의 일 목적은 게이트 전극 측벽 패턴을 충분히 제거하여 스트레스 레이어 효과를 얻는 트랜지스터를 구현하여 높은 집적도 및 향상된 신뢰성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 게이트 측벽 제거 시에 활성 영역에 어택 (attack)이 발생하지 않는 반도체 장치의 제조 방법을 제공하는 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 게이트 전극이 형성되고, 게이트 측벽 패턴 사이에 측벽 층간막을 넣어서 측벽 층간막이 스트레스 레이어 효과를 충분히 주기 위해 최외각 측벽 패턴 제거 시 활성 영역에 어택을 주지 않도록 식각 방지막 역할을 하여 스트레스 레이어 효과를 충분하게 줄 수 있는 반도체 소자 구조를 제공한다.
본 발명의 실시예들에 있어서, 상기 반도체 장치는 활성 영역이 어택 (attack)을 받지 않아서 전기적으로 불량이 발생되지 않는 반도체 구조를 더 포함한다.
본 발명의 실시예들에 있어서, 상기 소오스/드레인 영역은 제2 불순물층 상에 금속 실리사이드 층이 형성되고 또한 게이트 전극상에도 금속 실리사이드 층이 형성되어 전극 저항 및 정션 저항이 작은 디바이스를 제공한다. 또한, 상기 게이트 측벽에는 스트레스 레이어 효과를 높이기 위해서 측벽 패턴을 충분히 제거한 게이 트 전극 구조를 가진다.
본 발명의 실시예들에 있어서, 상기 반도체 구조물은, 상기 반도체 기판상에 게이트 유전막을 형성하고 상기 게이트 유전막상에 게이트 전극 패턴이 형성된다. 상기 게이트 전극상에 제1 측벽 패턴을 형성한 후 기판상에 제1 불순물 층을 형성 한다. 이 때 디바이스 성능에 따라서 제 1 도전형 또는 제 2 도전형으로 서로 상보적인 구조로 디바이스를 형성 할 수 도 있다. 상기 전극 및 기판상에 제 1 식각 방지막 및 제2, 3 게이트 측벽 패턴을 형성하고 제 2 불순물 층을 형성한다. 이 때 또한 디바이스 성능에 따라서 제1 도전형 불순물, 제 2 도전형 불순물로 나누어 상보적 관계로 불순물 층을 형성한다. 이렇게 형성함으로 n형 반도체 디바이스나 p형 반도체 디바이스가 형성 된다.
본 발명의 실시예들의 공통적 제조방법은 상기와 같은 공정은 모두 같게 실시하고 금속 실리사이드 형성 공정은 제3 측벽 패턴 제거 전후하여 형성하는 특징을 가지고 있다. 상기 금속 실리사이드 층을 형성후 제3 측벽패턴을 제거하거나, 제3 측벽패턴을 제거 후 금속 실리사이드 층을 형성한다. 상기의 공통 공정 후 서로 다른 공정 순서는 디바이스 특성엔 차이가 없고 생산라인 현장 상황상 공정 순서를 서로 다르게 가져갈 수 있어서 생산 효율을 증가할 수 있는 장점이 있다. 생산라인에서 금속 실리사이드 공정이 정체를 일으키면 제3 측벽 패턴 형성 공정을 먼저 진행하여 후속으로 금속 실리사이드 형성 공정을 진행하면 양산라인을 매우 효율적으로 사용 할 수 있다.
본 발명의 실시예들에 있어서, 상기 게이트 측벽 패턴은 게이트 전극 상부 또는 상부측면에는 존재하지 않고 하부 측면에 중점적으로 "L"자 형태로 존재하여 하부 채널에 스트레스를 집중 시킬 수 있다. 이러한 경우 채널의 전하들의 이동률 (mobility)을 증가시켜 디바이스 속도를 증가 시킬 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 게이트 전극을 형성후 게이트 측벽을 이용하여 금속 실리사이드 층이 형성되는 부위가 이격되고, 측벽 층간막에 의해서 활성 영역이 어택이 없고, 측벽의 스트레스가 채널쪽에 집중적으로 가해질 수 있는 실질적으로 동일한 구조를 만드는 방법은 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 스트레스가 채널 쪽에 집중될 수 있고 정션 리키지(junction leakage)가 없는 금속 실리사이드막을 채용하는 반도체 소자의 전기적 특성을 개선 할 수 있다.
또한 다양한 공정 방법으로 라인의 생산성을 올릴 수 있는 반도체 제조방법을 얻을 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명하지만 본 발명이 하기 실시예들에 의해 제한되거난 한정되는 것은 아니다. 첨부된 도면에 있어서, 기판, 막(층), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막(층), 영역, 전극, 패턴 또는 구조물들이 기판, 각 막(층), 영역, 전극, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 막(층), 영역, 전극, 패드, 패턴 또는 구조물들이 직접 기판, 각 막(층), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 전극, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 막(층), 영역, 전극, 패턴 또는 구조물들이 "제1", "제2", "하부" 및/또는 "상부"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 막(층), 영역, 전극, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "하부" 및/또는 "상부"는 각 물질, 막(층), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 단면도들을 도시한 것이다.
도 2를 참조하면, 상기 반도체 장치는, 기판(100) 상에 소정의 간격으로 이격되어 형성된 다수 개의 소자 분리막(115)들을 구비한다. 기판(100)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함할 수 있다. 본 발명의 실시예들에 있어서, 기판(100)은 N형의 제1 도전형 또는 필요에 따라서 P형의 제2 도전형을 가 질 수 있다. 예를 들면, 기판(100)은 N형의 도전형을 가지는 반도체 기판을 포함할 수 있다.
소자 분리막(115)은 통상의 STI(shallow trench isolation) 공정을 이용하여 형성될 수 있으며, 트랜치 갭필(gap fill)이 잘 될 수 있도록 HDP (high density plasma)-CVD 산화막이나 HT-USG(high temperature O3/TEOS) SOG 물질 등 다중막을 사용할 수 있다.
게이트 유전막(120)은 통상 열산화(Thermal oxidation) 공정을 이용한 산화막을 사용하나 디바이스 특성상 질화물이 첨가된(SiN, Si3N4) 성분이 포합된 물질과 산화막을 적층적 구조로 사용할 수 있다. 그리고, 게이트 전극 물질에 따라서 강유전 물질인 금속산화물 등을 사용할 수 도 있다. 게이트 유전막의 두께는 디바이스 특성에 따라 다르게 적용할 수 있으나 30Å에서 100Å을 넘지 않는다. 게이트 유전막의 표면 특성을 좋게 하기 위해서 플라즈마 질화(plasma nitridation) 공정을 실시한다.
게이트 전극(125)은 폴리실리콘 물질이나 금속 전극층을 사용한다. 본 발명의 실시예에서는 금속 실리사이드층을 형성하는 특성 때문에 일반적으로 사용되는 폴리 실리콘층을 사용한다. 폴리 실리콘층 형성 방법은 통상의 화학적 기상 증착법(CVD) 방식으로 진행하고 전기적 특성을 고려하여 폴리 실리콘층 안에 불순물을 첨가한다. 불순물 첨가하는 방법은 화학적 증착시 동시에 불순물을 첨가할 수 있고 이온 주입 공정을 통하여 첨가 할 수 도 있다. 전극의 두께는 디자인 룰이나 디바이스 특성에 따라서 다르게 가져갈 수 있으나 본 발명에서는 통상의 범위인 1,000 Å 에서 3,000Å 이하의 두께 범위에서 실시한다.
제1 게이트 측벽막(130)은 열산화 공정으로 진행한다. 특별하게 게이트 측벽을 형성 할 수도 있고 게이트 리옥시데이션(Gate reoxidation)으로 대체할 수 있다. 게이트 리옥시데이션 공정은 게이트 전극 형성 시에 건식 식각 공정 시 받는 데미지(damage)를 보상해주는 효과와 게이트와 드레인간 기생 캡을 줄여주는 효과 및 게이트 유전막 끝 부위를 성장시켜 새부리 모양을 만들어 디바이스 특성을 향상시킨다. 그러므로 제1 측벽막(130)은 열산화 공정으로 진행하여 측벽도 만들고 상기의 목적을 얻을 수 있도록 통상의 게이트 리옥시데이션 공정으로 진행한다. 측벽막 두께는 200Å 이하로 진행한다.
도 3을 참조하면, 제1 게이트 측벽막 (130)을 이방성 식각을 통해서 제1 게이트 측벽 패턴(135)만 존재하게 한다. 제1 측벽 패턴(135)을 마스크로 하여 반도체 기판(100)에 제1 불순물층 (140)을 형성한다. 불순물은 디바이스 특성에 따라서 제1 도전형 제2 도전형을 이온 주입 공정을 통해서 형성한다. 상기 제1 불순물층은 저농도의 소스/드레인이 될 영역으로 정션 깊이가 깊으면 측면으로도 형성되어 게이트 체널 길이를 소모하여 디바이스에 나쁜 영향을 주기 때문에 얇게 형성되게 에너지를 조절해야 한다. 그리고 게이트의 높이에 따라서 그림자 효과(shadow effect)를 줄이기 위해서 대칭 이온주입(symmetry IIP) 공정을 진행하거나 불순물 주입 각을 0˚ 정도로 하여 주입한다. 기판에 서로 다른 도전형 이온을 주입하여 상보적인 디바이스를 형성하려면 필요한 도전형 주입부위만 오픈하고 필요하지 않은 부분은 마스크로 커버하여 진행한다.
필요에 따라서는 앞의 공정 순서를 바꾸어 사용할 수 도 있다. 게이트 전극(125) 상과 기판(100)상에 제1 게이트 측벽막(130)이 있는 상태에서 제1 분순물층(140)을 만들고 나중에 이방성 식각 공정을 통하여 제1 게이트 측벽 패턴(135)을 형성 할 수 있다. 이럴 경우 이온 주입 공정시 발생할 수 있는 기판의 데미지나 이온 주입시 계면의 성질에 따라 불순물들이 주입되는 차이가 있는 것을 막을 수 있다. 그러나, 제1 게이트 측벽막(130)이 두꺼우면 전극과 불순물 영역간격 및 이온 주입 에너지 등 많은 공정 변수를 생각해야 하는데 이러한 순서는 공정 능력에 따라서 다르게 가져갈 수 있다.
도 4를 참조하면 제1 불순물층(140)이 형성된 기판 및 게이트 전극 상에 제1 식각 방지막(150), 제2 측벽막(160), 측벽 층간막(164), 제3 측벽막(165)을 차례로 증착한다. 각각의 물질은 식각비가 서로 다른 물질을 사용해야 한다. 형성 방법은 화학적 기상 적층법(CVD)으로 진행한다. 본 발명의 실시예에서는, 발명의 특성을 최대화하기 위하여 제1 식각 방지막(150)은 산화막으로 하고 제2 측벽막(160) 및 제3 측벽막(165)은 질화막을 사용한다. 제2 측벽막(160)과 제3 측벽막(165) 사이는 측벽 층간막(164)이 존재한다. 측벽 층간막(164)은 제2 측벽막(160), 제3 측벽막(165)과 식각율을 다르게 가져가기 위하여 사용되는 물질로 산화막을 사용한다. 그래야 제 3 측벽 패턴을 제거하는 후속공정을 진행 할 때 제2 측벽막(160)이 손상되지 않고 진행할 수 있다. 그리고 제2 측벽막(160)과 측벽 층간막(164), 제3 측벽막(165)은 하나의 챔버에서 동시에 수행 할 수 도 있다. 각막의 두께는 디바이스 특성에 따라서 다르게 가져갈 수 있으나, 본 발명의 특성을 최대화하기 위해서는 제2 측벽막(160) 두께보다 제3 측벽막(165) 두께가 상대적으로 두꺼우면 된다. 본 발명의 실시예에서는, 제1 식각 방지막(150)이 산화막이고 제2 측벽막(160), 제3 측벽막(165)이 질화막으로 설명하였으나 상기의 막질을 서로 다르게 가져가거나 서로 다른 물질로 사용하여도 문제없다. 디자인룰 및 특성에 따라서 두께도 서로 다르게 조절 할 수 있다. 그러나 제2 측벽막(160), 제3 측벽막(165)을 이방성 식각하여 측벽 패턴을 만들 때 상기 제1 식각 방지막(150)이 활성화 영역을 어택(Attack)하지 않도록 충분한 제1 식각 방지막(150)의 두께나 식각율은 유지 되어야 한다. 그리고 최종 남아있을 제2 측벽 패턴(162)이 될 제2 측벽막(160)이 게이트 전극 하부에 있으면서 스트레스를 채널 쪽으로 집중시킬 수 있는 충분한 두께도 확보 되어야 한다.
도 5를 참조하면, 이방성 식각 공정을 이용하여 제2 측벽 패턴(162), 측벽 층간막(164), 제3 측벽 패턴(167)이 게이트 전극(125) 하부 측면에만 존재하게 한다. 이 때, 제1 식각 방지막(150)은 이방성 건식 식각 시 제1 불순물층(140)을 어택(attack)하는 것을 막을 뿐 아니라 식각 공정의 종점을 컨트롤하는 역할을 한다. 식각 종점의 컨트롤은 서로 다른 막질을 식각하는데서 나오는 광학적 주파수 차이에 따라서 종점을 감지 공정을 정지 시킨다. 그러므로 제1 식각 방지막(150)은 제2 측벽막(160), 제3 측벽막(165)의 물질과 확연히 다른 물질이 선택 되어야 하고 과도한 오버 식각에도 내성이 있는 물질 및 두께가 있어야 한다. 게이트 전극(125) 상부 및 측면 상부는 측벽 패턴이 생기지 않도록 진행해야 한다. 스트레스를 채널에만 집중시키기 위해서는 전극 중앙부위 하단에 설치되어야 한다. 최종 남아있는 구조물 모양도 "L"자 형태가 되었을 때 가장 이상적으로 스트레스가 분산되지 않고 채널에 집중 될 수 있다. 이러한 구조는 특별히 제한적이지는 않지만 측벽이 게이트 전극 상부 및 기판 하부 측면으로 연장 되었을 경우 채널 영역에 집중되지 않는 실험 결과를 얻을 수 있었다. 그리고 "D"형 구조 보다는 "L" 형 구조가 채널에 집중되는 현상을 보여 주었다. 그러므로 추후 제3 측벽 패턴(167)은 제거 되어야 한다.
도 6을 참조하면, 형성된 제3 측벽 패턴(167)을 마스크로 하여 제2 불순물 영역(170)을 형성한다. 기판에 서로 다른 도전형 이온을 주입하여 상보적인 디바이스를 형성하려면 필요한 도전형 주입부위만 오픈하고 필요하지 않은 부분은 마스크로 커버하여 진행한다. 제2 불순물 영역은 고농도의 소스/드레인이 될 영역이고 후속으로 금속 실리사이드막이 형성될 곳이기 때문에 기판 및 게이트 전극 상에 있는 제1 식각 방지막(150)을 식각으로 제거한다. 제1 식각 방지막(150) 제거는 케미칼 드라이 에칭(CDE) 또는 습식 식각으로 진행한다. 이 때, 측벽 구조물들이 게이트 하부 구석으로 집중되면 스트레스 집중 효과가 있음으로 불순물 주입 후 제2 측벽 패턴(162), 제3 측벽 패턴(167)의 크기를 추가적으로 도 5보다 약간 작게 하면 스트레스 집중 효과가 더 좋다.
도 7을 참조하면, 제2 불순물 영역(170) 및 게이트 전극(125) 상에 금속 실리사이드막(180)을 형성한다. 사용되는 금속은 코발트, 니켈 티타늄 등 반도체 기판(100) 및 게이트 전극(125)과 잘 결합되는 물질을 사용한다. 금속 실리사이트막(180)의 적층은 통상적으로 스퍼터링 공정을 사용한다. 실리사이드 두께는 소스/ 드레인 저항 성분과 밀접한 관계가 있어 두꺼우면 좋으나 실리사이드 금속이 두꺼우면 스파이크 현상으로 소스/드레인 정션을 파괴하는 구조가 만들어짐으로 150℃- 450℃ 저온 공정으로 일차적으로 200Å 이하로 형성한다. 이러한 저온형 박막의 실리사이드는 코발트를 예로 들면, Co2Si, CoSi 형태로 존재하기 때문에 추후 고온 공정을 통하여 실리사이드화가 되도록 2차 고온 공정을 실시해야 한다. 그리고 금속 실리사이드막 (180) 상에 캡핑막이 필요하다면 통상적으로 티타늄/티타늄 질화막으로 캐핑을 해준다. 캐핑 공정은 화학 기상 증착 방식으로 실시하며 공정 온도가 300℃ 내지 700℃시까지 조절할 수 있음으로 상기 2차 고온 처리 공정을 생략 할 수 있다. 이러한 고온 열처리는 앞에서 언급한 Co2Si, CoSi 같은 구조의 코발트 실리사이드들이 CoSi2 형태의 도전성이 향상된 고온 박막화된 실리사이드가 형성되기 때문에 필수적으로 필요하다.
기판에 형성되는 실리사이드는 스파이크 문제를 일으켜 소스/ 드레인 정션을 파괴하기 때문에 가늘면 좋고 전극층에 존재하는 실리사이드는 정션 파괴의 문제가 없기 때문에 두꺼우면 두꺼울수록 게이트 전극 저항이 좋아서 도면에 도시되어 있는 것처럼 서로 다른 두께를 갖도록 공정을 진행 할 수 있다.
이후, 미반응된 실리사이드 금속막은 습식식각 공정을 통해서 제거한다. 잔여 실리사이드막상에 산화 분위기에서 플라즈마 처리 혹은 열처리를 하여 실리사이드 표면을 산화 처리한다. 이 산화막은 추후 콘택 공정 형성시 식각 방지막으로 작용하여 공정을 콘트롤할 수 있고 콘택 저항 문제가 있을 경우 콘택 공정후 습식식각으로 콘택 영역의 산화막은 제거 할 수 있다. 산화처리뿐 아니라 질화 처리를 하 여 상기와 같은 효과도 얻을 수 있다.
도 8을 참조하면, 실리사이드 공정을 진행 후 제3 측벽 패턴(167)을 제거한다. 제3 측벽 패턴(167)을 제거하는 목적은 게이트 전극(125) 하부에만 스트레스를 주는 측벽이 존재하여 스트레스가 채널쪽으로 집중될 수 있는 구조를 갖기 위해서다. 채널쪽에 스트레스가 집중되면 전자나 정공의 이동도(Mobility)가 높아져서 디바이스 동작 속도가 훨씬 빨라진다. 그러므로 디바이스 속도가 중시되는 반도체 소자들은 게이트 측벽 구조가 전극하부만 존재하면서 스트레스를 분산시키지 않고 채널에 집중 되도록 "L"자 형태의 측벽 패턴이 필요하다. 그렇게 만들려면 제3 측벽 패턴(167)을 제거해야 하는데 이때 습식으로 제거하면 제2 측벽 패턴(162)도 동시에 제거되어 스트레스를 집중시킬 수 없는 구조가 되어 버린다. 제2 측벽 패턴(162)과 제3 측벽 패턴(167) 사이에 측벽 층간막(164)이 없는 구조에서 건식 식각으로 측벽을 제거하려고 하면 약간의 과도 식각에 의해서 종래 기술 사진처럼 활성영역에 어택(attack)이 있는 구조가 만들어져 소스/ 드레인 정션 리키지(junction leakage)가 발생한다. 이러한 문제를 해결하기 위해서 본 발명의 핵심은 제2 측벽 패턴(162), 제3 측벽 패턴(167) 사이에 측벽 층간막(164)이 있는 구조를 만들어 제3 측벽 패턴(167) 제거 시에 측벽 층간막(164)이 식각 저지막이 되어서 활성 영역에 어택이 없고 스트레스가 채널 쪽에 집중되는 게이트 스페이서 구조를 얻는데 있다. 이러한 효과를 얻으려면 측벽 층간막(164)과 제3 측벽 패턴(167)의 물질이 달라야 하고 측벽 층간막(164)이 충분한 식각 방지막 역할을 해주어야 한다. 본 발명에서는 편의상 제2 측벽 패턴(162)과 제3 측벽 패턴(167) 물질은 같 고 측벽 층간막(164)은 다른 물질로 설명했지만 세층의 물질이 서로 달랐을 때 공정을 컨트롤하기가 쉽지만 실시예처럼 제2 측벽 패턴(162)과 제3 측벽 패턴(167)이 같은 물질이 되었을 때 제3 측벽 패턴(167) 제거 시에 제2 측벽 패턴(162)이 약간 식각되면서 전극하부로 이동되어서 스트레스를 채널 쪽으로 집중시킬 수 있는 구조를 얻을 수 있어서 가장 좋은 조합이 된다. 게이트 전극 측벽을 작게 하기 위해서 게이트 전극 상부에 측벽이 존재하지 않은 상태에서 실리사이드 공정을 진행하면 게이트 전극 상부 측벽에 실리사이드가 형성되는데 여기에 형성된 실리사이드는 제3 측벽 패턴(167) 제거 시에 함께 제거한다. 그리고 도면에는 게시되어있지 않지만 후속 메탈 콘택 공정시 식각 방지막으로 사용될 수 있는 식각 방지막을 기판 및 게이트 전극 상에 형성할 수 도 있다. 그러나 상기 식각 방지막이 전극 상부에 존재하면서 스트레스를 분산 시킬 수 있음으로 실리사이드 막 형성 후 표면 산화 처리한 산화막이 충분히 메탈 콘택 공정을 정확하게 컨트롤 할 수 있다면 식각 방지막을 형성하지 않는 것이 디바이스 스피드를 올 릴 수 있다. 상기와 같은 옵션은 디바이스 특성상 어떤 벡터를 중요시 여기느냐에 따라서 정해질 수 있다.
도 9를 참조하면, 상기 구조물 상에 제1 층간 절연막(190) 및 제2 층간 절연막(195)을 형성하고 사진 식각 공정을 통하여 콘택을 형성한 다음 금속 배선과 연결될 수 있는 메탈 콘택 플러그(198)를 형성한다. 제1 층간 절연막(190), 제2 층간 절연막(195) 물질로는 HDP, BPSG, PE-TEOS 등 다양한 층간막 물질들이 있다. 디바이스 특성이나 현재 만들어진 디바이스 구조에 따라서 선택적으로 사용한다. 디바이스 집적화가 커지면서 층간 절연막의 요구사항도 다양해 졌다. 인접 배선 간의 기생 캡을 줄이기 위한 목적이나 디바이스 스피드를 위해서 적절한 유전율을 가지고 있는 층간 절연막을 사용해야 할 것이다.
메탈 콘택 플러그 (198)를 형성하기 위한 콘택홀 형성 시에 디자인룰 감소로 공정 마진이 없는데 본 발명에서처럼 제3 측벽 패턴(167)이 제거되고 제1 층간 절연막(190)이 채워진 상태에서 공정을 진행하면 공정 마진도 좋고 제3 측벽 패턴 상에 남아있을 수 있는 잔여 실리사이드에 의해서 생길 수 있는 메탈과 게이트간 쇼트 페일(metal to gate short fail)을 감소시키는 장점이 있다.
앞에서 언급했듯이 콘택홀 공정 시에 종점 관리는 금속 실리사이드 막(180) 상에 이미 형성된 코발트 산화물이나 질화물을 감지하여 처리하면 된다. 이때 상기 산화물 및 질화물은 콘택 저항을 증가시킴으로 콘택홀 형성 후 간단히 습식식각을 통해서 제거한다
메탈 콘택 플러그(198) 물질로는 전도성이 강한 알루미늄 텅스텐 구리 등 디바이스가 요구하는 특성에 따라서 선택하고 선택되는 물질에 따라서 콘택홀 형성 공정 및 금속 물질을 채우는 공정은 달리 할 수 있다.
추후 공정은 도면에는 나타나 있지 않지만 반도체 일반적인 공정으로 다수의 금속 배선 및 배선을 보호 절연 시키는 금속층 절연막 및 디바이스 전체를 보호해줄 수 있는 보호막 공정을 실시하고 시스템과 전기적으로 연결할 수 있는 연결 패드를 형성하는 공정을 실시하면 원하는 반도체 디바이스가 만들어진다.
도 10 내지 도 17은 본 발명의 다른 실시예들에 따른 반도체 장치의 형성 공정의 중요 단계를 나타내는 측면도이다. 본 실시예의 형성 공정의 대부분은 실시예 1에 대한 설명을 동일하게 적용할 수 있음으로 많은 부분은 생략하고 특징적인 측면을 위주로 설명한다. 그리고 제1 실시예에서 언급하지 않았던 부수적인 문제들을 더 언급하면서 설명한다.
도 10을 참조하면, 본 발명에 따른 반도체 장치는, 기판(200) 상에 소정의 간격으로 이격되어 형성된 다수 개의 소자분리막(215)이 형성되어있다. 기판(200)은 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판을 포함한다. 본 발명의 실시예들에 있어서, 기판(200)은 제1 도전형 또는 필요에 따라서 제2 도전형을 가진다. 예를 들면, 기판(200)은 실시예 1과 다르게 P형 반도체 기판을 포함한다.
기타 일반적인 사항은 실시예 1과 동일하다.
게이트전극 형성 공정은 실시예 1과 동일하지만 기판의 도전형이 달라졌기 때문에 동작 전압 등 디바이스 특성에 따라서 전극의 불순물 양을 조절하는 것은 약간 다를 수 있다.
제1 게이트 측벽막(230)은 열산화 공정으로 진행한다. 특별히 게이트 측벽을 형성할 수 도 있고 게이트 리옥스데이션(gate reoxidation)으로 대체할 수 있다. 게이트 리옥스데이션 공정은 게이트 전극 형성시 건식 식각 공정 시 받은 데미지(damage)를 보상해주는 효과와 게이트와 드레인간 기생캡을 줄여주는 효과 및 게이트 유전막 에지부위를 성장시켜 새부리 모양을 만들어 디바이스 특성을 향상 시킨다. 게이트 전극(225) 끝 부위의 게이트 유전막(220)은 게이트 전극(225) 형성 시에 많은 데미지(damage)를 입어 특성이 약화되었으나 열산화 공정을 통하여 회복되었고 두께가 약간 커짐에 따라서 강한 필드가 걸리는 디바이스 특성에도 견딜 수 있는 특성을 갖게 된다. 채널을 통과하는 핫 캐어들이 게이트 전극 끝 부위에 도착 강한 필드에 의해 유도되어 게이트 유전막에 충격을 가해도 열산화 공정에서 만들어진 게이트 유전막이 견디어 신뢰성이 향상된다. 그러므로 제1 측벽막은 열산화 공정으로 진행하여 측벽도 만들고 상기의 목적을 얻을 수 있도록 통상의 게이트 리옥스데이션 공정을 진행한다. 측벽막 두께는 200Å이하로 진행 한다.
도 11을 참조하면, 제1 게이트 측벽막(230)을 이방성 식각을 통해서 게이트 측벽 패턴(235)만 존재하게 한다. 그리고 제1 측벽 패턴(235)을 마스크로 하여 반도체 기판(200)에 제 1 불순물층(240)을 형성한다. 불순물은 디바이스 특성에 따라서 제1 도전형 제2 도전형을 이온 주입 공정을 통해서 형성한다. 상기 제1 불순물층은 저농도의 소스/드레인이 될 영역으로 정션 깊이가 깊으면 측면으로도 형성되어 게이트 채널 길이를 소모하여 디바이스에 나쁜 영향을 주기 때문에 얍게 형성되게 에너지를 조절해야 한다. 그리고 게이트의 높이에 따라서 이온 주입 각도에 따라서 나타나는 그림자 효과 (shadow effect)를 줄이기 위해서 대칭 이온주입(symmetry IIP) 공정을 진행하거나 주입 각을 0˚하여 주입한다. 기존 디바이스들은 0˚ 주입을 하면 채널링(channeling) 현상이 나타나 불순물 깊이가 불규칙하게 나타나는 현상이 발생하였으나 고집적화 되면서 낮은 에너지로 이온을 주입할 시는 채널링(channeling) 현상은 현저하게 발생하지 않아서 공정 시간 단축을 위해서 0˚이온 주입을 할 수 도 있다. 기판에 서로 다른 도전형 이온을 주입하여 상보적인 디바이스를 형성하려면 필요한 도전형 주입부위만 오픈하고 필요하지 않은 부분은 마스크로 커버하여 진행한다. 제1 실시예와 기판이 반대로 형성되어 있음으로 제1 도전형 및 제2 도전형은 실시예 1과 반대되는 불순물로 구성되어 있다.
도 12를 참조하면, 제1 불순물층이 형성된 기판(200) 및 게이트 전극(225)상에 제1 식각 방지막(250), 제2 측벽막(260), 측벽 층간막(264), 제3 측벽막(265)을 차례로 증착한다. 각각의 물질은 식각비가 서로 다른 물질을 사용해야 한다. 형성 방법은 화학적 기상 적층법(CVD)으로 진행한다. 본 발명의 실시예에서는 발명의 특성을 최대화하기 위하여 제1 식각 방지막(250)은 산화막으로 하고 제2 측벽막(260), 제3 측벽막(265)은 질화막을 사용한다. 제2 측벽막(260)과 제3 측벽막(265) 사이는 측벽 층간막(264)이 존재한다. 측벽 층간막(264)은 제2, 제3 측벽막과 식각율을 다르게 가져가기 위하여 사용되는 물질로 산화막을 사용한다. 그래야 제3 측벽 패턴을 제거하는 후속공정을 진행 할 때 제2 측벽 패턴이 손상되지 않고 진행할 수 있다. 그리고 제2 측벽막(260)과 측벽 층간막(264), 제3 측벽막(265)은 하나의 챔버에서 동시에 수행 할 수 도 있다. 그리고 제2 측벽막(260)과 제3 측벽막(265)이 동일한 질화막일지라도 질화막 성질을 달리하여 식각율이 다르게 형성 할 수 있다. 이렇게 식각율이 다르면 후속 제3 측벽 패턴 제거시 제2 측벽 패턴이 같이 깎이는 문제를 극복할 수 있다.
도 13을 참조하면, 이방성 식각 공정을 이용하여 제2 측벽 패턴 (262), 제3 측벽 패턴(167)을 게이트 하부 측면에만 존재하게 한다. 이 때 제1 식각 방지막(250)은 이방성 건식 식각 시 제1 불순물층(240)을 어택(attack)하는 것을 막을 뿐 아니라 식각공정의 종점을 콘트롤하는 역할을 한다. 측벽의 크기는 제2 불순물 영역 크기를 결정하거나 스트레스를 체널에 집중시키는 구조를 얻어야 하기 때문에 통상의 반도체 장치 전극 측벽 패턴보다 게이트 하부에 집중되어 있어야 한다. 이러한 효과를 얻기 위해서는 충분한 측벽 식각 시간을 주어야 한다.
도 14를 참조하면, 형성된 제3 측벽 패턴(267)을 마스크로 하여 제2 불순물 영역(270)을 형성한다. 기판에 서로 다른 도전형 이온을 주입하여 상보적인 디바이스를 형성하려면 필요한 도전형 주입부위만 오픈하고 필요하지 않은 부분은 마스크로 커버하여 진행한다. 제2 불순물 영역은 고농도의 소스/드레인이 될 영역이고 후속으로 금속 실리사이드막이 형성될 곳이기 때문에 기판 및 게이트 전극 상에 있는 제1 식각 방지막(250)을 습식 식각으로 제거한다. 습식 식각 제거 시 과도한 식각은 게이트 전극 측벽 패턴을 손상할 수 있음으로 식각율이 낮은 식각용액으로 컨트롤하는 것이 좋다. 도면에는 제3 측벽 패턴(267) 제거 전 식각 방지막(250) 제거되어 있으나 꼭 그럴 필요는 없다. 후속 공정 제3 측벽 패턴(267)을 제거 후 습식식각으로 제거하면 된다 이 경우는 제3 측벽 패턴 제거 시 발생 할 수 있는 제2 불순물 영역상의 데미지를 막을 수 있어 제3 측벽 패턴 제거후 습식으로 제거하는 것이 훨씬 효율적이다. 기판의 도전형이 제1 실시예와 반대이기 때문에 여기서 제1 도전형, 제2 도전형 불순물은 실시예1과 반대되는 도전형을 갖는 불순물 들이다.
도 15를 참조하면, 제3 측벽 패턴(267)을 제거한다. 제3 측벽 패턴(267)을 제거하는 목적은 게이트 전극(225) 하부에만 스트레스를 주는 측벽이 존재하여 스트레스가 채널 쪽으로 집중될 수 있는 구조를 갖기 위해서다. 채널 쪽에 스트레스가 집중되면 전자나 정공의 이동도(mobility)가 높아져서 디바이스 동작 속도가 훨씬 빨라진다. 그러므로 디바이스 속도가 중시되는 반도체 소자들은 게이트 측벽 구 조가 전극 하부만 존재하면서 스트레스를 분산시키지 않고 채널에 집중 되도록 "L"자 형태의 측벽 패턴이 필요하다. 그렇게 만들려면 제3 측벽 패턴(267)을 제거해야 한다. 본 실시예에서는 제1 실시예와 다르게 금속 실리사이드막(280) 형성 전 제3 측벽 패턴(267)을 제거하는 게 특징이다. 앞에서도 언급했듯이 제1 식각 방지막(250) 제거는 제3 측벽막 제거후 진행하면 기판에 제3 측벽막 제거시 줄 수 있는 데미지를 완화시키는 면이 있어서 좋다. 이러한 실리사이드 형성전 제3 측벽막 제거는 제2 실시예의 특징이지만 디바이스 측면에서는 특이한 효과는 없을 수 있으나 공정 순서를 다르게 가져갈 수 있어 생산라인의 물량에 따라서 작업 순서를 플렉시블하게 가져갈 수 있어 생산 효율을 높일 수 있다. 그리고 제1 식각 방지막(255)이 제거되지 않은 상태에서 제3 측벽 패턴 (267)를 제거하면 측벽 층간막(264)이 부실하여 건식 식각 공정 시 발생할 수 있는 기판에 데미지를 주지 않게 공정을 진행 할 수 있다. 제3 측벽 패턴 제거 후 습식으로 제1 식각 방지막(250) 제거시킨다.
도 16을 참조하면, 상기 제2 불순물 영역(270) 및 게이트 전극(225) 상에 금속 실리사이드막(280)을 형성한다. 사용되는 금속은 코발트, 니켈 티타늄 등 반도체 기판 및 게이트 전극과 잘 결합되는 물질을 사용한다. 실리사이트 금속층 적층은 통상적으로 스퍼터링 공정을 사용한다. 실리사이드 두께는 소스/ 드레인 저항 성분과 밀접한 관계가 있어 두꺼우면 좋으나 실리사이드 금속이 두꺼우면 스파이크 현상으로 정션을 파괴하는 구조가 만들어짐으로 150℃- 450℃ 저온 공정으로 일차적으로 200Å 이하로 형성한다. 이러한 저온형 박막의 실리사이드는 Co2Si, CoSi 형태로 존재하기 때문에 추후 고온 공정을 통하여 실리사이드화가 되도록 2차 고온 공정을 실시해야 한다. 그리고 코발트상에 캐핑막이 필요하다면 통상적으로 티타늄/티타늄 질화막으로 캐핑을 해준다. 캐핑 공정은 화학기상증착 방식으로 실시하며 공정온도가 300℃ 내지 700℃시까지 조절할 수 있음으로 상기 2차 고온 처리 공정을 생략 할 수 있다. 이러한 고온 열처리는 앞에서 언급한 Co2Si, CoSi 같은 구조의 코발트 실리사이드들이 CoSi2 형태의 도전성이 향상된 고온 박막화된 실리사이드가 형성되기 때문에 필요하다.
기판에 형성되는 실리사이드는 스파이크 문제를 일으켜 정션을 파괴하기 때문에 가늘면 좋지만 전극층에 존재하는 실리사이트는 정션 파괴의 문제가 없기 때문에 두꺼우면 두꺼울수록 게이트 전극 저항이 좋아서 도면에는 도시되어 있지 않지만 서로 다른 실리사이드 데포 및 형성 공정으로 서로 다른 두께를 갖도록 공정을 진행 할 수 있다.
이후 미반응된 실리사이드 금속막 (280)을 습식식각을 통해서 제거한다.
도 17을 참조하면, 상기 구조물 상에 제1 층간 절연막(290) 및 제2 층간 절연막(295)을 형성하고 사진 식각 공정을 통하여 콘택을 형성한 다음 금속 배선과 연결될 수 있는 메탈 콘택 플러그(298)를 형성한다. 제1 층간 절연막(290), 제2 층간 절연막(295) 물질로는 HDP, BPSG, PE-TEOS 등 다양한 층간막 물질들을 디바이스 특성이나 현재 만들어진 디바이스 구조에 따라서 선택적으로 사용한다. 디바이스 집적화가 커지면서 층간 절연막의 요구사항도 다양해 졌다. 인접 배선간 기생 캡을 줄이기 위한 목적이나 디바이스 스피드를 위해서 적절한 유전율을 가지고 있는 층간 절연막을 사용해야 할 것이다.
추후 공정은 도면에는 나타나 있지 않지만 반도체 일반적인 공정으로 금속 배선 공정을 실시하고 보호막 공정을 하면 원하는 반도체 디바이스가 만들어진다. 기타 일반적인 사항에 제1 실시예에서 언급한 사항을 따른다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 모스 트랜지스터에서 스트레스가 채널 쪽으로 집중적으로 형성되어 전송 속도가 빠르고, 금속 실리사이드 공정을 실시하여도 활성영역에 어택이 없는 구조를 얻는 반도체 소자를 만들 수 있다. 기타 실시예는 도식적으로 설명은 아니 되었지만 본 발명의 특성을 살려서 다양한 방법으로 디바이스를 만들 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술로 만들어진 반도체 장치 불량을 설명하기 위한 전자 현미경 사진이다.
도 2 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 단면도들이다.
도 10 내지 도 17은 본 발명의 다른 실시예들에 따른 반도체 장치의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200：기판 115, 215: 소자 분리막
120, 220：게이트 전극 유전막 125, 225: 게이트 전극
130, 230：제1 측벽막 135, 235：제1 측벽 패턴
140, 240：제1 불순물층 150, 250：제1 식각 방지막
155, 255：제1 식각 방지막 패턴 160, 260：제2 측벽막
162, 262：제2 측벽 패턴 164, 264：측벽 층간막
165, 265：제3 측벽막 167, 267：제3 측벽 패턴
170, 270：제2 불순물층 180, 280：금속 실리사이드층
190, 290：제1 층간 절연막 195, 295：제2 층간 절연막
198, 298：메탈 콘택 플러그

Claims (12)

  1. 기판 상에 형성된 게이트 전극:
    상기 게이트 전극의 측면 중앙에서부터 하부까지 형성되며, 복수의 층으로 구성된 "L"자형 스트레스 집중 구조물:
    상기 스트레스 집중 구조물에 인접하여 상기 기판에 형성된 불순물층: 및
    상기 불순물층 내에 형성된 금속 실리사이드막을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 스트레스 구조물은 상기 게이트 전극 측면 하부에서 스트레스를 유발하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 유발된 스트레스는 상기 반도체 장치의 채널 영역에 집중되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 스트레스 집중 구조물은 스트레스를 분산시키지 않도록 상기 게이트 전극의 측벽 중앙으로부터 하부 측면으로의 연장각이 직각인 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판 상에 복수의 소자 분리막들을 형성하는 단계:
    상기 기판 상에 게이트 전극용 유전막을 형성하는 단계:
    상기 전극용 유전막 상에 게이트 전극을 형성하는 단계:
    상기 게이트 전극의 측면 중앙으로부터 하부까지 복수의 층으로 이루어진 "L"자형 스트레스 집중 구조물을 형성하는 단계:
    상기 스트레스 구조물에 인접하는 상기 기판에 불순물 층을 형성하는 단계: 및
    상기 불순물층 내에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 스트레스 집중 구조물을 형성하는 단계는,
    상기 게이트 전극의 측벽에 제1 측벽 패턴, 측벽 층간막 및 제2 측벽 패턴을 형성하는 단계: 및
    상기 금속 실리사이드막을 형성하는 단계의 전후에 상기 제2 측벽 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제1 측벽 패턴의 형성 전에,
    상기 게이트 전극 상에 열산화막을 형성하는 단계: 및
    상기 게이트 전극 및 상기 기판 상에 식각 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 식각 방지막은 상기 제2 측벽 패턴의 제거 후에 제거 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서, 상기 금속 실리사이드막은 상기 제2 측벽 패턴의 제거 전 후에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 금속 실리사이드막의 형성 후에 상기 금속 실리사이드막의 표면을 산화 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 산화 처리는 플라즈마 분위기 하에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 금속 실리사이드막의 형성 후에 상기 금속 실리사이드막의 표면을 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 제조 방법.
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