KR100697292B1 - 반도체 장치 및 그 형성 방법 - Google Patents

반도체 장치 및 그 형성 방법 Download PDF

Info

Publication number
KR100697292B1
KR100697292B1 KR1020050093002A KR20050093002A KR100697292B1 KR 100697292 B1 KR100697292 B1 KR 100697292B1 KR 1020050093002 A KR1020050093002 A KR 1020050093002A KR 20050093002 A KR20050093002 A KR 20050093002A KR 100697292 B1 KR100697292 B1 KR 100697292B1
Authority
KR
South Korea
Prior art keywords
film
region
forming
semiconductor substrate
dummy pattern
Prior art date
Application number
KR1020050093002A
Other languages
English (en)
Inventor
강태웅
이병렬
황성만
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050093002A priority Critical patent/KR100697292B1/ko
Priority to US11/541,569 priority patent/US20070077715A1/en
Application granted granted Critical
Publication of KR100697292B1 publication Critical patent/KR100697292B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

본 발명은 반도체 장치의 형성방법을 제공한다. 이 방법은 반도체 기판 상에 더미 패턴을 형성하고, 상기 더미 패턴 양측의 상기 반도체 기판상에 소오스 영역 및 드레인 영역을 형성하고, 상기 소오스 영역 및 상기 드레인 영역 상에 제1 금속실리사이드막을 형성한다. 그 후, 상기 더미 패턴 하측의 반도체 기판에 리세스 영역을 형성하고, 상기 리세스 영역에 게이트 절연막 및 게이트 전극을 형성하는 것을 포함한다.
리세스, 채널, 트랜지스터, 실리사이드, 정렬

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THEREOF}
도 1a는 통상적인 리세스된 채널 어레이 트랜지스터의 단면도이고, 도 1b는 종래기술의 방법으로 형성된 리세스된 채널 어레이 트랜지스터 단면의 SEM 이미지;
도 2 내지 도 28은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도시한 도면;
도 29 내지 도 34는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 도시한 도면이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 리세스된 채널 어레이 트랜지스터를 갖는 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 트랜지스터의 채널 길이도 짧아진다. 이러한 짧은 채널 길이에 의해 펀치 쓰루(punch through), 누설 전류(leakage current) 등 다양한 문제가 발생한다. 특히, 누설 전류의 증가는 메모리 셀의 데 이터 보유 시간(retention time)의 감소를 유발한다. 한편, 고집적화된 트랜지스터에서는 얕은 접합깊이로 인한 누설전류 때문에, 소오스 영역과 드레인 영역에 실리사이드를 형성하기에 많은 어려움이 있다. 이에 따라, 콘택 저항이 급격히 증가되는 문제가 있다.
최근 이를 해결하기 위하여, 리세스된 채널 어레이 트랜지스터(recessed channel array transistor: RCAT)가 제안되고 있다. 도 1a는 통상적인 리세스된 채널 어레이 트랜지스터(recessed channel array transistor: RCAT)의 단면도이고, 도 1b는 통상적인 방법으로 형성된 리세스된 채널 어레이 트랜지스터 단면의 주사전자현미경(scanning electron microscope: SEM)의 이미지이다.
도 1a를 참조하여, 통상적인 리세스된 채널 어레이 트랜지스터의 형성방법이 설명된다. 반도체 기판(1)에 샐로우 트렌치 소자분리막(shallow trench isolation: STI, 3)이 형성되고, 반도체 기판(1)에 리세스 영역(5)이 형성된다. 리세스 영역(5)이 형성된 반도체 기판(1)에 게이트 절연막(6) 및 폴리실리콘막이 형성되어, 리세스 영역(5) 내를 채운다. 이때, 리세스 영역(5)의 하부에서 보이드(V)가 형성될 수 있다. 폴리실리콘막을 패터닝하여 게이트 전극(7)이 형성되고, 게이트 전극(7)의 양측에는 스페이서(8)가 형성된다. 스페이서(8) 양측의 반도체 기판(1)에 소오스 영역 및 드레인 영역(9)을 형성하기 위한 이온주입 공정이 진행되고, 이온주입 공정에서 주입된 불순물들을 활성화하기 위하여 열처리 공정이 진행된다.
상기 열처리 공정은 1000℃ 내외의 높은 온도에서 진행되는데, 이러한 고온 으로 인해 폴리실리콘막이 유동할 수 있다. 폴리실리콘막의 보이드(V)는 리세스 영역(5)의 하부에서 게이트 절연막(6) 측으로 이동될 수 있다. 이에 따라, 도 1b에 도시된 바와 같이, 리세스 영역(5)에서 게이트 전극(7)과 게이트 절연막(6) 사이에 보이드(V)가 위치하게 된다. 소자 동작시, 보이드가 위치하는 곳은 채널 형성이 원만하지 않거나 문턱 전압의 상승 요인으로 작용할 수 있어 반도체 소자의 신뢰도를 저하시킨다. 이에 더하여, 도 1b에 도시된 바와 같이, 고온의 열처리 공정에 의하여 샐로우 트렌치 소자분리막(3)이 심하게 변형될 수 있다.
한편, 통상적인 형성 방법에 따르면, 반도체 기판(1)의 소정 영역이 식각되어 리세스 영역(5)이 형성된 후, 게이트 도전막이 증착되어 리세스 영역(5)를 채우고, 사진 식각 공정으로 게이트 전극(7)이 형성된다. 따라서, 고집적화된 반도체 장치의 형성에 있어서는, 게이트 패턴(7)을 위한 사진 공정에서 리세스 영역(5)에 대한 오정렬(mis-align)이 발생될 수 있다. 이에 의하여, 트랜지스터의 특성에 나쁜 영향을 미치게 된다.
본 발명은 상술한 바와 같은 종래 기술이 가지고 있는 문제점들을 해결하기 위해 제안된 것으로, 신뢰성이 높고 고집적화 가능한 반도체 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 반도체 장치 형성방법이 제공된다. 이 방법은 반도체 기판 상에 더미 패턴을 형성하고, 상기 더미 패턴 양측의 상기 반도체 기판상에 소오스 영역 및 드레인 영역을 형성하고, 상기 소오스 영역 및 상기 드레인 영역 상에 제1 금속실리사이드막을 형성하는 것을 포함한다. 그 후, 상기 더미 패턴 하측의 반도체 기판에 리세스 영역을 형성하고, 상기 리세스 영역에 게이트 절연막 및 게이트 전극을 형성한다.
상기 더미 패턴은, 실리콘 산화막에 대하여 식각 선택성(etch selectivity)을 갖는 물질막을 상기 반도체 기판 상에 증착하고, 패터닝하여 형성될 수 있다. 이때, a가 b에 대하여 식각 선택성을 갖는다는 것은 b에 대한 식각을 최소화하면서 a를 식각하는 것이 가능하다는 것을 의미한다.
상기 제1 금속실리사이드막은, 상기 더미 패턴의 측벽에 제1 스페이서를 형성하고, 상기 더미 패턴 및 상기 제1 스페이서가 형성된 상기 반도체 기판의 전면에 제1 금속막을 증착하고, 상기 제1 금속막을 실리사이드화하기 위하여 열처리하는 것을 포함하여 형성될 수 있다. 이 경우, 상기 방법은, 상기 제1 금속실리사이드막이 형성된 반도체 기판을 덮는 스토퍼막을 형성하고, 상기 스토퍼막 상에 층간절연막을 형성하고, 상기 스토퍼막이 노출되도록 평탄화하고, 상기 스토퍼막을 선택적으로 식각하여 상기 더미 패턴의 상부면을 노출시키고, 상기 더미 패턴을 제거하여 상기 반도체 기판의 표면을 노출시키는 것을 더 포함할 수 있다.
상기 제1 금속실리사이드막은, 상기 더미 패턴이 형성된 반도체 기판의 전면에 제1 금속막을 증착하고, 상기 제1 금속막을 실리사이드화하기 위하여 열처리하여 형성될 수 있다. 이 경우, 상기 방법은, 상기 반도체 기판상에 상기 더미 패턴을 덮되 상기 더미 패턴에 식각 선택성을 갖는 층간 절연막을 형성하고, 상기 더미 패턴이 노출되도록 평탄화하고, 상기 더미 패턴을 제거하고, 상기 층간 절연막의 측벽에 서로 마주보는 제1 스페이서들을 형성하고, 상기 제1 스페이서들 사이의 상기 반도체 기판을 노출시키는 것을 더 포함할 수 있다.
상기 제1 금속실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막일 수 있다.
상기 리세스 영역은, 상기 제1 스페이서 및 상기 층간 절연막을 식각 마스크로 상기 노출된 반도체 기판을 식각하여 형성된다. 상기 방법은 상기 리세스 영역의 측벽에 제2 스페이서를 형성하고, 상기 리세스 영역 하부에 노출된 반도체 기판을 등방성 식각하는 것을 더 포함할 수 있다. 상기 리세스 영역의 하부면은 상기 제1 금속실리사이드막 하부면보다 깊은 것이 바람직하다.
상기 게이트 전극은, 상기 리세스 영역을 채우는 게이트 도전막을 형성하고, 평탄화하여 상기 층간절연막을 노출시키고, 상기 층간절연연막이 노출된 반도체 기판의 전면에 제2 금속막을 증착하고 열처리하여, 상기 게이트 도전막의 상부에 제2 금속실리사이드막을 형성하는 것을 포함하여 형성될 수 있다.
상기 제2 금속실리사이드막은 니켈실리사이드막일 수 있다.
상기 게이트 산화막은 850℃ 이하의 온도에서 형성된다.
본 발명에 따른 반도체 장치 형성방법이 제공된다. 이 방법은 제1 영역 및 제2 영역을 구비하는 반도체 기판을 준비하고, 상기 제1 영역 상에 제1 게이트 전극용 더미 패턴을 형성하고, 상기 제2 영역 상에 제2 게이트 절연막 및 제2 게이트 전극을 형성하고, 상기 더미 패턴 및 상기 제2 게이트 전극 양측의 반도체 기판상 에 소오스 영역 및 드레인 영역을 형성하고, 상기 더미 패턴 및 상기 제2 게이트 전극의 양측에 제1 스페이서를 형성하고, 상기 제2 게이트 전극의 상부면과, 상기 소오스 영역 및 상기 드레인 영역 상에 제1 금속실리사이드막을 형성하는 것을 포함한다. 상기 더미 패턴 하측의 상기 반도체 기판에 리세스 영역을 형성하고, 상기 리세스 영역에 제1 게이트 절연막 및 제1 게이트 전극을 형성한다.
상기 제1 금속실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막일 수 있다.
상기 더미 패턴은, 실리콘 산화막에 대하여 식각 선택성을 갖는 물질막을 상기 반도체 기판 상에 증착하고, 패터닝하여 형성된다.
이 방법은, 상기 제1 금속실리사이드막이 형성된 반도체 기판을 덮는 스토퍼막을 형성하고, 상기 스토퍼막 상에 층간절연막을 형성하고, 상기 스토퍼막이 노출되도록 평탄화하고, 상기 제2 영역을 포토레지스트로 덮은 상태에서 상기 제1 영역상에 노출된 상기 스토퍼막을 선택적으로 식각하여 상기 더미 패턴의 상부면을 노출시키고, 상기 더미 패턴을 제거하여 상기 제1 영역의 반도체 기판 표면을 노출시키는 것을 더 포함할 수 있다.
상기 리세스 영역은, 상기 제1 스페이서 및 상기 층간절연막을 식각 마스크로 상기 노출된 상기 제1 영역의 반도체 기판을 식각하여 형성된다. 이 경우, 상기 방법은, 상기 리세스 영역의 측벽에 제2 스페이서를 형성하고, 상기 리세스 영역 하부에 노출된 반도체 기판을 등방성 식각하는 것을 더 포함한다.
상기 리세스 영역의 하부면은 상기 제1 금속실리사이드막 하부면보다 깊은 것이 바람직하다.
상기 제1 게이트 전극은, 상기 리세스 영역을 채우는 게이트 도전막을 형성하고, 평탄화하여 상기 층간 절연막을 노출시키고, 상기 층간절연연막이 노출된 반도체 기판의 전면에 제2 금속막을 증착하고, 열처리하여 상기 게이트 도전막의 상부에 제2 금속실리사이드막을 형성하는 것을 포함하여 형성된다.
상기 제2 금속실리사이드막은 니켈실리사이드막일 수 있다.
또한, 본 발명에 따른 반도체 장치가 제공된다. 이 장치는, 반도체 기판의 리세스 영역에 형성된 제1 게이트 절연막 및 제1 게이트 전극과, 상기 제1 게이트 전극 양측의 상기 반도체 기판에 형성된 제1 소오스 영역 및 제1 드레인 영역과, 상기 제1 소오스 영역 및 상기 제1 드레인 영역 상에 형성된 제1 금속실리사이드막을 포함한다. 상기 제1 게이트 전극은 그 상부의 제2 금속실리사이드막을 포함하고, 상기 제1 금속실리사이드막과 상기 제2 금속실리사이드막은 서로 다른 금속을 포함한다.
이 장치는, 상기 반도체 기판의 다른 영역에 형성된 제2 게이트 절연막 및 제2 게이트 전극과, 상기 제2 게이트 전극 및 상기 제2 게이트 전극 양측의 상기 반도체 기판에 형성된 제2 소오스 영역 및 제2 드레인 영역과, 상기 제2 소오스 영역 및 상기 제2 드레인 영역 상에 형성된 제1 금속실리사이드막을 더 포함할 수 있다. 상기 제2 게이트 전극은 그 상부의 제1 금속실리사이드막을 포함한다.
상기 제1 금속실리사이드막은 850℃ 이하의 온도에서 안정된 상태를 유지할 수 있는 것이 바람직하다.
상기 제1 금속실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막일 수 있다. 상기 제2 금속실리사이드막은 니켈실리사이드막일 수 있다.
상기 리세스 영역은, 상기 반도체 기판에 형성된 제1 리세스 영역, 상기 제1 리세스 영역의 하부에서 상기 제1 리세스 영역과 연결되되, 원형의 프로파일을 갖는 제2 리세스 영역을 포함할 수 있다.
이 장치는, 상기 제1 및 제2 게이트 전극의 양측에 형성된 스페이서를 더 포함할 수 있으며, 상기 제1 금속실리사이드막은 상기 스페이서에 자기정렬된다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 전압 등을 기술하기 위해서 사용되었지만, 이들 영역이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 영역을 다른 영역과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 영역으로 언 급된 것이 다른 실시예에서는 제2 영역으로 언급될 수도 있다.
도 2 내지 도 28은 본 발명의 일 실시예에 따른 반도체 장치 형성방법을 도시하는 단면도들이다.
도 2를 참조하면, 제1 영역(A) 및 제2 영역(B)을 구비하는 반도체 기판(11)에 소자분리막(13)을 형성하여 활성 영역을 정의한다. 소자분리막(13)은 통상적인 샐로우 트렌치 소자분리(STI) 방법으로 형성될 수 있다. 제1 영역(A) 및 제2 영역(B)은 서로 다른 특성을 갖는 트랜지스터가 형성되는 영역들로, 예를 들면 각각 메모리 셀 영역 및 주변회로 영역일 수 있다.
도 3을 참조하면, 반도체 기판(11)의 표면에 버퍼 산화막(15)이 형성되고, 트랜지스터의 문턱 전압 조절을 위한 불순물 이온(I)이 주입된다. 버퍼 산화막(15)은 50 내지 200Å 두께를 갖는 열산화막 또는 CVD 산화막일 수 있다. 필요에 따라서는 패터닝된 포토레지스트 패턴(16)을 마스크로 사용하여 제1 영역(A)과 제2 영역(B), 또는 각 영역 내의 구분된 다른 부분들에 개별적으로 다른 불순물 이온들이 주입될 수 있다. 상기 각 영역들 또는 다른 부분들이 서로 다른 문턱 전압을 가질 수 있다.
도 4를 참조하면, 반도체 기판(11) 상에 더미 게이트막(19)이 형성된다. 더미 게이트막(19)은 실리콘 산화막을 포함하는 패드 산화막(17) 상에 형성되며, 실리콘 산화막에 대하여 식각 선택성을 갖는 물질막(19)일 수 있다. 식각 선택비는 건식 또는 습식 식각 공정에서 5:1 이상인 것이 바람직하다. 패드 산화막(17)을 위한 실리콘 산화막의 형성 전에 버퍼 산화막(15)이 습식 식각 방법으로 제거되거 나 버퍼 산화막이 잔존하는 상태에서 화학 기상 증착법으로 형성될 수 있다. 더미 게이트막(19)은 화학 기상 증착법으로 형성된 질소를 포함하는 절연막일 수 있으며, 바람직하게는 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)일 수 있다. 패드 산화막(17)과 더미 게이트막(19)의 두께는 각각 100 내지 500Å, 500 내지 2000Å일 수 있다.
도 5를 참조하면, 반도체 기판(11) 상에 포토레지스트막이 형성되고, 제2 영역(B)을 노출하는 노광 공정으로 포토레지스트 패턴(21)이 형성된다. 이 포토레지스트 패턴(21)을 식각 마스크로 건식 식각 공정이 진행되어, 제2 영역(B)의 더미 게이트막(19)이 제거된다. 건식 식각 공정에서 제2 영역(B)의 패드 산화막(17)의 일부는 잔류되고, 후속되는 습식 식각 공정으로 제거되어 반도체 기판이 노출되도록 한다. 이때, 패드 산화막(17)의 잔류량이 너무 많으면 식각량 증가에 의하여 부분적으로 반도체 기판(11)이 손상을 받아 소자의 열화가 발생될 수 있다. 따라서, 건식 식각 후의 잔류하는 패드 산화막(17)의 두께는 약 100Å 이하로 조절되도록 하는 것이 바람직하다.
도 6을 참조하면, 포토레지스트 패턴(21)은 제거되고, 세정 공정이 수행된다. 제2 영역(B)의 반도체 기판(11)상에 게이트 산화막(23)이 형성된다. 게이트 산화막은 통상적인 방법에 의하여 성장된 열산화막일 수 있다. 성장 온도는 900 내지 1000℃ 정도일 수 있다.
도 7을 참조하면, 반도체 기판(11)의 전면에 게이트 도전막(25) 및 제1 하드 마스크막(27)이 형성된다. 게이트 도전막(25)은 불순물 이온이 도핑된 폴리실리콘 막일 수 있으며, 제1 하드 마스크막(27)은 폴리실리콘막에 대하여 식각 선택비를 가지는 막이며, 바람직하게는 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)이다. 게이트 도전막(25) 및 제1 하드 마스크막(27)의 두께는 각각 500 내지 1500Å, 300 내지 1000Å 일 수 있다.
도 8을 참조하면, 제1 영역(A)을 노출시키는 포토레지스트 패턴(29)이 형성되고, 포토레지스트 패턴(29)을 식각 마스크로 제1 하드 마스크막(27)이 패터닝되어 제1 하드 마스크 패턴(28)이 만들어진다.
도 9를 참조하면, 포토레지스트 패턴(29)은 제거된다. 제1 하드 마스크 패턴(28)을 식각 마스크로 한 식각 공정에 의하여, 제1 영역(A) 상의 게이트 도전막(25)이 제거된다. 상기 식각 공정은 게이트 도전막(25) 만이 식각되도록 하는 것이 바람직하며, 소자분리막을 구성하는 산화물 표면의 일부가 식각되어 제거되지 않도록 조절되어야 한다. 바람직하게는, 산화물에 대하여 10:1 이상의 식각 선택비를 갖는 식각 조건으로 식각 공정이 수행된다. 동시에 제1 영역(A)의 더미 게이트막(19) 또한 상기 식각 공정에 의하여 식각되지 않도록 조절되는 것이 바람직하다.
도 10a를 참조하면, 반도체 기판 상에 포토레지스트막이 형성되고, 게이트 전극 형성을 위한 포토 공정으로 포토레지스트 패턴(30)이 만들어진다. 상기 포토레지스트 패턴(30)을 식각 마스크로 더미 게이트막(19)을 패터닝하여, 제1 영역(A)에 더미 패턴(20)이 형성된다. 이 더미 패턴(20)은 후속되는 공정에 의하여 제1 영역(A)의 제1 게이트 전극을 위한 더미 패턴이다. 동시에, 제2 영역(B)에서 제1 하드 마스크 패턴(28a)이 형성된다. 이 식각 공정에서는 제2 영역(B)의 게이트 도전막(25)이 식각되지 않도록 하는 식각 선택성을 갖는 조건으로 수행된다. 다만, 도시된 바와 같이, 약간의 과식각이 발생될 수 있다.
도 11을 참조하면, 포토레지스트 패턴(30)을 제거하고, 더미 패턴(20) 및 제1 하드 마스크 패턴(28a)을 식각 마스크로 하여, 노출된 패드 산화막(17) 및 게이트 도전막(25)을 건식 식각한다. 패드 산화막(17)이 약 100 내지 200Å의 두께로 얇아질 때까지는 실리콘 산화막과 게이트 도전막(25)의 식각 선택비가 거의 1:1인 조건으로 식각한 후, 그 이후부터는 게이트 도전막(25)의 식각 선택비가 높은 식각 조건으로 식각 공정을 수행한다. 이에 따라, 제1 영역(A)에서 노출된 반도체 기판의 손상이 감소될 수 있다. 이로써, 제1 영역(A) 및 제2 영역(B)에 각각 더미 패턴(20) 및 제2 게이트 전극(26)이 형성된다.
도 12를 참조하면, 제1 영역(A)을 노출시키는 포토레지스트 패턴(31)으로 제1 영역(A)에 불순물 이온(I)을 주입하여 불순물 영역(33)이 형성된다. NMOS인 경우, 불순물 영역(33)은 인 또는 비소를 약 5x1014 내지 1x1015atoms/cm2 의 도즈(dose) 범위로 10keV 내지 30keV 의 에너지로 주입하여 형성될 수 있다. PMOS인 경우, 동일한 조건으로 붕소를 이온 주입한다. 이후, 제1 하드 마스크 패턴(28a)은 습식 식각으로 제거될 수 있다.
도 13을 참조하면, 상기 포토레지스트 패턴(31)을 제거하고, 제2 영역(B)을 노출시키는 포토레지스트 패턴(35)으로 제2 영역(B)에 저농도의 불순물 이온(I)을 주입하여 저농도 불순물 영역(34a)이 형성된다. 한편, 제2 영역(B)은 NMOS와 PMOS를 가질 수 있으므로, NMOS와 PMOS를 위한 포토 공정 및 이온주입 공정이 개별적으로 수행될 수 있다.
NMOS인 경우, 저농도 불순물 영역(34a)은 인 또는 비소를 약 5x1014 내지 1x1015atoms/cm2 의 도즈(dose) 범위로 10keV 내지 30keV 의 에너지로 주입하여 형성될 수 있다. PMOS인 경우, 동일한 조건으로 붕소를 이온 주입한다.
도 14를 참조하면, 반도체 기판의 전면에 절연막을 증착하고 건식 식각하는 통상적인 방법으로, 더미 패턴(20) 및 제2 게이트 전극(26)의 측벽에 제1 스페이서(37)가 형성된다. 스페이서를 위한 절연막은 더미 패턴(20) 및 제1 게이트 전극(26)에 대하여 식각 선택성을 갖는 것으로, 바람직하게는 화학 기상 증착법으로 형성된 실리콘 산화막일 수 있다.
도 15를 참조하면, 제2 영역(B)을 노출시키는 포토레지스트 패턴(39)으로 제2 영역(B)에 고농도의 불순물 이온(I)을 주입하여 고농도 불순물 영역(34b)이 형성된다. 저농도 불순물 영역(34a) 및 고농도 불순물 영역(34b)를 포함하는 불순물 영역(34)이 형성된다. 한편, 제2 영역(B)은 NMOS와 PMOS를 가질 수 있으므로, NMOS와 PMOS를 위한 포토 공정 및 이온주입 공정이 개별적으로 수행될 수 있다. 고농도의 불순물 이온이 주입되는 깊이는 후속되는 제1 금속실리사이드막의 깊이보다 깊은 것이 바람직하다. 금속실리사이드막이 소오스 영역 및 드레인 영역 보다 깊게 형성됨에 의한 누설전류를 감소시키기 위함이다.
NMOS인 경우, 고농도 불순물 영역은 인 또는 비소를 약 1x1015 내지 5x1015atoms/cm2 의 도즈(dose) 범위로 30keV 내지 50keV 의 에너지로 주입하여 형성된다. PMOS인 경우, 동일한 조건으로 붕소를 이온 주입한다.
한편, 필요에 따라서는 제1 영역(A)에도 고농도의 불순물 이온이 제2 영역(B)과 동일한 방식으로 형성될 수 있다.
도 16을 참조하면, 불순물 이온 주입을 위한 포토레지스트 패턴(39)을 제거하고 열처리 공정이 수행되어, 반도체 기판에 주입된 불순물 이온들이 활성화된다. 이로써, 더미 패턴(20)의 양측에 제1 영역(A)의 소오스 영역 및 드레인 영역(33)이 형성되고, 제2 게이트 전극(26)의 양측에 제2 영역(B)의 소오스 영역 및 드레인 영역(34)이 형성된다. 제2 영역(B)의 소오스 영역 및 드레인 영역(34)은 LDD 구조일 수 있다. 열처리 공정은 1000℃ 내외의 고온에서 수행된다.
도 17을 참조하면, 제1 금속막(미도시)을 증착하고 열처리하여, 제2 게이트 전극(26)의 상부면, 소오스 영역 및 드레인 영역(33, 34) 상에 제1 금속실리사이드막(41)이 형성된다. 제1 금속막은 후속되는 고온 공정, 특히 제1 영역(A)의 게이트 절연막 형성을 위한 850℃ 이하의 열산화 공정에서도 안정된 특성을 유지할 수 있는 금속에서 선택된 막이다. 바람직하게는 코발트 또는 티타늄이다.
제1 금속막이 코발트막인 경우, 코발트막은 450 내지 540℃의 온도 범위에서 1차 열처리되고, 미반응 코발트는 습식식각 용액으로 제거된 후 700 내지 850℃의 온도 범위에서 2차 열처리되어, 코발트실리사이드막이 된다. 제1 금속막이 티타늄박막인 경우, 티타늄막은 650℃ 내외의 온도 범위에서 1차 열처리되고, 미반응 티타늄은 습식식각 용액으로 제거된 후 800℃ 내외의 온도 범위에서 2차 열처리되어, 티타늄실리사이드막이 된다. 이에 따라, 형성되는 제1 금속실리사이드막(41)은 코발트실리사이드막 또는 티타늄실리사이드막일 수 있다. 소오스 영역 및 드레인 영역(33, 34) 상의 제1 금속실리사이드막(41)은 제1 스페이서(37)에 자기정렬된다.
도 18을 참조하면, 제1 층간 절연막(43) 및 제2 층간 절연막(45)이 순차적으로 증착된다. 제1 층간 절연막은 후속되는 식각 공정 및 CMP 공정에서 스토퍼(stoper)로 사용되기 위한 스토퍼막으로, 제2 층간 절연막에 대하여 식각 선택성을 가진다. 제1 층간 절연막(43)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)인 것이 바람직하며, 200 내지 1000Å 두께를 갖는다. 제2 층간 절연막(45)은 하부의 구조물들을 덮고 평탄하게 될 수 있는 두께를 가지는 절연막으로, 고밀도 플라즈마 산화막(high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다.
이어서, 제1 층간 절연막(43)이 노출될 때까지 제2 층간 절연막(45)이 평탄화 식각된다. 평탄화 식각은 제1 층간 절연막(43)에 비해 제2 층간 절연막(45)에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing: CMP)을 사용하여 수행된다.
도 19를 참조하면, 제2 영역(B)을 덮는 포토레지스트 패턴(48)이 형성되고, 노출된 제1 영역(A)의 제1 층간 절연막(43)이 건식 식각된다. 제1 층간 절연막 (43)은 제2 층간 절연막(45)에 대하여 식각 선택성을 가지는 물질로 구성되어 있기 때문에, 제1 층간 절연막(43)의 노출된 부분만이 식각되어 제거되고, 이에 따라 더미 패턴(20)이 노출된다.
도 20을 참조하면, 포토레지스트 패턴(48)이 제2 영역(B)을 덮은 상태에서, 더미 패턴(20)이 습식 식각으로 제거된다. 전술한 바와 같이, 더미 패턴(20)은 실리콘 산화막에 대하여 식각 선택성을 가지는 물질막이므로, 스페이서(37) 및 제2 층간 절연막(45)이 남겨진 상태에서 더미 패턴(20) 만이 제거될 수 있다.
포토레지스트 페턴(48)이 제거된다. 도 21을 참조하면, 반도체 기판 전면을 식각하는 건식 식각 공정이 수행되어, 더미 패턴(20) 하부의 패드 산화막(17)이 제거되고, 반도체 기판(11)이 노출된다. 이와 동시에, 제2 층간 절연막(45)도 일부 제거될 수 있다.
도 22를 참조하면, 제1 및 제2 층간 절연막(43,45)과 스페이서(37)를 식각 마스크로 하여, 노출된 반도체 기판(11)이 이방성 식각된다. 이방성 식각 공정은 예를 들면 건식 식각일 수 있다. 제1 리세스 영역(49a)이 형성된다. 제1 리세스 영역(49a)의 깊이는 400 내지 1000Å으로, 바람직하게는 제1 금속실리사이드막(41)의 하부면 보다 깊게 형성된다.
도 23을 참조하면, 식각 저지막이 반도체 기판(11) 상에 50 내지 300Å의 두께로 콘포말(conformal)하게 형성된다. 식각 저지막에 이방성 식각 공정이 진행되어, 제1 리세스 영역(49a)의 측벽을 덮되 제1 리세스 영역(49a)의 바닥을 노출시키는 식각 저지 스페이서(51)가 형성된다. 식각 저지막은 반도체 기판(11)에 대해 식각 선택성을 갖는 물질로 형성되며, 예를 들면 실리콘질화막, 실리콘 산화질화막, 또는 실리콘산화막일 수 있다.
도 24를 참조하면, 식각 저지 스페이서(51)가 형성된 반도체 기판(11)에 대해 등방성 식각 공정이 수행된다. 제1 리세스 영역(49a) 하부에 원형의 프로파일을 갖는 또 다른 제2 리세스 영역(49b)이 형성된다. 식각 깊이는 300 내지 1000Å일 수 있다. 등방성 식각 공정은 예를 들면, 습식 식각 공정일 수 있다. 식각 저지 스페이서(51)는 등방성 식각 공정에서 제1 리세스 영역(49a)의 측벽이 식각되는 것을 방지하는 역할을 한다.
이에 따라, 리세스 영역(49)은 반도체 기판(11)에 형성된 제1 리세스 영역(49a)과, 제1 리세스 영역(49a)의 하부에서 제1 리세스 영역(49a)과 연결되되 원형의 프로파일을 갖는 제2 리세스 영역(49b)을 포함하여 구성된다.
도 25를 참조하면, 식각 저지 스페이서(51)가 제거되어 리세스 영역(49)이 노출된다. 노출된 리세스 영역(49)은 세정 공정을 거친 후, 게이트 절연막(53)이 콘포말하게 형성된다. 게이트 절연막(53)은 850℃의 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 또한 게이트 절연막은 예를 들면, ALD 공정으로 형성된 하프늄 산화막(HfO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 란탄늄 산화막(La2O3) 또는 하프늄 실리콘 산화막(HfxSi1-xO2) 등과 같은 고유전 절연막(high-k dielectrics)이 사용될 수도 있다. 상기 게이트 산화막 형성을 위한 공정 온도는 제1 금속실리사이드막이 손상을 받지 않고, 게이트 산화막의 특성이 유지될 수 있는 정도의 온도이어야 한다.
반도체 기판(11)의 전면 상에 게이트 도전막이 형성되어 리세스 영역(49)을 채운다. 이때, 리세스 영역(49) 안에 보이드(V)가 형성될 수 있다. 게이트 도전막은 예를 들면 불순물이 도핑된 폴리실리콘막이 바람직하며, 화학 기상 증착법으로 형성된 금속막, 또는 폴리실리콘막과 상기 금속막의 적층막일 수도 있다.
게이트 도전막은 제2 영역(B)의 제1 층간 절연막(43) 및 제2 층간 절연막(45)이 노출될 때까지 평탄화 식각된다. 평탄화 식각은 제1 층간 절연막(43)에 비해 제2 층간 절연막에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing: CMP)을 사용하여 수행된다. 화학적기계적 연마 공정 후에 제2 층간 절연막(45) 상부면의 일부에 게이트 도전막의 잔류물이 남겨져 있을 수 있다. 이러한 잔류물의 제거를 위해, 짧은 시간 동안의 건식 식각 공정이 추가될 수도 있다. 이로써, 제1 영역(A)의 리세스 영역(49)을 채우는 제1 게이트 전극(55)이 형성된다.
도 26을 참조하면, 제1 게이트 전극(55)을 위한 게이트 도전막으로 폴리실리콘막이 사용되는 경우, 반도체 기판의 전면에 제2 금속막을 증착하고 열처리하여, 제1 게이트 전극(55)의 상부에 제2 금속실리사이드막(56)이 형성될 수 있다. 제2 금속막은 실리사이드화 온도가 낮은 금속막에서 선택되는 것이 바람직하다. 실리사이드화 열처리 공정에 의하여, 리세스 영역에 형성된 트랜지스터가 변형되거나 손상받지 않도록 하기 위함이다. 바람직하게는 제2 금속막은 니켈막이다.
제2 금속막이 니켈막인 경우, 니켈막은 300℃ 내외의 온도 범위에서 1차 열 처리되고, 미반응 니켈은 습식식각 용액으로 제거된 후 400 내지 530℃의 온도 범위에서 2차 열처리된다. 이로써, 형성되는 제2 금속실리사이드막은 니켈실리사이드막일 수 있다.
이상의 방법으로, 소오스 영역 및 드레인 영역(33, 34)과 제2 게이트 전극(26)에 제1 금속실리사이드막(41)이 형성되고, 제1 게이트 전극(55)에는 제2 금속실리사이드막(56)이 순차적으로 형성되어, 본 발명에 따른 반도체 장치가 만들어진다. 이하에서는 본 발명에 따라 형성된 트랜지스터를 이용하여 만들어진 반도체 장치를 DRAM을 예를 들어 설명한다. 다만, 이러한 예는 DRAM 소자에 한정되는 것이 아니라, 다른 반도체 장치들에도 다양하게 응용될 수 있다.
도 27을 참조하면, 통상적인 방법으로 제3 층간 절연막(57) 및 제2 하드 마스크막(59)이 증착된다. 제3 층간 절연막(57)은 하부의 구조물들을 덮고 평탄하게 될 수 있는 두께를 가지는 절연막으로, 고밀도 플라즈마 산화막(high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다. 제2 하드 마스크막(59)은 후속되는 콘택 식각 공정에서 스토퍼(stopper)로 사용되기 위한 스토퍼막으로, 그 상부면의 층간 절연막에 대하여 식각 선택성을 가짐이 바람직하다. 제2 하드 마스크막(59)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)인 것이 바람직하며, 200 내지 1000Å 두께를 갖는다.
통상적인 사진 식각 공정으로, 소오스 영역 및 드레인 영역(33, 34)과, 게이트 전극 상의 제1 및 제2 금속실리사이드막(41, 56)을 노출시키는 콘택홀들(61)이 형성된다. 콘택홀들(61)에는 배리어 메탈 및 텅스텐막이 형성되고 제2 하드 마스크막(59)이 노출될 때까지 평탄화 식각되어, 콘택 플러그들(63a, 63b, 63c, 63d, 63e, 63f)이 형성된다. 평탄화 식각은 제2 하드 마스크막(59)에 비해 배리어 메탈 및 텅스텐막에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing: CMP)을 사용하여 수행된다.
도 28을 참조하면, 도전막이 증착되고 패터닝되어, 상기 콘택 플러그들에 연결되는 랜딩 패드들(65a, 65b, 65c, 65d)이 형성된다. 랜딩 패드들 중 드레인 패드(65a)는 비트라인(미도시)에 접속된다.
제4 층간 절연막(67) 및 제3 하드 마스크막(69)이 증착된다. 제4 층간 절연막(67)은 하부의 구조물들을 덮고 평탄하게 될 수 있는 두께를 가지는 절연막으로, 고밀도 플라즈마 산화막(high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다. 제3 하드 마스크막(69)은 후속되는 콘택 식각 공정에서 스토퍼(stopper)로 사용되기 위한 스토퍼막으로, 그 상부면의 층간 절연막에 대하여 식각 선택성을 가짐이 바람직하다. 제3 하드 마스크막(59)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)인 것이 바람직하며, 200 내지 1000Å 두께를 갖는다.
제3 하드 마스크막(69) 및 제4 층간절연막(67)을 순차적으로 관통하는 관통홀(70)이 형성된다. 이 관통홀(70)에는 도전물질이 채워져 스토리지 노드 플러그(71)가 형성되어, 소오스 영역상의 콘택 플러그(63c)에 연결된다.
제5 층간절연막(73)이 형성된다. 제5 층간 절연막(73)은 하부의 구조물들을 덮고 평탄하게 될 수 있는 두께를 가지는 절연막으로, 고밀도 플라즈마 산화막(high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다. 제5 층간 절연막(73)에는 스토리지 노드 플러그(71)를 노출하는 개구부(74)가 형성된다. 개구부(74)에는 스토리지 전극(81)이 형성되어 스토리지 노드 플러그(71)에 접속된다. 계속하여 유전막(82) 및 상부전극(83)이 형성되고 패터닝되어, DRAM의 캐패시터(80)를 구성한다. 이 실시예에서는 활성영역에 하나의 DRAM 소자가 형성됨을 도시하고 있으나, 이에 한정되는 것은 아니며 통상적인 방법인 하나의 활성영역 내에 한 쌍의 DRAM 소자가 형성될 수 있음은 자명하다.
한편, 본 발명의 변형예에서는 도 10a의 단계와는 다른 공정으로 게이트 전극을 위한 마스크 패턴이 형성될 수도 있다. 도 10b를 참조하여, 더미 게이트막(19) 및 제1 하드 마스크 패턴(28a) 상에 제4 하드 마스크막이 형성된다. 제4 하드 마스크막은 제1 하드 마스크 패턴(28a) 및 게이트 도전막(25)에 대하여 식각 선택성이 있는 것이 바람직하다. 포토레지스트막이 형성되고, 게이트 전극 형성을 위한 포토 공정으로 포토레지스트 패턴(30)이 만들어진다. 상기 포토레지스트 패턴(30)을 식각 마스크로 하여, 제4 하드 마스크 패턴(28b)이 형성된다.
제4 하드 마스크 패턴(28b)을 식각 마스크로 하여 더미 게이트막(19) 및 게이트 도전막(25)이 건식 식각된다. 이어서, 포토레지스트 패턴(30) 및 제4 하드 마스크 패턴(28b)은 제거되어, 도 11에 도시된 더미 패턴(20) 및 제2 게이트 전극(26)이 형성된다.
본 발명의 리세스 영역은 다른 방법에 의하여 형성될 수도 있다. 도 29 내지 도 34는 본 발명의 다른 실시예에 따른 반도체 장치 형성방법을 도시하는 단면도들로, 제1 영역(A)만이 도시된다.
도 29를 참조하면, 도 11과 같이 제1 영역(A)에 더미 패턴(20)이 형성된 반도체 기판에 포토레지스트 패턴(미도시)이 형성된다. 포토레지스트 패턴을 마스크로 불순물 이온이 주입되어 불순물 영역이 형성된다. NMOS인 경우, 불순물 영역은 인 또는 비소를 약 5x1014 내지 1x1015atoms/cm2 의 도즈(dose) 범위로 10keV 내지 30keV 의 에너지로 주입하여 형성될 수 있다. PMOS인 경우, 동일한 조건으로 붕소를 이온 주입한다.
불순물 이온 주입을 위한 포토레지시트 패턴(미도시)을 제거하고, 열처리 공정을 수행하여 반도체 기판에 주입된 불순물 이온들이 활성화된다. 이로써, 더미 패턴(20)의 양측에 소오스 영역 및 드레인 영역(33)이 형성된다. 열처리 공정은 1000℃ 내외의 고온에서 수행된다.
도 30을 참조하면, 제1 금속막(미도시)을 증착하고 열처리하여, 더미 패턴(20) 양측의 소오스 영역 및 드레인 영역(33) 상에 제1 금속실리사이드막(41)이 형성된다. 제1 금속막은 후속되는 고온 공정, 특히 게이트 절연막 형성을 위한 850℃ 이하의 열산화 공정에서도 안정된 특성을 유지할 수 있는 금속에서 선택된 막이다. 바람직하게는 코발트 또는 티타늄이다.
제1 금속막이 코발트막인 경우, 코발트막은 450 내지 540℃의 온도 범위에서 1차 열처리되고, 미반응 코발트는 습식식각 용액으로 제거된 후 700 내지 850℃의 온도 범위에서 2차 열처리되어, 코발트실리사이드막이 된다. 제1 금속막이 티타늄박막인 경우, 티타늄막은 650℃ 내외의 온도 범위에서 1차 열처리되고, 미반응 티타늄은 습식식각 용액으로 제거된 후 800℃ 내외의 온도 범위에서 2차 열처리되어, 티타늄실리사이드막이 된다. 이에 따라, 형성되는 제1 금속실리사이드막(41)은 코발트실리사이드막 또는 티타늄실리사이드막일 수 있다.
이에 따라, 형성되는 제1 금속실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막이다. 소오스 영역 및 드레인 영역 상의 제1 금속실리사이드막(41)은 더미패턴(20)에 자기정렬된다.
도 31을 참조하면, 제1 층간 절연막(43) 및 제2 층간 절연막(45)이 순차적으로 증착된다. 제1 층간 절연막(43)은 후속되는 식각 공정에서 식각 스토퍼(stopper)로 사용되기 위한 스토퍼막이다. 제1 층간 절연막(43)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)인 것이 바람직하며, 200 내지 1000Å 두께를 갖는다. 제2 층간 절연막(45)은 하부의 구조물들을 덮고 평탄하게 할 수 있는 두께를 가지는 절연막으로, 더미 패턴(20)에 대하여 높은 식각 선택성을 갖는 막이 바람직하다. 제2 층간 절연막은 고밀도 플라즈마 산화막(high density plasma oxide), 피비에스지(BPSG) 또는 플라즈마 강화 테오스(PE-TEOS) 등의 실리콘 산화막으로 형성될 수 있다.
더미 패턴(20)이 노출될 때까지 제2 층간 절연막(45) 및 제1 층간 절연막(43)이 평탄화 식각된다. 평탄화 식각은 더미 패턴(20)에 비해 층간 절연막들에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing: CMP)을 사용하여 수행된다.
도 32를 참조하면, 더미 패턴(20)이 식각 공정으로 제거되어 반도체 기판(11)을 노출하는 개구부가 형성된다. 스페이서용 절연막이 형성되어 개구부의 일부를 채운다. 건식 식각 공정으로 제1 층간 절연막(43)의 측벽에 스페이서(47)가 형성되어, 개구부의 반도체 기판이 노출된다. 스페이서(47)의 폭은 제1 금속실리사이드막(41)을 덮을 정도의 두께를 가져야 한다. 후속 식각 공정에서 제1 금속실리사이드막(41)이 노출되는 것을 방지하기 위함이다.
도 33을 참조하면, 제1 및 제2 층간 절연막(43, 45)과 스페이서(47)를 식각 마스크로 하여, 노출된 반도체 기판(11)이 이방성 식각된다. 이방성 식각 공정은 예를 들면 건식 식각일 수 있다. 제1 리세스 영역(49a)이 형성된다. 제1 리세스 영역(49a)의 깊이는 400 내지 1000Å으로, 바람직하게는 제1 금속실리사이드막(41)의 하부면 보다 깊게 형성된다.
식각 저지막이 반도체 기판(11) 상에 50 내지 300Å의 두께로 콘포말하게 형성된다. 식각 저지막은 이방성 식각 공정으로, 제1 리세스 영역(49a)의 측벽을 덮되 리세스 영역의 바닥을 노출시키는 식각 저지 스페이서(51)가 형성된다. 식각 저지막은 반도체 기판(11)에 대해 식각 선택성을 갖는 물질로 형성되며, 예를 들면 실리콘질화막, 실리콘 산화질화막, 또는 실리콘산화막일 수 있다.
도 34를 참조하면, 식각 저지 스페이서(51)가 형성된 반도체 기판(11)에 대해 등방성 식각 공정이 수행된다. 제1 리세스 영역(49a) 하부에 원형의 프로파일 을 갖는 또 다른 제2 리세스 영역(49b)이 형성되어, 리세스 영역(49)이 완성된다. 식각 깊이는 300 내지 1000Å일 수 있다. 등방성 식각 공정은 예를 들면, 습식 식각 공정일 수 있다. 식각 저지 스페이서(51)는 등방성 식각 공정에서 제1 리세스 영역(49a)의 측벽이 식각되는 것을 방지하는 역할을 한다.
이에 따라, 리세스 영역(49)은 반도체 기판(11)에 형성된 제1 리세스 영역(49a)과, 제1 리세스 영역(49a)의 하부에서 제1 리세스 영역(49a)과 연결되되 원형의 프로파일을 갖는 제2 리세스 영역(49b)을 포함하여 구성된다.
이후의 공정은 본 발명의 일 실시예에 따른 도 25 내지 도 28의 공정으로 수행될 수 있다.
전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 실시예에 의하면, 고집적화된 반도체 장치임에도 불구하고 리세스된 채널을 사용함에 따라 접합영역의 깊이를 보다 깊게 할 수 있기 때문에 누설전류에 대한 우려 없이 실리사이드막을 형성할 수 있다. 따라서, 고집적화된 반도체 장치에서의 콘택 저항을 저감할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 더미패턴을 사용하여 소오스 영역 및 드레인 영역과 리세스 영역을 형성하기 때문에, 이들이 자기정렬되어 형성되도록 할 수 있다. 따라서, 종래 기술에 따른 리세스 채널 트랜지스터에서 발생되던 오정렬에 따른 트랜지스터의 특성 열화를 효과적으로 방지할 수 있다.
또한, 본 발명의 실시예에 따르면, 소오스 영역 및 드레인 영역과 실리사이드막을 먼저 형성한 후, 리세스 영역 및 게이트 전극을 형성함에 따라, 종래 기술에 따른 리세스 채널 트랜지스터에서 발생되던 보이드의 이동 및 트랜지스터의 변형 등을 방지할 수 있다.

Claims (28)

  1. 반도체 기판 상에 더미 패턴을 형성하고;
    상기 더미 패턴 양측의 상기 반도체 기판상에 소오스 영역 및 드레인 영역을 형성하고;
    상기 소오스 영역 및 상기 드레인 영역 상에 제1 금속실리사이드막을 형성한 후, 상기 더미 패턴 하측의 반도체 기판에 리세스 영역을 형성하고; 그리고
    상기 리세스 영역에 게이트 절연막 및 게이트 전극을 형성하는 것을 포함하는 반도체 장치 형성 방법.
  2. 청구항 1에 있어서,
    상기 더미 패턴을 형성하는 것은,
    실리콘 산화막에 대하여 식각 선택성을 갖는 물질막을 상기 반도체 기판 상에 증착하고, 패터닝하는 반도체 장치 형성 방법.
  3. 청구항 1에 있어서,
    상기 제1 금속실리사이드막을 형성하는 것은,
    상기 더미 패턴의 측벽에 제1 스페이서를 형성하고;
    상기 더미 패턴 및 상기 제1 스페이서가 형성된 상기 반도체 기판의 전면에 제1 금속막을 증착하고; 그리고
    상기 제1 금속막을 실리사이드화하기 위하여 열처리하는 것을 포함하는 반도체 장치 형성 방법.
  4. 청구항 3에 있어서,
    상기 제1 금속실리사이드막이 형성된 반도체 기판을 덮는 스토퍼막을 형성하고;
    상기 스토퍼막 상에 층간절연막을 형성하고, 상기 스토퍼막이 노출되도록 평탄화하고;
    상기 스토퍼막을 선택적으로 식각하여 상기 더미 패턴의 상부면을 노출시키고; 그리고
    상기 더미 패턴을 제거하여 상기 반도체 기판의 표면을 노출시키는 것을 더 포함하는 반도체 장치 형성 방법.
  5. 청구항 1에 있어서,
    상기 제1 금속실리사이드막을 형성하는 것은 상기 더미 패턴이 형성된 반도체 기판의 전면에 제1 금속막을 증착하고; 그리고
    상기 제1 금속막을 실리사이드화하기 위하여 열처리하는 것을 포함하고,
    상기 형성 방법은:
    상기 반도체 기판상에 상기 더미 패턴을 덮되 상기 더미 패턴에 식각 선택성을 갖는 층간 절연막을 형성하고, 상기 더미 패턴이 노출되도록 평탄화하고; 그리고
    상기 더미 패턴을 제거하고, 상기 층간 절연막의 측벽에 서로 마주보는 제1 스페이서들을 형성하고, 상기 제1 스페이서들 사이의 상기 반도체 기판을 노출시키는 것을 더 포함하는 반도체 장치 형성 방법.
  6. 청구항 3 또는 청구항 5에 있어서,
    상기 제1 금속실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막인 반도체 장치 형성 방법.
  7. 청구항 4 또는 청구항 5에 있어서,
    상기 리세스 영역을 형성하는 것은,
    상기 제1 스페이서 및 상기 층간 절연막을 식각 마스크로 상기 노출된 반도체 기판을 식각하는 반도체 장치 형성 방법.
  8. 청구항 7에 있어서,
    상기 리세스 영역의 측벽에 제2 스페이서를 형성하고, 상기 리세스 영역 하부에 노출된 반도체 기판을 등방성 식각하는 것을 더 포함하는 반도체 장치 형성 방법.
  9. 청구항 8에 있어서,
    상기 리세스 영역의 하부면은 상기 제1 금속실리사이드막 하부면보다 깊은 반도체 장치 형성 방법.
  10. 청구항 8에 있어서,
    상기 게이트 전극을 형성하는 것은,
    상기 리세스 영역을 채우는 게이트 도전막을 형성하고, 평탄화하여 상기 층간절연막을 노출시키고; 그리고
    상기 층간 절연막이 노출된 반도체 기판의 전면에 제2 금속막을 증착하고 열처리하여, 상기 게이트 도전막의 상부에 제2 금속실리사이드막을 형성하는 것을 포함하는 반도체 장치 형성 방법.
  11. 청구항 10에 있어서,
    상기 제2 금속실리사이드막은 니켈실리사이드막인 반도체 장치 형성 방법.
  12. 청구항 1에 있어서,
    상기 게이트 절연막은 850℃ 이하의 온도에서 형성되는 반도체 장치 형성 방법.
  13. 제1 영역 및 제2 영역을 구비하는 반도체 기판을 준비하고;
    상기 제1 영역 상에 제1 게이트 전극용 더미 패턴을 형성하고, 상기 제2 영역 상에 제2 게이트 절연막 및 제2 게이트 전극을 형성하고;
    상기 더미 패턴 및 상기 제2 게이트 전극 양측의 반도체 기판상에 소오스 영역 및 드레인 영역을 형성하고;
    상기 더미 패턴 및 상기 제2 게이트 전극의 양측에, 제1 스페이서를 형성하고;
    상기 제2 게이트 전극의 상부면과, 상기 소오스 영역 및 상기 드레인 영역 상에 제1 금속실리사이드막을 형성하고;
    상기 더미 패턴 하측의 상기 반도체 기판에 리세스 영역을 형성하고;
    상기 리세스 영역에 제1 게이트 절연막 및 제1 게이트 전극을 형성하는 것을 포함하는 반도체 장치 형성 방법.
  14. 청구항 13에 있어서,
    상기 제1 금속실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막인 반도체 장치 형성 방법.
  15. 청구항 13에 있어서,
    상기 더미 패턴을 형성하는 것은,
    실리콘 산화막에 대하여 식각 선택성을 갖는 물질막을 상기 반도체 기판 상에 증착하고, 패터닝하는 반도체 장치 형성 방법.
  16. 청구항 15에 있어서,
    상기 제1 금속실리사이드막이 형성된 반도체 기판을 덮는 스토퍼막을 형성하고;
    상기 스토퍼막 상에 층간절연막을 형성하고, 상기 스토퍼막이 노출되도록 평탄화하고;
    상기 제2 영역을 포토레지스트로 덮은 상태에서, 상기 제1 영역상에 노출된 상기 스토퍼막을 선택적으로 식각하여 상기 더미 패턴의 상부면을 노출시키고; 그리고
    상기 더미 패턴을 제거하여 상기 제1 영역의 반도체 기판 표면을 노출시키는 것을 더 포함하는 반도체 장치 형성 방법.
  17. 청구항 16에 있어서,
    상기 리세스 영역을 형성하는 것은,
    상기 제1 스페이서 및 상기 층간절연막을 식각 마스크로 상기 노출된 상기 제1 영역의 반도체 기판을 식각하는 반도체 장치 형성 방법.
  18. 청구항 17에 있어서,
    상기 리세스 영역의 측벽에 제2 스페이서를 형성하고, 상기 리세스 영역 하부에 노출된 반도체 기판을 등방성 식각하는 것을 더 포함하는 반도체 장치 형성 방법.
  19. 청구항 18에 있어서,
    상기 리세스 영역의 하부면은 상기 제1 금속실리사이드막 하부면보다 깊은 반도체 장치 형성 방법.
  20. 청구항 18에 있어서,
    상기 제1 게이트 전극을 형성하는 것은,
    상기 리세스 영역을 채우는 게이트 도전막을 형성하고, 평탄화하여 상기 층간절연막을 노출시키고; 그리고
    상기 층간 절연막이 노출된 반도체 기판의 전면에 제2 금속막을 증착하고, 열처리하여 상기 게이트 도전막의 상부에 제2 금속실리사이드막을 형성하는 것을 포함하는 반도체 장치 형성 방법.
  21. 청구항 20에 있어서,
    상기 제2 금속실리사이드막은 니켈실리사이드막인 반도체 장치 형성 방법.
  22. 반도체 기판의 리세스 영역에 형성된 제1 게이트 절연막 및 제1 게이트 전극;
    상기 제1 게이트 전극 양측의 상기 반도체 기판에 형성된 제1 소오스 영역 및 제1 드레인 영역; 및
    상기 제1 소오스 영역 및 상기 제1 드레인 영역 상에 형성된 제1 금속실리사이드막을 포함하되;
    상기 제1 게이트 전극은 그 상부의 제2 금속실리사이드막을 포함하고, 상기 제1 금속실리사이드막과 상기 제2 금속실리사이드막은 서로 다른 금속을 포함하는 반도체 장치.
  23. 청구항 22에 있어서,
    상기 반도체 기판의 다른 영역에 형성된 제2 게이트 절연막 및 제2 게이트 전극;
    상기 제2 게이트 전극 및 상기 제2 게이트 전극 양측의 상기 반도체 기판에 형성된 제2 소오스 영역 및 제2 드레인 영역; 및
    상기 제2 소오스 영역 및 상기 제2 드레인 영역 상에 형성된 제1 금속실리사이드막을 더 포함하되;
    상기 제2 게이트 전극은 그 상부의 제1 금속실리사이드막을 포함하는 반도체 장치.
  24. 청구항 22에 있어서,
    상기 제1 금속실리사이드막은 850℃ 이하의 온도에서 안정된 상태를 유지할 수 있는 것인 반도체 장치.
  25. 청구항 24에 있어서,
    상기 제1 금속실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막인 반도체 장치.
  26. 청구항 22에 있어서,
    상기 제2 금속실리사이드막은 니켈실리사이드막인 반도체 장치.
  27. 청구항 22에 있어서,
    상기 리세스 영역의 하부면은 상기 제1 금속실리사이드막의 하부면 보다 깊게 위치하는 반도체 장치.
  28. 청구항 22에 있어서,
    상기 리세스 영역은,
    상기 반도체 기판에 형성된 제1 리세스 영역; 및
    상기 제1 리세스 영역의 하부에서 상기 제1 리세스 영역과 연결되되, 원형의 프로파일을 갖는 제2 리세스 영역을 포함하는 반도체 장치.
KR1020050093002A 2005-10-04 2005-10-04 반도체 장치 및 그 형성 방법 KR100697292B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050093002A KR100697292B1 (ko) 2005-10-04 2005-10-04 반도체 장치 및 그 형성 방법
US11/541,569 US20070077715A1 (en) 2005-10-04 2006-10-03 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050093002A KR100697292B1 (ko) 2005-10-04 2005-10-04 반도체 장치 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR100697292B1 true KR100697292B1 (ko) 2007-03-20

Family

ID=37961096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050093002A KR100697292B1 (ko) 2005-10-04 2005-10-04 반도체 장치 및 그 형성 방법

Country Status (2)

Country Link
US (1) US20070077715A1 (ko)
KR (1) KR100697292B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101772309B1 (ko) * 2013-06-04 2017-08-28 도쿄엘렉트론가부시키가이샤 자기 정렬 패터닝 에칭에서의 비대칭 프로파일의 완화

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831975B1 (ko) * 2006-11-02 2008-05-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
US8072035B2 (en) * 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US7939392B2 (en) * 2008-10-06 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gate height control in a gate last process
KR20100071211A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법
WO2012121265A1 (en) * 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
US9312182B2 (en) * 2014-06-11 2016-04-12 Globalfoundries Inc. Forming gate and source/drain contact openings by performing a common etch patterning process

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050027294A (ko) * 2003-09-15 2005-03-21 삼성전자주식회사 반도체 메모리에서의 리세스 게이트 형성방법
KR20050059488A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991004486A1 (en) * 1989-09-22 1991-04-04 Blanchard Marketing Services Limited Sensing method and device for aggregation control
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US6635226B1 (en) * 1994-10-19 2003-10-21 Agilent Technologies, Inc. Microanalytical device and use thereof for conducting chemical processes
US5965410A (en) * 1997-09-02 1999-10-12 Caliper Technologies Corp. Electrical current for controlling fluid parameters in microchannels
US6942771B1 (en) * 1999-04-21 2005-09-13 Clinical Micro Sensors, Inc. Microfluidic systems in the electrochemical detection of target analytes
US6956263B1 (en) * 1999-12-28 2005-10-18 Intel Corporation Field effect transistor structure with self-aligned raised source/drain extensions
JP3906005B2 (ja) * 2000-03-27 2007-04-18 株式会社東芝 半導体装置の製造方法
US6376320B1 (en) * 2000-11-15 2002-04-23 Advanced Micro Devices, Inc. Method for forming field effect transistor with silicides of different thickness and of different materials for the source/drain and the gate
US7465382B2 (en) * 2001-06-13 2008-12-16 Eksigent Technologies Llc Precision flow control system
US20020189947A1 (en) * 2001-06-13 2002-12-19 Eksigent Technologies Llp Electroosmotic flow controller
DE10143997B4 (de) * 2001-09-07 2006-12-14 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US7225683B2 (en) * 2002-07-31 2007-06-05 Sandia National Laboratories Composition pulse time-of-flight mass flow sensor
US6806543B2 (en) * 2002-09-12 2004-10-19 Intel Corporation Microfluidic apparatus with integrated porous-substrate/sensor for real-time (bio)chemical molecule detection
US6987263B2 (en) * 2002-12-13 2006-01-17 Nanostream, Inc. High throughput systems and methods for parallel sample analysis
JP2004258840A (ja) * 2003-02-25 2004-09-16 Hitachi Ltd 仮想化されたｉ／ｏデバイスをもつ計算機システム
KR100568854B1 (ko) * 2003-06-17 2006-04-10 삼성전자주식회사 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법
US6939751B2 (en) * 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
JP4163164B2 (ja) * 2004-09-07 2008-10-08 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
KR100703027B1 (ko) * 2005-09-26 2007-04-06 삼성전자주식회사 리세스 게이트 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050027294A (ko) * 2003-09-15 2005-03-21 삼성전자주식회사 반도체 메모리에서의 리세스 게이트 형성방법
KR20050059488A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101772309B1 (ko) * 2013-06-04 2017-08-28 도쿄엘렉트론가부시키가이샤 자기 정렬 패터닝 에칭에서의 비대칭 프로파일의 완화

Also Published As

Publication number Publication date
US20070077715A1 (en) 2007-04-05

Similar Documents

Publication Publication Date Title
US6908801B2 (en) Method of manufacturing semiconductor device
US6872627B2 (en) Selective formation of metal gate for dual gate oxide application
US6812111B2 (en) Methods for fabricating MOS transistors with notched gate electrodes
US6780732B2 (en) DRAM access transistor
US7205606B2 (en) DRAM access transistor
KR100614240B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
KR100714900B1 (ko) 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
US8252675B2 (en) Methods of forming CMOS transistors with high conductivity gate electrodes
US7378320B2 (en) Method of forming asymmetric MOS transistor with a channel stopping region and a trench-type gate
KR101374335B1 (ko) 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자
KR100467021B1 (ko) 반도체 소자의 콘택 구조체 및 그 제조방법
US20050191813A1 (en) Asymmetric source/drain transistor employing selective epitaxial growth (SEG) layer and method of fabricating same
KR100697292B1 (ko) 반도체 장치 및 그 형성 방법
KR20030033081A (ko) Ｍｏｓｆｅｔ 디바이스의 공핍 규화 소스 및 드레인접합부의 제작 공정
CN108878529B (zh) 半导体器件及其制造方法
KR100849180B1 (ko) 게이트 실리사이드를 갖는 반도체소자의 제조방법
JPH1174508A (ja) 半導体装置及びその製造方法
US20100255648A1 (en) Semiconductor device and manufacturing method thereof
US7354827B2 (en) Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same
US8169074B2 (en) Semiconductor devices including first and second silicon interconnection regions
KR100681720B1 (ko) 반도체 디바이스 및 그 제조 방법
KR101481708B1 (ko) 리세스 채널 트랜지스터 및 이의 제조방법
US20020117726A1 (en) Methods for manufacturing semiconductor devices and semiconductor devices
KR20080002480A (ko) 반도체 소자의 제조방법
KR100552592B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee