KR20050027294A - 반도체 메모리에서의 리세스 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체 메모리에서의 리세스 게이트 형성방법에 관한 것으로, 본발명에 따른 리세스 게이트 형성방법은, 반도체 기판에 형성된 소자분리막에 의해 정의되는 활성영역에 리세스를 형성하는 제1단계와, 상기 리세스 내부를 포함하는 반도체 기판 전면에, 제1절연막을 형성하는 제2단계와, 상기 리세스의 바닥에 형성된 상기 제1절연막을 제거하는 제3단계와, 상기 제1절연막이 형성된 반도체 기판 전면에, 상기 리세스 바닥을 포함하여, 제2절연막을 형성하는 제4단계와, 상기 제2절연막이 형성된 반도체 기판 전면에 게이트 전극용 물질막 및 게이트 캡핑막용 물질막을 형성하는 제5단계와 상기 게이트 캡핑막용 물질막이 형성된 반도체 기판에, 사진 및 식각 공정을 진행하여, 게이트 패턴을 형성하는 제6단계를 포함하여 이루어짐을 특징으로 한다. 본 발명에 따르면, 로딩 커패시턴스의 증가를 방지하고 전계의 증가를 방지하며, 금속 실리사이드 막의 쪼개짐을 방지할 수 있다.
Description
본 발명은 반도체 소자 형성방법에 관한 것으로, 더욱 구체적으로는, 반도체 메모리에서의 리세스 게이트 형성방법에 관한 것이다.
일반적으로 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리 셀을 갖는다. 일반적으로, 하나의 모스(MOS)트랜지스터는 게이트, 드레인 및 소오스로 구성된다. 최근 반도체 기술의 발전에 따라, 디램의 미세화와 고집적화가 급격히 진행되고 있다. 즉, 디램 소자는 기억용량의 증가에 비례하여 칩면적은 증가되지만 메모리 셀 면적은 감소되고 있다.
이러한 반도체 소자의 미세화 및 고집적화 추세에 따라, 반도체 소자를 형성함에 있어 트랜지스터의 채널길이가 점점 짧아지고, 채널길이가 짧아짐에 따라 여러 가지 문제점이 발생되었다. 이러한 문제점을 해결하기 위해, 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소오스와 드레인의 펀치쓰루(punchthrough)를 개선하고 실질적으로 소오스와 드레인사이의 거리를 넓히며, 종국적으로는 반도체 소자의 고집적화에 도움을 주는 구조이다. 그러나, 상기의 리세스 채널을 갖는 트랜지스터의 경우에도 여러 가지 문제점이 발생하게 되었다.
이하에서는, 종래기술에 의한 리세스 게이트 형성방법을 설명하고, 그에 따른 문제점을 알아보기로 한다.
종래의 리세스 게이트 형성방법은, 우선 반도체 기판에 소자분리막을 형성함에 의하여 활성영역을 정의한다. 다음으로, 상기 활성영역에 리세스를 형성한다. 상기 리세스는, 반도체 기판에 식각 마스크 패턴을 형성하고, 상기 식각 마스크 패턴이 형성된 반도체 기판을 이방성 식각함에 의해 이루어진다.
다음으로, 리세스가 형성된 반도체 기판에, 게이트 절연막, 게이트 전극용 물질막 및 게이트 캡핑막용 물질막을 증착한 후, 이를 이방성 식각하여 게이트 패턴을 형성한다. 다음으로, 상기 게이트 스페이서를 형성한다. 이상의 과정에 의하여, 종래 기술에 의한 리세스 게이트가 형성된다.
상기한 종래기술에 의한 리세스 게이트 형성방법의 문제점은, 게이트와 소오스 및 드레인간의 중첩되는 면적의 증가로 인하여 로딩 커패시턴스(loading capacitance)가 증가한다는 것이다. 이로 인하여 트랜지스터의 속도 특성이 저하되어 불량이 많이 발생하게 된다. 또 다른 문제점으로는, 게이트 전극을 형성하기 위하여 게이트 전극용 물질막을 증착 하였을 경우에, 활성영역의 소오스, 드레인이 형성되는 부위의 표면과 리세스 영역사이에 단차가 발생하여, 게이트 전극의 상부에 형성되는 금속 실리사이드(silicide) 막을 증착하게 되면 쪼개짐 현상이 발생한다. 이로 인하여 게이트 저항이 증가하게 되고, 쪼개진 끔속 실리사이드 막이 쓰러져 후속 공정에서 형성되는 셀프 얼라인 콘택(self align contact)과 쇼트(short)를 유발하게 된다. 또 다른 문제점으로는, 반도체 기판에 게이트 절연막을 형성하는 경우에, 상기 리세스의 상부가 뽀족하게 형성되어 있어서 게이트 절연막이 얇아지는 현상이 나타나고, 상기 리세스 상부의 에지 부분에 전계가 집중되는 현상이 나타난다. 이로 인해, GIDL(Gate Induced Drain Leakage) 전류가 증가하는 현상이 발생하고 게이트 절연막의 열화가 발생할 수 있다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 반도체 메모리에서의 리세스 게이트 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은, 게이트와 소오스 및 드레인간의 중첩에 의해 발생하는 로딩 커패시턴스를 방지할 수 있는 반도체 메모리에서의 리세스 게이트 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 금속 실리사이드 막의 쪼개짐을 방지하고, 쪼개진 금속 실리사이드 막의 쓰러짐에 의해 발생할 수 있는 셀프 얼라인 콘택과의 쇼트를 방지할 수 있는 반도체 메모리에서의 리세스 게이트 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 리세스 상부 코너 부분의 전계 집중을 방지하고, GIDL전류의 증가 및 게이트 절연막의 열화를 방지할 수 있는 반도체 메모리에서의 리세스 게이트 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 리세스 채널과 게이트 간의 중첩 마진을 개선할 수 있는 반도체 메모리에서의 리세스 게이트 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른, 반도체 메모리에서의 리세스 게이트 형성 방법은, 반도체 기판에 형성된 소자분리막에 의해 정의되는 활성영역에 리세스를 형성하는 제1단계와 상기 리세스 내부를 포함하는 반도체 기판 전면에, 제1절연막을 형성하는 제2단계와 상기 리세스의 바닥에 형성된 상기 제1절연막을 제거하는 제3단계와 제1절연막이 형성된 반도체 기판 전면에, 상기 리세스 바닥을 포함하여, 제2절연막을 형성하는 제4단계와 상기 제2절연막이 형성된 반도체 기판 전면에 게이트 전극용 물질막 및 게이트 캡핑막용 물질막을 형성하는 제5단계와 상기 게이트 캡핑막용 물질막이 형성된 반도체 기판에, 사진 및 식각 공정을 진행하여, 게이트 패턴을 형성하는 제6단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게는, 상기 제1절연막을 형성하는 공정은 PE-CVD방식을 이용하여, 상기 리세스의 측벽보다 상기 리세스의 상부 코너 부위에 더 두껍게 형성되도록 한다. 그리고, 상기 제3단계의 리세스 바닥에 형성된 제1절연막의 제거는 습식 식각방법을 사용할 수 있으며, 상기 제1절연막의 재질은 질화막(SiN) 또는 실리콘 산화막 일 수 있다.
상기 게이트 절연막의 재질은 실리콘 산화막이 바람직하며, 상기 게이트 전극은 상부에 금속 실리사이드막을 더 포함할 수 있으며, 상기 금속 실리사이드막은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2)로 이루어는 것이 바람직하다. 상기 게이트 전극용 물질막의 재질은 폴리 실리콘이 바람직하다. 또한, 상기 게이트 캡핑막용 물질막의 재질은 질화막이 바람직하다.
상기의 본발명에 의해 리세스 게이트를 형성함에 의하여, 로딩 커패시턴스를 방지하고, 금속 실리사이드 막의 쪼개짐을 방지하며, 누설전류를 줄일 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 1 내지 도 6을 참조로 설명되어질 것이다.
도 1 내지 도 6는 본발명의 일 실시예에 따른 반도체 메모리에서의 리세스 게이트 형성방법을 공정순서에 따라 나타낸 공정 단면도들이다. 도1 내지 도 6에 나타낸 도면들 중 좌측에 도시된 도면들은 게이트 수직 방향의 단면도들이고, 우측에 도시된 도면들은 게이트 방향의 단면도들이다.
도 1에 도시된 바와 같이, 반도체 기판(110)에 소자분리막(112)이 형성된다. 상기 소자분리막(112)은 STI((Shallow Trench Isolation)방법으로 형성되는 것이 바람직하다. 상기 소자분리막(112)은, 반도체 기판(110)에 활성 영역을 한정하는 소자 분리 예정영역이 노출되도록 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 반도체 기판의 일부에 트렌치를 형성하여, 상기 트렌치를 완전히 매립하는 절연막을 형성하고, 상기 마스크 패턴을 제거하여 형성된다.
도 2에 도시된 바와 같이, 소자분리막(112)이 형성된 반도체 기판(110)에 리세스(114)가 형성된다. 상기 리세스(114)는, 상기 반도체 기판(110)상에 리세스(114)를 형성하기 위한 마스크 패턴을 형성하고, 상기 마스크 패턴에 따라, 반도체 기판(110)을 이방성 식각함에 의하여 형성된다.
상기 리세스(114) 형성 후에, CDE 방법 등을 이용하여 상기 리세스(114) 내부를 등방성 식각하는 공정이 추가 될 수 있다. 상기 등방성 식각 공정을 추가하여 행하는 목적은, 상기 리세스(114)의 내부의 식각되지 않은 부위를 제거하고자 하는 것과 상기 리세스(114)의 내부 형상이 둥글게 형성되도록 하기 위함이다. 또한, 상기 리세스(114)를 형성하기 위한 식각공정에 의해서, 상기 반도체 기판(110)이 영향(damage)을 받으므로, 이를 제거하는 공정인 열적 산화 공정을 추가하여 행할 수 있다. 또한 상기 열적 산화 공정에 의해 생긴 산화막을 제거하는 공정을 추가적으로 행할 수 있다.
도 3에 도시된 바와 같이, 상기 리세스(114)가 형성된 반도체 기판(110)에 제1절연막(116)을 증착한다. 상기 제1절연막(116)은 단차 부위의 증착 특성이 나쁜 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)방식을 이용하여 증착한다. 상기 PE-CVD 방식을 사용하면, 상기 리세스(114)의 상부 코너 부위가 두껍고, 측벽이나 바닥은 얇게 제1절연막(116)이 형성되게 된다. 이로 인하여, 상기 리세스(114)의 상부의 임계치수(CD:Critical Dimension)가 감소하여 게이트 전극용 물질을 증착 할 때 단차가 감소하게 된다. 또한, 금속 실리사이드 막의 쪼개짐을 방지할 수 있다. 그리고, 게이트와 소오스 및 드레인간의 중첩에 의한 로딩 커패시턴스를 방지할 수 있다. 상기의 제1절연막에 의해서 후속 공정에서 게이트 전극을 형성하기 위한 식각공정시에 식각 마진이 충분히 형성된다.
상기 제1절연막(116)은 산화막이나 실리콘 질화막(SiN)으로 형성됨이 바람직하다.
도 4에 도시된 바와 같이, 상기 제1절연막(116)이 형성된 반도체 기판(110)에 식각공정을 진행한다. 상기의 식각 공정은 상기 리세스(114) 바닥에 형성된 제1절연막(116)을 제거할 목적으로 진행한다. 상기의 식각 공정은 습식 식각 방법을 이용하여 진행한다.
상기의 습식식각 공정을 진행함에 의하여, 상기 리세스(114)의 바닥에 형성되었던 제1절연막이 제거되고, 상기 리세스(114)측벽에 형성되어 있는 제1절연막은 남아있는 상태가 되며, 상기 리세스(114)의 상부 코너 부위에 위치되는 상기 제1절연막은 두껍고 둥글게 형성되게 된다.
도 5에 도시된 바와 같이, 상기 리세스(114)가 형성된 반도체 기판(110)에 게이트 절연막(118)을 형성한다. 상기 게이트 절연막(118)은 실리콘 산화막으로 형성됨이 바람직하다.
상기 게이트 절연막(118)이 형성된 반도체 기판(110) 전면에 게이트 전극용 물질막(120)을 형성한다. 상기 게이트 전극용 물질막(120)은 폴리 실리콘을 증착하여 형성되며 콘택 저항을 줄이기 위해 금속 실리사이드 막(122)을 추가하여 형성될 수 있다. 상기 금속 실리사이드 막(122)은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2) 등으로 형성될 수 있다. 상기 게이트 전극용 물질막(120)은 상기 리세스(114) 내부에 매립되어 형성된다.
상기 게이트 전극용 물질막(120)이 형성된 반도체 기판 전면에 게이트 캡핑막용 물질막(124)을 형성한다. 상기 게이트 캡핑막용 물질막(124)은 실리콘 질화막으로 형성하는 것이 바람직하다.
도 6에 도시된 바와 같이, 상기 게이트 절연막(118), 게이트 전극용 물질막(120) 및 게이트 캡핑막(124)이 형성된 반도체 기판(110)에 사진 및 식각공정을 수행하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 게이트 절연막(118), 게이트 전극(120), 금속 실리사이드 막(122) 및 게이트 캡핑막(124)을 포함한다.
상기 게이트 패턴이 형성된 반도체 기판에 게이트 스페이서(125)를 형성한다. 상기 게이트 스페이서(125)는 상기 게이트 패턴의 측벽에 형성되며, 실리콘 산화막, 실리콘 질화막(SiN) 계열 또는 실리콘 산화 질화막(SiON) 계열 등으로 형성되는 것이 바람직하다.
상기 게이트 스페이서(125)는 게이트 스페이서용 물질을 반도체 기판 전면에 증착한 후 상기 게이트 패턴의 측벽 부위만 남도록 이방성 식각공정을 행함에 의하여 형성될 수 있다.
이상의 공정에 의하여, 반도체 메모리에서의 리세스 게이트가 형성된다. 그 이후의 공정으로, 상기 게이트 패턴 및 게이트 스페이서(125)가 형성된 반도체 기판에 고농도로 도핑된 소오스 영역 및 드레인 영역이 형성되는 단계를 추가하여 행함에 의하여 리세스 채널을 갖는 트랜지스터가 형성될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안에 따라 리세스 게이트 형성과정에서, 게이트 패턴의 형상, 리세스의 형상 또는 막질의 구성이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 제1절연막을 형성함에 의하여, 게이트와 소오스 및 드레인간의 중첩면적이 증가하여 발생하는 로딩 커패시턴스를 방지할 수 있는 효과가 있다.
본 발명에 따르면, 리세스의 상부 임계치수를, 제1절연막을 사용하여 작게 형성함에 의하여 게이트 전극을 형성하는 과정에서 발생하는 단차를 개선하여, 금속 실리사이드 막의 쪼개짐을 방지할 수 있는 효과가 있다. 또한, 금속 실리사이드 막의 쓰러짐에 의해 발생할 수 있는 셀프 얼라인 콘택과의 쇼트도 방지할 수 있는 효과가 있다.
본 발명에 따르면, 리세스의 상부 코너 부위에 제1절연막을 두껍게 형성함에 의하여, 리세스 상부 코너 부분이 둥글게 형성됨에 의하여 상기 리세스 상부 코너 부위에 전계가 집중되는 것을 방지할 수 있고, GIDL전류의 증가 및 게이트 절연막의 열화를 방지할 수 있는 효과가 있다.
본 발명에 따르면, 리세스 채널과 게이트간의 중첩 마진도 개선될 수 있는 효과가 있다.
도 1 내지 도 6는 본발명의 일 실시예에 따른 리세스 게이트 형성방법을 공정 순서대로 나타낸 공정 단면도들이다
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 기판 112 : 소자분리막
114 : 리세스 116 : 제1절연막
118 : 게이트 절연막 120 : 게이트 전극
122 : 금속 실리사이드 막 124 : 게이트 캡핑막
125 : 게이트 스페이서
Claims (11)
- 반도체 기판에 형성된 소자분리막에 의해 정의되는 활성영역에 리세스를 형성하는 제1단계;상기 리세스 내부를 포함하는 반도체 기판 전면에, 제1절연막을 형성하는 제2단계;상기 리세스의 바닥에 형성된 상기 제1절연막을 제거하는 제3단계;제1절연막이 형성되지 않은 상기 리세스 바닥을 포함하여, 상기 제1절연막이 형성된 반도체 기판 전면에, 제2절연막을 형성하는 제4단계;상기 제2절연막이 형성된 반도체 기판 전면에 게이트 전극용 물질막 및 게이트 캡핑막용 물질막을 형성하는 제5단계; 및상기 게이트 캡핑막용 물질막이 형성된 반도체 기판에, 사진 및 식각 공정을 진행하여, 게이트 패턴을 형성하는 제6단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 제2단계의 제1절연막을 형성하는 공정은 PE-CVD방식을 이용함을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제2항에 있어서,상기 리세스에 형성되는 제1절연막은 상기 리세스의 측벽보다 상기 리세스의 상부 코너 부위에 더 두껍게 형성됨을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 제3단계의 리세스 바닥에 형성된 제1절연막의 제거는 습식 식각방법을 사용함을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 제1절연막의 재질은 질화막(SiN) 또는 실리콘 산화막임을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 게이트 절연막의 재질은 실리콘 산화막임을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 게이트 전극은 상부에 금속 실리사이드막을 더 포함하여 형성됨을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제7항에 있어서,상기 금속 실리사이드막은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2)로 이루어짐을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 게이트 전극의 재질은 폴리 실리콘임을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 게이트 캡핑막의 재질은 질화막임을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 게이트 스페이서의 재질은 실리콘 산화막, 실리콘 질화막(SiN) 계열 또는 실리콘 산화 질화막(SiON) 계열 중에서 어느 하나를 선택한 것임을 특징으로 하는 반도체 메모리에서의 리세스 게이트 형성방법.
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