KR100670673B1 - 반도체장치의 제조 방법 - Google Patents

반도체장치의 제조 방법 Download PDF

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Abstract

본 발명은 실리사이드의 과도한 산화 현상으로 인한 게이트라인간 간격이 좁아지는 것을 방지할 수 있는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 실리콘 기판 상부에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 폴리실리콘, 실리사이드 및 하드마스크질화막의 순서로 적층하는 단계, 상기 하드마스크질화막 상부에 게이트마스크를 형성하는 단계, 상기 게이트마스크를 식각배리어로 상기 하드마스크질화막을 식각하되, 식각되는 상기 하드마스크질화막의 식각면에 다량의 폴리머를 부착시키는 단계, 상기 게이트마스크를 식각배리어로 상기 실리사이드를 식각함과 동시에 상기 하드마스크질화막의 식각면에 부착된 폴리머를 제거하되 상기 실리사이드의 식각면이 언더컷 형상의 네가티브프로파일을 갖도록 식각하는 단계, 상기 게이트마스크와 상기 실리사이드의 식각잔류물을 제거하는 단계, 상기 하드마스크질화막을 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계, 및 게이트재산화 공정을 진행하여 상기 폴리실리콘과 실리사이드의 식각면을 산화시키는 단계를 포함한다.
반도체장치, 게이트라인, 실리사이드, STAR, 언더컷, 네가티브프로파일

Description

반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체장치의 제조 방법을 간략히 도시한 도면,
도 2는 종래기술에 따른 실리사이드의 과도한 산화 현상을 도시한 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : STAR 패턴 24 : 표면영역
25 : 게이트산화막 26 : 폴리실리콘
27 : 실리사이드 28 : 하드마스크질화막
29 : 게이트마스크 30 : 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 STAR 공정을 이용한 반도체장치의 제조 방법에 관한 것이다.
DRAM과 같은 반도체장치의 집적도가 높아짐에 따라 셀전하의 증가와 리프레시 특성 향상은 반도체장치의 신뢰성과 직접적인 관계를 가지고, 장치의 한계성을 극복하기 위해서는 리프레시 개선이 필수적이다.
일반적인 반도체장치 공정에서 리프레시 특성을 향상시키기 위해 게이트의 크기가 증가되어야 하지만, 디자인룰에 제약을 가지고, 채널영역의 보론의 농도 조절도 제한적이다.
따라서, 보론의 농도를 유지하고, 리프레시를 향상시키기 위해서 게이트 길이를 증가시키는 방법이 제안되었다.
위와 같이 게이트 길이를 증가시키기 위한 하나의 방법으로 게이트 아래의 활성영역이 스텝을 갖도록 한 STAR(STep gated Asymmetry Recess) 공정을 이용한 반도체장치가 제안되었다.
도 1은 종래기술에 따른 반도체장치의 제조 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)의 소정영역에 STI 공정을 이용하여 소자분리막(12)을 형성한 후, 반도체 기판(11)의 일부분을 소정 깊이로 식각하여 리세스된 구조의 STAR 패턴(13)을 형성한다. 여기서, STAR 패턴(13)은 스토리지노드콘택이 연결될 SNC 노드 부분이고, STAR 패턴(13)을 제외한 나머지 반도체 기판(11)의 표면영역(14)은 비트라인콘택이 연결될 BLC 노드 부분이다. 위와 같이 STAR 패턴과 표면영역은 서로 다른 단차를 갖고 형성된다.
다음으로, 전면에 게이트산화막(15)을 형성한 후, 게이트산화막(15) 상에 STAR 패턴(13)과 표면영역(14)에 동시에 걸치는 스텝구조의 게이트라인(Step Gate; SG)을 형성한다. 여기서, 게이트라인(SG)은 폴리실리콘(16), 실리사이드(17) 및 하드마스크질화막(18)의 순서로 적층한 것이다.
상술한 종래기술은 STAR 패턴(13)과 표면영역(14)에 걸치는 스텝구조의 게이트라인(SG)을 형성하므로써 게이트라인(SG) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.
그러나, 종래기술은 게이트라인(SG)의 변형에 의한 랜딩플러그콘택(LPC) 오픈의 공간부족으로 인해 LPC 낫오픈(Not open)이 발생하는 문제가 있다.
LPC 낫오픈이 발생하는 이유는 리프레시 향상을 위한 반도체기판(11)의 식각(STAR 식각 공정)으로 STAR 패턴(13)을 형성하므로 활성영역내 일부에서 폴리실리콘(16)과 실리사이드(17)의 적층 두께가 STAR 패턴(13)의 식각깊이만큼 증가하고, 증가한 만큼 식각타겟의 부족으로 게이트라인(SG) 정의후 후속 산화공정을 진행할 때 실리사이드의 산화가 도 2처럼 과도하게 발생되는 문제가 있다.
즉, 식각타겟부족으로 실리사이드의 측면 노출 면적이 증가함에 따라 산화공정시 산화막의 길이가 증가하게 되고, 이로써 게이트라인간 간격이 좁아지게 되어 결국 LPC 콘택 식각시 오픈마진을 감소시키게 된다.
또한, 증가된 실리사이드의 측면노출 길이만큼 식각타겟을 증가시켜 기존과 동일한 게이트라인 모양을 형성할 경우 하부 폴리실리콘의 손실이 발생하여 폴리실리콘 식각시 활성영역에 대한 어택 현상이 발생할 수 있다.
에컨대, 종래기술의 실리사이드 식각은 30sccm∼150sccm Cl2/10sccm∼55sccm NF3/10sccm∼50sccm N2/2sccm∼100sccm O2/50sccm∼300sccm He의 가스조합으로 실리사이드를 식각하는데, 상기 조건에서 하부 폴리실리콘의 식각률은 실리사이드와 유사한 값을 보여주고 상기 조건으로 실리사이드에 대한 과도식각이 이루어지면 폴리실리콘의 식각손실이 발생한다.
이러한 폴리실리콘 식각손실은 추가 폴리실리콘 식각시 하부 게이트산화막에 대한 공정마진을 감소시켜 게이트산화막 어택을 유발할 수 있다.
도 2는 종래기술에 따른 실리사이드의 과도한 산화 현상을 도시한 도면으로서, 증착된 실리사이드의 두께 증가와 산화공정에 의한 과도 산화현상으로 셀스페이서질화막 증착후 실리사이드의 측면노출부분이 오목한 형태를 이루어 게이트라인간 간격이 좁아지고 있음을 나타낸다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 실리사이드의 과도한 산화 현상으로 인한 게이트라인간 간격이 좁아지는 것을 방지할 수 있는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 실리콘 기 판 상부에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 폴리실리콘, 실리사이드 및 하드마스크질화막의 순서로 적층하는 단계, 상기 하드마스크질화막 상부에 게이트마스크를 형성하는 단계, 상기 게이트마스크를 식각배리어로 상기 하드마스크질화막을 식각하는 단계, 상기 게이트마스크를 식각배리어로 상기 실리사이드를 식각함과 동시에 상기 하드마스크질화막 식각후 생성된 폴리머를 제거하되, 상기 실리사이드의 식각면이 언더컷 형상의 네가티브프로파일을 갖도록 식각하는 단계, 상기 게이트마스크와 상기 실리사이드의 식각잔류물을 제거하는 단계, 상기 하드마스크질화막을 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계, 및 게이트재산화 공정을 진행하여 상기 폴리실리콘과 실리사이드의 식각면을 산화시키는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치의 제조 방법은 실리콘 기판 상부에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 폴리실리콘, 실리사이드 및 하드마스크질화막의 순서로 적층하는 단계, 상기 하드마스크질화막 상부에 게이트마스크를 형성하는 단계, 상기 게이트마스크를 식각배리어로 상기 하드마스크질화막을 식각하되, 식각되는 상기 하드마스크질화막의 식각면에 다량의 폴리머를 부착시키는 단계, 상기 게이트마스크를 식각배리어로 상기 실리사이드를 식각함과 동시에 상기 하드마스크질화막의 식각면에 부착된 폴리머를 제거하되 상기 실리사이드의 식각면이 언더컷 형상의 네가티브프로파일을 갖도록 식각하는 단계, 상기 게이트마스크와 상기 실리사이드의 식각잔류물을 제거하는 단계, 상기 하드마스크질화막을 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계, 및 게이트재산화 공정을 진행하여 상기 폴리실리콘과 실리사이드의 식각면을 산화시키는 단계를 포함하는 것을 특징으로 하며, 상기 실리사이드를 식각하는 단계는 바이어스파워를 100W∼200W으로 하고, 불소기 가스(NF3 또는 SF6 가스)에 폴리머 발생 억제 가스(Cl2/O2의 혼합가스)를 첨가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)의 소정영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(22)을 형성한 후, 반도체 기판(21)의 일부분을 소정 깊이로 식각하여 리세스된 구조의 STAR 패턴(23)을 형성한다. 여기서, STAR 패턴(23)은 스토리지노드콘택이 연결될 SNC 노드 부분이고, STAR 패턴(23)을 제외한 나머지 반도체 기판(21)의 표면영역(24)은 비트라인콘택이 연결될 BLC 노드 부분이다. 위와 같이 STAR 패턴과 표면영역은 서로 다른 단차를 갖고 형성된다. 이하, 표면지역(24)은 '단차가 높은 제1지역(24)'이라 약칭하고, STAR 패턴(23)은 '단차가 낮은 제2지역(24)'이라 약칭한다.
다음으로, 전면에 게이트산화막(25)을 형성한 후, 게이트산화막(25) 상에 폴리실리콘(26), 실리사이드(27) 및 하드마스크질화막(28)을 순서대로 형성한다.
다음으로, 하드마스크질화막(28) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트마스크(29)를 형성한 후, 게이트마스크(29)를 식각마스크로 하여 하드마스크질화막(28)을 식각한다. 여기서, 게이트마스크(28)의 용이한 노광을 위해 하드마스크질화막(28) 상에 ARC(Anti Reflective Coating layer) SiON을 형성해줄 수도 있다.
상기 하드마스크질화막(28)의 식각은 폴리머가 다량 생성되는 조건(High polymer rich)으로 진행하는데, 이를 위해 CHF3, C2F6 또는 C4F8 중에서 선택된 폴리머를 다량 생성시키는 폴리머부화성 가스(Polymer rich gas)를 사용한다.
위와 같이 하드마스크질화막(28)을 폴리머부화성 가스를 이용하여 식각하면, 하드마스크질화막(28)의 식각면에 다량의 폴리머(28a)가 부착되고, 이로 인해 하드마스크질화막(28)의 식각면의 프로파일은 슬로프(Slope) 형상을 갖는다.
도 3b에 도시된 바와 같이, 게이트마스크(29)를 제거하기 위한 스트립 공정 및 하드마스크질화막(28) 식각후 잔류하는 잔류물(폴리머 포함)을 제거하기 위한 세정 공정을 진행하지 않고 바로 실리사이드(27)를 식각한다.
즉, 게이트마스크(29)를 식각배리어로 하여 하드마스크질화막(28) 하부의 실리사이드(27)를 식각한다. 참고로, 종래기술에서는 하드마스크질화막 식각후에 게이트마스크를 스트립하고, 폴리머를 제거하기 위한 세정 공정을 진행한 다음에 하 드마스크질화막을 식각배리어로 하여 실리사이드를 식각하였다.
위와 같이 본 발명은 스트립공정 및 세정공정없이 바로 게이트마스크(29)를 식각배리어로 실리사이드(27)를 식각하고, 이때 하드마스크질화막(28)의 식각면에 부착되어 있던 폴리머(28a)도 동시에 제거해준다.
전술한 바와 같이 실리사이드(27) 식각시 하드마스크질화막(28)의 식각면에 부착되어 있던 폴리머(28a)도 동시에 제거하기 위해 실리사이드(27)의 식각 공정은, NF3 또는 SF6 가스 중에서 선택된 불소기 가스(Fluorine base gas)에 폴리머 발생 억제 가스인 Cl2/O2의 혼합가스를 첨가하는 조건으로 식각을 진행한다. 이처럼, Cl2/O2의 혼합가스를 첨가하면 실리사이드(27) 식각시 폴리머가 발생되는 것을 최소화시킬 수 있다.
그리고, 불소기 가스에 Cl2/O2의 혼합가스를 첨가하는 것과 동시에 바이어스파워를 100W∼200W 수준으로 증가시켜 실리사이드를 식각하는 동안 식각이온들의 스캐터링효과(Scattering effect, 실리사이드 식각면으로의 충돌)를 극대화하여 식각되는 실리사이드(27)의 식각면으로 폴리머들이 증착되는 것을 더욱 방지한다. 참고로, 종래기술에서는 실리사이드 식각시 불소기가스를 단독으로 사용하고, 바이어스파워를 20W∼80W 수준으로 사용하였고, 이에 따라 식각되는 실리사이드의 식각면에 폴리머가 부착되는 것을 방지할 수 없었다.
전술한 바와 같은 조건으로 실리사이드(27)의 식각을 진행하면, 실리사이드(27)의 식각면은 언더컷(Under cut, 27a) 형상의 네가티브 프로파일(Negative profile)을 갖고, 이로써 실리사이드(27)의 식각면은 하드마스크질화막(28)의 식각면보다 안쪽으로 위치하게 된다. 즉, 실리사이드(27)의 선폭은 하드마스크질화막(28)의 선폭보다 감소된 선폭을 갖는다.
도 3c에 도시된 바와 같이, 실리사이드(27) 식각후 게이트마스크(29)를 제거하기 위한 O2 스트립공정과 식각잔류물을 제거하기 위한 세정공정을 진행한다.
도 3d에 도시된 바와 같이, 게이트마스크(29) 제거후에 잔류하고 있는 하드마스크질화막(27)을 식각배리어로 폴리실리콘(26)을 식각하여 최종적으로 제1지역(23)과 제2지역(24)에 걸치는 스텝구조의 게이트라인(SG)을 완성한다. 이때, 폴리실리콘(26)의 식각은 하드마스크질화막(28)을 식각배리어로 이용하므로 폴리실리콘(26)의 식각면은 수직한 모양을 갖는다.
그리고, 폴리실리콘(26)의 식각면은 하드마스크질화막(28)과 동일하게 실리사이드(27)의 식각면보다 안쪽으로 위치한다. 이처럼 폴리실리콘(26)의 식각면이 실리사이드(27)의 식각면보다 안쪽으로 위치하는 것은 상술한 바와같이 실리사이드(27) 식각시 언더컷 형상의 네가티브 프로파일로 형성하여 실리사이드(27)의 선폭을 하드마스크질화막(28)보다 감소하는 선폭으로 형성하기 때문에 가능하다. 즉, 실리사이드(27)보다 큰 선폭을 갖는 하드마스크질화막(28)을 식각배리어로 폴리실리콘(26)을 식각하면, 폴리실리콘(26)은 하드마스크질화막(28)의 선폭과 동일한 선폭을 가져 실리사이드(27)보다 큰 선폭을 갖는다.
도 3e에 도시된 바와 같이, 게이트재산화공정을 진행한다. 이러한 게이트재 산화공정을 통해 폴리실리콘(26)과 실리사이드(27)의 노출된 식각면에는 산화막(30)이 형성된다.
이때, 실리사이드(27)가 언더컷(27a) 형상의 네가티브 프로파일로 형성된 상태이므로 게이트재산화공정시 실리사이드(27)의 식각면이 산화된다하더라도 전체적인 게이트라인의 프로파일을 수직한 모양을 가져 게이트라인간 간격이 좁아지지 않는다.
결국, 본 발명은 실리사이드(27)를 언더컷 형상의 네가티브 프로파일로 형성해주므로써 후속 산화공정을 거치더라도 게이트라인간 간격을 확보할 수 있어 LPC 낫오픈을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 실리사이드를 언더컷 형상의 네가티브 프로파일로 형성해주므로써 후속 산화공정을 거치더라도 게이트라인간 간격을 확보할 수 있어 LPC 낫오픈을 방지할 수 있는 효과가 있다.

Claims (13)

  1. 실리콘 기판 상부에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 폴리실리콘, 실리사이드 및 하드마스크질화막의 순서로 적층하는 단계;
    상기 하드마스크질화막 상부에 게이트마스크를 형성하는 단계;
    상기 게이트마스크를 식각배리어로 상기 하드마스크질화막을 식각하는 단계;
    상기 게이트마스크를 식각배리어로 상기 실리사이드를 식각함과 동시에 상기 하드마스크질화막 식각후 생성된 폴리머를 제거하되, 상기 실리사이드의 식각면이 언더컷 형상의 네가티브프로파일을 갖도록 식각하는 단계;
    상기 게이트마스크와 상기 실리사이드의 식각잔류물을 제거하는 단계;
    상기 하드마스크질화막을 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계; 및
    게이트재산화 공정을 진행하여 상기 폴리실리콘과 실리사이드의 식각면을 산화시키는 단계
    를 포함하는 반도체장치의 제조 방법.
  2. 제1항에 있어서,
    상기 실리사이드를 식각하는 단계는,
    불소기 가스에 폴리머 발생 억제 가스를 첨가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 제2항에 있어서,
    상기 불소기 가스는,
    NF3 또는 SF6 가스 중에서 선택되는 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 제2항에 있어서,
    상기 폴리머 발생 억제 가스는,
    Cl2/O2의 혼합가스를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  5. 제2항에 있어서,
    상기 실리사이드를 식각하는 단계는,
    바이어스파워를 100W∼200W으로 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제5항에 있어서,
    상기 폴리머를 다량 발생시키는 가스는 CHF3, C2F6 또는 C4F8 중에서 선택되는 것을 특징으로 하는 반도체장치의 제조 방법.
  7. 실리콘 기판 상부에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 폴리실리콘, 실리사이드 및 하드마스크질화막의 순서로 적층하는 단계;
    상기 하드마스크질화막 상부에 게이트마스크를 형성하는 단계;
    상기 게이트마스크를 식각배리어로 상기 하드마스크질화막을 식각하되, 식각되는 상기 하드마스크질화막의 식각면에 다량의 폴리머를 부착시키는 단계;
    상기 게이트마스크를 식각배리어로 상기 실리사이드를 식각함과 동시에 상기 하드마스크질화막의 식각면에 부착된 폴리머를 제거하되, 상기 실리사이드의 식각면이 언더컷 형상의 네가티브프로파일을 갖도록 식각하는 단계;
    상기 게이트마스크와 상기 실리사이드의 식각잔류물을 제거하는 단계;
    상기 하드마스크질화막을 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계; 및
    게이트재산화 공정을 진행하여 상기 폴리실리콘과 실리사이드의 식각면을 산 화시키는 단계
    를 포함하는 반도체장치의 제조 방법.
  8. 제7항에 있어서,
    상기 실리사이드를 식각하는 단계는,
    불소기 가스에 폴리머 발생 억제 가스를 첨가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제8항에 있어서,
    상기 불소기 가스는,
    NF3 또는 SF6 가스 중에서 선택되는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제8항에 있어서,
    상기 폴리머 발생 억제 가스는,
    Cl2/O2의 혼합가스를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 실리사이드를 식각하는 단계는,
    바이어스파워를 100W∼200W으로 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  12. 제7항에 있어서,
    상기 하드마스크질화막을 식각하는 단계에서,
    상기 폴리머를 다량 발생시키는 가스는 CHF3, C2F6 또는 C4F8 중에서 선택되는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 제7항에 있어서,
    상기 실리콘기판은 단차가 높은 제1지역과 단차가 낮은 제2지역을 갖고 형성되고, 상기 게이트라인은 상기 제1지역과 상기 제2지역에 걸쳐서 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510842A (ja) 1999-09-28 2003-03-18 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トレンチゲート半導体デバイスの製造方法
KR20050027294A (ko) * 2003-09-15 2005-03-21 삼성전자주식회사 반도체 메모리에서의 리세스 게이트 형성방법

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