KR20070003136A - 리세스게이트를 구비한 반도체소자 및 그의 제조 방법 - Google Patents

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KR20070003136A
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조용태
유재선
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주식회사 하이닉스반도체
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Abstract

본 발명은 리세스게이트 공정 적용시 오정렬이 발생하더라도 반도체기판의 어택이 발생하는 것을 방지할 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 반도체 기판; 상기 반도체기판의 리세스게이트 예정 지역에 소정 깊이를 갖고 형성된 리세스패턴; 상기 리세스패턴의 입구 측벽에 형성된 어택방지스페이서; 상기 리세스패턴의 표면 상에 형성된 게이트산화막; 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 나머지가 상기 반도체기판의 표면 위로 돌출되는 형상의 리세스게이트를 포함하고, 본 발명은 리세스게이트가 매립되는 리세스패턴의 입구에 어택방지스페이서를 미리 형성해주므로써 후속 리세스게이트 형성을 위한 게이트패터닝공정시에 오정렬이 발생하더라도 리세스패턴이 어택받는 것을 방지할 수 있는 효과가 있다.
리세스게이트, 리세스패턴, 어택, 오정렬

Description

리세스게이트를 구비한 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH RECESS GATE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1c는 종래기술에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2는 본 발명의 실시예에 따른 리세스게이트를 구비한 반도체소자의 구조를 도시한 도면,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 패드산화막 24 : 하드마스크폴리실리콘
25 : RG 마스크패턴 26 : 제1리세스패턴
27b : 스페이서 28b : 제2리세스패턴
29 : 게이트산화막 30 : 게이트폴리실리콘
31 : 게이트텅스텐실리사이드 32 : 게이트하드마스크질화막
200 : 리세스게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스게이트 공정을 이용한 반도체소자 및 그의 제조 방법에 관한 것이다.
반도체 소자 제조에 있어 플라나 게이트(Planar gate) 트랜지스터 제조 방법은 게이트를 평탄한 반도체기판 위에 형성하는 방법으로 패턴크기의 축소화에 의해 게이트채널길이(Gate channel length)가 점점 작아지고, 이온주입도핑농도 증가에 따라 전계증가가 초래되고, 이러한 전계증가에 의해 유도되는 접합누설에 의해 소자의 리프레시 특성을 확보하기 어렵다.
이를 개선하기 위해 반도체기판(활성영역)을 리세스식각한 후 게이트를 형성하는 3차원구조의 리세스게이트(3-Dimension Recess Gate) 공정이 제안되었다. 리세스게이트 공정을 적용하면 채널길이 증가 및 이온주입도핑농도의 감소가 가능하여 소자의 리프레시 특성이 크게 개선되는 것으로 알려져 있다.
도 1a 내지 도 1c는 종래기술에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)의 소정영역에 STI 공정을 이용하여 소자분리막(12)을 형성한 후, 반도체기판(11) 상에 후속 실리콘리세스식각시 배 리어막으로 사용하기 위한 하드마스크폴리실리콘(14)을 증착한다. 이때, 소자분리막(12) 공정시 반도체기판(11) 상부에 패드산화막(13)을 잔류시키므로, 하드마스크폴리실리콘(14)은 패드산화막(13) 상에 형성된다.
이어서, 하드마스크폴리실리콘(14) 상에 리세스패턴 형성용 감광막마스크패턴(즉, RG 마스크패턴)(15)을 형성한 후, RG 마스크패턴(15)을 식각장벽으로 하여 하드마스크폴리실리콘(14)을 식각한다.
도 1b에 도시된 바와 같이, RG 마스크패턴(15)을 스트립한 후, 하드마스크폴리실리콘(14)을 식각장벽으로 하여 패드산화막(13)과 반도체기판(11)을 식각하여 리세스게이트가 매립될 리세스패턴(16)을 형성한다. 이때, 하드마스크폴리실리콘(14)은 모두 소모되어 잔류하지 않는다.
도 1c에 도시된 바와 같이, 패드산화막(13)을 스트립한 후, 게이트산화막(17)을 형성한다. 이어서, 게이트산화막(17) 상에 리세스패턴(16)을 채울때까지 게이트폴리실리콘(18)을 증착한 후, 게이트폴리실리콘(18) 상에 게이트텅스텐실리사이드(19) 및 게이트하드마스크질화막(20)을 차례로 형성한다. 이어서, 게이트패터닝 공정을 진행하여 리세스패턴(16)에 하부가 매립되고 나머지 부분은 반도체기판(11)의 표면 위로 돌출되는 형상의 리세스게이트(100)를 형성한다.
그러나, 종래기술은 리세스게이트가 초미세 패턴화되는 과정에서 3차원 구조의 리세스게이트를 형성할 수 있는 크기(size)의 감소로 인해 리세스패턴(16)과 리세스게이트(100)간 정렬마진이 취약해져, 만약 오정렬(Mis-align)이 발생하는 경우 리세스게이트의 일측벽에서 리세스패턴이 드러나게 되어 새로운 누설소스로 작용하 는 문제가 발생한다. 즉, 정렬 마진이 부족하여 리세스게이트(100)를 형성하는 게이트패터닝 공정시 오정렬이 발생하고, 이로써 반도체 기판의 어택('X')이 발생하여 수율저하 등의 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트 공정 적용시 오정렬이 발생하더라도 반도체기판의 어택이 발생하는 것을 방지할 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체 기판; 상기 반도체기판의 리세스게이트 예정 지역에 소정 깊이를 갖고 형성된 리세스패턴; 상기 리세스패턴의 입구 측벽에 형성된 어택방지스페이서; 상기 리세스패턴의 표면 상에 형성된 게이트산화막; 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 나머지가 상기 반도체기판의 표면 위로 돌출되는 형상의 리세스게이트를 포함하는 것을 특징으로 하고, 상기 리세스패턴은 상기 반도체기판의 표면으로부터 소정 깊이를 가져 상기 리세스패턴의 입구가 되는 제1리세스패턴과 상기 리세스패턴의 나머지 영역이 되는 제2리세스패턴으로 이루어지고, 상기 제1리세스패턴의 양측벽에 상기 어택방지스페이서가 형성된 것을 특징으로 하며, 상기 제1리세스패턴의 깊이는 100Å∼500Å의 깊이인 것을 특징으로 하고, 상기 어택방지스페이서는 산화 막인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판의 표면을 소정 깊이로 식각하여 제1리세스패턴을 형성하는 단계; 상기 제1리세스패턴의 양측벽에 접하는 어택방지스페이서를 형성하는 단계; 상기 제1리세스패턴의 바닥을 소정 깊이로 식각하여 제2리세스패턴을 형성하는 단계; 상기 제1 및 제2리세스패턴을 포함한 반도체 기판의 표면 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 제1 및 제2리세스패턴에 하부가 매립되고 나머지가 상기 반도체기판의 표면 위로 돌출되는 형상의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체기판 상부에 패드산화막을 형성하는 단계; 상기 패드산화막 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 하여 상기 하드마스크, 패드산화막 및 상기 반도체 기판의 표면 일부까지 식각하여 상기 반도체기판의 표면으로부터 일정 깊이를 갖는 제1리세스패턴을 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1리세스패턴의 양측벽에 접하는 어택방지스페이서를 형성하는 단계; 상기 어택방지스페이서 및 하드마스크를 식각장벽으로 하여 상기 제1리세스패턴의 바닥을 소정 깊이로 식각하여 제2리세스패턴을 형성하는 단계; 상기 패드산화막을 스트립하는 단계; 상기 제1 및 제2리세스패턴을 포함한 반도체 기판의 표면 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 제1 및 제2리세스패턴에 하부가 매립되고 나머지가 상기 반도체기판의 표면 위로 돌출되는 형상의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제1리세스패턴의 양측벽에 접하는 어택방지스페이서를 형성하는 단계는 상기 제1리세스패턴을 포함한 하드마스크 상에 산화막을 형성하는 단계; 및 상기 산화막을 스페이서식각하여 상기 제1리세스패턴의 양측벽에 접하는 상기 어택방지스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 리세스게이트를 구비한 반도체소자의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 소자분리막(22)이 형성된 반도체 기판(21), 반도체기판(21)의 리세스게이트 예정 지역에 소정 깊이를 갖고 형성된 리세스패턴(26, 28b), 리세스패턴(26, 28b)의 입구(26) 측벽에 형성된 어택방지스페이서(27b), 리세스패턴(26, 28b)의 표면 상에 형성된 게이트산화막(29), 및 게이트산화막(29) 상에 리세스패턴(26, 28b)에 하부가 매립되고 나머지가 반도체기판(21)의 표면 위로 돌출되는 형상의 리세스게이트(200)를 포함한다.
도 2에서, 리세스패턴(26, 28b)은 반도체기판(21)의 표면으로부터 소정 깊이를 가져 리세스패턴의 입구가 되는 제1리세스패턴(26)과 리세스패턴의 나머지 영역이 되는 제2리세스패턴(28b)으로 이루어지고, 제1리세스패턴(26)의 양측벽에 어택방지스페이서(27b)가 형성된다.
여기서, 제1리세스패턴(26)의 깊이는 100Å∼500Å의 깊이이고, 어택방지스페이서(27b)는 열산화막이고 그 두께는 2nm∼20nm의 두께를 갖는다.
도 2와 같은 반도체소자에 따르면, 게이트패터닝 공정시 오정렬이 발생하더라도 제1리세스패턴(26)의 양측벽에 어택방지스페이서(27b)가 잔류하여 식각장벽 역할(즉, 게이트패터닝공정시 어택방지스페이서(27b)에서 식각이 멈춤)을 해주므로, 1,제2리세스패턴(26, 28b)이 어택받는 것을 방지한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)의 소정영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(22)을 형성한 후, 반도체기판(21) 상에 후속 실리콘리세스식각 공정시 식각장벽막으로 사용하기 위한 하드마스크폴리실리콘(24)을 증착한다. 이때, 소자분리막(22) 공정시 반도체기판(21) 상부에 패드산화막(23)을 잔류시켜 하드마스크폴리실리콘(24) 식각시 반도체기판(21)의 표면이 어택받는 것을 방지하도록 하며, 따라서 하드마스크폴리실리콘(24)은 패드산화막(23)을 포함한 전면에 증착된다.
이어서, 하드마스크폴리실리콘(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스패턴 형성을 위한 리세스마스크패턴(25)을 형성한다. 여기서, 도시하지 않았지만, 리세스마스크패턴(25)의 용이한 노광공정을 위해 반사방지막을 하드마스크폴리실리콘(24) 위에 형성해 줄 수도 있다.
다음으로, 리세스마스크패턴(25)을 식각장벽으로 하여 하드마스크폴리실리콘 (24)을 식각한다. 이때, 하드마스크폴리실리콘(24)의 식각 공정은, TCP 또는 ICP형 플라즈마소스하에서 염소계 플라즈마(Chlorine base plasma)를 이용하여 진행하며, 이때 소스파워/바이어스파워를 인가하여 진행한다.
그리고, 본 발명은 하드마스크폴리실리콘(24) 식각시 하부의 패드산화막(23)에서 식각이 멈추는 조건으로 진행하는 것이 아니라, 패드산화막(23)은 물론 반도체기판(21)의 표면까지 식각하는 타겟으로 진행한다. 이때, 반도체기판(21)의 표면은 100Å∼500Å의 깊이(d)로 식각되고, 이에 따라 제1리세스패턴(26)이 형성된다.
도 3b에 도시된 바와 같이, RG 마스크패턴(25)을 스트립한 후, 전면에 스페이서절연막(27)을 50Å∼100Å 두께로 증착한다. 이때, 스페이서절연막(27)은 산화막으로 형성하며, 바람직하게는 열산화막(Thermal oxide)으로 형성한다.
도 3c에 도시된 바와 같이, 스페이서절연막(27)에 대해 스페이서식각 공정을 진행하여 제1리세스패턴(26)의 양측벽에 접하는 어택방지스페이서(27a)를 형성한다. 이때, 어택방지스페이서(27a)는 제1리세스패턴(26)의 양측벽은 물론 패드산화막(23)과 하드마스크폴리실리콘(24)의 식각면에도 접하는 형상을 갖는다.
상기 스페이서 식각 공정은, MERIE형 플라즈마소스와 같은 고밀도플라즈마소스를 이용한 플라즈마식각장비에서 30mTorr∼100mTorr의 압력을 유지하는 챔버내에서 300W∼500W의 소스파워(바이어스 파워는 인가하지 않음)를 인가하여 진행한다. 이때, 소스가스로는 불소계 가스인 CF4:CHF3를 1:1∼1:2의 비율로 혼합하고 반응가스는 아르곤을 사용한다.
위와 같은 스페이서식각 공정을 통해 형성되는 어택방지스페이서(27a)는 2nm∼20nm 의 두께를 갖는다.
도 3d에 도시된 바와같이, 계속해서 어택방지스페이서(27a) 및 하드마스크폴리실리콘(24)을 식각장벽으로 하여 제1리세스패턴(26) 바닥의 반도체기판(21)을 식각하여 제2리세스패턴(28b)을 형성한다. 이때, 하드마스크폴리실리콘(24)은 제2리세스패턴(28b) 형성시 모두 소모되어 잔류하지 않으며, 제2리세스패턴(28b)은 제1리세스패턴(26)보다 깊이가 더 깊다.
상기 제2리세스패턴(28b)을 형성하기 위한 식각 공정은, TCP 또는 ICP형 플라즈마소스와 같은 고밀도플라즈마소스를 이용한 플라즈마식각장비를 이용하고, 10mTorr∼30mTorr의 압력을 유지하는 챔버내에서 1000W∼1500W의 소스파워와 200W∼400W의 바이어스 파워를 인가하여 진행한다. 이때, 소스가스로는 염소계 가스인 Cl2를 30sccm∼100sccm의 유량으로 흘려준다.
한편, 제2리세스패턴(28b) 형성시 등방성식각을 구현하여 플라스크(FLASK) 형태로 형성해준다. 즉, Cl2 플라즈마를 이용하여 식각하는 경우에는 스페이서에 정렬되는 형태로 제2리세스패턴(28a)이 형성되지만, 등방성식각이 가능하도록 레시피를 조절하면, 어택방지스페이서(27a) 아래에서 등방성식각이 구현되어 더 넓은 형태의 제2리세스패턴(28b)이 형성된다. 이처럼, 어택방지스페이서(27a)에 의해 입구가 좁고 스페이서 아래에서 면적이 넓어지는 형태를 플라스크(FLASK) 구조라 한다.
일예로, 실리콘리세스식각 공정시 산소플라즈마처리식각챔버의 전극의 온도 를 110℃ 이상의 고온으로 하고, O2/N2/He의 조합을 100sccm/5sccm/70sccm으로 하여 등방성 식각하여 플라스크(FLASK) 형태의 리세스패턴을 형성해준다.
다른 예로, 패러데이쉴드가 장착된 ICP형의 플라즈마소스를 이용한 에처에서 등방성하게 식각하여 플라스크 형태의 리세스패턴을 형성해준다.
도 3e에 도시된 바와 같이, 패드산화막(23)을 스트립하는데, 패드산화막(23)은 BOE 또는 HF를 이용하여 스트립한다. 이때, BOE 또는 HF에 의해 산화막으로 형성한 어택방지스페이서(27a)의 식각도 동시에 진행된다.
따라서, 패드산화막(23) 스트립후 잔류하는 어택방지스페이서(27b)는 제1리세스패턴(26)의 양측벽에만 잔류한다.
도 3f에 도시된 바와 같이, 전면에 게이트산화막(29)을 형성한 후, 게이트산화막(29) 상에 1,제2리세스패턴(26, 28b)을 채울 때까지 게이트폴리실리콘(30)을 증착한다.
이어서, 게이트폴리실리콘(30) 상에 게이트텅스텐실리사이드(31) 및 게이트하드마스크질화막(32)을 차례로 형성한 후, 게이트패터닝 공정을 진행하여 1,제2리세스패턴(26, 28b)에 하부가 매립되고 나머지 부분은 반도체기판(21)의 표면 위로 돌출되는 형상의 리세스게이트(200)를 형성한다.
위와 같은 게이트패터닝 공정시 오정렬이 발생하더라도 제1리세스패턴(26)의 양측벽에 어택방지스페이서(27b)가 잔류하여 식각장벽 역할(즉, 게이트패터닝공정시 어택방지스페이서(27b)에서 식각이 멈춤)을 해주므로, 1,제2리세스패턴(26, 28b)이 어택받는 것을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스게이트가 매립되는 리세스패턴의 입구에 어택방지스페이서를 미리 형성해주므로써 후속 리세스게이트 형성을 위한 게이트패터닝공정시에 오정렬이 발생하더라도 리세스패턴이 어택받는 것을 방지할 수 있는 효과가 있다.

Claims (21)

  1. 반도체 기판;
    상기 반도체기판의 리세스게이트 예정 지역에 소정 깊이를 갖고 형성된 리세스패턴;
    상기 리세스패턴의 입구 측벽에 형성된 어택방지스페이서;
    상기 리세스패턴의 표면 상에 형성된 게이트산화막; 및
    상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 나머지가 상기 반도체기판의 표면 위로 돌출되는 형상의 리세스게이트
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 리세스패턴은,
    상기 반도체기판의 표면으로부터 소정 깊이를 가져 상기 리세스패턴의 입구가 되는 제1리세스패턴과 상기 리세스패턴의 나머지 영역이 되는 제2리세스패턴으로 이루어지고, 상기 제1리세스패턴의 양측벽에 상기 어택방지스페이서가 형성된 것을 특징으로 하는 반도체소자.
  3. 제2항에 있어서,
    상기 제1리세스패턴의 깊이는
    100Å∼500Å의 깊이인 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서,
    상기 어택방지스페이서는,
    산화막인 것을 특징으로 하는 반도체소자.
  5. 제4항에 있어서,
    상기 어택방지스페이서는,
    열산화막인 것을 특징으로 하는 반도체소자.
  6. 제1항 또는 제4항에 있어서,
    상기 어택방지스페이서는,
    2nm∼20nm의 두께를 갖는 것을 특징으로 하는 반도체소자.
  7. 반도체기판의 표면을 소정 깊이로 식각하여 제1리세스패턴을 형성하는 단계;
    상기 제1리세스패턴의 양측벽에 접하는 어택방지스페이서를 형성하는 단계;
    상기 제1리세스패턴의 바닥을 소정 깊이로 식각하여 제2리세스패턴을 형성하는 단계;
    상기 제1 및 제2리세스패턴을 포함한 반도체 기판의 표면 상에 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막 상에 상기 제1 및 제2리세스패턴에 하부가 매립되고 나머지가 상기 반도체기판의 표면 위로 돌출되는 형상의 리세스게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 어택방지스페이서는, 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 어택방지스페이서는, 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제7항에 있어서,
    상기 어택방지스페이서는,
    2nm∼20nm의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제7항에 있어서,
    상기 제1리세스패턴은,
    상기 반도체기판의 표면으로부터 100Å∼500Å의 깊이로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 반도체기판 상부에 패드산화막을 형성하는 단계;
    상기 패드산화막 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각장벽으로 하여 상기 하드마스크, 패드산화막 및 상기 반도체 기판의 표면 일부까지 식각하여 상기 반도체기판의 표면으로부터 일정 깊이를 갖는 제1리세스패턴을 형성하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 제1리세스패턴의 양측벽에 접하는 어택방지스페이서를 형성하는 단계;
    상기 어택방지스페이서 및 하드마스크를 식각장벽으로 하여 상기 제1리세스패턴의 바닥을 소정 깊이로 식각하여 제2리세스패턴을 형성하는 단계;
    상기 패드산화막을 스트립하는 단계;
    상기 제1 및 제2리세스패턴을 포함한 반도체 기판의 표면 상에 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막 상에 상기 제1 및 제2리세스패턴에 하부가 매립되고 나머지가 상기 반도체기판의 표면 위로 돌출되는 형상의 리세스게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제1리세스패턴의 양측벽에 접하는 어택방지스페이서를 형성하는 단계는,
    상기 제1리세스패턴을 포함한 하드마스크 상에 산화막을 형성하는 단계; 및
    상기 산화막을 스페이서식각하여 상기 제1리세스패턴의 양측벽에 접하는 상기 어택방지스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 산화막은, 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제13항에 있어서,
    상기 어택방지스페이서는,
    2nm∼20nm의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제13항에 있어서,
    상기 스페이서식각은,
    특징으로 하는 반도체소자의 제조 방법.
  17. 제12항에 있어서,
    상기 제1리세스패턴은,
    100Å∼500Å의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  18. 제12항에 있어서,
    상기 어택방지스페이서와 상기 패드산화막은 동일하게 열산화막으로 형성하고, 상기 패드산화막 스트립시에 상기 어택방지스페이서가 일부 제거되어 상기 제1리세스패턴의 양측벽에만 상기 어택방지스페이서가 잔류하는 것을 특징으로 하는 반도체소자의 제조 방법.
  19. 제12항에 있어서,
    상기 제2리세스패턴은,
    상기 반도체기판을 등방성 식각으로 식각하여 플라스크 형태로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제2리세스패턴을 형성하는 단계는,
    10mTorr∼30mTorr의 압력을 유지하는 챔버내에서 1000W∼1500W의 소스파워와 200W∼400W의 바이어스 파워를 인가하여 진행하되, Cl2를 30sccm∼100sccm의 유량으로 흘려주면서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  21. 제20항에 있어서,
    상기 Cl2 가스에 O2/N2/He의 조합을 100sccm/5sccm/70sccm으로 하여 첨가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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KR100861650B1 (ko) * 2007-04-16 2008-10-02 주식회사 하이닉스반도체 리세스 게이트를 구비한 반도체 소자 및 그의 제조 방법
KR100895943B1 (ko) * 2007-07-04 2009-05-07 주식회사 동부하이텍 반도체 고전압 소자 제조 방법
US8889539B2 (en) 2008-04-17 2014-11-18 Samsung Electronics Co., Ltd. Recess gate transistor

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