KR20090033124A - 반도체장치의 리세스게이트 제조 방법 - Google Patents

반도체장치의 리세스게이트 제조 방법 Download PDF

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Abstract

본 발명은 리세스 게이트 공정 중 리세스영역의 식각 공정에서 높은 첨점이 발생하는 것을 억제할 수 있는 반도체 장치의 리세스게이트 제조방법을 제공하기 위한 것으로, 본 발명은 실리콘기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 활성영역의 채널예정영역을 오픈시키며 산화막과 비정질카본막이 적층된 하드마스크막을 형성하는 단계; 및 상기 하드마스크막을 식각장벽으로 상기 채널예정영역을 1차 및 2차 식각(상기 2차 식각은 상기 비정질카본막을 제거한 후에 진행)의 순서로 식각하여 듀얼 프로파일을 갖는 리세스영역을 형성하는 단계를 포함하고, 상술한 본 발명은 STI 공정시 트렌치의 각도를 90˚이하로 형성하는 경우에도 리세스영역의 첨점을 최소화하는 것이 가능하여 게이트절연막 특성 열화 및 이로 인한 스트레스 집중을 방지할 수 있는 효과가 있다.
리세스 게이트, 리세스영역, 듀얼 프로파일, 비정질카본막

Description

반도체장치의 리세스게이트 제조 방법{METHOD OF FABRICATING RECESS GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체장치의 리세스게이트 제조 방법에 관한 것이다.
반도체 장치 제조에 있어 플라나 게이트(Planar Gate) 형성 방법은 게이트를 평탄한 활성영역 위에 형성하는 방법이다. 그러나, 패턴 크기의 축소화에 의해 채널 길이가 감소하고 기판의 이온주입 도핑(implant doping) 농도가 증가함에 따라 전계(electric field) 증가에 기인한 접합 누설(junction leakage)에 의해 소자의 리프레쉬(Refresh) 특성을 확보하기가 어렵다.
이를 개선하기 위한 게이트 형성 방법으로서, 활성영역 식각 후 게이트를 형성하는 3-차원 리세스 게이트(Recess gate) 공정이 새로운 대안으로 제시되고 있다. 리세스 게이트 공정을 적용하면 채널 길이 증가 및 이온주입 도핑 농도 감소가 가능하여 소자의 리프레쉬 특성을 크게 개선할 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치의 리세스 게이트 제조 방법을 도시한 도면이다. 이하, 우측도면은 좌측도면의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(11)의 소자분리영역을 식각하여 트렌치(12)를 형성하고, 트렌치(12)에 소자분리막(13)을 형성한다. 이러한 공정을 STI(Silicon Trench Isolation) 공정이라 한다.
이어서, 비정질카본막(14)을 형성한 후, 비정질카본막(14) 상에 리세스영역 형성용 마스크 공정을 진행하여 포토레지스트 패턴(15)을 형성한다.
이어서, 포토레지스트패턴(15)을 식각장벽으로 하여 비정질카본막(14)을 식각한다.
도 1b에 도시된 바와 같이, 비정질카본막(14)을 식각장벽으로 하여 실리콘기판(11)을 일정 깊이 한번에 식각한다. 이에 따라 트랜지스터의 채널 역할을 하는 리세스영역(Recess region, 16)이 형성된다. 리세스영역(16)은 리세스채널(Recess channel)이라고도 일컫는다.
도 1c에 도시된 바와 같이, 리세스영역(16)이 형성된 실리콘기판(11) 상에 게이트절연막(17)을 형성한다. 이어서, 리세스영역(16)을 매립할 때까지 게이트절연막(17) 상에 도전막을 증착한 후 식각하여 게이트전극(18)을 형성한다.
그러나, 반도체 소자의 초미세 패턴화가 진행되는 과정에서 3-차원 리세스 게이트의 리세스영역을 형성할 수 있는 크기의 감소로 인하여 플라즈마 식각에서 리세스영역(16)의 바닥 프로파일(Bottom profile)은 V자형 프로파일을 이루게 되고, 이에 따라 소자분리막(13)과 인접하는 지역에서는 첨점(Horn, 도면부호 'H' 참 조)이라고 하는 실리콘잔류물(Si residue)이 높게 잔류하는 현상(Horn high effect)이 발생하는 문제가 있다. 이와 같은 실리콘잔류물은 비정질카본막의 카본이 재증착(Redeposition)된 폴리머(Polymer)에 의해 발생한다.
도 2는 종래기술에 따른 높은 첨점을 도시한 SEM 사진으로서, 소자분리막과 인접하는 지역에서 첨점이 높게 잔류함을 알 수 있다.
높은 첨점(H)은 후속 게이트절연막(17)의 특성 열화를 가져오며, 이로 인하여 스트레스 집중 포인트가 되어 누설전류 소스로 작용하여 소자 제조시 수율을 저하시키는 등의 문제로 DRAM 생산에 어려움을 겪게 된다.
이와 같은 높은 첨점(H)의 원인은 소자분리막(13)이 갭필되는 트렌치(12)의 측벽 각도를 90˚이하로 형성할 때(도 3 참조), 리세스영역(16)의 프로파일이 V자형을 이루게 됨으로써 발생한다.
도 3은 종래기술에 따른 소자분리막이 갭필되는 트렌치의 측벽각도를 보여주는 SEM 사진으로서, 트렌치가 90˚이하의 각도를 갖고 형성됨을 알 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스 게이트 공정 중 리세스영역의 식각 공정에서 높은 첨점이 발생하는 것을 억제할 수 있는 반도체 장치의 리세스게이트 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 리세스채널의 선폭을 감소시키면서도 채널길이를 더욱 증가시킬 수 있는 반도체장치의 리세스채널 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 리세스 게이트 제조 방법은 실리콘기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 활성영역의 채널예정영역을 오픈시키며 산화막과 비정질카본막이 적층된 하드마스크막을 형성하는 단계; 및 상기 하드마스크막을 식각장벽으로 상기 채널예정영역을 1차 및 2차 식각의 순서로 식각하여 듀얼 프로파일을 갖는 리세스영역을 형성하는 단계를 포함하고, 상기 2차 식각은 상기 비정질카본막을 제거한 후에 진행하는 것을 특징으로 한다. 바람직하게, 상기 2차 식각 후에, 상기 리세스영역의 측면을 더 확장하기 위한 3차 식각을 인시튜로 수행하는 단계를 더 포함하는 것을 특징으로 한다. 바람직하게, 상기 리세스영역을 형성하는 단계는 상기 비정질카본막을 식각장벽으로 상기 1차 식각을 진행하여 제1리세스영역을 형성하는 단계; 상기 비정질카본막을 제거하는 단계; 및 상기 산화막을 식각장벽으로 상기 2차 식각을 진행하여 상기 제1리세스영역보다 더 넓은 제2리세스영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치의 리세스채널 형성 방법은 반도체기판의 채널예정영역을 오픈시키며 보호막과 비정질카본막이 적층된 하드마스크막을 형성하는 단계; 상기 비정질카본막을 식각장벽으로 상기 채널예정영역을 1차 식각하여 제1리세스영역을 형성하는 단계; 상기 비정질카본막을 제거하는 단계; 및 상기 보호막을 식각장벽으로 상기 제1리세스영역의 저면을 2차 식각하여 제2리세스영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 STI 공정시 트렌치의 각도를 90˚이하로 형성하는 경우에도 리세스영역의 첨점을 최소화하는 것이 가능하여 게이트절연막 특성 열화 및 이로 인한 스트레스 집중을 방지할 수 있는 효과가 있다.
또한, 본 발명은 듀얼 프로파일을 갖는 리세스영역을 형성하므로써 채널길이를 더욱 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 첨점의 감소와 함께 패싱게이트(Passing Gate)가 형성되는 지역의 소자분리막 손실(Field Oxide Loss)을 최소화할 수 있으므로 반도체장치의 특성을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
본 발명의 실시예에서는 리세스영역(또는 리세스채널)을 형성하기 위한 리세스식각 공정시 보호막(산화막)과 비정질카본막이 적층된 하드마스크막을 식각장벽으로 이용한다. 이때, 리세스식각공정은 비정질카본막을 식각장벽으로 이용한 1차 리세스식각과 보호막을 식각장벽으로 이용한 2차 리세스식각으로 구분한다. 1차 리세스식각과 2차 리레스식각은 식각가스, 압력, 소스파워 및 바이어스파워를 동일하게 하여 진행하되, 2차 리세스식각 전에 비정질카본막을 미리 제거해준다. 이와 같이 비정질카본막이 없는 상태에서 2차 리세스식각을 진행하면 1차 리세스식각보다 폴리머 발생량을 줄여 더 넓어진 리세스영역을 형성할 수 있고, 소자분리막과 인접하는 지역에서 높은 첨점이 발생되는 것을 방지한다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체장치의 리세스 게이트 제조 방법을 도시한 공정 단면도이다. 이하, 우측도면은 좌측도면의 Ⅱ-Ⅱ'선에 따른 단면도로서, 좌측도면은 리세스게이트와 교차하는 방향의 도면이고, 우측도면은 리세스게이트 방향의 도면이다.
도 4a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 이용하여 실리콘기판(21)에 트렌치(22)에 매립되는 형태의 소자분리막(23)을 형성한다. 트렌치(22)에 의해 활성영역이 정의되며, 트렌치의 각도는 90° 이하가 될 수도 있다.
이어서, 실리콘기판(21) 상부에 하드마스크막(24)을 형성한다. 여기서, 하드마스크막(24)은 산화막(Oxide) 또는 비정질카본막(Amorphous carbon)을 포함할 수 있다. 바람직하게, 하드마스크막(24)은 산화막(24A)과 비정질카본막(24B)을 적층하여 형성할 수 있다. 산화막(24A)은 실리콘기판(21)의 표면을 보호하기 위한 보호막 역할도 한다.
이어서, 하드마스크막(24) 상에 반사방지막(ARC, 25)을 형성한 후 리세스영역 형성용 마스크 공정을 진행하여 포토레지스트패턴(26)을 형성한다. 여기서, 반사방지막(25)은 유기반사방지막(Organic Bottom Anti Reflective Coating layer; OBARC)을 사용할 수 있다.
도 4b에 도시된 바와 같이, 포토레지스트패턴을 식각장벽으로 하여 반사방지막(25)과 하드마스크막(24)을 식각한다. 이와 같은 일련의 식각 공정은 CCP(Capacitively Coupled Plasma 또는 MERIE(Magnetically Enhanced Reactive Ion Etching) 타입의 플라즈마 소스를 이용하여 진행한다. 반사방지막(25)과 비정질카본막(24B)은 N2와 O2가 혼합된 가스의 플라즈마를 이용하되, 소스 파워와 바이어스 파워를 동시에 인가하면서 식각한다. 비정질카본막(24B)의 식각은 산화막(24A)을 식각정지막으로 하여 진행한다. 다음으로, 산화막(24A)은 CFx(예, CF4) 또는 CHFx(예, CHF3) 중에서 선택된 어느 하나의 가스와 O2가 혼합된 가스의 플라즈마를 이용하여 식각한다.
도 4c에 도시된 바와 같이, 포토레지스트패턴과 반사방지막을 제거한다. 이 어서, 비정질카본막(24B)을 식각장벽으로 하여 실리콘기판(21)을 일정 깊이 식각하는 1차 리세스식각을 진행한다. 이러한 1차 리세스식각에 의해 제1리세스영역(27)이 형성된다. 1차 리세스식각은 TCP(Transformer Coupled Plasma) 또는ICP(Inductively Coupled Plasma)를 플라즈마 소스로 이용하고, 염소(Chlorine)계 가스와 브롬(Bromine)계 가스를 혼합하여 진행한다. 예컨대, 1차 리세스식각은 HBr 대 Cl2의 유량비율을 약 5:1로 하고, 5∼20 mtorr의 압력, 500∼1500W의 소스 파워 및 100∼300V의 바이어스 파워를 인가하여 진행함이 바람직하다.
상술한 1차 리세스식각에 의해 제1리세스영역(27)은 수직 프로파일(Vertical profile)을 가지며, 그 깊이는 200∼500Å 정도가 되도록 한다. 다른 실시예에서, 1차 리세스식각은 비정질카본막의 식각이 이루어진 챔버에서 인시튜로 진행할 수 있다.
도 4d에 도시된 바와 같이, 1차 리세스식각이 이루어진 식각장비에서 인-시츄(In-Situ)로 비정질카본막(24B)을 제거하는데, 이때는 200∼1000sccm 정도의 다량의 산소플라즈마(O2 plasma)만으로 바이어스 파워 인가 없이 소스 파워만을 인가하면 된다.
도 4e에 도시된 바와 같이, 남아있는 산화막(24A)을 식각장벽으로 하여 제1리세스영역의 저면을 식각하여 제2리세스영역(28)을 형성하는 2차 리세스식각을 진행한다. 이때, 2차 리세스식각은 1차 리세스식각 및 비정질카본막을 제거한 식각장비에서 인시튜로 진행한다. 예컨대, 2차 리세스식각은 TCP 또는 ICP 타입의 플라즈 마 소스 하에서 염소계 가스와 브롬계 가스를 혼합하여 진행할 수 있다. 예를 들어, 2차 리세스식각은 10~30mtorr의 압력, 500∼1500W의 소스 파워 및 100∼300V의 바이어스 파워를 인가함이 바람직하다. 특히, 브롬계 가스로 HBr을 사용하고 염소계 가스로 Cl2를 사용하는 경우에, HBr 대 Cl2의 유량 비율은 5:1의 범위를 가짐이 바람직하다. 상기와 같은 식각 조건하에서 제1리세스영역의 저면을 식각하여 형성되는 제2리세스영역(28)은 그 측면이 안쪽으로 넓어지는 프로파일을 갖는다. 바람직하게, 제2리세스영역(28)은 제1리세스영역(27)보다 더 깊게 형성하는데, 예컨대 700~1000Å의 깊이로 형성한다.
상술한 바에 따르면, 제1리세스영역(27)과 제2리세스영역(28)은 상부와 하부의 프로파일이 서로 다른 듀얼(dual) 프로파일을 갖는 리세스영역(100)을 구성한다.
제1리세스영역(27)과 제2리세스영역(28)의 프로파일이 다른 이유는 다음과 같다.
제1리세스영역(27)은 비정질카본막(24B)을 식각장벽으로 하여 진행하기 때문에, 비정질카본막(24B)의 탄소에 의한 폴리머가 다량 발생하고, 이렇게 발생된 폴리머가 재증착되어 식각 프로파일이 수직프로파일을 갖게 된다.
이에 반해, 제2리세스영역(28)은 비정질카본막(24B)을 제거한 후에 식각을 진행하기 때문에 탄소에 의한 폴리머가 상대적으로 적게 발생하고, 이로써 탄소 폴리머에 의한 식각방해가 없으므로 제1리세스영역(27)보다 더 넓어지는 효과를 얻을 수 있다.
이처럼, 제2리세스영역(28)이 넓어진다는 것은 그만큼 식각이 더 된다는 것이므로, 소자분리막(23)에 인접한 지역에서 첨점의 발생을 억제할 수 있고, 첨점이 발생하더라도 그 높이를 현저하게 감소시킬 수 있다.
듀얼 프로파일을 갖는 리세스영역(100)은 종래 기술과 비교하여 리세스영역(100) 하부의 폭이 약 수십nm 정도 넓은 프로파일(Widening profile)을 갖는다. 따라서, 종래기술과는 다르게 첨점(Horn)이 최소화되는 리세스영역을 형성하는 것이 가능하다. 도 4e를 다시 참조하면, 도면부호 'P1'은 종래기술에 따른 프로파일이고, 'P2'는 본 발명의 실시예에 따른 프로파일을 도시한 것으로서, 종래기술보다 첨점의 높이가 현저히 낮아진 프로파일을 얻을 수 있음을 알 수 있다.
넓어지는 제2리세스영역(28)을 형성하기 위한 2차 리세스식각조건은 압력, 파워 및 가스 비율이 매우 중요하다. 바람직하게, 2차 리세스식각은 10~30mtorr의 압력, 500∼1500W의 소스 파워 및 100∼300V의 바이어스 파워를 인가하면 가능하다.
다른 실시예에서, 제2리세스영역(28)을 형성한 후에, 추가적으로 제2리세스영역(28)의 폭을 좀더 넓히기 위해 3차 리세스식각을 진행할 수 있다. 이때, 3차 리세스식각은 인시튜로 진행한다. 예컨대, 3차 리세스식각은 TCP 또는 ICP를 플라즈마 소스로 이용하고 HBr/Cl2의 혼합 가스에 SF6/O2의 혼합 가스를 소량 첨가한 혼합가스를 사용하여 수행될 수 있고, 식각 조건으로 20~100 mtorr의 압력, 500~1500W의 소스 파워 및 50W 이하의 바이어스 파워를 인가함이 바람직하다. 위와 같이, 3차 리세스식각은 염소계 가스와 불소계 가스를 혼합한 혼합가스에 불소계 가스와 산소가스를 소량 첨가한 혼합가스를 이용하여 진행한다. 불소계 가스는 SF6 가스와 같은 불화황 가스외에 불화질소(NFX) 또는 불화탄소(CFX) 가스를 사용할 수도 있다. 불화질소 가스로는 NF3 가스를 사용할 수 있고, 불화탄소 가스로는 CF4 가스를 사용할 수 있다. 전술한 불소계 가스와 산소가스는 등방성 식각을 유도하는 가스이며, 이에 따라 3차 리세스식각에 의해 제2리세스영역의 폭을 더 넓힐 수 있다.
상기와 같은 식각 조건하에서 3차 리세스식각을 진행하면 등방성 식각 특성을 갖도록 식각함으로써 제2리세스영역(28)의 측면이, 예를 들어 10~15nm 정도 더 넓혀질 수 있다. 이러한 3차 리세스식각 공정을 추가적으로 수행하면, 첨점의 높이를 더욱 감소시킬 수 있다.
전술한 본 발명의 실시예에 따른 1차 식각, 2차 식각은 TCP 또는 ICP를 플라즈마 소스로 이용하는 고밀도 식각 장비에서 수행되지만, 다른 일실시예가 존재할 수도 있다. 예를 들어, 1차 식각, 2차 식각은 패러데이 실드(Faraday Shield)가 장착된 ICP 타입의 식각 장비에서 수행될 수 있다. 또한, MDS(Microwave Down Stream), ECR(Electron Cyclotron Resonance), 헬리칼(Helical) 중 어느 하나를 플라즈마 소스로 이용하는 식각 장비에서 수행될 수도 있다.
도 4f에 도시된 바와 같이, 산화막(24A)을 제거한 후에, 리세스영역(100)이 형성된 실리콘기판(21) 상에 게이트절연막(29)을 형성한다. 이어서, 리세스영역(100)을 매립할 때까지 게이트절연막(29) 상에 도전막을 증착한 후 식각하여 게 이트전극(30)을 형성한다. 이와 같이 게이트전극(30) 아래의 리세스영역(100)은 트랜지스터의 리세스채널이 된다.
도 5는 본 발명의 실시예에 따른 리세스영역의 프로파일 및 첨점을 나타낸 SEM 사진이다.
도 5를 참조하면, 종래 기술과 비교할 때 첨점의 높이가 현저히 감소함을 알 수 있다. 그리고 리세스영역(100)이 뾰족한 모양의 프로파일 대신 듀얼 프로파일을 가짐을 알 수 있다. 이에 따라 소자분리막이 매립된 트렌치의 각도가 90°이하가 되는 경우에도 첨점의 크기를 최소화할 수 있다. 그리고, 본 발명은 2차 리세스식각에 의해 더 넓어진 제2리세스영역을 형성하므로써 제1리세스영역의 선폭을 더 좁게 형성하여도 채널길이 증가효과를 얻을 수 있다. 이처럼, 제1리세스영역의 선폭을 감소시키면 후속하는 게이트전극과의 오정렬을 방지할 수 있다. 참고로, 종래기술에서는 리세스영역의 선폭을 39nm로 형성하였으나, 본 발명을 적용하면 31nm까지 선폭을 좁게 형성할 수 있다.
결국, 첨점이 최소화되면 누설 전류를 억제하여 소자의 리프레시 특성 향상이 가능하기 때문에 소자의 제조시에 수율 향상, 비용 감소 등이 가능하다.
첨점의 높이를 낮추기 위한 최적화된 식각조건은 DOE(Design Of Experiment)에 의해 얻을 수 있다.
상술한 실시예에 따르면, STI 공정시 트렌치의 각도를 90˚이하로 형성하는 경우에도 리세스영역의 첨점을 최소화하는 것이 가능하다.
또한, 듀얼 프로파일을 갖는 리세스영역을 형성하므로써 채널길이를 더욱 증가시킬 수 있다.
또한, 첨점의 감소와 함께 패싱게이트(Passing Gate)가 형성되는 지역의 소자분리막 손실(Field Oxide Loss)을 최소화할 수 있다. 여기서, 패싱게이트란 활성영역의 끝단에 인접한 소자분리막의 상부를 가로지르는 게이트전극을 의미하는 것으로서, 2차 식각이 산화막질인 소자분리막에 대해 높은 선택비를 가지므로 소자분리막의 손실을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치의 리세스 게이트 제조 방법을 도시한 도면이다.
도 2는 종래기술에 따른 높은 첨점을 도시한 SEM 사진.
도 3은 종래기술에 따른 소자분리막이 갭필되는 트렌치의 측벽각도를 보여주는 SEM 사진.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체장치의 리세스 게이트 제조 방법을 도시한 공정 단면도.
도 5는 본 발명의 실시예에 따른 리세스영역의 프로파일 및 첨점을 나타낸 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 트렌치
23 : 소자분리막 24A : 산화막
24B : 비정질카본막 27 : 제1리세스영역
28 : 제2리세스영역

Claims (19)

  1. 실리콘기판을 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하는 소자분리막을 형성하는 단계;
    상기 활성영역의 채널예정영역을 오픈시키며 산화막과 비정질카본막이 적층된 하드마스크막을 형성하는 단계; 및
    상기 하드마스크막을 식각장벽으로 상기 채널예정영역을 1차 및 2차 식각의 순서로 식각하여 듀얼 프로파일을 갖는 리세스영역을 형성하는 단계를 포함하고,
    상기 2차 식각은 상기 비정질카본막을 제거한 후에 진행하는 반도체장치의 리세스게이트 제조 방법.
  2. 제1항에 있어서,
    상기 2차 식각 후에, 상기 리세스영역의 측면을 더 확장하기 위한 3차 식각을 인시튜로 수행하는 단계
    를 더 포함하는 반도체 장치의 리세스게이트 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 리세스영역을 형성하는 단계는,
    상기 비정질카본막을 식각장벽으로 상기 1차 식각을 진행하여 제1리세스영역을 형성하는 단계;
    상기 비정질카본막을 제거하는 단계; 및
    상기 산화막을 식각장벽으로 상기 2차 식각을 진행하여 상기 제1리세스영역보다 더 넓은 제2리세스영역을 형성하는 단계
    를 포함하는 반도체장치의 리세스게이트 제조 방법.
  4. 제3항에 있어서,
    상기 1차 식각, 상기 비정질카본막의 제거단계 및 2차 식각은 플라즈마 식각 장비에서 인시튜(Insitu)로 진행하는 반도체장치의 리세스게이트 제조 방법.
  5. 제4항에 있어서,
    상기 1차 식각과 2차 식각은,
    염소(Chlorine)계 가스와 브롬(Bromine)계 가스를 혼합하여 진행하는 반도체의 리세스게이트 장치 제조 방법.
  6. 제5항에 있어서,
    상기 1차 식각 및 2차 식각은,
    HBr 대 Cl2의 유량비율을 5:1로 하고, 5∼20 mtorr의 압력, 500∼1500W의 소스 파워 및 100∼300V의 바이어스 파워를 인가하여 진행하는 반도체장치의 리세스게이트 제조 방법.
  7. 제4항에 있어서,
    상기 비정질카본막을 제거하는 단계는,
    200~1000sccm의 유량을 갖는 O2 플라즈마를 사용하되, 바이어스파워 인가없이 소스 파워를 인가하는 진행하는 반도체 장치의 리세스게이트 제조 방법.
  8. 제2항에 있어서,
    상기 3차 식각은,
    염소(Chlorine)계 가스와 브롬(Bromine)계 가스를 혼합한 혼합가스에 불소계 가스와 산소의 혼합가스를 첨가하여 진행하는 반도체 장치의 리세스게이트 제조 방법.
  9. 제8항에 있어서,
    상기 불소계 가스는 불화황 가스, 불화질소 가스 또는 불화탄소 가스 중에 선택된 어느 하나를 포함하는 반도체장치의 리세스게이트 제조 방법.
  10. 제8항에 있어서,
    상기 3차 식각은,
    20~100 mtorr의 압력, 500~1500W의 소스 파워 및 적어도 50W 이하의 바이어스 파워를 인가하여 진행하는 반도체 장치의 리세스게이트 제조 방법.
  11. 제8항에 있어서,
    상기 브롬계 가스는 HBr이고 상기 염소계 가스는 Cl2인 반도체 장치의 리세스게이트 제조 방법.
  12. 제4항에 있어서,
    상기 플라즈마식각장비는,
    MERIE, TCP, ICP, MDS, ECR 또는 헬리칼(Helical) 중에서 선택된 어느 하나 를 플라즈마 소스로 사용하는 반도체 장치의 리세스게이트 제조 방법.
  13. 반도체기판의 채널예정영역을 오픈시키며 보호막과 비정질카본막이 적층된 하드마스크막을 형성하는 단계;
    상기 비정질카본막을 식각장벽으로 상기 채널예정영역을 1차 식각하여 제1리세스영역을 형성하는 단계;
    상기 비정질카본막을 제거하는 단계; 및
    상기 보호막을 식각장벽으로 상기 제1리세스영역의 저면을 2차 식각하여 제2리세스영역을 형성하는 단계
    를 포함하는 반도체장치의 리세스채널 형성 방법.
  14. 제13항에 있어서,
    상기 1차 식각, 상기 비정질카본막의 제거단계 및 2차 식각은 플라즈마 식각 장비에서 인시튜(Insitu)로 진행하는 반도체장치의 리세스채널 형성 방법.
  15. 제14항에 있어서,
    상기 1차 식각 및 2차 식각은,
    식각가스, 압력, 소스파워 및 바이어스파워를 동일하게 하여 진행하는 반도체장치의 리세스채널 형성 방법.
  16. 제14항에 있어서,
    상기 비정질카본막을 제거하는 단계는,
    O2 플라즈마를 사용하되, 바이어스파워 인가없이 소스 파워를 인가하는 진행하는 반도체 장치의 리세스채널 형성 방법.
  17. 제14항에 있어서,
    상기 플라즈마식각장비는,
    MERIE, TCP, ICP, MDS, ECR 또는 헬리칼(Helical) 중에서 선택된 어느 하나를 플라즈마 소스로 사용하는 반도체 장치의 리세스채널 형성 방법.
  18. 제13항에 있어서,
    상기 반도체기판은 실리콘기판을 포함하고, 상기 보호막은 산화막을 포함하는 반도체장치의 리세스채널 형성 방법.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서,
    상기 2차 식각 후에, 상기 제2리세스영역의 측면을 더 확장하기 위한 3차 식각을 인시튜로 수행하는 단계
    를 더 포함하는 반도체 장치의 리세스채널 형성 방법.
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