KR100771542B1 - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents
반도체 소자의 트렌치 소자분리막 형성방법 Download PDFInfo
- Publication number
- KR100771542B1 KR100771542B1 KR1020060041636A KR20060041636A KR100771542B1 KR 100771542 B1 KR100771542 B1 KR 100771542B1 KR 1020060041636 A KR1020060041636 A KR 1020060041636A KR 20060041636 A KR20060041636 A KR 20060041636A KR 100771542 B1 KR100771542 B1 KR 100771542B1
- Authority
- KR
- South Korea
- Prior art keywords
- gas
- trench
- forming
- semiconductor substrate
- buried insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000002955 isolation Methods 0.000 title claims abstract description 28
- 239000007789 gas Substances 0.000 claims abstract description 45
- 150000004767 nitrides Chemical class 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 29
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052786 argon Inorganic materials 0.000 claims abstract description 8
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 7
- 229920000642 polymer Polymers 0.000 claims abstract description 7
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- LGPPATCNSOSOQH-UHFFFAOYSA-N 1,1,2,3,4,4-hexafluorobuta-1,3-diene Chemical compound FC(F)=C(F)C(F)=C(F)F LGPPATCNSOSOQH-UHFFFAOYSA-N 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052799 carbon Inorganic materials 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명의 반도체 소자의 트렌치 소자분리막 형성방법은, 반도체기판 내에 트렌치를 형성하는 단계; 반도체 기판에 트렌치의 일부를 매립하는 1차 매립절연막을 형성하는 단계; 상기 반도체 기판에 질화막과 산화막의 식각 선택비가 10:1 이상인 가스를 이용하여 상기 1차 매립절연막에 발생된 오버행 부분을 식각하는 단계; 1차 매립절연막 상에 2차 매립절연막을 형성하는 단계; 2차 매립절연막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함한다.
혼 현상, 헥사플루오로부타디엔, 오버행
Description
도 1은 종래 기술에 따른 리세스된 채널을 가지는 반도체 소자를 설명하기 위해 나타내보인 도면이다.
도 2는 도 1을 X-X' 방향으로 잘라낸 부분을 확대하여 나타내보인 도면이다.
도 3은 종래 기술에 따른 반도체 소자의 클리핑 현상을 설명하기 위해 나타내보인 도면이다.
도 4 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 208 : 패드질화막패턴
216 : 라이너질화막 218 : 산화막
222 : 트렌치 소자분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도 체 소자의 트렌치 소자분리막 형성방법에 관한 것이다.
최근, 디램(DRAM) 셀이 고집적화 됨에 따라 트랜지스터의 크기가 작아지고 이로 인해 채널 길이 또한 짧아지고 있다. 채널길이가 짧아지게 되면 트랜지스터의 단채널 효과를 심화시켜 문턱전압을 감소시킨다. 이에 따라 반도체 기판 내에 소정 깊이의 트렌치를 형성하여 유효채널길이를 길게 함으로써, 소자의 집적도를 감소시키지 않으면서도 단채널 효과를 억제할 수 있는 리세스 게이트에 대한 연구가 진행되고 있다.
도 1은 종래 기술에 따른 리세스된 채널을 가지는 반도체 소자를 설명하기 위해 나타내보인 도면이다. 도 2는 도 1을 X-X' 방향으로 잘라낸 부분을 확대하여 나타내보인 도면이다.
도 1 및 도 2를 참조하면, 리세스 게이트는 활성영역 및 소자분리영역이 정의된 반도체 기판(100)의 소자분리영역 내에 소자분리용 트렌치(101)가 배치된다. 소자분리용 트렌치(101) 내벽에는 측벽산화막(102), 라이너질화막(104) 및 라이너산화막(106)이 형성되어 있으며, 소자분리용 트렌치(101)를 매립하는 트렌치 소자분리막(110)이 형성되어 있다. 다음에 반도체 기판(100)의 활성영역 내에 리세스 게이트용 트렌치(미도시함)가 배치되고, 상기 리세스 게이트용 트렌치상에 게이트스택(108)이 배치되어 있다.
이러한 리세스 게이트용 트렌치를 형성하는 식각을 수행할 때 반도체 기판(100)과 트렌치 소자분리막(110)이 만나는 부분에 위치하는 측벽산화막(102)으로 인해 식각이 방해되면서 식각이 느려지게 된다. 이와 같이 식각 속도가 차이나면서 트렌치 소자분리막(110)과 인접하는 반도체 기판(100)의 모서리 부분이 돌출되는(114) 혼(horn) 현상이 발생한다. 혼 현상이 발생하면 게이트 전극에 전류가 지나갈 때 돌출되어 있는 부분(114)에 전계가 집중되면서 셀 문턱전압이 심하게 저하된다. 셀 문턱전압이 저하되면, 소자의 동작에 오류를 가져오게 됨에 따라 소자의 특성이 열화될 수 있다. 또한 혼 현상에 의해 기생채널이 형성되면서 셀 문턱전압이 감소하고 누설전류를 증가시켜 리프레시 특성이 열화될 수 있다. 그리고 백 바이어스(back bias)에 대한 의존성이 증가하면서 백 바이어스가 조금만 변해도 문턱전압이 급격히 변화하여 반도체 소자의 안정성에 문제가 발생할 수 있다.
이와 같이 반도체 소자의 전기적 특성에 영향을 미치는 혼 현상은 패드질화막패턴의 클리핑(clipping)현상에 의해 영향을 받게 된다.
도 3은 종래 기술에 따른 반도체 소자의 클리핑 현상을 설명하기 위해 나타내보인 도면이다.
도 3을 참조하면, 소자분리용 트렌치(101)를 형성하기 위한 식각시 패드질화막패턴(116)의 일정 부분(a)이 손실(loss)될 수 있다. 이러한 패드질화막패턴(116)의 손실은 트렌치(101)를 매립하기 위해 매립절연막을 증착하고, 식각을 반복하는 과정에서 더욱 증가할 수 있다. 이렇게 패드질화막패턴(116)이 손실되면서 이후 매립절연막 형성시 패드질화막패턴(116)이 깎여져 나간 부분에 산화막이 쌓이면서 참조부호'b' 영역으로 한정될 매립절연막이 상기 패드질화막패턴(116)이 깎인 부분(a)까지 더 증착된다. 이렇게 더 증착된 산화막에 의해 이후 패드질화막 패턴(116)을 제거할 때, 트렌치 소자분리막(120)은 제거되지 않게 되고, 후속에서 이 루어지는 리세스 게이트용 트렌치 형성시 상기 제거되지 않은 트렌치 소자분리막(120)이 배리어막 역할을 하면서 혼 현상이 심화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 리세스 채널용 트렌치 형성시 발생하는 혼(horn) 현상을 제거하여 반도체 소자의 전기적 특성을 개선하는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법은, 반도체기판 내에 트렌치를 형성하는 단계; 상기 반도체 기판에 트렌치의 일부를 매립하는 1차 매립절연막을 형성하는 단계; 상기 반도체 기판에 질화막과 산화막의 식각 선택비가 10:1인 가스를 이용하여 상기 1차 매립절연막에 발생된 오버행 부분을 식각하는 단계; 상기 식각 도중 발생된 폴리머를 제거하기 위해 아르곤(Ar) 가스 및 산소(O2) 가스를 이용하여 폴리머를 제거하는 단계;상기 1차 매립절연막 상에 2차 매립절연막을 형성하는 단계; 상기 2차 매립절연막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 트렌치를 형성하는 단계 이후에, 상기 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계; 및 상기 반도체 기판 전면에 라이너질화막을 형성하는 단계를 포함할 수 있다.
질화막과 산화막의 식각 선택비가 10:1인 가스는, 헥사플루오로부타디엔(C4F6)을 포함하는 CF계 가스와 산소 가스의 혼합가스인 것이 바람직하다.
상기 질화막과 산화막의 식각 선택비가 10:1인 가스는 10-30sccm의 유량으로 공급하고, 산소 가스는 10-30sccm의 유량으로 공급되는 것이 바람직하다.
상기 1차 매립절연막에 발생된 오버행 부분을 식각하는 단계 이후에 아르곤(Ar) 가스 및 산소(O2) 가스를 이용하여 식각 도중 발생되는 폴리머를 제거하는 단계를 더 포함하는 것이 바람직하다.
상기 아르곤 가스는 50-150sccm의 유량으로 공급하고, 산소 가스는 100-300sccm의 유량으로 공급될 수 있다.
상기 2차 매립절연막을 증착하는 단계는, 1차 매립절연막의 증착 및 식각이 수행된 챔버에서 인-시츄(in-situ)로 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 4를 참조하면, 반도체 기판(200) 위에 패드산화막(202)과 패드질화막(204)을 순차적으로 증착한다. 여기서 패드산화막(202)은 패드질화막(204)의 인력에 의한 반도체 기판(200)의 스트레스를 완화하는 역할을 한다. 다음에 감광막을 도포하고, 노광 및 패터닝하여 패드질화막(204)의 표면을 노출시키는 감광막 패 턴(206)을 형성한다.
다음에 도 5를 참조하면, 감광막 패턴(206)을 식각마스크로 패드질화막(204) 및 패드산화막(202)의 노출부분을 순차적으로 제거하여 반도체 기판(200)의 소자분리영역을 노출시키는 패드질화막패턴(208) 및 패드산화막패턴(210)을 형성한다. 계속해서 반도체 기판(200)의 노출부분에 대한 식각공정을 수행하여 반도체 기판(200) 내에 소정 깊이를 갖는 트렌치(212)를 형성한다.
다음에 도 6을 참조하면, 산화공정을 수행하여 트렌치(212) 내부에 측벽산화막(214)을 형성한다. 측벽산화막(214)은 건식 산화법인 열산화방법을 이용하여 형성할 수 있다. 다음에 측벽산화막(214) 위에 라이너질화막(216)을 형성한다. 라이너질화막(216)은 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 사용하여 퍼니스(furnace)에서 형성할 수 있다. 여기서 측벽산화막(214)은 라이너질화막(216)이 반도체 기판(200) 위에 바로 증착되어 발생하는 스트레스를 방지하는 버퍼막 역할을 한다.
다음에 도 7을 참조하면, 반도체 기판(200) 상에 증착공정을 수행하여 트렌치의 일부를 매립하는 1차 매립절연막(218)을 형성한다.
이를 위해 먼저 반도체 기판(200)을 고밀도 플라즈마(HDP; High Density Plasma)챔버 내에 로딩시킨다. 다음에 고밀도 플라즈마 챔버 내로 소스 가스로 사일렌(SiH4)가스를 공급하고, 첨가 가스로 산소(O2)가스, 헬륨(He) 가스 또는 수소(H2)가스 가운데 하나 이상의 첨가 가스를 공급한다. 이와 함께 적절한 전압을 인 가하여 플라즈마를 형성한 다음, 고밀도 플라즈마 챔버 하부에서 바이어스 파워를 걸면 반도체 기판(200) 상에 1차 매립절연막(218)이 형성된다.
여기서 1차 매립절연막(218)은 반도체 기판(200) 내의 트렌치(212)를 매립하는 동안 패드산화막패턴(210), 패드질화막패턴(208)의 상부에도 산화막이 쌓이게 되면서 트렌치 상부(219)에 오버행(overhang)이 발생할 수 있다. 이처럼 트렌치(212) 상부에 오버행된 부분을 제거하기 위해 식각공정을 진행한다.
도 8을 참조하면, 반도체 기판(200)에 카본 함유 가스 및 산소(O2) 가스를 이용한 식각공정을 수행하여, 트렌치(212) 상부에 형성되어 있는 오버행을 제거한다. 여기서 카본 함유 가스는 헥사플루오로부타디엔(C4F6) 가스를 포함하는 CF계 가스를 이용할 수 있다.
이와 같이 트렌치(212) 상부에 형성되어 있는 오버행을 제거하기 위해 1차 매립절연막(218)의 증착공정이 수행된 고밀도 플라즈마 챔버 내에 30mTorr의 압력 하에서 헥사플루오로부타디엔(C4F6) 가스를 10-30sccm의 유량으로 공급하고, 산소(O2)가스를 10-30sccm의 유량으로 공급하며, 아르곤(Ar)가스를 700-900sccm의 유량으로 공급한다. 이와 함께 적절한 소스 파워, 예를 들어 600-800W의 파워로 인가하여 플라즈마를 형성한 다음에 고밀도 플라즈마 챔버 하부에서 1000-1200W의 바이어스 파워를 걸어주면서 오버행을 제거하는 식각공정을 실시한다.
이와 같은 헥사플루오로부타디엔(C4F6) 가스를 포함하는 CF계 가스 및 산 소(O2)가스를 이용하여 식각공정을 실시하면, 산화막과 질화막의 선택비가 10:1정도로 산화막의 식각 속도가 빨라 트렌치(212)의 상부와 측면의 라이너 질화막에 대한 어택(attack) 없이 트렌치(212)를 매립하는데 방해가 되는 트렌치(212) 측면의 오버행을 완전히 제거할 수 있다. 또한, 패드질화막패턴(208)이 손실되는 것을 방지할 수 있어, 이후 리세스 채널용 트렌치 형성시 상기 패드질화막패턴(208)의 손실에 의해 혼 결함이 발생하는 것을 방지할 수 있다.
다음에 고밀도 플라즈마 챔버 내에 20mTorr의 압력 하에서 산소(O2)가스를 100-300sccm의 유량으로 공급하고, 아르곤(Ar)가스를 50-150sccm의 유량으로 공급한다. 이와 함께 적절한 소스 파워, 예를 들어 900-1100W의 파워로 인가하여 플라즈마를 형성한 다음에 챔버 하부에서 100-300W의 바이어스 파워를 걸어주어 오버행을 제거하는 도중에 발생하는 폴리머(polymer)를 제거한다.
다음에 도 9를 참조하면, 고밀도 플라즈마 챔버 내에 사일렌(SiH₄)가스를 추가로 공급하여 트렌치(212) 및 반도체 기판(200)을 매립하는 2차 매립절연막(220), 예컨대 고밀도 플라즈마 산화막을 형성한다. 상기 고밀도 플라즈마 산화막의 증착은 프리히팅이 수행된 고밀도 플라즈마 챔버에서 인-시츄(in-situ)로 이루어질 수 있다. 여기서 2차 매립절연막(220)은 공간 마진이 좁은 트렌치(212)를 매립하기 위해 증착-식각-증착(DED; Deposition-Etch-Deposition), 증착-식각-증착-식각-증착(DEDED; Dep-Etch-Dep-Etch-Dep) 가운데 하나를 이용하여 진행할 수 있다.
다음에 도 10을 참조하면, 패드질화막패턴(208)이 노출되도록 평탄화 공정, 예컨대 화학적기계적연마(CMP; Chemical Mechanical Polishing)를 수행한 후에, 패드질화막패턴(208) 및 패드산화막패턴(210)을 제거하여 트렌치 소자분리막(222)을 형성한다.
본 발명에 따른 트렌치 소자분리막 형성방법은 매립절연막을 증착하는 공정에서 종래의 경우 패드질화막이 클리핑(clipping)되면서 소자분리막용 산화막에 가려져서 발생하는 혼(horn) 현상을 식각공정에서 산화막에 대한 선택비가 훨씬 높은 카본 함유 가스, 예컨대 CF계 가스를 이용하여 패드질화막 및 측면의 라이너질화막의 어택 없이 갭필에 방해되는 트렌치 측면의 산화막을 쉽게 제거함으로써 갭필에 대한 마진을 높이고, 아울러 패드질화막의 손실이 없어지므로 이러한 패드질화막 손실에 의해 만들어지는 혼 결함이 발생하는 것을 방지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법에 의하면, 산화막에 대한 선택비가 훨씬 높은 카본 함유 가스를 이용하여 트렌치 상에 발생하는 오버행을 제거함으로써 혼(horn) 현상이 발생하는 것을 방지할 수 있다. 이에 따라 혼 현상에 의한 반도체 소자의 전기적 특성 열화를 개선할 수 있다.
Claims (7)
- 반도체기판 내에 트렌치를 형성하는 단계;상기 반도체 기판에 트렌치의 일부를 매립하는 1차 매립절연막을 형성하는 단계;상기 반도체 기판에 질화막과 산화막의 식각 선택비가 10:1인 가스를 이용하여 상기 1차 매립절연막에 발생된 오버행 부분을 식각하는 단계;상기 식각 도중 발생된 폴리머를 제거하기 위해 아르곤(Ar) 가스 및 산소(O2) 가스를 이용하여 폴리머를 제거하는 단계;상기 1차 매립절연막 상에 2차 매립절연막을 형성하는 단계; 및상기 2차 매립절연막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항에 있어서, 상기 트렌치를 형성하는 단계 이후에,상기 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계; 및상기 반도체 기판 전면에 라이너질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항에 있어서,상기 질화막과 산화막의 식각 선택비가 10:1인 가스는, 헥사플루오로부타디엔(C4F6)을 포함하는 CF계 가스와 산소 가스의 혼합가스인 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항에 있어서,상기 질화막과 산화막의 식각 선택비가 10:1인 가스는 10-30sccm의 유량으로 공급하고, 산소 가스는 10-30sccm의 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 삭제
- 제1항에 있어서,상기 아르곤 가스는 50-150sccm의 유량으로 공급하고, 산소 가스는 100-300sccm의 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항에 있어서,상기 2차 매립절연막을 증착하는 단계는, 1차 매립절연막의 증착 및 식각이 수행된 챔버에서 인-시츄(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060041636A KR100771542B1 (ko) | 2006-05-09 | 2006-05-09 | 반도체 소자의 트렌치 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060041636A KR100771542B1 (ko) | 2006-05-09 | 2006-05-09 | 반도체 소자의 트렌치 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100771542B1 true KR100771542B1 (ko) | 2007-10-30 |
Family
ID=38816337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060041636A KR100771542B1 (ko) | 2006-05-09 | 2006-05-09 | 반도체 소자의 트렌치 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100771542B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066342A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
| US6849193B2 (en) * | 1999-03-25 | 2005-02-01 | Hoiman Hung | Highly selective process for etching oxide over nitride using hexafluorobutadiene |
| KR20050017585A (ko) * | 2003-08-14 | 2005-02-22 | 삼성전자주식회사 | 고밀도 플라즈마 증착법을 이용한 갭필 방법 |
-
2006
- 2006-05-09 KR KR1020060041636A patent/KR100771542B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849193B2 (en) * | 1999-03-25 | 2005-02-01 | Hoiman Hung | Highly selective process for etching oxide over nitride using hexafluorobutadiene |
| KR20010066342A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
| KR20050017585A (ko) * | 2003-08-14 | 2005-02-22 | 삼성전자주식회사 | 고밀도 플라즈마 증착법을 이용한 갭필 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101003496B1 (ko) | 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법 | |
| KR100818714B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US7902037B2 (en) | Isolation structure in memory device and method for fabricating the same | |
| KR20090033124A (ko) | 반도체장치의 리세스게이트 제조 방법 | |
| CN107293545B (zh) | 半导体存储器件及其制造方法 | |
| KR100713001B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR20080095621A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| US20090004839A1 (en) | Method for fabricating an interlayer dielectric in a semiconductor device | |
| KR20000013397A (ko) | 트렌치 격리 형성 방법 | |
| KR20060105857A (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
| KR100771542B1 (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
| KR20060122139A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100780629B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조 방법 | |
| KR100801739B1 (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
| KR20060105852A (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
| KR100894771B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100755056B1 (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
| KR20070102271A (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
| KR101008986B1 (ko) | 트랜지스터의 게이트 형성 방법 | |
| KR100669557B1 (ko) | 반도체 소자의 리세스 게이트 형성 방법 | |
| KR100792357B1 (ko) | 반도체소자의 리세스게이트 제조 방법 | |
| KR20060100050A (ko) | 리세스 채널을 갖는 반도체 소자의 트렌치 소자분리막 형성방법 | |
| KR100538809B1 (ko) | Ｎｆ3 ｈｄｐ 산화막을 이용한 소자분리막 형성방법 | |
| KR100806516B1 (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
| KR100702125B1 (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |