CN107293545B - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件及其制造方法，其中，所述制造方法包括：提供基底，在基底上形成堆叠层；刻蚀堆叠层和基底，形成多个平行的第一沟槽；在第一沟槽的内壁依次形成第一衬垫层和第一介质层，第一衬垫层的高度介于浮栅层与隧穿介质层之间，第一介质层的高度低于隧穿介质层，形成第二沟槽；在第二沟槽内形成牺牲层，所述牺牲层的高度介于浮栅层与隧穿介质层之间，形成第三沟槽；在浮栅层上、第三沟槽的侧壁及其底部形成第二介质层，在第二介质层上形成控制栅层；在控制栅层和浮栅层内形成多个第四沟槽，第四沟槽的底部暴露出牺牲层的表面；沿着第四沟槽去除所述牺牲层。本发明实施例的制造方法降低了位线之间的干扰，提高半导体存储器件的性能。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体存储器件及其制造方法。
背景技术
随着半导体器件集成度的增加、器件尺寸和器件之间的间隔的缩小，相邻存储单元之间的串扰现象越来越严重，容易导致操作错误或电学特性恶化等问题，因此如何减小存储单元之间的串扰变得尤为重要。
目前半导体存储器件中，相邻存储单元之间的电介质通常为氧化物，而氧化物的介电常数较大，大约为3.9。为了解决这一问题，方法之一是降低电介质的介电常数，即半导体工艺中通常以低介电材料取代氧化硅等高介电常数的电介质，然而当工艺技术逐步演进至更加微小的尺寸时，低介电材料也已无法满足要求。理想情况下，电介质的介电常数可以降低至1.0，即真空的介电常数。因此需要一种能够降低相邻存储单元之间的电介质的介电常数，以减小串扰的方法。
发明内容
本发明解决的技术问题是提供一种半导体存储器件及其制造方法，以降低位线之间的干扰，提高半导体存储器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体存储器件及其制造方法，包括：提供基底，在所述基底上形成堆叠层，所述堆叠层包括依次位于基底上的隧穿介质层和浮栅层；刻蚀所述堆叠层和基底，形成多个平行的间隔排列的堆叠结构，所述堆叠结构之间的间隔形成多个平行的第一沟槽，所述第一沟槽的底部暴露出基底、侧壁暴露出基底、隧穿介质层和浮栅层；在所述第一沟槽的内壁依次堆叠形成第一衬垫层和第一介质层，所述第一沟槽内的第一衬垫层的高度介于所述浮栅层与隧穿介质层之间，所述第一沟槽内的第一介质层的高度低于所述隧穿介质层，为此形成第二沟槽，所述第二沟槽的底部暴露出第一介质层、侧壁暴露出第一衬垫层和浮栅层；在所述第二沟槽内形成牺牲层，所述牺牲层的高度介于所述浮栅层与隧穿介质层之间，为此形成第三沟槽，所述第三沟槽的底部暴露出所述牺牲层、侧壁暴露出所述浮栅层；在所述浮栅层上、所述第三沟槽的侧壁及其底部形成第二介质层，在所述第二介质层上形成控制栅层，以填充满所述第三沟槽；刻蚀所述控制栅层、第二介质层和浮栅层，形成多个平行的第四沟槽，每个第四沟槽的延伸方向与第一沟槽的延伸方向垂直，所述第四沟槽的底部暴露出所述牺牲层的表面；沿着所述第四沟槽去除所述牺牲层。
可选地，形成所述第二沟槽的方法包括：在所述第一沟槽的内壁形成第一衬垫层，在所述第一衬垫层上形成第一介质层，以填充所述第一沟槽；平坦化所述第一衬垫层和第一介质层，并进行退火工艺；采用干法刻蚀工艺刻蚀所述第一衬垫层和第一介质层，使所述第一沟槽内的第一衬垫层和第一介质层的高度介于所述浮栅层与隧穿介质层之间，暴露出所述浮栅层的表面；采用具有第一蚀刻选择性的湿法刻蚀工艺刻蚀所述第一介质层，使所述第一沟槽内的第一介质层的高度低于所述隧穿介质层，所述第一蚀刻选择性为刻蚀所述第一介质层的速率高于所述第一衬垫层。
可选地，形成所述第一衬垫层的材料包括氧化硅；形成所述第一衬垫层的工艺包括高温热氧化工艺；形成所述第一衬垫层的厚度范围为50埃至150埃。
可选地，形成所述第一介质层的材料包括氧化硅；形成所述第一介质层的工艺包括流体化学气相沉积工艺或者旋涂工艺。
可选地，形成所述第三沟槽的方法包括：在所述浮栅层上、第二沟槽的侧壁及底部形成第二衬垫层；在所述第二衬垫层上形成牺牲层，以填充满所述第二沟槽；平坦化所述牺牲层；去除所述牺牲层的一部分，使牺牲层的高度介于浮栅层与隧穿氧化层之间，为此形成第三沟槽，所述第三沟槽的侧壁暴露出所述第二衬垫层的一部分；去除所述浮栅层上、以及所述第三沟槽的侧壁暴露出的第二衬垫层，以暴露出所述浮栅层的表面。
可选地，形成所述第二衬垫层的材料包括氧化硅；形成所述第二衬垫层的工艺包括高温热氧化工艺；形成所述第二衬垫层的厚度范围为30埃至80埃。
可选地，去除所述牺牲层的一部分，使牺牲层的高度介于浮栅层与隧穿氧化层之间的方法包括采用具有第二蚀刻选择性的干法刻蚀或具有第二蚀刻选择性的湿法刻蚀工艺刻蚀所述牺牲层，所述第二蚀刻选择性为刻蚀牺牲层的速率高于刻蚀第二衬垫层的速率。
可选地，沿着所述第四沟槽去除所述牺牲层的方法包括：在所述第四沟槽的侧壁和底部依次形成第三衬垫层和第四衬垫层；去除所述第四沟槽底部的第三衬垫层和第四衬垫层，暴露出所述牺牲层的表面；采用具有第三蚀刻选择性的干法刻蚀工艺刻蚀第四沟槽底部暴露出的所述牺牲层的一部分，所述第三蚀刻选择性为刻蚀牺牲层的速率大于刻蚀第二衬垫层、第三衬垫层、第四衬垫层以及第二介质层的速率；采用具有第三蚀刻选择性的湿法刻蚀工艺进一步刻蚀所述牺牲层，以完全去除所述牺牲层，形成位于第二衬垫层与第二介质层之间、沿第一沟槽方向延伸的空气隙。
可选地，在沿着所述第四沟槽去除所述牺牲层之后，还包括：在所述第四衬垫层表面形成第三介质层，以填充满所述第四沟槽，所述第三介质层的底部位于所述空气隙之上。
可选地，形成所述第三衬垫层的材料为二氧化硅，形成所述第三衬垫层的工艺为高温热氧化工艺，所述第三衬垫层的厚度范围为20埃至40埃；形成所述第四衬垫层的材料为二氧化硅，形成所述第四衬垫层的工艺为化学气相沉积工艺，所述第四衬垫层的厚度范围为50埃至150埃。
可选地，形成所述牺牲层的材料包括多晶硅；形成所述牺牲层的工艺包括流体化学气相沉积工艺或低压化学气相沉积工艺。
可选地，所述第二介质层的材料为氧化硅-氮化硅-氧化硅的三层结构；形成所述氧化硅-氮化硅-氧化硅的三层结构中的下层氧化硅的工艺包括热氧化工艺或化学气相沉积工艺，形成所述氧化硅-氮化硅-氧化硅的三层结构中的中层氮化硅的工艺包括低压化学气相沉积或等离子体增强化学气相沉积工艺，形成所述氧化硅-氮化硅-氧化硅的三层结构中的上层氧化硅的工艺包括热氧化工艺；形成所述第二介质层的厚度范围为80埃至160埃。
相应地，本发明实施例还提供一种半导体存储器件，包括：基底、以及位于所述基底上的多个平行的间隔排列的堆叠结构，所述堆叠结构包括依次位于基底上的隧穿介质层和浮栅层，相邻的堆叠结构之间形成第一沟槽，所述第一沟槽延伸入基底内部，所述第一沟槽的底部暴露出基底、侧壁暴露出基底、隧穿介质层和浮栅层；位于第一沟槽内壁的第一衬垫层、以及位于第一衬垫层上的第一介质层，所述第一沟槽内的第一衬垫层的高度介于所述浮栅层与所述隧穿介质层之间，所述第一沟槽内的第一介质层的高度低于所述隧穿介质层；位于所述第一衬垫层和第一介质层上的第二衬垫层；空气隙，位于所述第一沟槽内且沿第一沟槽方向延伸，所述空气隙的侧壁与底部暴露出所述二衬垫层；第二介质层，覆盖所述浮栅层和空气隙的表面；控制栅层，位于所述第二介质层上；位于所述控制栅层和浮栅层内的多个平行的第四沟槽，每个第四沟槽的延伸方向与第一沟槽的延伸方向垂直，所述第四沟槽的底部暴露出所述空气隙和隧穿介质层的表面；第三介质层，位于所述第四沟槽内且填充满所述第四沟槽。
可选地，所述空气隙的高度介于所述浮栅层与隧穿介质层之间；所述空气隙的纵向尺寸范围为大于150埃。
可选地，所述第一衬垫层的材料包括氧化硅；所述第一衬垫层的厚度范围为50埃至150埃。
可选地，所述第一介质层的材料包括氧化硅。
可选地，所述第二衬垫层的材料包括氧化硅；所述第二衬垫层的厚度范围为30埃至80埃。
可选地，所述第二介质层的材料包括氧化硅-氮化硅-氧化硅的三层结构；所述第二介质层的厚度范围为80埃至160埃。
可选地，还包括第三衬垫层和第四衬垫层，所述第三衬垫层位于第四沟槽的侧壁，所述第四衬垫层位于所述第三衬垫层上，所述第三介质层位于第四衬垫层的表面且填充满所述第四沟槽。
可选地，所述第三衬垫层的材料包括二氧化硅，所述第三衬垫层的厚度范围为20埃至40埃；所述第四衬垫层的材料包括二氧化硅，所述第四衬垫层的厚度范围为50埃至150埃。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例的形成方法，通过在第一沟槽内形成位于隧穿氧化层附近的第一衬垫层和第一介质层，并使用具有第一蚀刻选择性的刻蚀工艺刻蚀所述第一介质层，使其高度低于隧穿介质层，从而形成第二沟槽；然后在第二沟槽内形成所述牺牲层，为后续形成空气隙占据了空间；再通过第四沟槽形成暴露出所述牺牲层表面的开口，通过所述开口去除牺牲层，形成位于第二衬垫层与第二介质层之间且沿第一沟槽方向延伸的空气隙。由于空气的介电常数较低，形成的所述空气隙位于相邻浮栅层之间容易发生干扰的隧穿氧化层附近，极大地降低了位线之间的干扰，提高了半导体存储器件的性能。
进一步地，本发明实施例的形成方法，在沿着第四沟槽去除所述牺牲层之前，在所述第四沟槽的侧壁依次形成第三衬垫层和第四衬垫层，可以在控制栅层的表面形成保护层，避免后续通过第四沟槽去除所述牺牲层时，对控制栅层造成损伤；此外，所述第四衬垫层的厚度可以精确控制形成于所述第四沟槽底部、用于去除所述牺牲层的开口的大小。
进一步地，本发明实施例的形成方法，在沿着第四沟槽去除所述牺牲层时，通过两步刻蚀方法，即在采用具有第三蚀刻选择性的湿法刻蚀工艺之前，先采用具有第三蚀刻选择性的干法刻蚀工艺刻蚀所述牺牲层，能够增大后续湿法刻蚀工艺中的刻蚀剂与牺牲层之间的接触面积，有助于湿法刻蚀工艺彻底去除位于控制栅层之下的牺牲层。
本发明实施例的器件，通过在第一沟槽内靠近基底的部分形成第一介质层，以隔离相邻基底内的有源区；而在第一沟槽内靠近隧穿氧化层的部分形成空气隙。由于空气的介电常数较低，所形成的空气隙位于相邻浮栅层之间容易发生干扰的隧穿氧化层附近，极大地降低位线之间的干扰，提高了半导体存储器件的性能。
进一步地，所述空气隙位于所述第二介质层与第二衬垫层之间，使得空气隙的形状与位置容易控制。
附图说明
图1是本发明一个实施例的半导体存储器件的制造方法的流程示意图；
图2至图12、和图14至图19是本发明一个实施例的半导体存储器件的制造方法的中间步骤的结构示意图；
图13是本发明一个实施例的半导体存储器件的存储单元阵列区的布局示意图；
图20是本发明一个实施例的半导体存储器件的立体结构示意图。
具体实施方式
本发明实施例提供一种半导体存储器件的制造方法，下面结合附图加以详细的说明。
图1是本发明一个实施例的半导体存储器件的制造方法的流程示意图。
图2至图12、以及图14至图19是本发明一个实施例的半导体存储器件的制造方法的中间步骤的结构示意图。
图13是本发明一个实施例的半导体存储器件的存储单元阵列区的布局示意图。
参考图2，执行图1中的步骤S11，提供基底100，在所述基底100上形成堆叠层，所述堆叠层包括依次位于基底100上的隧穿介质层101和浮栅层102。
所述基底100的材料可以为单晶硅、单晶锗、硅锗、磷化镓、砷化镓、碳化硅、砷化铟、绝缘体上硅衬底或绝缘体上锗衬底等。在一个实施例中，所述基底100的材料为单晶硅。
所述隧穿介质层101的材料可以为氧化硅、或掺杂氮的氧化硅等。所述隧穿介质层101可以通过对基底100的表面进行热氧化来形成，形成所述隧穿介质层101的厚度范围为60埃至80埃。
所述浮栅层102形成于隧穿介质层101上，浮栅层102的材料可以为金属、金属合金、金属氮化物、金属硅化物、或其复合物。浮栅层102的材料还可以为掺杂的多晶硅、多晶硅-锗合金材料或者多晶硅金属硅化物材料。在一个实施例中，所述浮栅层102的材料为掺杂的多晶硅。形成所述浮栅层102的方法是本领域技术人员熟知的技术，在此不再赘述。
参考图3和图4，图3是图4中所示的基底100及堆叠层朝向堆叠层表面的俯视结构示意图，图4是图3沿XX'线的剖面结构示意图。执行图1中的步骤S13，刻蚀所述堆叠层和基底100，沿第一方向y形成多个平行的间隔排列的堆叠结构，以隔离所述基底100中的有源区，所述堆叠结构之间的间隔形成多个平行的第一沟槽111。X、X'是沿第二方向x上的两个点，所述第二方向x与第一方向y垂直。
在一些实施例中，刻蚀所述堆叠层及基底100形成多个平行的第一沟槽111的方法包括：在所述基底100和堆叠层上依次形成图形化的第一硬掩模层103、以及图形化的硬掩模氧化层104；以所述图形化的第一硬掩模层103、以及图形化的硬掩模氧化层104为掩模，沿第一方向y刻蚀所述堆叠层及基底100，形成多个平行的第一沟槽111，所述第一沟槽111的底部暴露出基底100、侧壁暴露出基底100、隧穿介质层101、浮栅层102、图形化的第一硬掩模层103、以及图形化的硬掩模氧化层104。其中，刻蚀所述堆叠层及基底100的工艺为各向异性的干法刻蚀工艺。所述图形化的第一硬掩模层103、以及图形化的硬掩模氧化层104在刻蚀形成所述第一沟槽111的过程中，起到保护所述堆叠层表面的作用。
在其它实施例中，在所述基底100和堆叠层上仅形成图形化的第一硬掩模层103，而不形成图形化的硬掩模氧化层104。在所述图形化的第一硬掩模层103足以阻挡和保护所述堆叠层表面的情况下，所述图形化的硬掩模氧化层104可以减薄甚至去除。本发明对是否形成所述图形化的硬掩模氧化层104不作限制。
参考图5至图8，执行图1中的步骤S15，在所述第一沟槽111的内壁依次堆叠形成第一衬垫层和第一介质层，所述第一沟槽111内的第一衬垫层的高度介于所述浮栅层102与隧穿介质层101之间，所述第一沟槽111内的第一介质层的高度低于所述隧穿介质层101，为此形成第二沟槽，所述第二沟槽的底部暴露出第一介质层、侧壁暴露出第一衬垫层和浮栅层。形成所述第二沟槽的具体方法为：
参考图5，在所述第一沟槽111(如图4所示)的内壁形成第一衬垫层105，在所述第一衬垫层105上形成第一介质层106，以填充所述第一沟槽111。其中所述第一衬垫层105覆盖所述硬掩模氧化层104的表面、以及第一沟槽111的侧壁和底部。
形成所述第一衬垫层105的材料包括氧化硅，形成所述第一衬垫层105的工艺为高温热氧化工艺，所述第一衬垫层105的厚度范围为50埃至150埃；形成所述第一介质层106的材料包括氧化硅或者玻璃，形成所述第一介质层106的工艺包括流体化学气相沉积工艺(Flowable chemical vapor deposition，FCVD)或者旋涂工艺。
在一个实施例中，采用流体化学气相沉积(FCVD)工艺形成所述第一介质层106，形成的所述第一介质层106容易伸入相邻基底100和堆叠结构之间的第一沟槽111并充分填充，不易形成缺陷。具体地，所述流体化学气相沉积工艺(FCVD)包括：反应物包括氧气等离子体、硅源气体(例如SiH4)和载气(例如氮气、氢气或惰性气体)；首先，在反应温度低于100℃，压力为0.1T至10T，晶圆温度为0℃至150℃的状态下，在所述第一沟槽111内、和硬掩模氧化层104表面沉积形成流体氧化硅材料，所述流体氧化硅材料能够优先进入第一沟槽111内，并使第一沟槽111被填充满；之后，进行退火，形成固态氧化硅，退火温度为300℃至600℃，退火时间为20分钟至40分钟。
参考图6，平坦化第一衬垫层105和第一介质层106至所述第一硬掩模层103表面，并进行退火工艺，以使所述第一介质层106致密化。
在一个实施例中，所述平坦化工艺为化学机械研磨。所述退火工艺的退火温度为400℃至900℃，退火时间为20分钟至50分钟。
参考图7，采用干法刻蚀工艺刻蚀所述第一衬垫层105和第一介质层106，使所述第一沟槽111(如图4所示)内的第一衬垫层105和第一介质层106的高度介于所述浮栅层102与隧穿氧化层101之间，暴露出所述浮栅层102的表面。所述干法刻蚀工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺包括反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
参考图8，采用具有第一蚀刻选择性的湿法刻蚀工艺刻蚀所述第一介质层106，使所述第一沟槽111(如图4所示)内的第一介质层106的高度低于所述隧穿介质层101，从而形成第二沟槽112，所述第二沟槽112的底部暴露出所述第一介质层106、侧壁暴露出第一衬垫层105和浮栅层102。所述第一蚀刻选择性为刻蚀所述第一介质层106的速率高于第一衬垫层105。
参考图9至图11，执行图1中的步骤S17，在所述第二沟槽112内形成牺牲层，所述牺牲层的高度介于所述浮栅层102与隧穿介质层101之间，以形成第三沟槽，所述第三沟槽的底部暴露出所述牺牲层、侧壁暴露出所述浮栅层102。形成所述第三沟槽的具体方法为：
参考图9，在所述浮栅层102上、所述第二沟槽112的侧壁及其底部形成第二衬垫层107；在所述第二沟槽112(如图8所示)内形成牺牲层108，以填充满所述第二沟槽112，并平坦化所述牺牲层108。
其中，所述第二衬垫层107可以起到隔离浮栅层102和牺牲层108的作用，在后续刻蚀所述牺牲层108的过程中能够保护浮栅层102表面不受损伤。形成所述第二衬垫层107的材料包括氧化硅，形成所述第二衬垫层107的工艺为高温热氧化工艺，形成所述第二衬垫层107的厚度范围为30埃至80埃。形成所述牺牲层108的材料包括多晶硅；形成所述牺牲层108的工艺包括流体化学气相沉积工艺或低压化学气相沉积工艺。
参考图10，去除所述牺牲层108的一部分，使牺牲层108的高度介于浮栅层102与隧穿氧化层101之间，为此形成第三沟槽113，所述第三沟槽113的底部暴露出所述牺牲层108，所述第三沟槽113的侧壁暴露出所述第二衬垫层107的一部分。
去除所述牺牲层108的一部分的方法包括采用具有第二蚀刻选择性的干法刻蚀或具有第二蚀刻选择性的湿法刻蚀工艺刻蚀所述牺牲层108，所述第二蚀刻选择性为刻蚀牺牲层108的速率高于刻蚀第二衬垫层107的速率。
参考图11，去除所述浮栅层102上、及所述第三沟槽113侧壁的第二衬垫层107，以暴露出所述浮栅层102的表面。由于在刻蚀去除所述牺牲层108的一部分的步骤之后，所述第二衬垫层107会受到刻蚀工艺的损伤，而后续在所述浮栅层102上形成控制栅层时，需要在所述浮栅层102与控制栅层之间形成多晶硅层间介质层(Inter-Poly Dielectric，IPD)。为了使后续形成的多晶硅层间介质层的厚度均匀且易于控制，需要先去除所述第二衬垫层107，以暴露出干净的浮栅层102的表面，再重新形成多晶硅层间介质层。
在一个实施例中，去除所述浮栅层102上、以及所述第三沟槽113的侧壁的第二衬垫层107的方法为湿法刻蚀工艺。
参考图12，执行图1中的步骤S19，在所述浮栅层102上、所述第三沟槽113(如图11所示)的侧壁及其底部形成第二介质层121，在所述第二介质层121上形成控制栅层122，以填充满所述第三沟槽113。
所述第二介质层121形成于所述浮栅层102上和所述第三沟槽113的内壁，其作用在于作为浮栅层102与控制栅层122之间的电介质，使所述浮栅层102、第二介质层121及控制栅层122构成电容，控制栅层122利用所述电容控制浮栅层102，提高所述控制栅层122与浮栅层102之间的耦合比。所述第二介质层121的材料包括氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)的三层结构。在一个实施例中，形成所述ONO三层结构中的下层氧化硅的工艺包括热氧化工艺或化学气相沉积工艺；形成所述ONO三层结构中的中层氮化硅的工艺包括低压化学气相沉积或等离子体增强化学气相沉积工艺；形成所述三层结构ONO中的上层氧化硅的工艺包括热氧化工艺。形成所述第二介质层121的厚度范围为80埃至160埃。
所述控制栅层122的材料为多晶硅，形成所述控制栅层122的工艺为本领域的技术人员熟知的技术，在此不再赘述。
参考图13，结合参考图14，执行图1中的步骤S21，图13是本发明一个实施例的半导体存储器件的存储单元阵列区的布局示意图，图14至图19是沿图13的X1X1'、Y1Y1'、X2X2'和Y2Y2'线截取的合并的剖面结构示意图。
沿第二方向x刻蚀所述控制栅层122、第二介质层121和浮栅层102，形成多个平行的第四沟槽114，每个第四沟槽114的延伸方向与第一沟槽111的延伸方向垂直，所述第四沟槽114的底部暴露出所述牺牲层108和隧穿氧化层101的表面，所述第四沟槽114的侧壁包括所述控制栅层122、第二介质层121、以及浮栅层102。
在一些实施例中，刻蚀所述控制栅层122、第二介质层121和浮栅层102的方法为：在所述控制栅层122上形成图形化的第二硬掩模层123，以所述图形化的第二硬掩模层123为掩模，采用湿法刻蚀或者各向异性的干法刻蚀工艺，刻蚀所述控制栅层122、第二介质层121和浮栅层102，以形成第四沟槽114。
参考图15至图18，执行图1中的步骤S23，沿着第四沟槽114去除所述牺牲层108，具体方法如下：
参考图15，在所述第二硬掩模层123上、第四沟槽114的侧壁和底部依次形成第三衬垫层124和第四衬垫层125。形成所述第三衬垫层124和第四衬垫层125的目的在于，后续沿着第四沟槽114去除所述牺牲层108时，所述第三衬垫层124和第四衬垫层125可以保护所述控制栅层122的表面不受损伤；同时，这里形成的所述第四衬垫层125的厚度还可以精确控制形成于第四沟槽114底部、暴露出所述牺牲层108的开口的尺寸。在一个实施例中，形成所述第三衬垫层124的材料为二氧化硅，形成所述第三衬垫层124的工艺为高温热氧化工艺，所述第三衬垫层124的厚度范围为20埃至40埃；形成所述第四衬垫层125的材料为二氧化硅，形成所述第四衬垫层125的工艺为化学气相沉积工艺，所述第四衬垫层124的厚度范围为50埃至150埃。
参考图16，去除所述第四沟槽114底部的第三衬垫层124和第四衬垫层125，暴露出所述牺牲层108的表面，以在所述第四沟槽114的底部形成去除所述牺牲层108的开口。在一个实施例中，去除所述第四沟槽114底部的第三衬垫层124和第四衬垫层125的方法包括各向异性的干法刻蚀工艺。
需要说明的是，由于采用的是各向异性的干法刻蚀工艺，位于所述第四沟槽114的底部和所述第二硬掩模层123表面的第三衬垫层124和第四衬垫层125都被去除，而位于所述第四沟槽114侧壁的第三衬垫层124和第四衬垫层125未被去除，因此所述控制栅层122的侧壁可以受到所述第三衬垫层124和第四衬垫层125的保护，而所述控制栅层122的顶部可以受到所述第二硬掩模层123的保护，从而避免了在后续沿着第四沟槽114去除所述牺牲层108时，所述控制栅层122受到损伤。
参考图17，采用具有第三蚀刻选择性的干法刻蚀工艺刻蚀所述第四沟槽114底部暴露出的所述牺牲层108的一部分，所述第三蚀刻选择性为刻蚀牺牲层108的速率大于刻蚀第二衬垫层107、第三衬垫层124、第四衬垫层125以及第二介质层121的速率。在一个实施例中，所述牺牲层108的材料为多晶硅，所述第二衬垫层107、第三衬垫层124、第四衬垫层125以及第二介质层121的材料均为氧化物，因此所述第三蚀刻选择性为刻蚀多晶硅的速率高于刻蚀氧化物的速率。
参考图18，采用具有第三蚀刻选择性的湿法刻蚀工艺进一步刻蚀所述牺牲层108，以完全去除所述牺牲层108(如图17所示)，形成位于第二衬垫层107与第二介质层121之间、沿第一沟槽方向111(如图3所示)(即第一方向y)延伸的空气隙130a。
需要说明的是，这里通过两步刻蚀方法，即在采用具有第三蚀刻选择性的湿法刻蚀工艺之前，先采用具有第三蚀刻选择性的干法刻蚀工艺刻蚀所述牺牲层108，目的在于所述干法刻蚀工艺能够增大后续湿法刻蚀工艺中的刻蚀剂与所述牺牲层108之间的接触面积，有助于湿法刻蚀工艺彻底去除位于控制栅层122之下的牺牲层108。
参考图19，在沿着第四沟槽114去除所述牺牲层108之后，还包括：在所述第二硬掩模层123上和第四衬垫层125表面形成第三介质层126，以填充满所述第四沟槽114，所述第三介质层126的底部位于所述空气隙130a之上。在一个实施例中，形成所述第三介质层126的材料包括氧化硅，形成所述第三介质层126的方法包括等离子体增强化学气相沉积工艺。
相应地，本发明实施例还提供一种半导体存储器件。
图20是本发明一个实施例的半导体存储器件的立体结构示意图。
参考图20，所述半导体存储器件包括：基底100、以及位于所述基底100上的多个平行的间隔排列的堆叠结构，所述堆叠结构包括依次位于基底上的隧穿介质层101和浮栅层102，相邻的堆叠结构之间形成第一沟槽111，所述第一沟槽111延伸入基底100内部，所述第一沟槽111的底部暴露出基底100、侧壁暴露出基底100、隧穿介质层101和浮栅层102；位于第一沟槽111内壁的第一衬垫层105、以及位于第一衬垫层105上的第一介质层106，所述第一沟槽111内的第一衬垫层105的高度介于所述浮栅层102与所述隧穿介质层101之间，所述第一沟槽111内的第一介质层106的高度低于所述隧穿介质层101；位于所述第一衬垫层105和第一介质层106上的第二衬垫层107；空气隙130a，位于所述第一沟槽111内且沿第一沟槽111方向延伸，所述空气隙130a的侧壁与底部暴露出所述二衬垫层107；第二介质层121，覆盖所述浮栅层102和空气隙130a的表面；控制栅层122，位于所述第二介质层121上；位于所述控制栅层122和浮栅层102内的多个平行的第四沟槽114，每个第四沟槽114的延伸方向与第一沟槽111的延伸方向垂直，所述第四沟槽114的底部暴露出所述空气隙130a和隧穿介质层101的表面；第三介质层126，位于所述第四沟槽114内且填充满所述第四沟槽114。
其中，所述空气隙130a的高度介于所述浮栅层102与隧穿介质层101之间。所述空气隙130a的纵向尺寸范围为大于150埃。
在一些实施例中，所述控制栅层122表面还形成有第二硬掩模层123，以保护所述控制栅层122，所述第三介质层126位于第四沟槽114内以及所述第二硬掩模层123的表面。
在一些实施例中，所述半导体存储器件还包括第三衬垫层124和第四衬垫层125，所述第三衬垫层124位于第四沟槽114的侧壁，所述第四衬垫层125位于所述第三衬垫层124上，所述第三介质层126位于所述第二硬掩模层123和第四衬垫层125上并且填充满所述第四沟槽114。其中，所述第三衬垫层124的材料为二氧化硅，所述第三衬垫层124的厚度范围为20埃至40埃；所述第四衬垫层125的材料包括二氧化硅，所述第四衬垫层125的厚度范围为50埃至150埃。
所述第一衬垫层105的材料包括氧化硅，所述第一衬垫层105的厚度范围为50埃至150埃；所述第一介质层106的材料包括氧化硅或者玻璃；所述第二衬垫层107的材料包括氧化硅，所述第二衬垫层107的厚度范围为30埃至80埃；所述第二介质层121的材料包括氧化硅-氮化硅-氧化硅的三层结构，所述第二介质层121的厚度范围为80埃至160埃；所述第三介质层125的材料包括氧化硅。
综上所述，本发明实施例的形成方法，通过在第一沟槽内形成位于隧穿氧化层附近的第一衬垫层和第一介质层，并使用具有第一蚀刻选择性的刻蚀工艺刻蚀所述第一介质层，使其高度低于隧穿介质层，从而形成第二沟槽；然后在第二沟槽内形成牺牲层，为后续形成空气隙占据了空间；再通过第四沟槽形成暴露出牺牲层表面的开口，通过所述开口去除所述牺牲层，形成位于第二衬垫层与第二介质层之间且沿第一沟槽方向延伸的空气隙。由于空气的介电常数较低，形成的所述空气隙位于相邻浮栅层之间容易发生干扰的隧穿氧化层附近，极大地降低了位线之间的干扰，提高了半导体存储器件的性能。此外，本发明实施例的形成方法，在沿着第四沟槽去除所述牺牲层时，通过两步刻蚀方法，即在采用具有第三蚀刻选择性的湿法刻蚀工艺之前，先采用具有第三蚀刻选择性的干法刻蚀工艺刻蚀所述牺牲层，能够增大后续湿法刻蚀工艺中的刻蚀剂与牺牲层之间的接触面积，有助于湿法刻蚀工艺彻底去除位于控制栅层之下的牺牲层。
本发明实施例的器件，通过在第一沟槽内靠近基底的部分形成第一介质层，以隔离相邻基底内的有源区；在第一沟槽内靠近隧穿氧化层的部分形成空气隙。由于空气的介电常数较低，所形成的空气隙位于相邻浮栅层之间容易发生干扰的隧穿氧化层附近，极大地降低位线之间的干扰，提高了半导体存储器件的性能。此外，所述空气隙位于所述第二介质层与第二衬垫层之间，使得空气隙的形状与位置容易控制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体存储器件的制造方法，其特征在于，包括：
提供基底，在所述基底上形成堆叠层，所述堆叠层包括依次位于基底上的隧穿介质层和浮栅层；
刻蚀所述堆叠层和基底，形成多个平行的间隔排列的堆叠结构，所述堆叠结构之间的间隔形成多个平行的第一沟槽，所述第一沟槽的底部暴露出基底、侧壁暴露出基底、隧穿介质层和浮栅层；
在所述第一沟槽的内壁依次堆叠形成第一衬垫层和第一介质层，所述第一沟槽内的第一衬垫层的高度介于所述浮栅层与隧穿介质层之间，所述第一沟槽内的第一介质层的高度低于所述隧穿介质层，为此形成第二沟槽，所述第二沟槽的底部暴露出第一介质层、侧壁暴露出第一衬垫层和浮栅层；
在所述第二沟槽内形成牺牲层，所述牺牲层的高度介于所述浮栅层与隧穿介质层之间，为此形成第三沟槽，所述第三沟槽的底部暴露出所述牺牲层、侧壁暴露出所述浮栅层；
在所述浮栅层上、所述第三沟槽的侧壁及其底部形成第二介质层，在所述第二介质层上形成控制栅层，以填充满所述第三沟槽；
刻蚀所述控制栅层、第二介质层和浮栅层，形成多个平行的第四沟槽，每个第四沟槽的延伸方向与第一沟槽的延伸方向垂直，所述第四沟槽的底部暴露出所述牺牲层的表面；
沿着所述第四沟槽去除所述牺牲层，包括：
在所述第四沟槽的侧壁和底部依次形成第三衬垫层和第四衬垫层；
去除所述第四沟槽底部的第三衬垫层和第四衬垫层，暴露出所述牺牲层的表面；
去除所述牺牲层。
2.如权利要求1所述的制造方法，其特征在于，形成所述第二沟槽的方法包括：
在所述第一沟槽的内壁形成第一衬垫层，在所述第一衬垫层上形成第一介质层，以填充所述第一沟槽；
平坦化所述第一衬垫层和第一介质层，并进行退火工艺；
采用干法刻蚀工艺刻蚀所述第一衬垫层和第一介质层，使所述第一沟槽内的第一衬垫层和第一介质层的高度介于所述浮栅层与隧穿介质层之间，暴露出所述浮栅层的表面；
采用具有第一蚀刻选择性的湿法刻蚀工艺刻蚀所述第一介质层，使所述第一沟槽内的第一介质层的高度低于所述隧穿介质层，所述第一蚀刻选择性为刻蚀所述第一介质层的速率高于所述第一衬垫层。
3.如权利要求1所述的制造方法，其特征在于，形成所述第一衬垫层的材料包括氧化硅；形成所述第一衬垫层的工艺包括高温热氧化工艺；形成所述第一衬垫层的厚度范围为50埃至150埃。
4.如权利要求1所述的制造方法，其特征在于，形成所述第一介质层的材料包括氧化硅；形成所述第一介质层的工艺包括流体化学气相沉积工艺或者旋涂工艺。
5.如权利要求1所述的制造方法，其特征在于，形成所述第三沟槽的方法包括：
在所述浮栅层上、第二沟槽的侧壁及底部形成第二衬垫层；
在所述第二衬垫层上形成牺牲层，以填充满所述第二沟槽；
平坦化所述牺牲层；
去除所述牺牲层的一部分，使牺牲层的高度介于浮栅层与隧穿氧化层之间，为此形成第三沟槽，所述第三沟槽的侧壁暴露出所述第二衬垫层的一部分；
去除所述浮栅层上、以及所述第三沟槽的侧壁暴露出的第二衬垫层，以暴露出所述浮栅层的表面。
6.如权利要求5所述的制造方法，其特征在于，形成所述第二衬垫层的材料包括氧化硅；形成所述第二衬垫层的工艺包括高温热氧化工艺；形成所述第二衬垫层的厚度范围为30埃至80埃。
7.如权利要求5所述的制造方法，其特征在于，去除所述牺牲层的一部分，使牺牲层的高度介于浮栅层与隧穿氧化层之间的方法包括采用具有第二蚀刻选择性的干法刻蚀或具有第二蚀刻选择性的湿法刻蚀工艺刻蚀所述牺牲层，所述第二蚀刻选择性为刻蚀牺牲层的速率高于刻蚀第二衬垫层的速率。
8.如权利要求1所述的制造方法，其特征在于，沿着所述第四沟槽去除所述牺牲层的方法还包括：
采用具有第三蚀刻选择性的干法刻蚀工艺刻蚀第四沟槽底部暴露出的所述牺牲层的一部分，所述第三蚀刻选择性为刻蚀牺牲层的速率大于刻蚀第二衬垫层、第三衬垫层、第四衬垫层以及第二介质层的速率；
采用具有第三蚀刻选择性的湿法刻蚀工艺进一步刻蚀所述牺牲层，以完全去除所述牺牲层，形成位于第二衬垫层与第二介质层之间、沿第一沟槽方向延伸的空气隙。
9.如权利要求8所述的制造方法，其特征在于，在沿着所述第四沟槽去除所述牺牲层之后，还包括：在所述第四衬垫层表面形成第三介质层，以填充满所述第四沟槽，所述第三介质层的底部位于所述空气隙之上。
10.如权利要求1所述的制造方法，其特征在于，形成所述第三衬垫层的材料为二氧化硅，形成所述第三衬垫层的工艺为高温热氧化工艺，所述第三衬垫层的厚度范围为20埃至40埃；形成所述第四衬垫层的材料为二氧化硅，形成所述第四衬垫层的工艺为化学气相沉积工艺，所述第四衬垫层的厚度范围为50埃至150埃。
11.如权利要求1所述的制造方法，其特征在于，形成所述牺牲层的材料包括多晶硅；形成所述牺牲层的工艺包括流体化学气相沉积工艺或低压化学气相沉积工艺。
12.如权利要求1所述的制造方法，其特征在于，所述第二介质层的材料为氧化硅-氮化硅-氧化硅的三层结构；形成所述氧化硅-氮化硅-氧化硅的三层结构中的下层氧化硅的工艺包括热氧化工艺或化学气相沉积工艺，形成所述氧化硅-氮化硅-氧化硅的三层结构中的中层氮化硅的工艺包括低压化学气相沉积或等离子体增强化学气相沉积工艺，形成所述氧化硅-氮化硅-氧化硅的三层结构中的上层氧化硅的工艺包括热氧化工艺；形成所述第二介质层的厚度范围为80埃至160埃。
13.一种半导体存储器件，其特征在于，包括：
基底、以及位于所述基底上的多个平行的间隔排列的堆叠结构，所述堆叠结构包括依次位于基底上的隧穿介质层和浮栅层，相邻的堆叠结构之间形成第一沟槽，所述第一沟槽延伸入基底内部，所述第一沟槽的底部暴露出基底、侧壁暴露出基底、隧穿介质层和浮栅层；
位于第一沟槽内壁的第一衬垫层、以及位于第一衬垫层上的第一介质层，所述第一沟槽内的第一衬垫层的高度介于所述浮栅层与所述隧穿介质层之间，所述第一沟槽内的第一介质层的高度低于所述隧穿介质层；
位于所述第一衬垫层和第一介质层上的第二衬垫层；
空气隙，位于所述第一沟槽内且沿第一沟槽方向延伸，所述空气隙的侧壁与底部暴露出所述二衬垫层；
第二介质层，覆盖所述浮栅层和空气隙的表面；
控制栅层，位于所述第二介质层上；
位于所述控制栅层和浮栅层内的多个平行的第四沟槽，每个第四沟槽的延伸方向与第一沟槽的延伸方向垂直，所述第四沟槽的底部暴露出所述空气隙和隧穿介质层的表面；
第三衬垫层，所述第三衬垫层位于第四沟槽的侧壁；
第四衬垫层，所述第四衬垫层位于所述第三衬垫层上；
第三介质层，所述第三介质层位于第四衬垫层的表面且填充满所述第四沟槽。
14.如权利要求13所述的器件，其特征在于，所述空气隙的高度介于所述浮栅层与隧穿介质层之间；所述空气隙的纵向尺寸范围为大于150埃。
15.如权利要求13所述的器件，其特征在于，所述第一衬垫层的材料包括氧化硅；所述第一衬垫层的厚度范围为50埃至150埃。
16.如权利要求13所述的器件，其特征在于，所述第一介质层的材料包括氧化硅。
17.如权利要求13所述的器件，其特征在于，所述第二衬垫层的材料包括氧化硅；所述第二衬垫层的厚度范围为30埃至80埃。
18.如权利要求13所述的器件，其特征在于，所述第二介质层的材料包括氧化硅-氮化硅-氧化硅的三层结构；所述第二介质层的厚度范围为80埃至160埃。
19.如权利要求13所述的器件，其特征在于，所述第三衬垫层的材料包括二氧化硅，所述第三衬垫层的厚度范围为20埃至40埃；所述第四衬垫层的材料包括二氧化硅，所述第四衬垫层的厚度范围为50埃至150埃。
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