KR100634003B1 - 반도체 소자의 트렌치 소자 분리막 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 트렌치 소자 분리막 형성 방법에 관한 것으로, 후속 공정에서 발생하는 트렌치 매립 산화막의 손실로 인한 문제점을 해결하기 위한 것이다. 본 발명에 따른 트렌치 소자 분리막 형성 방법은 트렌치 매립 산화막의 표면에 질화막을 형성함으로써 후속 공정에서 매립 산화막의 손실을 방지할 수 있다. 본 발명에 따르면, 트렌치 매립 산화막을 평탄화한 후, 매립 산화막을 실리콘 기판의 표면 높이까지 식각하고, 매립 산화막의 표면과 패드 질화막의 표면을 따라 질화막을 전면 증착한다. 이어서, 소자 분리 영역의 질화막 위에 산화막을 형성하고, 질화막이 매립 산화막의 위에만 남도록 활성 영역의 질화막과 패드 질화막을 제거한 후, 산화막과 패드 산화막을 제거한다.

트렌치 소자 분리막, STI, 매립 산화막 손실, 보호 질화막

Description

반도체 소자의 트렌치 소자 분리막 형성 방법{Method of Forming Trench Isolation Layer of Semiconductor Device}

도 1a 내지 도 1e는 종래 기술에 따른 트렌치 소자 분리막 형성 방법을 나타내는 단면도들이다.

도 2는 본 발명의 실시예에 따른 방법에 의하여 형성된 트렌치 소자 분리막 구조를 나타내는 단면도이다.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 트렌치 소자 분리막 형성 방법을 나타내는 단면도들이다.

<도면에 사용된 참조 번호의 설명>

10, 20: 트렌치 소자 분리막 11, 21: 실리콘 기판

12, 22: 패드 산화막 13, 23: 패드 질화막

14, 24: 트렌치 15, 25: 라이너 산화막

16, 26: 매립 산화막 17: 산화막 손실 부위

27: 보호막 28: 임시 보호막

본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 구체적으로는 반도체 소자의 얕은 트렌치 소자 분리(shallow trench isolation; STI) 기술에 관한 것이다.

반도체 소자의 소자 분리 기술로서 트렌치 소자 분리 기술이 널리 이용되고 있다. 트렌치 소자 분리 기술은 실리콘 기판에 트렌치를 형성하고 트렌치 내부를 산화막으로 매립하여 소자 분리막을 형성하는 기술이다. 트렌치 소자 분리막은 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 집적도 증가에 유리하다.

도 1a 내지 도 1e는 종래 기술에 따른 트렌치 소자 분리막 구조 및 그 형성 방법을 나타내는 단면도들이다.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(11) 위에 패드 산화막(12, pad oxide)과 패드 질화막(13, pad nitride)을 차례로 형성한 후, 실리콘 기판(11)의 소자 분리 영역을 노출시키는 마스크 패턴(도시되지 않음, mask pattern)을 형성한다. 이어서, 마스크 패턴을 이용하여 패드 질화막(13), 패드 산화막(12), 실리콘 기판(11)을 순차적으로 식각한다. 따라서 실리콘 기판(11)의 소자 분리 영역에는 소정 깊이의 트렌치(14, trench)가 형성된다.

계속해서, 도 1b에 도시된 바와 같이, 트렌치(14)의 표면에 라이너 산화막(15, liner oxide)을 형성한 후, 트렌치(14) 내부를 완전히 메우도록 매립 산화막(16)을 두껍게 전면 증착한다. 이 때 매립 산화막(16)은 화학 기상 증착(CVD) 공정에 의하여 일정 두께 단위의 층으로 반복하여 형성된다. 따라서 도 시된 것처럼 매립 산화막(16)에는 여러 개의 결이 생긴다.

이어서, 도 1c에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정을 진행하여 매립 산화막(16)을 평탄화시킨 후, 도 1d에 도시된 바와 같이, 패드 질화막(13)을 제거한다. 그리고 나서, 도 1e에 도시된 바와 같이, 패드 산화막(12)을 제거함으로써 트렌치 소자 분리막(10) 구조를 완성한다.

그런데 패드 산화막(12)을 제거할 때부터 트렌치 매립 산화막(16)에는 손실이 발생하기 시작한다. 매립 산화막(16)은 화학 기상 증착 공정에 의하여 생성되는 산화막이므로 열 산화(thermal oxidation) 공정에 의하여 생성되는 패드 산화막(12)보다 식각 속도가 훨씬 빠르다. 따라서 패드 산화막(12)을 제거할 때 매립 산화막(16)도 많은 양이 손실되어 버린다. 특히, 매립 산화막(16)에 결이 있을 경우에는 결을 따라 매립 산화막(16)의 상단 중앙에 손실 부위(17)가 발생한다.

이와 같이 매립 산화막(16)에 발생하는 손실 현상은 매립 산화막(16)에 결이 있는 경우에만 발생하는 것은 아니며, 패드 산화막(12)의 제거 단계에서만 발생하는 것도 아니다. 매립 산화막(16)의 손실 현상은 후속 공정인 게이트 산화막 전-세정 공정을 비롯하여 반복적으로 진행되는 각종 습식 공정에서도 심하게 나타난다.

한편, 스플릿 게이트(split gate) 구조에서 저압 게이트 산화막이 형성될 영역의 고압 게이트 산화막을 식각할 때에도 매립 산화막(16)의 손실량이 많아지며, 심한 경우 소자 분리막(10)이 활성 영역보다 훨씬 아래까지 식각되기도 한다. 또한, 저압 게이트와 고압 게이트의 경계 지역에 있는 소자 분리막(10)에서는 단차가 매우 크게 형성되기도 한다.

이와 같이 트렌치 매립 산화막(16)에 손실이 발생하면, 이어지는 게이트 폴리실리콘 증착 및 식각 공정 등에서 매립 산화막의 손실 부위(17)에 폴리실리콘 잔여물이 남게 되고, 누설 전류 발생, 소자간 단락, 기생 트랜지스터 동작 등 소자의 특성에 악영향을 미치게 된다.

따라서 본 발명은 전술한 종래 기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 트렌치 매립 산화막의 손실을 방지할 수 있는 반도체 소자의 트렌치 소자 분리막 형성 방법을 제공하기 위한 것이다.

이러한 목적을 달성하기 위하여, 본 발명은 트렌치 매립 산화막의 표면에 보호막을 형성함으로써 일련의 반도체 소자 제조 공정에서 매립 산화막의 손실을 방지할 수 있는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리막 형성 방법을 제공한다.

본 발명에 따른 반도체 소자의 트렌치 소자 분리막 형성 방법은, (a) 활성 영역과 소자 분리 영역이 한정된 실리콘 기판 위에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계, (b) 소자 분리 영역의 패드 질화막과 패드 산화막과 실리콘 기판을 순차적으로 식각하여 실리콘 기판에 소정의 깊이로 트렌치를 형성하는 단계, (c) 트렌치 내부를 메우도록 매립 산화막을 전면 증착하는 단계, (d) 매립 산화막을 패드 질화막의 표면까지 평탄화하는 단계, (e) 매립 산화막을 실리콘 기판의 표면 높이까지 식각하는 단계, (f) 매립 산화막의 표면과 패드 질화막의 표면 을 따라 보호막을 전면 증착하는 단계, (g) 소자 분리 영역의 보호막 위에 임시 보호막을 형성하는 단계, (h) 임시 보호막과 보호막을 패드 질화막의 표면까지 평탄화하는 단계, 및 (i) 패드 질화막을 제거하는 단계를 포함하여 구성된다.

본 발명에 따른 반도체 소자의 트렌치 소자 분리막 형성 방법에 있어서, (f) 단계에서 전면 증착되는 보호막은 질화막인 것이 바람직하며, (g) 단계에서 형성되는 임시 보호막은 산화막인 것이 바람직하다.

특히, 보호막으로 이용되는 질화막은 1000Å 이하의 두께로 증착되는 것이 바람직하다.

또한, 임시 보호막으로 이용되는 산화막은 질화막을 산화시켜 형성될 수 있다.

실시예

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.

실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.

도 2는 본 발명의 실시예에 따른 방법에 의하여 형성된 트렌치 소자 분리막 구조를 나타내는 단면도이다.

도 2를 참조하면, 트렌치 소자 분리막(20) 구조는 활성 영역과 소자 분리 영역이 한정된 실리콘 기판(21)을 포함한다. 실리콘 기판(21)의 소자 분리 영역에는 소정의 깊이로 트렌치(24)가 형성되며, 트렌치(24) 내부는 매립 산화막(26)으로 메워진다. 트렌치(24)는 예컨대 반응성 이온 식각(RIE)과 같은 건식 식각 공정에 의하여 실리콘 기판(21)의 표면으로부터 약 4000~5000Å의 깊이로 형성된다. 매립 산화막(26)은 화학 기상 증착 공정을 이용하여 증착된다. 트렌치(24)와 매립 산화막(26)의 계면에는 열 산화 공정에 의하여 약 100~270Å 두께의 라이너 산화막(25)이 형성된다.

트렌치 소자 분리막(20) 구조에서 특히 매립 산화막(26)의 표면에는 보호막(27)이 형성된다. 보호막(27)은 질화막인 것이 바람직하며, 질화막은 약 1000Å 이하의 두께, 보다 바람직하게는 약 500Å 이하의 두께를 가진다. 질화막은 예컨대 저압 화학 기상 증착(LPCVD) 공정에 의하여 증착된다. 보호막(27)은 매립 산화막(26)의 표면을 덮어 보호함으로써 일련의 반도체 소자 제조 공정에서 매립 산화막(26)의 손실을 방지할 수 있다.

이하, 도 3a 내지 도 3g를 참조하여 본 발명의 실시예에 따른 트렌치 소자 분리막 형성 방법을 설명하겠다.

도 3a를 참조하면, 먼저 실리콘 기판(21) 위에 패드 산화막(22)과 패드 질화막(23)을 순차적으로 형성한다. 패드 산화막(22)은 예컨대 열 산화 공정을 이용하여 약 100~200Å의 두께로 형성하고, 패드 질화막(23)은 저압 화학 기상 증착 공정 을 이용하여 약 1600~2000Å의 두께로 형성한다. 패드 질화막(23)은 이후 진행될 트렌치 매립 산화막의 평탄화 공정에서 식각 정지막의 역할을 수행한다.

이어서, 감광막(photoresist)을 이용하여 실리콘 기판(21)의 소자 분리 영역을 노출시키는 마스크 패턴(도시되지 않음)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 패드 질화막(23), 패드 산화막(22), 실리콘 기판(21)을 순차적으로 식각한다. 따라서 소자 분리 영역으로부터 패드 질화막(23)과 패드 산화막(22)이 제거되며, 실리콘 기판(21)에 소정 깊이의 트렌치(24)가 형성된다. 트렌치(24)는 예컨대 반응성 이온 식각과 같은 건식 식각 공정을 이용하여 약 4000~5000Å의 깊이로 형성한다.

도 3b를 참조하면, 트렌치(24)를 형성한 후, 트렌치(24)의 표면을 따라 라이너 산화막(25)을 형성한다. 라이너 산화막(25)은 트렌치 식각에 따른 표면 손상을 회복시키고 트렌치(24)의 모서리를 둥글게 만든다. 라이너 산화막(25)은 열 산화 공정에 의하여 형성되며, 약 100~270Å 두께를 가진다.

계속해서, 트렌치(24) 내부를 완전히 메우도록 매립 산화막(26)을 두껍게 전면 증착한다. 매립 산화막(26)은 화학 기상 증착 공정을 이용하여 증착하며, 전체 증착 두께가 약 8000Å 정도가 되도록 한다. 이어서, 화학적 기계적 연마 공정을 진행하여 매립 산화막(26)을 패드 질화막(23)의 표면까지 평탄화한다.

매립 산화막(26)을 평탄화한 다음, 도 3c에 도시된 바와 같이, 매립 산화막(26)을 실리콘 기판(21)의 표면 높이까지 식각한다. 즉, 이 때의 매립 산화막(26) 식각량은 패드 산화막(22)과 패드 질화막(23)의 두께 합에 해당하며, 최종 적으로 매립 산화막(26)의 표면은 실리콘 기판(21)의 활성 영역 표면과 비슷한 높이에 있게 된다. 매립 산화막(26)의 식각은 불산(HF)을 이용한 습식 식각 공정 또는 건식 식각 공정이 모두 가능하다.

이어서, 도 3d에 도시된 바와 같이, 매립 산화막(26)의 표면과 패드 질화막(23)의 표면을 따라 보호막, 예컨대 질화막(27)을 전면 증착한다. 질화막(27)은 저압 화학 기상 증착 공정 또는 플라즈마 화학 기상 증착(PECVD) 공정을 이용하여 증착한다. 저압 화학 기상 증착 공정의 경우, 반응가스로 60~80sccm의 SiH₂Cl₂ 가스와 600~800sccm의 NH₃ 가스를 사용하여 700~760℃의 온도와 200~250mTorr의 압력에서 증착한다. 질화막(27)의 증착 두께는 약 1000Å 이하가 바람직하며, 더욱 바람직하게는 약 500Å 이하이다.

계속해서, 소자 분리 영역의 질화막(27) 위에 임시 보호막, 예컨대 산화막(28)을 형성한다. 산화막(28)은 이후 진행되는 패드 질화막(23)의 제거 공정에서 소자 분리 영역의 질화막(27)이 제거되는 것을 방지하기 위한 것이다. 산화막(28)은 도 3d에 도시된 것처럼 질화막(27) 위에 전면 증착한 후, 도 3e에 도시된 것처럼 소자 분리 영역의 질화막(27) 위에만 남도록 평탄화하여 형성할 수 있다. 이 때, 산화막(28)의 증착 두께는 약 2000Å 정도가 적당하다. 증착 방법 대신에 질화막(27)을 산화시키는 방법으로 산화막(28)을 형성할 수도 있다.

소자 분리 영역의 질화막(27) 위에 산화막(28)을 형성하고 나서, 도 3f에 도시된 바와 같이, 활성 영역에 있는 질화막과 패드 질화막을 모두 제거한다. 이 때, 소자 분리 영역의 질화막(27), 즉 매립 산화막(26)의 표면에 형성된 질화막(27)은 산화막(28)으로 덮여 있기 때문에 제거되지 않고 남게 된다.

이어서, 산화막(28)과 패드 산화막(22)을 모두 제거하면, 도 3g에 도시된 바와 같이 트렌치 소자 분리막(20) 구조가 완성된다.

지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자 분리막 구조와 형성 방법은 트렌치 매립 산화막의 표면에 보호막을 형성함으로써 일련의 반도체 소자 제조 공정에서 매립 산화막의 손실을 방지할 수 있다. 예를 들어, 패드 산화막의 제거 공정, 게이트 산화막의 전-세정 공정, 각종 습식 공정, 스플릿 게이트 구조에서 저압 게이트 산화막이 형성될 영역의 고압 게이트 산화막 식각 공정 등에서 트렌치 매립 산화막이 손실되는 불량을 효과적으로 방지할 수 있다. 따라서 트렌치 매립 산화막의 손실로 인하여 초래되는 반도체 소자의 특성 악화를 예방할 수 있으며, 후속 공정 마진을 확대하고, 수율을 향상시킬 수 있다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (4)

1. (a) 활성 영역과 소자 분리 영역이 한정된 실리콘 기판 위에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계;

   (b) 상기 소자 분리 영역의 상기 패드 질화막과 상기 패드 산화막과 상기 실리콘 기판을 순차적으로 식각하여 상기 실리콘 기판에 소정의 깊이로 트렌치를 형성하는 단계;

   (c) 상기 트렌치 내부를 메우도록 매립 산화막을 전면 증착하는 단계;

   (d) 상기 매립 산화막을 상기 패드 질화막의 표면까지 평탄화하는 단계;

   (e) 상기 매립 산화막을 상기 실리콘 기판의 표면 높이까지 식각하는 단계;

   (f) 상기 매립 산화막의 표면과 상기 패드 질화막의 표면을 따라 보호막을 전면 증착하는 단계;

   (g) 상기 소자 분리 영역의 상기 보호막 위에 임시 보호막을 형성하는 단계;

   (h) 상기 임시 보호막과 상기 보호막을 상기 패드 질화막의 표면까지 평탄화하는 단계; 및

   (i) 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치 소자 분리막 형성 방법.
2. 제1항에 있어서, 상기 (f) 단계에서 전면 증착되는 상기 보호막은 질화막이며, 상기 (g) 단계에서 형성되는 상기 임시 보호막은 산화막인 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리막 형성 방법.
3. 제2항에 있어서, 상기 질화막은 1000Å 이하의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리막 형성 방법.
4. 제2항에 있어서, 상기 산화막은 상기 질화막을 산화시켜 형성되는 것을 특징으로 하는 반도체 소자의 트렌치 소자 분리막 형성 방법.

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