CN114944358A - 半导体器件及其制作方法、三维存储装置和存储系统 - Google Patents

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Abstract

本申请提供了一种半导体器件及其制作方法、三维存储装置和存储系统，该制作方法包括：提供衬底，衬底包括第一区域和第二区域；在衬底上形成位于第一区域的深沟槽和位于第二区域的第二浅沟槽；在深沟槽和第二浅沟槽中填充绝缘材料，以在第一区域和第二区域分别形成深沟槽隔离结构和浅沟槽隔离结构。本申请通过对位于衬底上的不同区域的深沟槽和第二浅沟槽的深度进行设计，使得深沟槽隔离结构和浅沟槽隔离结构具有不同的长度，从而分别能满足第一区域和第二区域的隔离性能要求。

Description

半导体器件及其制作方法、三维存储装置和存储系统
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、三维存储装置和存储系统。
背景技术
CMOS集成电路的有源区之间大多采用浅沟槽隔离结构进行隔离。随着3D NAND器件中存储层数的不断堆叠，CMOS区域的面积需要不断缩小，对应的，在半导体器件制作过程中，浅沟槽隔离结构的宽度需要减小。
然而，CMOS区域中设置有具有较高操作电压的有源区，当浅沟槽隔离结构的宽度减小时，其隔离性能便不能满足部分有源区的需求，导致半导体器件中出现漏电的现象。
发明内容
本申请提供了一种半导体器件及其制作方法、三维存储装置和存储系统，旨在提高半导体器件中隔离结构的隔离性能。
为了解决上述问题，第一方面，本申请提供一种半导体器件的制作方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底上形成位于所述第一区域的深沟槽和位于所述第二区域的第二浅沟槽，所述深沟槽的深度大于所述第二浅沟槽的深度；在所述深沟槽和所述第二浅沟槽中填充绝缘材料，以在所述第一区域和所述第二区域分别形成深沟槽隔离结构和浅沟槽隔离结构。
其中，所述在所述衬底上形成位于所述第一区域的深沟槽和位于所述第二区域的第二浅沟槽，包括：在所述衬底上形成位于所述第一区域的第一浅沟槽和位于所述第二区域的第二浅沟槽；对所述第一浅沟槽底部进行刻蚀以形成深沟槽。
其中，所述对所述第一浅沟槽底部进行刻蚀以形成深沟槽之前，还包括:在所述第一浅沟槽和所述第二浅沟槽的内壁上分别形成第一衬氧化层和第二衬氧化层；在所述第二衬氧化层上形成填充所述第二浅沟槽的遮挡层。
其中，所述在所述深沟槽和所述第二浅沟槽中填充绝缘材料，以在所述第一区域和所述第二区域分别形成深沟槽隔离结构和浅沟槽隔离结构之前，还包括：去除所述遮挡层；在所述深沟槽中未被所述第一衬氧化层覆盖的内壁上形成补充衬氧化层。
其中，所述在所述衬底上形成位于所述第一区域的第一浅沟槽和位于所述第二区域的第二浅沟槽，包括：在所述衬底上形成栅氧化层；在所述栅氧化层上形成第一掩模层；在所述第一掩模层上形成图案化的光阻层；将所述图案化的光阻层的图案转移至所述第一掩模层；在所述栅氧化层上形成开口，并在形成所述开口后去除所述图案化的光阻层；通过所述开口刻蚀所述衬底，而在所述衬底中形成所述第一浅沟槽和所述第二浅沟槽。
其中，所述在所述深沟槽和所述第二浅沟槽中填充绝缘材料之后，还包括：平坦化所述绝缘材料，以使所述第一掩模层的表面与所述深沟槽隔离结构和所述浅沟槽隔离结构的表面平齐；去除所述第一掩模层。
其中，所述去除所述第一掩模层后，还包括：在所述栅氧化层上形成栅极层。
其中，在形成所述图形化的光阻层之前，所述制作方法还包括在所述第一掩模层上形成第二掩模层的步骤，且在所述将所述图案化的光阻层的图案转移至所述第一掩模层的步骤中，所述图案也转移至所述第二掩模层上。
其中，在形成所述第二掩模层之前，所述制作方法还包括在所述第一掩模层上形成间隔氧化层的步骤，且在所述依次将所述图案化的光阻层的图案转移至所述第一掩模层的步骤中，所述图案也转移至所述间隔氧化层。
第二方面，本申请还提供一种半导体器件，包括：衬底，所述衬底包括第一区域和第二区域，所述衬底具有位于所述第一区域的深沟槽和位于所述第二区域的第二浅沟槽，所述深沟槽的深度大于所述第二浅沟槽的深度；分别填充于所述深沟槽和所述第二浅沟槽中的深沟槽隔离结构和浅沟槽隔离结构。
其中，所述深沟槽包括相互连接的第一沟槽段和第二沟槽段，所述第一沟槽段与所述第二浅沟槽的深度相同；所述半导体器件还包括：分别位于所述第一沟槽段和所述第二浅沟槽的内壁上的第一衬氧化层和第二衬氧化层，以及位于所述第二沟槽段的内壁上的补充衬氧化层。
其中，所述半导体器件还包括：依次层叠设置于所述衬底上的栅氧化层和栅极层，其中，位于所述第一区域的所述栅氧化层和所述栅极层分布在所述深沟槽隔离结构的相对两侧，位于所述第二区域的所述栅氧化层和所述栅极层分布在所述浅沟槽隔离结构的相对两侧。
其中，所述栅氧化层包括位于所述第一区域的第一栅极氧化层以及位于所述第二区域的第二栅极氧化层，所述第一栅极氧化层的厚度大于所述第二栅极氧化层的厚度。
第三方面，本申请还提供一种三维存储装置，所述三维存储装置包括存储单元阵列和外围电路，其中，所述外围电路包括如上述所述的半导体器件。
第四方面，本申请还提供一种存储系统，包括控制器和三维存储装置，所述控制器耦合至所述三维存储装置并用于控制所述三维存储装置存储数据，所述三维存储装置包括如上述所述的半导体器件。
本申请提供的半导体器件及其制作方法，通过对位于衬底上的不同区域的深沟槽和第二浅沟槽的深度进行设计，使得深沟槽隔离结构和浅沟槽隔离结构具有不同的长度，且分别能满足第一区域和第二区域的隔离性能要求，还能减小闩锁效应，并且由于是将深沟槽隔离结构沿衬底的厚度方向延长来提高隔离性能，因此，深沟槽隔离结构的宽度可以被进一步减小，从而有利于缩小外围电路的面积，同时避免在半导体器件中出现漏电的现象。
附图说明
为了更清楚地说明本申请的技术方案，下面将对根据本申请而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的半导体器件的制作方法的流程示意图；
图2A～图2N是本申请实施例提供的半导体器件的在制作方法各阶段的剖面结构示意图；
图3是本申请实施例提供的步骤S102的进一步流程示意图；
图4是本申请实施例提供的三维存储装置的结构示意框图；
图5是本申请实施例提供的存储系统的结构示意框图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1，图1是本申请实施例提供的半导体器件的制作方法的流程示意图，该制作方法包括如下步骤：
步骤S101:提供衬底，该衬底包括第一区域和第二区域。
其中，步骤S101完成后半导体器件的剖面结构示意图如图2A所示。
具体的，该衬底11的材料可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料。在本实施例中，该衬底11可以包括第一区域(A区)和第二区域(B区)，A区相对于B区可用于形成更高操作电压的晶体管，B区相对于A区可用于形成更低操作电压的晶体管，因此，在本实施例中，A区可以对应于CMOS器件中的高压(High Voltage，HV)器件区，而B区可以包括LV器件区和LLV器件区，其中，HV器件区、LV器件区以及LLV器件区的操作电压的大小关系可以是依次递减。在本申请的其他实施例中，A区可对应CMOS器件中的低电压(Low Voltage,LV)器件区，而B区可对应CMOS器件中的低低电压(Low Low Voltage，LLV)器件区。
步骤S102:在该衬底上形成位于该第一区域的深沟槽和位于该第二区域的第二浅沟槽。其中，步骤S102所形成的深沟槽的深度大于第二浅沟槽的深度。
请参阅图3，该步骤S102具体可以包括：
步骤S1021:在该衬底上形成位于该第一区域的第一浅沟槽和位于该第二区域的第二浅沟槽。其中，步骤S1021还可以包括如下步骤：
步骤S10211:在该衬底上形成栅氧化层。
其中，步骤S10211完成后半导体器件的剖面结构示意图如图2B所示。
在本实施例中，栅氧化层12括位于A区的第一栅极氧化层12A位于B区的第二栅氧化层12B，第一栅极氧化层12A的厚度大于第二栅极氧化层12B的厚度。由于A区相对于B区具有较高的操作电压，因此需要设置第一栅极氧化层12A的厚度大于第二栅极氧化层12B的厚度，才能避免在A区中出现栅极漏电的现象。
需要进一步说明的是，栅氧化层12还用作后续步骤中在衬底11上形成第一掩模层(图2B中未示出)时的缓冲层。由于衬底11的材料选自硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料，而第一掩模层的材料选择为氮化硅，由于衬底11的晶格常数与氮化硅的晶格常数存在较大不同，直接在衬底11上沉积形成氮化硅时，会在衬底11中形成位错，导致衬底11中出现一定的应力损伤，而本实施例中，由于设置了栅氧化层12作为缓冲层，可以减小氮化硅对衬底11的应力。在本申请的其他实施例中，还可直接在衬底11上形成缓冲氧化层作为氮化硅与衬底11之间的缓冲层，该缓冲氧化层的作用仅用于缓冲应力，而非作为半导体器件中栅极层与衬底11之间的栅氧化层，因此，该缓冲氧化层的在A区的厚度和在B区的厚度可以相同，且该缓冲氧化层并不会保留在半导体器件中，在后续的工艺中选择将其去除，以在衬底11上重新形成在A区和B区厚度不同的栅氧化层。
由于栅氧化层12还作用为缓冲层，且持续保留在半导体器件中，因此，该步骤S10211相对于在衬底11上先形成缓冲氧化层，之后去除缓冲氧化层，最后重新形成栅氧化层的过程，可以减少一定的工艺步骤，提高了半导体器件中形成栅氧化层的效率。
另外，该第一栅极氧化层12A和该第二栅极氧化层12B可以是同步形成或者分步形成。在同步形成时，在B区掺杂一定的氮离子，而A区不掺杂氮离子，在对衬底11进行热氧化工艺后，在相同的氧化时间内，由于B区掺杂了氮离子，其氧化速度较慢，相应的第二栅极氧化层12B的厚度较薄，而A区未掺杂有氮离子，其氧化速度较快，相应的第一栅极氧化层12A的厚度较厚。在分步形成时，第一种形成方式为：在相同工艺条件下形成厚度相同的该第一栅极氧化层12A和该第二栅极氧化层12B，之后采用选择性刻蚀部分第二栅氧化层12B，使得第一栅极氧化层12A的厚度大于第二栅极氧化层12B的厚度；第二种形成方式为：在衬底11上形成层叠设置的栅氧化层和氮化硅层，之后去除A区的栅氧化层和氮化硅层，以暴出A区的衬底11，且剩余的位于B区的栅氧化层作为第二栅极氧化层12B，之后对A区的衬底11进行氧化，以形成与B区的氮化硅层的表面平齐的第一栅极氧化层12A，该第一栅极氧化层12A的厚度大于第二栅极氧化层12B的厚度。
步骤S10212:在该栅氧化层上形成第一掩模层。
步骤S10213:在该第一掩模层上形成图案化的光阻层。
其中，步骤S10212-S10213完成后半导体器件的剖面结构示意图如图2C所示。
在本申请的一种实施例中，可以选择不在第一掩模层13与图案化的光阻层17之间形成第二掩模层15，对应在后续步骤中形成开口后，去除图案化的光阻层17并直接以该第一掩模层13为掩模，对衬底11进行刻蚀。
在本申请的另一种实施例中，考虑到该第一掩模层13还作为后续利用平坦化工艺平坦化绝缘材料时的研磨停止层，该第一掩模层13的厚度定义出隔离结构高于衬底11表面的高度，而采用平坦化工艺研磨绝缘材料的过程中往往会过研磨，因此通过在形成图形化的光阻层17之前，还可以选择在第一掩模层13上形成第二掩模层15，以在平坦化过程中对第一掩模层13形成保护，避免第一掩模层13的厚度在平坦化过程中受到损失，影响其作为研磨停止层的作用。
进一步的，第一掩模层13和第二掩模层15之间还可以设置间隔氧化层14，该间隔氧化层14的作用一方面是增强第二掩模层15与第一掩模层13之间的结合力，另一方面还在于在后续刻蚀形成深沟槽的过程中，对A区的第一掩模层13形成保护，避免其厚度受到损失而导致A区和B区的第一掩模层13的厚度出现差异，影响其作为研磨停止层的作用。因此在本实施例中，在形成该第二掩模层15之前，还包括在第一掩模层13上形成间隔氧化层14。间隔氧化层14可以选择CVD或ALD工艺沉积形成。在本申请的其他实施例中，由于第一掩模层13的材料包括氮化硅，因此，该间隔氧化层14还可通过热氧化工艺来氧化氮化硅形成。
图案化的光阻层17是先通过旋涂法在衬底11上形成光刻胶材料，之后采用具有预定图案的掩模版曝光以及显影工艺得到的。在本实施例中，在衬底11上涂胶之前，还预先在第二掩模层15上沉积底部抗反射涂层16(Bottom Anti Reflective Coating，BARC)和/或介电抗反射涂层(Dielectric Anti Reflective Coating，DARC)来降低驻波效应对光刻的影响。图案化的光阻层17具有位于该光阻层17中的图案171，该图案171定义半导体器件中隔离结构所在的位置。
步骤S10214:将该图案化的光阻层的图案转移至该第一掩模层。
步骤S10215:在该栅氧化层上形成开口，并在形成该开口后去除该图案化的光阻层。
其中，步骤S10214-S10215完成后的半导体器件的剖面结构示意图如图2D所示。
在一种实施例中，若选择不设置第二掩模层15，对应的，该开口100沿衬底11的厚度方向依次贯穿第一掩模层13和栅氧化层12。
在另外一种实施例中，由于在第一掩模层13上选择设置有第二掩模层15，因此该图案171也转移至该第二掩模层15上，对应的，该开口100沿衬底11的厚度方向依次贯穿第二掩模层15、第一掩模层13和栅氧化层12。
需要进一步说明的是，由于在第二掩模层15和第一掩模层13之间还可以形成有间隔氧化层14，因此，该图案171也转移至间隔氧化层14上，从而使得该开口100沿衬底11的厚度方向依次贯穿第二掩模层15、间隔氧化层14、第一掩模层13以及栅氧化层12。
具体的，将该图案化的光阻层17的图案171向第二掩模层15以及第一掩模层13上形成开口100的过程可以是通过干法刻蚀工艺来实现。在本实施例中，由于第二掩模层15的材料包括无定形碳，可用氧气/溴化氢作为刻蚀气体刻蚀第二掩模层15，而第一掩模层13的材料包括氮化硅，可用四氟化碳(还可与氧气和氮气混合使用)作为刻蚀气体刻蚀该第一掩模层13。
其中，干法刻蚀间隔氧化层14的刻蚀气体也可以是四氟化碳，并且还可与氧气和氮气混合使用。也即在干法刻蚀间隔氧化层14可以不更换刻蚀气体，继续刻蚀第一掩模层13。同理，刻蚀该栅氧化层12的刻蚀气体也可以是四氟化碳。
在本实施例中，在转移完成形成开口100后，去除图案化的光阻层17目的是避免在后续刻蚀衬底11的过程中，由于剩余的图案化的光阻层17会被刻蚀到，相应溅落的材料可能会与衬底11直接接触，因此，通过去除图案化的光阻层17可避免衬底11被污染。另外，除了需要去除图案化的光阻层17外，其下方的底部抗反射涂层16也需要一并去除。
步骤S10216:通过该开口刻蚀该衬底，而在该衬底中形成该第一浅沟槽和该第二浅沟槽。
需要进一步说明的是，当本实施例中的第一掩模层13上还设置有第二掩模层15时，在步骤S10216之后，该制作方法还可以包括去除该第二掩模层15的步骤，其中，步骤S10216及去除该第二掩模层15的步骤完成后半导体器件的剖面结构示意图如图2E所示。通过去除剩余的第二掩模层15来避免其对后续在衬底11上形成遮挡层过程的影响。
具体的，在步骤S10216中利用干法刻蚀工艺刻蚀该衬底11形成第一浅沟槽110A和第二浅沟槽110B，对应的刻蚀气体可以是氧气和溴化氢。在本实施例中，第一浅沟槽110A和第二浅沟槽110B在衬底11的厚度方向上的深度相同，其深度均为h。
步骤S1022:对该第一浅沟槽底部进行刻蚀以形成深沟槽。
其中，步骤S1022之前，还包括如下步骤：如图2F所示，在该第一浅沟槽110A和该第二浅沟槽110B的内壁上分别形成第一衬氧化层18A和第二衬氧化层18B；如图2G所示，在该第二衬氧化层18B上形成填充该第二浅沟槽110B的遮挡层19。
本实施例中，由于刻蚀衬底11形成第一浅沟槽110A和第二浅沟槽110B后，衬底11中存在一定的刻蚀后应力且第一浅沟槽110A和第二浅沟槽110B的边缘表面有损伤，为了消除对应的刻蚀后应力并修复损伤，可对该衬底11进行退火处理，而第一衬氧化层18A和该第二衬氧化层18B即是在退火过程中形成的。需要说明的是，第一衬氧化层18A和第二衬氧化层18B还可以作为后续在第一浅沟槽110A和第二浅沟槽110B中填充绝缘材料时的缓冲，对衬底11起到保护作用。进一步的，该第二衬氧化层18B还可用于避免后续作为遮挡层的光刻胶层与衬底11的直接接触，避免光刻胶层污染衬底11。另外，由于第一掩模层13的材料包括氮化硅，因此，在形成第一衬氧化层18A和第二衬氧化层18B时，第一掩模层13与第一浅沟槽110A和第二浅沟槽110B的交界处也形成有氧化层(图中未示出)，这部分氧化层是通过氧化部分第一掩模层13而得到。具体的，该遮挡层19作为刻蚀第一浅沟槽110A过程中的掩膜材料，可选择为光刻胶层以及其他合适的牺牲材料，当该遮挡层19选择为光刻胶层时，可通过光刻工艺在B区中形成，例如先在A区和B区旋涂一层光刻胶材料，之后采用具有A区图案的掩模版进行曝光并进行显影得到遮挡层19。
其中，步骤S1022完成后半导体器件的剖面结构示意图如图2H所示。
具体的，沿该衬底11的厚度方向刻蚀位于该第一浅沟槽110A底部上的该第一衬氧化层18A和该第一浅沟槽110A底部，而形成包括该第一浅沟槽110A的深沟槽110A’。该衬底11的厚度方向具体可以是图2H中所示的z方向，而图2H中的x方向为与衬底11的表面平齐的方向。在刻蚀第一浅沟槽110A底部的第一衬氧化层18A和第一浅沟槽110A的底部的过程中，由于B区被遮挡层19覆盖，因此B区的第二浅沟槽110B不会被刻蚀，从而使得在刻蚀完成后，第一浅沟槽110A沿z方向加深成为深沟槽110A’(即该深沟槽110A’包括第一浅沟槽110A)，也即深沟槽110A’在z方向的深度h’大于第二浅沟槽110B的深度h。
在执行步骤S103之前，该制造方法还包括去除该遮挡层19的步骤，该步骤完成后半导体器件的剖面结构示意图如图2I所示。
具体的，当遮挡层19优选为光刻胶层时，去除遮挡层19的方法包括干法去胶和湿法去胶。在湿法去胶过程中可以通过有机溶液去胶，使得遮挡层19溶于有机溶液中达到去胶的目的，也可以通过无机溶液去胶，将遮挡层19中的碳元素氧化为二氧化碳，从而将遮挡层19去除。在干法去胶过程中，利用等离子体将遮挡层19剥离，以使用氧离子体为例，遮挡层19与氧离子体反应形成气态的一氧化碳、二氧化碳以及水可以由真空系统抽走。本实施例中，优选采用将干法去胶和湿法去胶工艺搭配使用来去除遮挡层19。
步骤S103:在该深沟槽和该第二浅沟槽中填充绝缘材料，以在该第一区域和该第二区域分别形成深沟槽隔离结构和浅沟槽隔离结构。
一种实施例中，在实行步骤S103之前，半导体器件的制作方法还可以包括在该深沟槽110A’中未被该第一衬氧化层18A覆盖的内壁上形成补充衬氧化层18A’的步骤，该步骤完成后半导体器件的剖面结构示意图如图2J所示。
具体的，在刻蚀形成深沟槽110A’后，还会在深沟槽110A’中填充绝缘材料，而为了在绝缘材料与深沟槽110A’之间进一步增加缓冲，故本实施例中还可进一步形成补充衬氧化层18A’，并且，在刻蚀形成深沟槽110A’的过程中,同样会对在衬底11中形成刻蚀后应力，以及在衬底11刻蚀后的裸露表面上形成损伤，为了消除刻蚀后应力以及修复损伤，本实施例中，再次对该衬底11进行退火处理，而该补充衬氧化层18A’即是在退火过程中，形成于该衬底11刻蚀后裸露的表面，也即深沟槽110A’未被该第一衬氧化层18A覆盖的表面。
请参阅图2K，图2K是步骤S103完成后半导体器件的剖面结构示意图。需要进一步说明的是，虽然在附图中A区和B区之间仅用虚线相间隔，而在实际结构中，A区和B区的交界处还形成有对应的隔离结构，而避免A区与B区直接连接。
本实施例中，该绝缘材料选择为氧化硅材料，具体可以采用高密度等离子体CVD工艺，在该深沟槽110A’和该第二浅沟槽110B中填充绝缘材料，来在A区形成深沟槽隔离结构20A，而在B区形成浅沟槽隔离结构20B。该深沟槽隔离结构20A用于隔离A区位于该深沟槽隔离结构20A相对两侧的有源区，该浅沟槽隔离结构20B用于隔离B区位于该浅槽隔离结构20B相对两侧的有源区。
由于深沟槽110A’的深度大于第二浅沟槽110B的深度，因此，填充于深沟槽110A’的深沟槽隔离结构20A的长度也大于填充于第二浅沟槽110B中的浅沟槽隔离结构20B的长度，因此，与浅沟槽隔离结构20B相比，深沟槽隔离结构20A对于两侧有源区的隔离效果要更优，故在A区的操作电压大于B区操作电压的条件下，深沟槽隔离结构20A能够满足A区域对隔离结构的隔离性能要求，还能减小闩锁效应。同时，由于本实施例中是通过对深沟槽110A’的深度进行设计，也即对深沟槽隔离结构20A的长度设计，因此，在将深沟槽110A’的宽度的进行减小时，可以通过进一步增加的深沟槽110A’的深度来提高深沟槽隔离结构20A的长度，从而保证A区的深沟槽隔离结构20A的隔离性能满足要求。因此，本实施例中提供的半导体器件的制作方法，还有利于缩小外围电路的面积，同时避免在半导体器件中出现漏电的现象。
在本实施例提供的半导体器件的制作方法中，在步骤S103之后，还可以包括如下步骤：如图2L所示，平坦化该绝缘材料，以使该第一掩模层13的表面与该深沟槽隔离结构20A和该浅沟槽隔离结构20B的表面平齐；如图2M所示，去除该第一掩模层13。
具体的，可采用化学机械抛光工艺将深沟槽隔离结构20A和浅沟槽隔离结构20B的表面抛光至与第一掩模层13平齐，也即该第一掩模层13作为平坦化过程中的研磨停止层。需要进一步说明的是，当该第一掩模层13上形成有间隔氧化层14时，该间隔氧化层14也会在平坦化绝缘材料的过程中被去除。
由于该第一掩模层13的材料包括氮化硅，因此可通过湿法工艺，利用热磷酸溶液与第一掩模层13反应，从而将第一掩模层13去除。
在本实施例提供的半导体器件的制作方法中，在去除该第一掩模层13后，还包括在该栅氧化层上形成栅极层21的步骤，该步骤完成后，半导体器件的剖面结构示意图如图2N示。
具体的，形成该栅极层的工艺可以是CVD或ALD工艺，该栅极层21的材料可以是多晶硅材料。在形成该栅极层之后，还可以对该栅极层进行图案化，以分别在A区和B区形成对应的栅极结构。
基于上述实施例所描述的半导体器件的制作方法，本实施例将从半导体器件的角度进一步描述。如图2M及图2N所示，本申请还提供一种半导体器件10，该半导体器件10可通过上述制作方法来形成，因此，该半导体器件的剖面结构示意图可以参考如图2A～2N。
该半导体器件10包括衬底11、深沟槽、第二浅沟槽、深沟槽隔离结构20A以及浅沟槽隔离结构20B。
具体的，该衬底11具体的，该衬底11的材料可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料。该衬底11包括第一区域A区和第二区域B区，A区相对于B区可用于形成更高操作电压的晶体管，B区相对于A区可用于形成更低操作电压的晶体管，因此，在本实施例中，A区可以是对应CMOS器件中的高压(High Voltage，HV)器件区，而B区可以包括LV器件区和LLV器件区，其中，HV器件区、LV器件区以及LLV器件区的操作电压的大小关系可以是依次递减。在本申请的其他实施例中，A区可对应CMOS器件中的低电压(LowVoltage,LV)器件区，而B区可对应CMOS器件中的低低电压(Low Low Voltage，LLV)器件区。需要说明的是，虽然在附图中A区和B区之间仅用虚线相间隔，而在实际结构中，A区和B区的交界处还存在对应的隔离结构，而避免A区与B区直接连接。
该衬底11具有位于A区的深沟槽(参考图2I中的深沟槽110A’)和位于B区的第二浅沟槽(参考图2I中的第二浅沟槽110B)，该深沟槽110A’包括相互连接的第一沟槽段(也即图2E中的第一浅沟槽110A)和第二沟槽段(图中未标示出)，该第一沟槽段的深度与第二浅沟槽110B的深度相同。该深沟槽110A’的深度大于该第二浅沟槽110B的深度。
该半导体器件10还包括分别位于第一沟槽段和第二浅沟槽110B的内壁上的第一衬氧化层18A(参考图2J中的第一衬氧化层18A)和第二衬氧化层18B(参考图2J的第二衬氧化层18B)，以及该第二沟槽段的内壁上形成有补充衬氧化层(参考图2J中的18A’)。
深沟槽隔离结构20A和浅沟槽隔离结构20B分别填充于该深沟槽110A’和该第二浅沟槽110B。由于深沟槽110A’的深度大于第二浅沟槽110B的深度，因此，填充于深沟槽110A’的深沟槽隔离结构20A的长度也大于填充于第二浅沟槽110B中的浅沟槽隔离结构20B的长度，因此，与浅沟槽隔离结构20B相比，深沟槽隔离结构20A对于两侧有源区的隔离效果要更优，故在A区的操作电压大于B区操作电压的条件下，深沟槽隔离结构20A能够满足A区域对隔离结构的隔离性能要求，还能减小闩锁效应。同时，由于本实施例中是通过对深沟槽110A’的深度进行设计，也即对深沟槽隔离结构20A的长度设计，因此，在将深沟槽110A’的宽度的进行减小时，可以通过进一步增加的深沟槽110A’的深度来提高深沟槽隔离结构20A的长度，从而保证A区的深沟槽隔离结构20A的隔离性能满足要求。因此，本实施例中提供的半导体器件的制作方法，还有利于缩小外围电路的面积，同时避免在半导体器件中出现漏电的现象。
该半导体器件10还可以包括栅氧化层12和栅极层21，依次层叠设置于衬底11上，其中，位于A区的栅氧化层12和栅极层21分布在深沟槽隔离结构20A的相对两侧，位于B区的栅氧化层12和栅极层21分布在浅沟槽隔离结构20B的相对两侧。
其中，该栅氧化层12包括A区的第一栅极氧化层12A以及位于B区的第二栅极氧化层12B，第一栅极氧化层12A的厚度大于第二栅极氧化层12B的厚度。由于A区相对于B区具有较高的操作电压，因此需要设置第一栅极氧化层12A的厚度大于第二栅极氧化层12B的厚度，才能避免在A区中出现栅极漏电的现象。
在本申请提供的半导体器件及其制作方法中，通过对位于衬底上的不同区域的深沟槽和第二浅沟槽的深度进行设计，使得深沟槽隔离结构和浅沟槽隔离结构具有不同的长度，且分别能满足第一区域和第二区域的隔离性能要求，还能减小闩锁效应，并且由于是将深沟槽隔离结构沿衬底的厚度方向延长来提高隔离性能，因此，深沟槽隔离结构的宽度可以被进一步减小，从而有利于缩小外围电路的面积，同时避免在半导体器件中出现漏电的现象。
在本申请一些实施例中，半导体器件10可以是三维存储装置。在另外一些实施例中，半导体器件10也可以是三维存储装置的一部分，具体请参阅图4，图4是本申请实施例所提供三维存储器的结构示意框图，其中，该三维存储装置400包括存储单元阵列402和外围电路401，其中，该外围电路401包括上述的半导体器件10。具体的，该三维存储装置400可以是NAND芯片。
其中，存储单元阵列402和外围电路401可以为相邻设置或者是面对面键合设置。其中，当存储单元阵列402和外围电路401面对面键合设置时，该三维存储器400还包括第一晶圆以及第二晶圆，该第一晶圆上形成有存储单元阵列402，该第二晶圆上形成有控制该存储单元阵列进行读写操作的外围电路401，该外围电路401包括半导体器件10，且该第一晶圆与该第二晶圆面对面键合连接。
请参阅图5，本申请提供一种存储系统500，包括控制器502和三维存储装置501，该控制器502耦合至该三维存储装置501并用于控制该三维存储装置501存储数据，该三维存储装置501包括如上述的半导体器件10。具体的，该存储系统500可以是固态驱动器(SSD)。
除上述实施例外，本申请还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本申请要求的保护范围。
综上所述，虽然本申请已将优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成位于所述第一区域的深沟槽和位于所述第二区域的第二浅沟槽，所述深沟槽的深度大于所述第二浅沟槽的深度；
在所述深沟槽和所述第二浅沟槽中填充绝缘材料，以在所述第一区域和所述第二区域分别形成深沟槽隔离结构和浅沟槽隔离结构。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成位于所述第一区域的深沟槽和位于所述第二区域的第二浅沟槽，包括：
在所述衬底上形成位于所述第一区域的第一浅沟槽和位于所述第二区域的第二浅沟槽；
对所述第一浅沟槽底部进行刻蚀以形成深沟槽。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述对所述第一浅沟槽底部进行刻蚀以形成深沟槽之前，还包括:
在所述第一浅沟槽和所述第二浅沟槽的内壁上分别形成第一衬氧化层和第二衬氧化层；
在所述第二衬氧化层上形成填充所述第二浅沟槽的遮挡层。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述在所述深沟槽和所述第二浅沟槽中填充绝缘材料，以在所述第一区域和所述第二区域分别形成深沟槽隔离结构和浅沟槽隔离结构之前，还包括：
去除所述遮挡层；
在所述深沟槽中未被所述第一衬氧化层覆盖的内壁上形成补充衬氧化层。
5.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成位于所述第一区域的第一浅沟槽和位于所述第二区域的第二浅沟槽，包括：
在所述衬底上形成栅氧化层；
在所述栅氧化层上形成第一掩模层；
在所述第一掩模层上形成图案化的光阻层；
将所述图案化的光阻层的图案转移至所述第一掩模层；
在所述栅氧化层上形成开口，并在形成所述开口后去除所述图案化的光阻层；
通过所述开口刻蚀所述衬底，而在所述衬底中形成所述第一浅沟槽和所述第二浅沟槽。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述在所述深沟槽和所述第二浅沟槽中填充绝缘材料之后，还包括：
平坦化所述绝缘材料，以使所述第一掩模层的表面与所述深沟槽隔离结构和所述浅沟槽隔离结构的表面平齐；
去除所述第一掩模层。
7.根据权利要求6所述半导体器件的制作方法，其特征在于，所述去除所述第一掩模层后，还包括：
在所述栅氧化层上形成栅极层。
8.根据权利要求5所述的半导体器件的制作方法，其特征在于，在形成所述图形化的光阻层之前，所述制作方法还包括在所述第一掩模层上形成第二掩模层的步骤，且在所述将所述图案化的光阻层的图案转移至所述第一掩模层的步骤中，所述图案也转移至所述第二掩模层上。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，在形成所述第二掩模层之前，所述制作方法还包括在所述第一掩模层上形成间隔氧化层的步骤，且在所述依次将所述图案化的光阻层的图案转移至所述第一掩模层的步骤中，所述图案也转移至所述间隔氧化层。
10.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域，所述衬底具有位于所述第一区域的深沟槽和位于所述第二区域的第二浅沟槽，所述深沟槽的深度大于所述第二浅沟槽的深度；
分别填充于所述深沟槽和所述第二浅沟槽中的深沟槽隔离结构和浅沟槽隔离结构。
11.根据权利要求10所述的半导体器件，其特征在于，所述深沟槽包括相互连接的第一沟槽段和第二沟槽段，所述第一沟槽段与所述第二浅沟槽的深度相同；所述半导体器件还包括：
分别位于所述第一沟槽段和所述第二浅沟槽的内壁上的第一衬氧化层和第二衬氧化层，以及位于所述第二沟槽段的内壁上的补充衬氧化层。
12.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括：
依次层叠设置于所述衬底上的栅氧化层和栅极层，其中，位于所述第一区域的所述栅氧化层和所述栅极层分布在所述深沟槽隔离结构的相对两侧，位于所述第二区域的所述栅氧化层和所述栅极层分布在所述浅沟槽隔离结构的相对两侧。
13.根据权利要求12所述的半导体器件，其特征在于，所述栅氧化层包括位于所述第一区域的第一栅极氧化层以及位于所述第二区域的第二栅极氧化层，所述第一栅极氧化层的厚度大于所述第二栅极氧化层的厚度。
14.一种三维存储装置，其特征在于，所述三维存储装置包括存储单元阵列和外围电路，其中，所述外围电路包括如权利要求10-13任一项所述的半导体器件。
15.一种存储系统，其特征在于，包括控制器和三维存储装置，所述控制器耦合至所述三维存储装置并用于控制所述三维存储装置存储数据，所述三维存储装置包括如权利要求10-13中任一项所述的半导体器件。
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