KR20120047600A - 미세 패턴 형성 방법 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 미세 패턴 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 포토레지스트 패턴을 얇지만 하드마스크와 큰 식각 선택비를 갖는 매개 물질막에 전사시키고, 그에 의하여 생성된 매개 패턴을 이용하여 하드마스크를 형성하는 것을 포함하는 미세 패턴 형성 방법 및 반도체 소자의 제조 방법에 관한 것이다. 본 발명의 미세 패턴 형성 방법 및 반도체 소자의 제조 방법을 이용하면 포토레지스트 패턴의 종횡비가 낮기 때문에 포토레지스트 패턴의 붕괴가 없음은 물론 얇은 두께의 포토레지스트 막을 사용하더라도 패턴 전사가 가능하다.

Description

미세 패턴 형성 방법 및 반도체 소자의 제조 방법{Method of forming a fine pattern and method of fabricating a semiconductor device}
본 발명은 미세 패턴 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 포토레지스트 패턴의 붕괴가 없음은 물론 얇은 두께의 포토레지스트 막을 사용하더라도 패턴 전사가 가능한 미세 패턴 형성 방법 및 반도체 소자의 제조 방법에 관한 것이다.
전자 제품의 소형화에 따라 반도체 장치의 미세화가 요구되고 있고, 이는 곧 반도체 장치에 형성되는 패턴의 미세화에 대한 요구로 이어지고 있다. 한편, 이와 같은 패턴의 미세화에 대한 요구를 만족시키기 위해 패턴을 더욱 미세하게 형성하는 방법에 관한 연구가 활발하게 이루어지고 있지만, 여전히 개선의 여지가 많이 남아 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 포토레지스트 패턴의 붕괴가 없음은 물론 얇은 두께의 포토레지스트 막을 사용하더라도 패턴 전사가 가능한 미세 패턴 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 포토레지스트 패턴의 붕괴가 없음은 물론 얇은 두께의 포토레지스트 막을 사용하더라도 패턴 전사가 가능한 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명 개념은 상기 첫 번째 기술적 과제를 이루기 위한 일 실시예에서, 반도체 기판 위에 제 1 하드마스크 물질막을 형성하는 단계; 상기 제 1 하드마스크 물질막 위에 20 nm 이하의 두께를 갖는 매개 물질막을 형성하는 단계; 상기 매개 물질막 위에 포토레지스트 패턴을 형성하는 단계; 매개 패턴을 얻기 위하여 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 매개 물질막을 식각하는 단계; 제 1 하드마스크 패턴을 얻기 위하여 상기 매개 패턴을 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 식각하는 단계; 및 상기 제 1 하드마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하는 단계를 포함하는 미세 패턴 형성 방법을 제공한다. 이 때, 상기 포토레지스트 패턴의 종횡비는 약 3 이하일 수 있다.
특히, 상기 제 1 하드 마스크 물질막이 폴리실리콘을 포함할 수 있고, 상기 매개 물질막은 실리콘 산화물을 포함할 수 있다.
선택적으로, 상기 제 1 하드마스크 물질막은 금속, 금속의 실리콘화물, 또는 금속의 질화물을 포함할 수 있고, 상기 매개 물질막은 실리콘 산화물 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 이 때, 상기 제 1 하드마스크 물질막을 이루는 재료는 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 텅스텐 실리사이드(WSix), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN) 및 이들의 조합으로 구성되는 군으로부터 선택되는 1종일 수 있다.
또한, 상기 반도체 기판 위에 제 1 하드마스크 물질막을 형성하는 단계는, 상기 반도체 기판 위에 상기 제 1 하드마스크와 식각 선택비를 갖는 제 2 하드마스크 물질막을 형성하는 단계; 및 상기 제 2 하드마스크 물질막 위에 상기 제 1 하드마스크 물질막을 형성하는 단계를 포함할 수 있다. 이 때, 상기 제 1 하드마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하는 단계는, 제 2 하드마스크 패턴을 형성하기 위하여 상기 제 1 하드마스크 패턴을 식각 마스크로 하여 상기 제 2 하드마스크 물질막을 식각하는 단계; 및 상기 제 2 하드마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하는 단계를 포함할 수 있다. 특히, 상기 제 2 하드마스크 물질막은 탄소계 물질막일 수 있다. 상기 제 2 하드마스크 물질막은 비결정질 무기 탄소계 물질막일 수 있다.
또, 상기 제 1 하드마스크 패턴을 얻기 위하여 상기 매개 패턴을 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 식각하는 단계는, 약 5 mTorr 내지 약 50 mTorr의 절대압력 하에서 식각 가스를 이용한 이방성 식각에 의하여 수행될 수 있다. 이 때, 상기 식각 가스는 Cl2, HBr, SF6, NF3, BCl3, O2, 및 N2로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 특히, 상기 이방성 식각에 이용되는 소스 전력은 약 100 와트 내지 약 1000와트이고, 바이어스 전력은 약 500 와트 이하일 수 있다.
또, 상기 제 1 하드마스크 패턴을 얻기 위하여 상기 매개 패턴을 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 식각하는 단계에서의 상기 매개 패턴의 식각 속도(A)에 대한 상기 제 1 하드마스크 물질막의 식각 속도(B)의 비(B/A)가 20보다 클 수 있다.
또한, 상기 제 1 하드마스크 물질막은 폴리실리콘을 포함할 수 있다. 이 때, 상기 제 1 하드마스크 물질막 위에 약 20 nm 이하의 두께를 갖는 매개 물질막을 형성하는 단계는 상기 제 1 하드마스크 물질막의 표면을 산화 분위기에서 열산화시킴으로써 상기 매개 물질막을 형성하는 단계를 포함할 수 있다.
또한, 상기 매개 물질막 위에 포토레지스트 패턴을 형성하는 단계는 상기 매개 물질막 위에 포토레지스트 물질막을 약 50 nm 이하의 두께로 형성하는 단계; 및 상기 포토레지스트 물질막을 노광 및 현상하는 단계를 포함할 수 있다.
또한, 상기 매개 패턴의 높이는 약 5 nm 내지 약 15 nm일 수 있다. 또한, 상기 제 1 하드마스크 물질막의 두께는 약 50 nm 내지 약 400 nm일 수 있다.
본 발명 개념은 상기 첫 번째 기술적 과제를 이루기 위한 다른 실시예에서, 반도체 기판 위에 하드마스크 물질막을 형성하는 단계; 상기 하드마스크 물질막 위에 매개 물질막을 형성하는 단계; 상기 매개 물질막 위에 3 이하의 종횡비를 갖는 포토레지스트 패턴을 형성하는 단계; 매개 패턴을 형성하기 위하여 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 매개 물질막을 패터닝하는 단계; 하드마스크 패턴을 형성하기 위하여 상기 매개 패턴을 식각 마스크로 하여 상기 하드마스크 물질막을 식각하는 단계; 및 상기 하드마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하는 단계를 포함하고, 상기 매개 물질막의 두께는, 상기 매개 물질막을 패터닝하는 단계에 있어서 상기 매개 패턴이 형성되었을 때 잔존하는 상기 포토레지스트 패턴의 종횡비가 0.3 이상이 되도록 하는 두께인 미세 패턴 형성 방법을 제공한다.
이 때, 상기 하드마스크 패턴을 형성하기 위하여 상기 매개 패턴을 식각 마스크로 하여 상기 하드마스크 물질막을 식각하는 단계에서의 상기 매개 패턴의 식각 속도(A)에 대한 상기 하드마스크 물질막의 식각 속도(B)의 비(B/A)는 20보다 클 수 있다.
본 발명 개념은 상기 두 번째 기술적 과제를 이루기 위한 일 실시예에서, 식각 대상 물질막을 상부에 포함하는 반도체 기판을 제공하는 단계; 상기 식각 대상 물질막 위에 하드마스크 물질막을 형성하는 단계; 상기 하드마스크 물질막 위에 매개 물질막을 형성하는 단계; 상기 매개 물질막 위에 포토레지스트 물질막을 형성하는 단계; 상기 포토레지스트 물질막을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계; 매개 패턴을 형성하기 위하여, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 매개 물질막을 식각하는 단계; 하드마스크 패턴을 형성하기 위하여, 상기 매개 패턴을 식각 마스크로 이용하여 하드마스크 물질막을 식각하는 단계; 및 상기 식각 대상 물질막의 패턴을 형성하기 위하여, 상기 하드마스크 패턴을 식각 마스크로 이용하여 상기 식각 대상 물질막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이 때, 상기 식각 대상 물질막의 패턴은 상기 반도체 소자의 활성 영역, 게이트 구조체, 워드 라인, 또는 비트 라인일 수 있다.
본 발명의 미세 패턴 형성 방법 및 반도체 소자의 제조 방법을 이용하면 포토레지스트 패턴의 종횡비가 낮기 때문에 포토레지스트 패턴의 붕괴가 없음은 물론 얇은 두께의 포토레지스트 막을 사용하더라도 패턴 전사가 가능한 효과가 있다.
도 1a 내지 도 2f는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 순서에 따라 나타낸 측단면도들이다.
도 3a 내지 도 3m은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 4는 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 5는 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 6은 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1a 내지 도 1e는 본 발명 개념의 일 실시예에 따른 미세 패턴 형성 방법을 순서에 따라 나타낸 측단면도이다.
도 1a를 참조하면, 반도체 기판(110) 위에 제 1 하드마스크 물질막(120)이 형성되고, 상기 제 1 하드마스크 물질막(120) 위에 매개 물질막(130)이 형성된다. 여기서는 상기 반도체 기판 상부층(114)이 식각 대상 물질막인 것으로 가정한다.
상기 반도체 기판(110)은 반도체 기판 상부층(114)과 반도체 기판 하부층(112)을 포함할 수 있다. 상기 반도체 기판 상부층(114)은 식각을 통해 패턴을 형성하고자 하는 막이고, 상기 반도체 기판 하부층(112)은 상기 패턴 형성에 대하여 패턴이 형성되지 않고 보존하고자 하는 막이다. 상기 반도체 기판 상부층(114)과 상기 반도체 기판 하부층(112)은 동일한 물질로 구성될 수도 있고, 서로 상이한 물질로 이루어질 수도 있다.
상기 반도체 기판 상부층(114)과 상기 반도체 기판 하부층(112)이 동일한 물질로 구성된 경우 도면에 표시된 상기 반도체 기판 상부층(114)과 상기 반도체 기판 하부층(112) 사이의 계면은 가상적인 것일 수 있다. 상기 반도체 기판(110)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 저매늄 또는 실리콘-저매늄을 포함할 수 있다. 상기 반도체 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
상기 반도체 기판 상부층(114)과 상기 반도체 기판 하부층(112)이 서로 상이한 물질로 구성된 경우, 상기 반도체 기판 하부층(112)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 또한, 상기 반도체 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다. 또, 상기 반도체 기판 상부층(114)은 추후 반도체 구조물을 제조하기 위한 적층체일 수 있다. 예를 들면, 상기 반도체 기판 상부층(114)은 게이트 구조물 형성을 위하여 텅스텐, 실리콘 질화물 등이 적층된 것일 수도 있고, 배선을 위한 금속층 또는 폴리실리콘층일 수도 있다. 그러나, 상기 반도체 기판 상부층(114) 및 반도체 기판 하부층(112)의 구성과 조합은 여기에 한정되지 않고 임의의 막질일 수 있다. 특히, 상기 반도체 기판 하부층(112)에는 트랜지스터와 같은 반도체 소자가 이미 형성되어 있을 수 있다.
상기 제 1 하드마스크 물질막(120)은 후술하는 매개 물질막(130)과 높은 식각선택비를 갖는 임의의 물질막이면 되고 특별히 한정되지 않는다. 예를 들면, 상기 제 1 하드마스크 물질막(120)은 폴리실리콘, 금속, 금속의 실리콘화물, 금속의 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 금속은 티타늄(Ti), 텅스텐(W), 또는 알루미늄(Al)을 포함할 수 있으며 여기에 한정되지 않는다. 또, 상기 금속의 실리콘화물은 텅스텐 실리사이드(WSix)를 포함할 수 있고, 상기 금속의 질화물은 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN)를 포함할 수 있다.
상기 제 1 하드마스크 물질막(120)은, 예를 들면, 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 원자층 증착법(atomic layer deposition, ALD) 등의 방법에 의하여 형성될 수 있다. 그러나, 이러한 방법들에 한정되는 것은 아니다.
상기 제 1 하드마스크 물질막(120)의 두께는 약 30 nm 내지 약 600 nm일 수 있고, 예를 들면, 약 50 nm 내지 약 400 nm일 수 있다. 그러나, 제 1 하드마스크 물질막(120)의 두께가 여기에 한정되는 것은 아니다.
상기 매개 물질막(130)은 상기 제 1 하드마스크 물질막(120)과 높은 식각 선택비를 갖는 임의의 물질막이면 되고 특별히 한정되지 않는다. 예를 들면, 상기 매개 물질막(130)은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 매개 물질막(130)의 두께는 약 3 nm 내지 약 20 nm일 수 있고, 예를 들면, 약 5 nm 내지 약 15 nm일 수 있다. 그러나, 매개 물질막(130)의 두께가 여기에 한정되는 것은 아니다. 상기 매개 물질막(130)은 CVD 공정 또는 ALD 공정을 통하여 얻을 수 있다.
앞서 언급한 바와 같이, 상기 매개 물질막(130)과 상기 제 1 하드마스크 물질막(120)은 높은 식각 선택비를 가질 수 있다. 보다 구체적으로 상기 매개 물질막(130)의 식각 속도(A)에 대한 상기 제 1 하드마스크 물질막(120)의 식각 속도(B)의 비(B/A)가 20보다 클 수 있다. 예를 들면, 상기 식각 속도의 비(B/A)는 30보다 클 수 있다. 또는 상기 식각 속도의 비(B/A)는 50보다 클 수 있다.
이와 같이 현저하게 큰 식각 속도의 비(B/A)를 갖기 위하여, 상기 제 1 하드마스크 물질막(120)을 이루는 물질과 상기 매개 물질막(130)을 이루는 물질의 조합을 다음과 같이 할 수 있다.
즉, 상기 제 1 하드마스크 물질막(120)이 폴리실리콘인 경우에는 상기 매개 물질막(130)은 실리콘 산화물을 포함할 수 있다. 또, 상기 제 1 하드마스크 물질막(120)이 텅스텐인 경우에는 상기 매개 물질막(130)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 특히, 상기 제 1 하드마스크 물질막(120)이 폴리실리콘인 경우, 그의 상부 표면을 열산화시킴으로써 실리콘 산화물의 매개 물질막(130)을 얻을 수도 있다.
상기 제 1 하드마스크 물질막(120)의 두께가 약 30 nm 내지 약 600 nm일 수 있음은 앞서 언급한 바와 같으며, 특히 상기 식각 선택비와 상기 매개 물질막(130)의 두께 또는 추후 형성될 매개 패턴(132a, 도 1c 참조)의 높이에 의하여 적절히 선택될 수 있다.
상기 매개 물질막(130) 위에는 포토레지스트 물질막(140)이 형성된다. 상기 포토레지스트 물질막(140)은 통상의 포토레지스트 조성물을 사용하여 형성될 수 있다. 예를 들면, 상기 포토레지스트 물질막(140)은 PAG(photoacid generator)를 함유하는 포지티브형 화학증폭형 포토레지스트 조성물로 형성될 수 있다. 또는, 상기 레지스트막(140)은 KrF 엑시머 레이저(248 nm)용 레지스트 조성물, ArF 엑시머 레이저(193 nm)용 레지스트 조성물, 또는 F2 엑시머 레이저(157 nm)용 포토레지스트 조성물로부터 얻어질 수 있다.
특히, 상기 포토레지스트 물질막(140)의 두께는 형성하고자 하는 포토레지스트 패턴의 종횡비를 고려하여 결정할 수 있다. 상기 포토레지스트 물질막(140)의 두께는 예를 들면, 약 60 nm 이하일 수 있다. 또는 상기 포토레지스트 물질막(140)의 두께는 예를 들면, 약 40 nm 이하일 수 있다. 이에 관한 보다 구체적인 내용은 후술한다.
상기한 바와 같은 두께를 갖는 포토레지스트 물질막(140)은, 예를 들면, 스핀 코팅을 통하여 형성될 수 있다. 포토레지스트 조성물의 점도, 스핀 코팅의 회전 속도 및 회전 시간을 조절하여 코팅되는 막의 두께를 조절할 수 있다.
필요에 따라, 상기 매개 물질막(130)과 포토레지스트 물질막(140)과의 사이에 반사 방지막(도시 생략)을 더 형성할 수도 있다. 상기 반사 방지막(도시 생략)은 유기 또는 무기 재료로 이루어질 수 있다. 또, 필요에 따라, 상기 매개 물질막(130)과 포토레지스트 물질막(140)과의 사이에 언더컷(undercut) 또는 풋팅(footing)을 방지 또는 감소시키기 위한 하부 물질층(도시 생략)을 더 형성할 수도 있다. 상기 하부 물질층은 당 기술 분야에 널리 알려진 물질일 수 있으며, 여기서는 상세한 설명을 생략한다.
도 1b를 참조하면, 상기 포토레지스트 물질막(140)을 노광원과 노광 마스크를 이용하여 노광시킨 후 현상하여 포토레지스트 패턴(142a)을 형성한다. 상기 포토레지스트 패턴(142a)은 약 3 이하의 종횡비(aspect ratio)를 가질 수 있다. 또는, 상기 포토레지스트 패턴(142a)은 약 2 이하의 종횡비를 가질 수 있다. 여기서, 상기 종횡비는 상기 포토레지스트 패턴(142a)의 폭(W2)에 대한 높이(H2)의 비(H2/W2)이다.
도 1b에서는 상기 포토레지스트 패턴(142a)이 라인-앤-스페이스(line-and-space) 패턴인 경우에 대하여 나타내었지만, 만일, 상기 포토레지스트 패턴(142a)이 원기둥의 형태를 갖는 경우에는 상기 종횡비는 상기 포토레지스트 패턴(142a)의 직경에 대한 높이의 비일 수 있다.
상기 종횡비가 너무 크면 포토레지스트 패턴(142a)이 무너져서 후속 공정이 진행되기 어렵게 될 수 있다. 따라서, 상기 포토레지스트 패턴(142a)이 무너지지 않을 정도의 적절한 종횡비를 갖는 것이 필요하다.
한편, 도 1a와 도 1b를 함께 참조하면, 현상 전의 상기 포토레지스트 물질막(140)의 두께(H1)와 현상 후의 상기 포토레지스트 패턴(142a)의 두께 또는 높이(H2)가 반드시 동일한 것은 아니다. 즉, 현상 후의 상기 포토레지스트 패턴(142a)의 두께 또는 높이(H2)가 상기 포토레지스트 물질막(140)의 두께(H1)보다 작을 수 있다. 이는 현상 과정 중에 상기 포토레지스트 패턴(142a) 영역에서의 손실에 기인할 수 있다. 따라서, 상기 포토레지스트 물질막(140)의 두께(H1)를 결정함에 있어서는 위에서 설명한 종횡비와 함께, 상기 포토레지스트 패턴(142a) 영역에서의 이러한 손실을 함께 고려할 수 있다. 예를 들면, 상기 포토레지스트 패턴(142a)의 높이(H2)는 약 55 nm 이하일 수 있다. 또는, 상기 포토레지스트 패턴(142a)의 높이(H2)는, 예를 들면, 약 35 nm 이하일 수 있다.
도 1c를 참조하면, 상기 포토레지스트 패턴(142a)을 식각 마스크로 하여 상기 매개 물질막(130)을 이방성 식각한다. 상기 매개 물질막(130)의 이방성 식각을 통해 매개 패턴(132a)을 얻을 수 있다. 이 때, 상기 포토레지스트 패턴(142b)의 높이는 이방성 식각으로 인하여 최초의 높이 H2에 비하여 상당히 감소한 상태일 수 있다.
그러나, 상기 매개 패턴(132a)이 형성되기 전에 상기 포토레지스트 패턴(142b)이 모두 소진되는 영역이 부분적으로라도 있다면, 그 영역에 대해서는 상기 포토레지스트 패턴(142b)이 모두 소진되는 시점으로부터 매개 패턴(132a)의 형성이 완료되는 시점까지 매개 패턴(132a)의 상부 표면이 식각제에 계속 노출되기 때문에 결국에는 손상된 매개 패턴을 얻게 된다. 그러므로, 어느 경우에도 상기 매개 패턴(132a)의 형성이 완료되기 전에 상기 포토레지스트 패턴(142b)이 소진되는 영역이 없도록 식각 레시피(recipe)를 적절히 조절할 필요가 있다.
선택적으로, 상기 매개 물질막(130)의 두께는, 상기 매개 물질막(130)을 패터닝하는 단계에 있어서 상기 매개 패턴(132a)이 형성되었을 때 잔존하는 상기 포토레지스트 패턴(142b)의 종횡비가 0.3 이상이 되도록 조절될 수 있다. 만일 상기 매개 물질막(130)의 두께가 너무 두껍다면, 상기 매개 패턴(132a)이 형성되었을 때, 잔존하는 상기 포토레지스트 패턴(142b)의 종횡비가 0.3보다 작게 될 수도 있고 심지어는 상기 포토레지스트 패턴(142b)이 잔존하지 않을 수도 있다.
상기 매개 패턴(132a)이 형성되었을 때 잔존하는 상기 포토레지스트 패턴(142b)의 상부 표면은 도 1c에 나타낸 바와 같이 곡면으로 얻어질 수 있다. 따라서, 상기 종횡비를 정의하기 위한 높이로서는 상기 곡면에서 가장 높은 부분이 갖는 높이(T2)가 이용될 수 있다. 다시 말해, 도 1c에서 상기 포토레지스트 패턴(142b)의 종횡비는 (T2)/(W2)로 정의될 수 있다.
이렇게 함으로써 상기 매개 패턴(132a)의 두께는 상기 매개 물질막(130)의 두께와 동일하게 보존될 수 있다. 다시 말해, 상기 매개 패턴(132a)의 두께는 약 3 nm 내지 약 20 nm일 수 있고, 예를 들면, 약 5 nm 내지 약 15 nm일 수 있다. 그러나, 매개 패턴(132a)의 두께가 여기에 한정되는 것은 아니다.
도 1d를 참조하면, 상기 매개 패턴(132a)을 식각 마스크로 하여 상기 제 1 하드마스크 물질막(120)을 이방성 식각함으로써 제 1 하드마스크(122)를 얻는다. 앞서 언급한 바와 같이 상기 매개 패턴(132a)을 이루는 물질과 상기 제 1 하드마스크 물질막(120)은 높은 식각 선택비를 가질 수 있다. 보다 구체적으로 상기 매개 패턴(132a)의 식각 속도(A)에 대한 상기 제 1 하드마스크 물질막(120)의 식각 속도(B)의 비(B/A)가 20보다 클 수 있다. 예를 들면, 상기 식각 속도의 비(B/A)는 30보다 클 수 있다. 또는 상기 식각 속도의 비(B/A)는 50보다 클 수 있다.
또, 도 1c와 도 1d를 함께 참조하면 알 수 있는 바와 같이, 도 1d의 매개 패턴(132b)의 두께(H4)는 도 1c의 매개 패턴(132a)의 두께(H3)에 비하여 감소한 것을 알 수 있는데, 이는 이방성 식각에 의하여 매개 패턴(132a)의 상부 부분도 일부 식각되기 때문이다.
앞서 언급한 바와 같이, 도 1b의 포토레지스트 패턴(142a)과 도 1c의 매개 패턴(132a) 사이의 관계에 있어서 상기 매개 패턴(132a)이 완전히 형성될 때까지 상기 포토레지스트 패턴(142a)이 모두 소진되는 영역이 있어서는 안 된다. 동일한 관점에서, 도 1c의 매개 패턴(132a)과 도 1d의 제 1 하드마스크(122)의 관계에 있어서, 상기 제 1 하드마스크(122)가 완전히 형성될 때까지 상기 매개 패턴(132a)이 모두 소진되는 영역이 있어서는 안 된다.
상기 제 1 하드마스크(122)가 완전히 형성될 때까지 상기 매개 패턴(132a)이 전 영역에서 잔존하여 상기 매개 패턴(132a) 하부의 제 1 하드마스크(122)를 보호하기 위해서는 상기 매개 패턴(132a)의 두께(H3) 및 상기 제 1 하드마스크 물질막(120)의 두께의 상대적인 비도 중요하지만 무엇보다도 이들 사이의 식각 선택비가 클 것이 요구된다.
위와 같은 식각 선택비를 확보하기 위해서는 상기 제 1 하드마스크 물질막(120)을 이루는 물질과 상기 매개 패턴(132a)을 이루는 물질의 선택이 중요하다. 이에 대해서는 위에서 설명한 바 있으므로 여기서는 상세한 설명을 생략한다. 나아가, 위와 같은 식각 선택비를 확보하기 위해서는 그러한 물질의 선택과 더불어 식각 조건의 적절한 선택이 필요하다. 식각제의 선택, 식각 압력 및 식각 시 가해지는 에너지 등에 의하여 식각 선택비가 변화할 수 있기 때문이다.
이러한 식각 선택비를 확보하기 위한 식각제로서는 Cl2, HBr, SF6, NF3, BCl3, O2, 및 N2로 구성되는 군으로부터 선택되는 1종 이상인 가스가 이용될 수 있고, 상기 제 1 하드마스크 물질막(120)의 식각이 이루어지는 반응 챔버 내부의 절대 압력은 약 3 mTorr 내지 약 100 mTorr일 수 있고, 특히 약 5 mTorr 내지 약 50 mTorr일 수 있다. 특히 상기 반응 챔버 내부의 절대 압력은, 예를 들면, 약 10 mTorr 내지 약 35 mTorr일 수 있다.
또한, 상기 제 1 하드마스크 물질막(120)의 식각이 이루어지는 반응 챔버에 가해지는 소스 전력은 약 100와트 내지 약 1000와트일 수 있고, 바이어스 전력은 약 500와트 이하일 수 있다. 또는, 상기 반응 챔버에 가해지는 소스 전력은 약 200와트 내지 약 700와트일 수 있고, 상기 바이어스 전력은 약 50와트 내지 약 300와트일 수 있다.
도 1e를 참조하면, 상기 제 1 하드마스크(122)를 식각 마스크로 하여 반도체 기판 상부층(114)을 이방성 식각하여 목적 패턴(114a)을 형성한다. 상기 목적 패턴(114a)은 게이트 구조체, 전원 공급 또는 신호 전달을 위한 배선 등일 수 있으며 특별히 한정되지 않는다.
여기서는 반도체 기판(110)을 식각하기 위한 하드마스크가 상기 반도체 기판(110)의 직접 위에 하나만(제 1 하드마스크(122)) 위치하는 예를 들었지만 필요에 따라 여러 단계의 하드마스크들을 더 형성하여 반도체 기판(110)을 식각할 수 있다. 이하에서는 이러한 경우에 대하여 설명한다.
도 2a를 참조하면, 상부층(114) 및 하부층(112)을 포함하는 반도체 기판(110) 위에 제 2 하드마스크 물질막(150)을 먼저 형성하고, 상기 제 2 하드마스크 물질막(150) 위에 제 1 하드마스크 물질막(120)이 형성된다. 여기서는 상기 반도체 기판 상부층(114)이 식각 대상 물질막인 것으로 가정한다.
도 2a의 반도체 기판(110), 제 1 하드마스크 물질막(120), 매개 물질막(130) 및 포토레지스트 물질막(140)에 대해서는 위에서 이미 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 제 2 하드마스크 물질막(150)은 탄소계 물질일 수 있으며, 예를 들면 비정질 탄소막(amorphous carbon layer, ACL) 또는 스핀-온 하드마스크(spin-on hardmask, SOH)일 수 있다.
예를 들면, 상기 제 2 하드마스크 물질막(150)을 형성하기 위하여, 유기 화합물을 약 1000 내지 약 5000 Å의 두께로 스핀 코팅하여 유기 화합물층을 형성한다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기화합물층을 약 150 ℃ 내지 약 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ℃ 내지 약 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 초 내지 약 300 초 동안 행해질 수 있다.
도 2b를 참조하면, 도 1b에서와 마찬가지로 포토레지스트 패턴(142a)을 형성한다. 상기 포토레지스트 패턴(142a)은 약 3 이하의 종횡비, 예를 들면, 약 2 이하의 종횡비를 가질 수 있다. 만일 상기 종횡비가 너무 크면 포토레지스트 패턴(142a)이 무너져서 후속 공정의 진행이 어렵게 될 수 있기 때문이다.
또한, 상기 포토레지스트 패턴(142a)을 형성하는 과정에서의 손실로 인하여 상기 포토레지스트 패턴(142a)의 높이(H2)는 상기 포토레지스트 물질막(140)의 높이(H1)에 비하여 낮을 수 있다.
도 2c를 참조하면, 상기 포토레지스트 패턴(142a)을 식각 마스크로 하여 상기 매개 물질막(130)을 이방성 식각한다. 앞서 언급한 바와 같이, 매개 물질막(130)의 이방성 식각 과정에서 포토레지스트 패턴(142b)의 높이는 패턴 형성 직후의 높이(H2)에 비하여 상당히 감소한 상태일 수 있다. 또한, 매개 패턴(132a)의 두께는 약 3 nm 내지 약 20 nm일 수 있고, 예를 들면, 약 5 nm 내지 약 15 nm일 수 있다. 그러나, 매개 패턴(132a)의 두께가 여기에 한정되는 것은 아니다.
도 1c에서와 마찬가지로 상기 매개 물질막(130)의 두께는, 상기 매개 물질막(130)을 패터닝하는 단계에 있어서 상기 매개 패턴(132a)이 형성되었을 때 잔존하는 상기 포토레지스트 패턴(142b)의 종횡비가 0.3 이상이 되도록 조절될 수 있다.
도 2d를 참조하면, 상기 매개 패턴(132a)을 식각 마스크로 하여 상기 제 1 하드마스크 물질막(120)을 이방성 식각함으로써 제 1 하드마스크(122)를 얻는다. 이 때, 앞서 언급한 바와 같이 상기 매개 패턴(132a)과 상기 제 1 하드마스크 물질막(120)은 높은 식각 선택비를 가질 수 있다. 보다 구체적으로 상기 매개 패턴(132a)의 식각 속도(A)에 대한 상기 제 1 하드마스크 물질막(120)의 식각 속도(B)의 비(B/A)가 20보다 클 수 있다. 예를 들면, 상기 식각 속도의 비(B/A)는 30보다 클 수 있다. 또는 상기 식각 속도의 비(B/A)는 50보다 클 수 있다.
위에서 언급한 바와 같은 높은 식각 선택비를 가져올 수 있는 식각 조건은 앞서 도 1d와 관련한 설명에서 논의한 바 있으므로, 여기에서는 자세한 설명을 생략한다.
도 2e를 참조하면, 상기 제 1 하드마스크(122)를 식각 마스크로 하여 상기 제 2 하드마스크 물질막(150)을 이방성 식각함으로써, 제 2 하드마스크(152)를 얻는다. 상기 제 2 하드마스크(152)를 얻기 위하여 상기 제 2 하드마스크 물질막(150)을 이방성 식각하는 동안 상기 제 1 하드마스크(122)의 높이는 패턴 형성 직후의 높이(H5, 도 2d 참조)에 비하여 상당히 감소될 수 있다(H6).
상기 제 2 하드마스크(152)가 완전히 형성되기 전에 상기 제 1 하드마스크(122a)가 모두 소진되는 영역이 부분적으로라도 있다면, 그 영역에 대해서는 상기 제 1 하드마스크(122a)가 모두 소진되는 시점으로부터 제 2 하드마스크(152)의 형성이 완료되는 시점까지 제 2 하드마스크(152)의 상부 표면이 식각제에 계속 노출되기 때문에 결국에는 손상된 제 2 하드마스크(152)를 얻게 된다. 그러므로, 어느 경우에도 상기 제 2 하드마스크(152)의 형성이 완료되기 전에 상기 제 1 하드마스크(122a)가 소진되는 영역이 부분적으로도 없도록 식각 레시피를 적절히 조절할 필요가 있다.
도 2f를 참조하면, 상기 제 2 하드마스크(152)를 식각 마스크로 하여 반도체 기판 상부층(114)을 이방성 식각하여 목적 패턴(114a)을 형성한다. 상기 목적 패턴(114a)은 게이트 구조체, 전원 공급 또는 신호 전달을 위한 배선 등일 수 있으며 특별히 한정되지 않는다.
이와 같이 상기 목적 패턴(114a)을 형성한 후에는 상기 목적 패턴(114a)의 상부에 잔존하는 상기 제 2 하드마스크(152a)를 제거할 수 있다. 상기 제 2 하드마스크(152a)가 탄소계 물질로 이루어져 있기 때문에 애슁(ashing) 등의 방법으로 용이하게 제거할 수 있다.
도 3a 내지 도 3m은 본 발명 개념의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 3a를 참조하면, 반도체 기판 하부층(212) 상에 패드 산화막(214)을 형성하고, 상기 패드 산화막(214) 상에 반도체 기판 상부층(216)이 순차 적층된다. 상기 반도체 기판 하부층(212)은 실리콘 단결정 기판일 수 있지만 여기에 한정되지 않고, 절연체-위-실리콘(silicon-on-insulator, SOI) 기판, 화합물 반도체 기판, 산화물 반도체 기판 등일 수 있다. 여기서는 상기 반도체 기판 하부층(212)의 상부 부분이 식각 대상 물질막인 것으로 가정한다.
상기 패드 산화막(214)은 열산화 공정, CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
상기 반도체 기판 상부층(216)은, 예를 들면, 실리콘 질화물로 이루어질 수 있다. 그러나, 여기에 한정되는 것은 아니고, 추후 자신의 상부 위에 형성되는 하드마스크와 충분한 식각 선택비를 확보할 수 있는 물질이면 무엇이든 가능하다. 상기 실리콘 질화물로된 반도체 기판 상부층(216)은 SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(low pressure CVD, LP-CVD) 공정 또는 플라스마 강화 화학 기상 증착(plasma enhanced CVD, PE-CVD) 공정을 통해 형성될 수 있다. 그러나, 여기에 한정되지 않고 당 기술분야에 알려진 임의의 방법에 의하여 형성될 수 있다.
상기 반도체 기판 상부층(216)의 상부에는 제 2 하드마스크 물질층(250), 제 1 하드마스크 물질층(220), 매개 물질막(230), 및 포토레지스트 물질층(250)이 순차 적층된다. 이들 물질에 관하여는 앞의 도 1a 및 도 2a의 설명 부분에서 상세하게 설명하였기 때문에, 여기서는 상세한 설명을 생략한다.
도 3b를 참조하면, 상기 포토레지스트 물질막(240)을 노광원과 노광 마스크를 이용하여 노광시킨 후 현상하여 포토레지스트 패턴(242a)을 형성한다. 상기 포토레지스트 패턴(242a)은 앞서 설명한 바와 같이 3 이하의 종횡비, 예를 들면, 2 이하의 종횡비를 가질 수 있다.
이와 같이 상기 포토레지스트 패턴(242a)은 3 이하의 종횡비, 예를 들면, 2 이하의 종횡비를 갖기 때문에 매우 좁은 선폭을 갖는 포토레지스트 패턴(242a)도 왜곡 없이 형성하는 것이 가능하다. 예를 들면, 도 3b에 나타낸 라인-앤-스페이스 패턴의 피치(P1)는 약 100 nm 이하일 수 있다. 이 때, 라인의 선폭(L1)은 약 50 nm 이하일 수 있다. 또는, 예를 들면, 상기 라인-앤-스페이스 패턴의 피치(P1)는 약 80 nm 이하일 수 있다. 이 때, 라인의 선폭(L1)은 약 40 nm 이하일 수 있다. 또는, 예를 들면, 상기 라인-앤-스페이스 패턴의 피치(P1)는 약 60 nm 이하일 수 있다. 이 때, 라인의 선폭(L1)은 약 30 nm 이하일 수 있다.
도 3c를 참조하면, 상기 포토레지스트 패턴(242a)을 식각 마스크로 하여 상기 매개 물질막(230)을 이방성 식각하여 매개 패턴(232a)을 얻는다. 이 때, 상기 포토레지스트 패턴(242b)의 높이는 이방성 식각으로 인하여 도 3b에서의 높이에 비하여 상당히 감소한 상태일 수 있다.
앞서 언급한 바와 같이 상기 매개 패턴(232a)의 두께는 약 3 nm 내지 약 20 nm일 수 있고, 예를 들면, 약 5 nm 내지 약 15 nm일 수 있다. 그러나, 매개 패턴(232a)의 두께가 여기에 한정되는 것은 아니다.
도 3d를 참조하면, 상기 매개 패턴(232a)을 식각 마스크로 하여 상기 제 1 하드마스크 물질막(220)을 이방성 식각함으로써 제 1 하드마스크(222)를 얻는다. 이 때, 앞서 언급한 바와 같이 상기 매개 패턴(232a)과 상기 제 1 하드마스크 물질막(220)은 높은 식각 선택비를 가질 수 있다. 보다 구체적으로 상기 매개 패턴(232a)의 식각 속도(A)에 대한 상기 제 1 하드마스크 물질막(220)의 식각 속도(B)의 비(B/A)가 20보다 클 수 있다. 예를 들면, 상기 식각 속도의 비(B/A)는 30보다 클 수 있다. 또는 상기 식각 속도의 비(B/A)는 50보다 클 수 있다.
위에서 언급한 바와 같은 높은 식각 선택비를 가져올 수 있는 식각 조건은 앞서 도 1d와 관련한 설명에서 논의한 바 있으므로, 여기에서는 자세한 설명을 생략한다.
도 3e를 참조하면, 상기 제 1 하드마스크(222)를 식각 마스크로 하여 상기 제 2 하드마스크 물질막(250)을 이방성 식각함으로써, 제 2 하드마스크(252)를 얻는다. 상기 제 2 하드마스크(252)를 얻기 위하여 상기 제 2 하드마스크 물질막(250)을 이방성 식각하는 동안 상기 제 1 하드마스크(222)의 높이는 패턴 형성 직후의 높이(도 3d 참조)에 비하여 상당히 감소될 수 있다.
도 3f를 참조하면, 상기 제 2 하드마스크(252)를 식각 마스크로 하여 상기 반도체 기판 상부층(216)을 이방성 식각한다. 상기 반도체 기판 상부층(216)의 이방성 식각을 통하여 얻어지는 구조물은 후술하는 바와 같이 상기 반도체 기판 하부층(212) 및 패드 산화막(214)에 대하여 하드마스크의 역할을 수행하기 때문에 여기서는 제 3 하드마스크(216a)로 지칭한다.
상기 반도체 기판 상부층(216)의 이방성 식각이 종료된 후에 상기 제 3 하드마스크(216a)의 상부에는 제 2 하드마스크(252)가 일부 잔존할 수 있다. 그러나, 상기 제 2 하드마스크(252)는 탄소계 물질로 이루어져 있기 때문에 애슁 등의 방법을 통해 용이하게 제거 가능하다.
도 3g를 참조하면, 상기 제 3 하드마스크(216b)를 식각 마스크로 하여 상기 패드 산화막(214) 및 상기 반도체 기판 하부층(212)의 표면 부위를 이방성 식각함으로써 상기 반도체 기판 하부층(212)을 가로지르는 트렌치(205)들을 형성할 수 있다. 상기 트렌치(205)들은 약 100 nm 내지 500 nm의 깊이를 가질 수 있으며, 상기 트렌치(205)들에 의하여 활성 영역(212a)이 정의될 수 있다.
선택적으로, 상기 트렌치(205)들을 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설전류 발생을 막기 위해 상기 트렌치(205)들의 내측면에 대하여 산화 처리를 수행할 수 있다. 상기 산화 처리에 의하여 상기 트렌치(205)의 내측면들 상에 약 3 nm 정도의 두께를 갖는 산화막(미도시)이 형성될 수 있다.
도 3h를 참조하면, 상기 트렌치(205)가 형성된 상기 반도체 기판 하부층(212) 상에 필드 절연막(미도시)을 형성하여 상기 트렌치(205)들을 매립한다. 상기 필드 절연막으로는, 예를 들면, 실리콘 산화막이 사용될 수 있다. 상기 실리콘 산화막은, 예를 들면, USG (undoped silica glass), O3-TEOS (tetraethyl orthosilicate) USG 또는 SiH4, O2 및 Ar 가스를 플라스마 소스로 이용하여 형성된 HDP (high-density plasma) 산화막일 수 있다. 그러나 여기에 한정되는 것은 아니다.
상기 필드 산화막의 상부를 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정과 같은 평탄화 공정을 통해 제거함으로써 상기 활성 영역(212a)들을 분리하는 소자 분리막(260)을 형성한다.
도 3i를 참조하면, 습식 식각 공정을 이용하여 상기 제 3 하드마스크(216b)를 제거한다. 상기 습식 식각을 위하여, 예를 들면, 인산을 포함하는 식각제를 사용할 수 있다.
선택적으로, 만일 상기 패드 산화막(214a)의 두께 및 품질이 터널 산화막으로서 기능하기 어렵게 형성된 경우에는 상기 제 3 하드마스크(216b)와 함께 상기 패드 산화막(214a)을 함께 제거한 후, 상기 패드 산화막(214a)이 있던 자리에 터널 산화막(미도시)을 새로이 형성할 수 있다. 상기 터널 산화막은 열산화 또는 화학 기상 증착 등의 방법을 이용하여 형성될 수 있다.
도 3j를 참조하면, 상기 패드 산화막(214a) 및 소자 분리막(260)의 상부에 폴리실리콘층(270)을 형성하여 상기 제 3 하드마스크(216b)가 제거된 공간이 충분히 매립될 수 있도록 한다. 상기 폴리실리콘층(270)은 불순물이 도핑된 폴리실리콘일 수 있다.
상기 불순물이 도핑된 폴리실리콘은 저압 CVD 공정 또는 불순물 도핑 공정을 통해 형성될 수 있다. 예를 들면, 저압 CVD 공정을 통해 상기 폴리실리콘층(270)을 형성하는 동안 인 시투(in situ)로 불순물 도핑을 동시에 수행할 수 있다. 선택적으로, 우선 저압 CVD 공정을 통하여 폴리실리콘층(270)을 형성한 후 불순물 도핑 공정을 수행할 수도 있다.
도 3k를 참조하면, 상기 폴리실리콘층(270)의 상부를 CMP 공정과 같은 평탄화 공정을 통해 제거함으로써 패드 산화막(214a) 상에 플로팅 게이트(272)를 형성할 수 있다. 상기 CMP 공정은 상기 소자 분리막(260)의 상부면이 노출되도록 수행될 수 있다.
도 3l을 참조하면, 상기 소자 분리막(260)의 상부가 등방성 식각 또는 이방성 식각을 통하여 일부 제거된다. 다만, 상기 소자 분리막(260)의 상부를 제거하되 상기 패드 산화막(214a)은 노출되지 않는 것이 우수한 소자 특성을 가져올 수 있다. 만일, 상기 패드 산화막(214a)이 노출될 때까지 상기 소자 분리막(260)을 제거하면 식각제에 의하여 상기 패드 산화막(214a)이 손상될 수 있기 때문이다.
그런 다음, 상기 플로팅 게이트(272) 표면과 상기 소자 분리막(262)의 상부에 유전막(280)을 형성한다. 상기 유전막(280)은 고유전율 물질로 이루어진 고유전막 또는 산화물-질화물-산화물(oxide-nitride-oxide, ONO)이 순차 적층된 복합 유전막으로 형성될 수 있다. 상기 고유전막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착법(atomic layer deposition, ALD) 또는 CVD에 의하여 형성될 수 있다. 또, 상기 복합 유전막은 저압 CVD에 의하여 형성될 수 있다.
도 3m을 참조하면 상기 유전막(280) 상에 제 1 도전층(292) 및/또는 제 2 도전층(294)을 포함하고 x 방향으로 연장되는 컨트롤 게이트(290)를 형성한다. 상기 제 1 도전층(292)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 제 2 도전층(294)은 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드로 이루어질 수 있다.
상기 컨트롤 게이트(290)를 형성하기 위하여 우선 상기 제 1 도전층(292)을 이루는 물질층과 상기 제 2 도전층(294)을 이루는 물질층을 기판 전면에 대하여 순차 적층한 후 도 1a 내지 도 1e, 또는 도 2a 내지 도 2f에 도시된 방법을 이용하여 패터닝할 수 있다. 즉, 도 1a 내지 도 1e, 또는 도 2a 내지 도 2f에 도시된 방법을 이용하여 상기 제 1 도전층(292)을 이루는 물질층, 상기 제 2 도전층(294)을 이루는 물질층, 상기 유전막(280), 플로팅 게이트(272), 및 패드 산화막(214a)을 순차 패터닝하여 플래시 메모리 장치의 게이트 구조물을 완성할 수 있다.
마지막으로, 비록 직접적으로 도시되지는 않았지만 상기 게이트 구조물에 대하여 y 방향으로 서로 대향하는 활성 영역(212a)의 표면에 소스/드레인 영역들을 불순물 도핑 공정을 통해 형성할 수 있다.
이상에서 설명한 예시적 방법에 의하여 반도체 소자를 제조하는 것이 가능하다. 한편, 위의 실시예에서는 도 1a 내지 도 1e, 또는 도 2a 내지 도 2f에 도시된 방법에 의하여 활성 영역을 정의하거나, 워드라인 또는 게이트 구조체를 형성하는 방법을 보였지만, 당 기술 분야에서 통상의 지식을 가진 자는 비트라인을 비롯한 다른 미세 구조를 제조하기 위한 미세 패턴 형성을 위하여도 본 발명이 응용될 수 있음을 이해할 것이다.
도 4는 본 발명의 기술적 사상에 의하여 제조된 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
상기 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 도 1a 내지 도 2f에 도시된 미세 패턴 형성 방법을 적어도 부분적으로 이용하여 제조된 반도체 소자 및/또는 도 3a 내지 도 3m에 도시된 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM(Single In-lined Memory Module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM(Dual In-lined Memory Module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB(Advanced Memory Buffer)를 갖는 FBDIMM(Fully Buffered DIMM)일 수 있다.
도 5는 본 발명의 기술적 사상에 의하여 제조된 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
상기 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
상기 메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 도 1a 내지 도 2f에 도시된 미세 패턴 형성 방법을 적어도 부분적으로 이용하여 제조된 반도체 소자 및/또는 도 3a 내지 도 3m에 도시된 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 포함할 수 있다.
상기 메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(Smart Media card, SM), 씨큐어 디지털 카드(Secure Digital card, SD), 미니-씨큐어 디지털 카드(mini-Secure Digital card, 미니 SD), 및 멀티미디어 카드(MultiMedia Card, MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 6은 본 발명의 기술적 사상에 의하여 제조된 반도체 소자를 포함하는 시스템(3000)의 개략도이다.
상기 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(3000)의 메모리(3200)는 RAM(Random Access Memory) 및 ROM (Read Only Memory)을 포함할 수 있다. 또한, 상기 시스템(3000)은 플로피 디스크 드라이브(floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
상기 메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 도 1a 내지 도 2f에 도시된 미세 패턴 형성 방법을 적어도 부분적으로 이용하여 제조된 반도체 소자 및/또는 도 3a 내지 도 3m에 도시된 반도체 소자의 제조 방법에 따라 제조된 반도체 소자를 포함할 수 있다.
상기 메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(3000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(Portable Multimedia Player, PMP), 고상 디스크(Solid State Disk, SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업 분야에 유용하다.
110, 210: 반도체 기판 112, 212: 반도체 기판 하부층
114, 216: 반도체 기판 상부층 114a: 목적 패턴
120, 220: 제 1 하드마스크 물질막 122, 122a, 222, 222a: 제 1 하드마스크
130, 230: 매개 물질막 132a, 132b, 232a, 232b: 매개 패턴
140, 240: 포토레지스트 물질막
142a, 142b, 242a, 242b: 포토레지스트 패턴
150, 250: 제 2 하드마스크 물질막 152, 252: 제 2 하드마스크
205: 트렌치 212a: 활성 영역
214, 214a: 패드 산화막 216a, 216b: 제 3 하드마스크
260, 262: 소자 분리막 270: 폴리실리콘층
272: 플로팅 게이트 280: 유전막
290: 컨트롤 게이트 292: 제 1 도전층
294: 제 2 도전층 1000: 메모리 모듈
1100: 인쇄회로 기판 1200: 반도체 패키지
2000: 메모리 카드 2100: 제어기
2200: 메모리 3000: 시스템
3100: 프로세서 3200: 메모리
3300: 입/출력 장치 3400: 버스
3500: 주변 장치

Claims (10)

  1. 반도체 기판 위에 제 1 하드마스크 물질막을 형성하는 단계;
    상기 제 1 하드마스크 물질막 위에 20 nm 이하의 두께를 갖는 매개 물질막을 형성하는 단계;
    상기 매개 물질막 위에 포토레지스트 패턴을 형성하는 단계;
    매개 패턴을 얻기 위하여 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 매개 물질막을 식각하는 단계;
    제 1 하드마스크 패턴을 얻기 위하여 상기 매개 패턴을 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 식각하는 단계; 및
    상기 제 1 하드마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하는 단계;
    를 포함하는 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴의 종횡비(aspect ratio)가 3 이하인 것을 특징으로 하는 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 하드 마스크 물질막이 폴리실리콘을 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 매개 물질막이 실리콘 산화물을 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 하드마스크 물질막이 금속, 금속의 실리콘화물, 또는 금속의 질화물을 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 매개 물질막이 실리콘 산화물 또는 실리콘 산질화물(SiON)을 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 하드마스크 물질막을 이루는 재료가 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 텅스텐 실리사이드(WSix), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN) 및 이들의 조합으로 구성되는 군으로부터 선택되는 것을 특징으로 하는 미세 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 하드마스크 패턴을 얻기 위하여 상기 매개 패턴을 식각 마스크로 하여 상기 제 1 하드마스크 물질막을 식각하는 단계가, 5 mTorr 내지 50 mTorr의 절대압력 하에서 식각 가스를 이용한 이방성 식각에 의하여 수행되고,
    상기 식각 가스는 Cl2, HBr, SF6, NF3, BCl3, O2, 및 N2로 구성되는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 미세 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 매개 물질막 위에 포토레지스트 패턴을 형성하는 단계가
    상기 매개 물질막 위에 포토레지스트 물질막을 50 nm 이하의 두께로 형성하는 단계; 및
    상기 포토레지스트 물질막을 노광 및 현상하는 단계;
    를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  10. 식각 대상 물질막을 상부에 포함하는 반도체 기판을 제공하는 단계;
    상기 식각 대상 물질막 위에 하드마스크 물질막을 형성하는 단계;
    상기 하드마스크 물질막 위에 매개 물질막을 형성하는 단계;
    상기 매개 물질막 위에 포토레지스트 물질막을 형성하는 단계;
    상기 포토레지스트 물질막을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계;
    매개 패턴을 형성하기 위하여, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 매개 물질막을 식각하는 단계;
    하드마스크 패턴을 형성하기 위하여, 상기 매개 패턴을 식각 마스크로 이용하여 하드마스크 물질막을 식각하는 단계; 및
    상기 식각 대상 물질막의 패턴을 형성하기 위하여, 상기 하드마스크 패턴을 식각 마스크로 이용하여 상기 식각 대상 물질막을 식각하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
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