JP2011009625A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】レジストパターン露光時の分離マージン不足の解消と同時にドライエッチング加工の局所ばらつきを解消し、工程数の増大及び煩雑化を抑えたビットコンタクトの形成方法を提供する。
【解決手段】活性領域を含む半導体基板上に、活性領域と交差するワード配線形成工程、拡散層領域形成工程、ビットラインの形成高さまで第１の絶縁膜を形成する工程、第１の絶縁膜上に活性領域の延在方向上にライン状の開口を有するパターンをマスクとして第１の絶縁膜をエッチングし、半導体基板表面を露出する溝パターンを形成する工程、溝パターン内に導電膜を埋め込む工程、第１の絶縁膜上にビットコンタクト形成部上を通過するマスクパターンを形成する工程、マスクパターンをマスクとして、第１の絶縁膜及び導電膜をワード配線の上層絶縁膜が露出するまで除去し、ビットコンタクトと他のコンタクトとを分離する工程とを備える。
【選択図】図１８
【解決手段】活性領域を含む半導体基板上に、活性領域と交差するワード配線形成工程、拡散層領域形成工程、ビットラインの形成高さまで第１の絶縁膜を形成する工程、第１の絶縁膜上に活性領域の延在方向上にライン状の開口を有するパターンをマスクとして第１の絶縁膜をエッチングし、半導体基板表面を露出する溝パターンを形成する工程、溝パターン内に導電膜を埋め込む工程、第１の絶縁膜上にビットコンタクト形成部上を通過するマスクパターンを形成する工程、マスクパターンをマスクとして、第１の絶縁膜及び導電膜をワード配線の上層絶縁膜が露出するまで除去し、ビットコンタクトと他のコンタクトとを分離する工程とを備える。
【選択図】図１８
Description
本発明は半導体装置の製造方法に関し、詳しくは、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセル等におけるビットコンタクトの形成方法に関する。
半導体集積回路装置は、特性と収率とを向上するために配線の微細化が進んでいる。微細化された半導体集積回路装置の製造プロセスでは、コンタクトホールの設計マージンを下層配線との位置合わせのバラツキを考慮して決定すると、コンタクトホールの設計寸法（＝ホール径＋設計マージン）が大きくなり過ぎるという問題が生じる。位置合わせのバラツキは、フォトリソグラフィで用いられる縮小投影露光装置の位置合わせ性能（アラインメント性能）の不足に起因するものである。しかも、このバラツキは、半導体プロセスに含まれる様々な寸法条件（スケーリング・ファクター）の中でも特にスケールダウンが困難な項目であり、解像度以上に露光技術の限界を決定する要因であるとすら言われている。
このため、近年では、位置合わせのための設計マージンをフォトマスク上で不要にできる自己整合コンタクト（ＳＡＣ：Self-Aligned Contact）プロセスが専ら使われている。
ＤＲＡＭメモリセルでは、２つの隣接するトランジスタがビットコンタクト拡散層を共有し、両側にキャパシタコンタクト拡散層が形成されて１セルを構成する構造が一般的である。図１〜図９は、従来のビット配線上にキャパシタ構造を形成するいわゆるＣＯＢ構造（Capacitor Over Bitline）のセルトランジスタのビット配線形成までの工程を説明する図であり、各図において、（ａ）は上面図、（ｂ）はＸＸ断面図、（ｃ）はＹＹ断面図、（ｄ）は斜視投影図である。
まず、図１に示すように、分離領域２によって区画されたシリコン基板１内には、ソース・ドレインとなる拡散領域３が形成されており、セルトランジスタは、ゲート絶縁膜（図示せず）上にポリシリコン４とタングステン５と窒化シリコン６を積層して、リソグラフィとドライエッチングによってパターニングし、さらに窒化シリコンを成膜後にエッチバックして、ポリシリコン４とタングステン５の側壁にサイドウォール７を形成することでゲート（ワード配線）が完成する。
次に、図２に示すように、前記ゲートパターンの間を層間絶縁膜８で埋め込んで、ＣＭＰ（Chemical Mechanical Polishing）による平坦化を窒化シリコン６が露出するまで実施することで、ゲート層間が完成する。
続いて、図３に示すように、層間絶縁膜８上にレジスト２１を塗布・現像して、コンタクトのエッチングマスクとなるホール形状のレジスト開口部２１ａを形成する。ここでは、断面図（ｂ）に示すように、分離領域２で囲まれた２ヶ所のシリコン基板１上において、夫々のゲートパターン間にレジスト開口部２１ａが各３ヶ（（ａ）では計６ヶ）配置するように形成する。
図４に示すように、ドライエッチングにて、前記レジスト開口部２１ａから露出している層間絶縁膜８を拡散領域３が露出するまでエッチングを実施して、層間絶縁膜開口部８ａを形成する。その後、レジスト２１を剥離して、層間絶縁膜８の上面から除去ことにより、セルコンタクトホールが形成される。
図５に示すように、層間絶縁膜８上に導電膜（図示せず）を成膜してから、ＣＭＰにて層間絶縁膜８上の余剰な導電膜を除去すると、導電膜が内部に埋め込まれたセルコンタクト１１が自己整合的に完成する。
続く図６の工程では、層間絶縁膜８上にビットコンタクト形成用の層間絶縁膜１３を成膜し、さらにレジスト２２を塗布・現像して、コンタクトのエッチングマスクとなるホール形状のレジスト開口部２２ａを形成する。ここでは、断面図（ｂ）に示すように、分離領域２で囲まれた２ヶ所のシリコン基板１上において、夫々のゲートパターン間にレジスト開口部２２ａが各１ヶ（（ａ）ではワード配線方向に計２ヶ）配置するように形成する。
図７に示すように、ドライエッチングにて、前記レジスト開口部２２ａから露出している層間絶縁膜１３をコンタクト１１が露出するまでエッチングを実施して、層間絶縁膜開口部１３ａを形成する。その後、レジスト２１を剥離して、層間絶縁膜１３の上面から除去する。
図８に示す工程では、層間絶縁膜１３上に導電膜（図示せず）を成膜してから、ＣＭＰにて層間絶縁膜１３上の余剰な導電膜を除去すると、導電膜が層間絶縁膜開口部１３ａ内部に埋め込まれたビットコンタクト１５が完成する。
最後に、図９に示すように、層間絶縁膜１３上に導電膜（図示せず）を成膜してから、さらにレジスト（図示せず）を塗布・現像して、ビット配線用のエッチングマスク（図示せず）を形成後、ドライエッチングにて、前記レジスト開口部で露出している導電膜を層間絶縁膜１３が露出するまでエッチングを実施すると、ビット配線１６が完成する。その後、レジストを剥離して、層間絶縁膜１３の上面から除去する。
従来のセルコンタクト１１及びビットコンタクト１５は、リソグラフィによってレジストにパターンを形成してから、ドライエッチングで加工してホール形成するために、レジストパターンの完成寸法とドライエッチングの加工精度が、コンタクトの完成形状に大きく影響する。この影響について、図１０を参照して説明する。なお、同図（ｂ）、（ｄ）はそれぞれ同図（ａ）、（ｃ）のＹＹ線での断面図である。
理想的なドライエッチング後の層間絶縁膜開口部１３ａは、前述の図７に示すように所定位置に形成される。
図１０（ａ）、（ｂ）は、隣接したパターンが重なって開口接触部１８が生じた場合のコンタクトホールパターンで、レジストパターン露光時の分離マージン不足が原因である。このような分離マージン不足は、微細化に伴い、ワード配線間距離の縮小に加え、ワード配線方向の拡散層間距離の縮小を行う場合、より顕著となる。
図１０（ｃ）、（ｄ）は、エッチング加工で、一部に非開口部１９が生じた場合のコンタクトパターンで、ドライエッチング加工の局所ばらつきが原因である。
以上の図１０に示したパターン変形は、半導体装置の微細化に伴って増加してきているが、ホールパターンを用いる従来技術では対応が困難である。この問題は、ビットコンタクト形成に限らず、ＳＡＣ法で形成されるセルコンタクトにおいても、ワード配線の間隔を狭めることはできても、ワード配線方向の拡散層間距離の縮小を行う場合に同様の問題として起こり得る。
特許文献１では、コンタクト開口の大きさを小さくするフォトリソグラフィプロセスが提案されている。特許文献１では、ネガレジストに互いに交差する２回のラインパターン露光を行って、ラインパターン間の未露光部を現像することによりコンタクト開口用のマスクとして利用する方法が提案されている。この時、ラインパターンの間隔を調整することで、任意の大きさの開口マスクが形成されるとしている。この方法では、確かにレジストパターン露光時の分離マージン不足は解消されるが、ホールパターンと同様にドライエッチング加工の局所ばらつきまでをも解消できるものではない。
特許文献２では、拡散層の配置によってビット用セルコンタクトとキャパシタ用セルコンタクトが近接する場合に、コンタクトホール間隔を縮小すると同時に比較的大きなコンタクトホールを形成する方法が提案されている。この方法では、コンタクトホールを形成する絶縁膜上にポリシリコンからなる薄いハードマスク層を形成し、隣接するコンタクトホール開口用のハードマスクパターンを２回のハードマスクエッチングにより一つおきに形成することで、レジストパターン露光時の分離マージン不足を解消するものである。しかしながら、２回に分けてハードマスクエッチングを実施するため、工程が煩雑である。また、ドライエッチング加工の局所ばらつきについては同様の問題が残る。
ドライエッチング加工の局所ばらつきを解消するためオーバーエッチングする方法もあるが、ビットコンタクトの下にはゲート電極となるワード配線が配されており、オーバーエッチングによりエッチングの進行が速い部分ではゲート電極とコンタクトとを絶縁している絶縁膜がエッチングされて短絡するなどの問題が発生する場合がある。特にＳＡＣ法で微細なセルコンタクトを形成した場合、その上層に形成するコンタクトホールの開口は、セルコンタクトの上面の径よりも大きくなり、ワード配線を覆う絶縁膜のエッチングは避けられない。従って、オーバーエッチングによる局所ばらつきの解消にも限界がある。
一方、活性領域の長手方向に延在するラインパターン（スリットパターン）を用いてセルコンタクトを形成する技術が、特許文献３に示されている。この技術ではスリットパターン形成後にさらにサイドウォールを形成してセルコンタクトの更なる縮小が図られている。しかしながら、セルコンタクト上に形成されるビットコンタクトについては、従来法で作製されており、ビットコンタクト形成における上記問題点は考慮されていない。
このように、従来技術では、レジストパターン露光時の分離マージン不足の解消は可能であるが、工程が煩雑であり、また、ホールパターンを形成している以上、ドライエッチング加工の局所ばらつきまでをも解消するには到っていないのが実情である。特にビットコンタクトの形成に関して、十分な対策は講じられていなかった。
本発明者は、レジストパターン露光時の分離マージン不足の解消と同時にドライエッチング加工の局所ばらつきを解消するために、セルコンタクト及びビットコンタクトをラインパターンを用いて形成する方法について鋭意検討した。ラインパターン（溝パターン）を用いる方法では、溝に沿ってエッチャントの相互移動が可能となり、ドライエッチング加工の局所ばらつきを抑える効果がある。また、ラインパターンはホールパターンと比較してレジストパターン露光時の分離マージンを確保しやすい。但し、このようなラインパターンを用いても製造工程が煩雑になるのでは意味が無い。本発明では、工程の煩雑化を抑えて有効にラインパターンを用いてセルコンタクト及びビットコンタクトを形成する方法が提供される。
すなわち本発明の一実施形態によれば、
素子分離された活性領域を含む半導体基板上に、活性領域と交差し、ゲート電極を兼ねるワード配線を形成する工程と
前記ワード配線間の活性領域に拡散層領域を形成する工程と、
全面にビットラインの形成高さまで第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記活性領域の延在方向上にライン状の開口を有するライン状マスクパターンを形成する工程と、
前記ライン状マスクパターンをマスクとして前記第１の絶縁膜をエッチングし、前記活性領域を含む半導体基板表面を露出する溝パターンを形成する工程と、
前記溝パターン内に導電膜を埋め込む工程と、
前記導電膜の埋め込まれた第１の絶縁膜上に、ビットコンタクト形成部上を通過するエッチングマスクパターンを形成する工程と、
前記エッチングマスクパターンをマスクとして、前記第１の絶縁膜及び導電膜を前記ワード配線の上層絶縁膜が露出するまで除去し、ビットコンタクトと他のコンタクトとを分離する工程と、
を備える半導体装置の製造方法が提供される。
素子分離された活性領域を含む半導体基板上に、活性領域と交差し、ゲート電極を兼ねるワード配線を形成する工程と
前記ワード配線間の活性領域に拡散層領域を形成する工程と、
全面にビットラインの形成高さまで第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記活性領域の延在方向上にライン状の開口を有するライン状マスクパターンを形成する工程と、
前記ライン状マスクパターンをマスクとして前記第１の絶縁膜をエッチングし、前記活性領域を含む半導体基板表面を露出する溝パターンを形成する工程と、
前記溝パターン内に導電膜を埋め込む工程と、
前記導電膜の埋め込まれた第１の絶縁膜上に、ビットコンタクト形成部上を通過するエッチングマスクパターンを形成する工程と、
前記エッチングマスクパターンをマスクとして、前記第１の絶縁膜及び導電膜を前記ワード配線の上層絶縁膜が露出するまで除去し、ビットコンタクトと他のコンタクトとを分離する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、ラインパターンを用いることでレジストパターン露光時の分離マージン不足を解消すると同時に、ドライエッチング加工の局所ばらつきの問題も解消することができる。また、このようなラインパターンを用いてビットコンタクトとセルコンタクトとを一体に形成し、キャパシタコンタクトの接続されるセルコンタクトをピットコンタクト高さまで埋め込まれた導電膜から高さを減じることで製造できるため、工程の煩雑化及び工程数の増加を抑えることができる。
図１１〜図１６，図１８〜図２１は、本発明の第一の実施形態に係る半導体装置の、ビットライン上にキャパシタ構造を形成するいわゆるＣＯＢ構造（Capacitor Over Bitline）のセルトランジスタのビット配線形成までの工程を説明する図であり、各図において、（ａ）は上面図、（ｂ）はＸＸ断面図、（ｃ）はＹＹ断面図、（ｄ）は斜視投影図である。
まず、図１と同様に、分離領域２によって区画されたシリコン基板１内には、ソース・ドレインとなる拡散領域３が形成されており、セルトランジスタは、ゲート絶縁膜（図示せず）上にポリシリコン４とタングステン５と窒化シリコン６を積層して、リソグラフィとドライエッチングによってパターニングし、さらに窒化シリコンを成膜後にエッチバックして、ポリシリコン４とタングステン５の側壁にサイドウォール７を形成することでゲート（ワード配線）が完成する（図１１）。本実施例形態例では、従来技術に示す図１よりもワード線方向の活性領域の間隔を狭めた場合を示している。
次に、図１２に示すように、前記ゲートパターンの間を層間絶縁膜８で埋め込んで、ＣＭＰ（Chemical Mechanical Polishing）による平坦化を窒化シリコン６が露出するまで実施することで、ゲート層間が完成する。ここでは、窒化シリコン６上に層間絶縁膜８を残して平坦化を終了させる。窒化シリコン６上における層間絶縁膜８の厚さは、図６の層間絶縁膜１３の厚さに相当する１００ｎｍ程度である。つまり、ビットラインを形成する高さまで層間絶縁膜（第１の絶縁膜）８を残すことになる。
続いて、図１３に示すように、層間絶縁膜８上にレジスト（不図示）を塗布・現像して、エッチングマスクとなるライン形状のレジスト開口部（図示せず）を形成する。ここで、レジスト開口部は、分離領域２で囲まれたシリコン基板１（活性領域）の延在する方向にゲートパターンを横切るように配置する。
ドライエッチングにて、前記レジスト開口部から露出している層間絶縁膜８を拡散領域３が露出するまでエッチングを実施して、層間絶縁膜開口部８ａを形成する。その後、レジストを剥離して、層間絶縁膜８の上面から除去ことにより、ラインパターン（溝パターン）の開口部が形成される。
図１４に示すように、層間絶縁膜８上に導電膜９を成膜してから、ＣＭＰにて層間絶縁膜８上の余剰な導電膜を除去すると、図１５に示すように導電膜が溝パターン内部に埋め込まれるが、この状態ではコンタクト間は繋がっており未完成である。
続く図１６の工程では、層間絶縁膜８上に２００ｎｍ厚のアモルファスカーボンと１５ｎｍ厚の窒素含有酸化シリコンと１５ｎｍ厚の酸化シリコンを順次成膜して積層膜１０を形成し、その上にレジスト３１を塗布・現像して、積層膜１０のエッチングマスクとなるライン形状のレジスト３１を形成する。さらにドライエッチングによって、ライン形状の積層膜１０を形成しても、レジスト３１は残留。ここで平面図（ａ）に示すように、ライン形状の導電膜９を横切る位置に、レジスト３１と積層膜１０を配置する。この例では、隣接するワード配線間にビットコンタクト拡散層がワード配線方向に隣接して配置される場合を示しており、レジスト３１と積層膜１０の配置は、隣接するワード配線間に配置されている。例えば、図１７（ａ）に示すように、拡散層３が形成される活性領域３ａを半周期ずつずらして配置する場合、ライン形状の導電膜９，ワード配線の何れとも交差するように配置しても良い。また、レジスト３１と積層膜１０の配置は、これらのように直線状に配置される場合に限定されず、図１７（ｂ）に示すように屈曲したライン状であっても良い。さらに、ビットコンタクト部分の導電膜９上周辺のみにドット状のパターンを形成しても良い。要は、ハードマスクとなる積層膜１０がビットコンタクト部分の導電膜９上に残存するように配置すればよい。より好ましくは、ビットコンタクトとして残すべき導電膜９の周囲に層間絶縁膜８の一部が残存するようにすることで、導電膜の倒れを防止するようにすることが好ましい。
図１８に示すように、ドライエッチングにて、前記積層膜１０で覆っている部分を残して、窒化シリコン６が露出するまで掘り込むと、セルコンタクトとなるコンタクト１１とビット−セル一体型コンタクトとなるコンタクト１２が分離されて完成する。ここでのドライエッチングは、タングステンである導電膜９と酸化シリコンである層間絶縁膜８を同時にエッチングすることが、本実施形態例の製法におけるポイントであり、その時のドライエッチング条件は以下の通りである。ここで、タングステンと酸化シリコンのエッチング選択比は同じとしているので、エッチング段差を生じることなく加工を行うことが可能である。
●ドライエッチング条件（同時エッチング）
（１）方式：反応性イオンエッチング（Reactive Ion Etching:ＲＩＥ）
（２）ソースパワー：４００Ｗ
（３）バイアスパワー：５０Ｗ
（４）圧力：約０．５３Ｐａ（４ｍＴｏｒｒ）
（５）ウェハ温度：１５℃
（６）プロセスガス及び流量：
ＣＦ４／Ｃｌ２／Ｏ２／Ｎ２＝５５／２０／１０／１００ｓｃｃｍ
（７）選択比：
ＳｉＮ／Ｗ／ＳｉＯ＝１．３／１．０／１．０
（１）方式：反応性イオンエッチング（Reactive Ion Etching:ＲＩＥ）
（２）ソースパワー：４００Ｗ
（３）バイアスパワー：５０Ｗ
（４）圧力：約０．５３Ｐａ（４ｍＴｏｒｒ）
（５）ウェハ温度：１５℃
（６）プロセスガス及び流量：
ＣＦ４／Ｃｌ２／Ｏ２／Ｎ２＝５５／２０／１０／１００ｓｃｃｍ
（７）選択比：
ＳｉＮ／Ｗ／ＳｉＯ＝１．３／１．０／１．０
また、導電膜９と層間絶縁膜８は、必ずしも同時にエッチングする必要はなく、導電膜９と層間絶縁膜８を個別にエッチングしても良い。その時のドライエッチング条件は以下の通り。ここで導電膜９のエッチング条件では、層間絶縁膜８のエッチングは出来ず、また同様に層間絶縁膜８のエッチング条件では、導電膜９のエッチングは出来ないため、各エッチングの終了ポイントを合わせることで、エッチング段差を生じることなく加工をすることが可能となる。但し、層間絶縁膜８を先にエッチングして除去すると、残った導電膜９が倒れて破損する場合があるので、導電膜９のエッチングを先に実施することが好ましい。
●ドライエッチング条件（導電膜９のエッチング）
（１）方式：ＲＩＥ
（２）ソースパワー：１０００Ｗ
（３）圧力：約０．６７Ｐａ（５ｍＴｏｒｒ）
（４）ウェハ温度：２０℃
（５）プロセスガス及び流量：
ＳＦ６／Ａｒ＝１５０／１０ｓｃｃｍ
（１）方式：ＲＩＥ
（２）ソースパワー：１０００Ｗ
（３）圧力：約０．６７Ｐａ（５ｍＴｏｒｒ）
（４）ウェハ温度：２０℃
（５）プロセスガス及び流量：
ＳＦ６／Ａｒ＝１５０／１０ｓｃｃｍ
●ドライエッチング条件（層間絶縁膜８のエッチング）
（１）方式：ＲＩＥ
（２）ソースパワー：２０００Ｗ
（３）圧力：約１０．７Ｐａ（８０ｍＴｏｒｒ）
（４）ウェハ温度：６０℃
（５）プロセスガス及び流量：
パーフルオロシクロブタン（Ｃ４Ｆ８）／Ａｒ／Ｏ２
＝１５／７５０／１５ｓｃｃｍ
（１）方式：ＲＩＥ
（２）ソースパワー：２０００Ｗ
（３）圧力：約１０．７Ｐａ（８０ｍＴｏｒｒ）
（４）ウェハ温度：６０℃
（５）プロセスガス及び流量：
パーフルオロシクロブタン（Ｃ４Ｆ８）／Ａｒ／Ｏ２
＝１５／７５０／１５ｓｃｃｍ
ドライエッチング中に、レジスト３１と積層膜１０のうち窒素含有酸化シリコンと酸化シリコンは除去される。また、エッチング後に残留したアモルファスカーボンは、酸素プラズマによるアッシングで除去することができる。
図１９に示す工程では、前記コンタクト１１とコンタクト１２を埋め込むように層間絶縁膜１３を成膜し、ＣＭＰによって、コンタクト１２が露出するまで平坦化を実施すると、コンタクト層間が完成する。
図２０に示すように、層間絶縁膜１３上に導電膜１４を成膜し、さらにレジスト３２を塗布・現像して、配線のエッチングマスクとなるライン形状のレジスト３２を形成する。ここで、レジスト３２は、図１９で露出させたコンタクト１２上に配置するが、同図では簡略化のため、ワード配線に直交する方向にレジスト３２を配置している。実際の半導体装置では、コンタクト１１に接続されるキャパシタコンタクト（不図示）の形成位置を避けるように配置される。
レジスト３２をエッチングマスクとして、ドライエッチングで導電膜１４を層間絶縁膜１３が露出するまでエッチングを実施すると、ビット配線１６が完成する。その後レジスト３２を剥離して除去すると、図２１に示す構造が得られる。
この後、配線１６を層間絶縁膜で埋め込んで平坦化してから、キャパシタの形成に移行する。キャパシタの構造は特に制限されるものではなく、公知のスタック型、クラウン型、シリンダ型等のキャパシタ構造が採用される。
以上の通り、本発明におけるコンタクトは、まずライン形状のパターンとしてから、下地膜で区切られたところまでＣＭＰやドライエッチングによって導電層を除去して形成する。従って、レジストのホールパターンが不要となって隣接パターンの接触が無くなり、さらにホールパターン起因によるエッチング加工の局所ばらつきを低減できるため、従来技術の課題を解決することが可能となる。
また、以上の説明では、２つの隣接するトランジスタがビットコンタクト拡散層を共有し、両側にキャパシタコンタクト拡散層が形成されて１セルを構成する構造を例に説明したが、１つのトランジスタにより１セルが構成される場合にも適用することができる。
トランジスタのゲート構造に関しても、ポリシリコン上にタングステンを積層したポリメタル構造のプレーナ型構造として説明したが、シリサイドを形成したポリサイド構造としても良く、また、基板中にゲートを埋設したリセスゲート構造としても良い。その他の材料構成についても、例示されたものに限定されるものではない。
さらに、特許文献３に示されるように、ラインパターン形成後にサイドウォールを形成してラインパターンの側面方向の微細化を図るようにしても良い。
このように、本発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能であることは言うまでもない。
１ 半導体基板
２ 素子分離
３ａ 活性領域
３ 拡散層
４ ポリシリコン
５ タングステン
６ 窒化シリコン
７ サイドウォール
８ 第１の層間絶縁膜（第１の絶縁膜）
８ａ 開口部
９ 導電膜
１０ 積層膜
１１ （セル）コンタクト
１２ （ビット−セル一体型）コンタクト
１３ 層間絶縁膜（第２の絶縁膜）
１４ 導電膜
１６ ビット配線
２ 素子分離
３ａ 活性領域
３ 拡散層
４ ポリシリコン
５ タングステン
６ 窒化シリコン
７ サイドウォール
８ 第１の層間絶縁膜（第１の絶縁膜）
８ａ 開口部
９ 導電膜
１０ 積層膜
１１ （セル）コンタクト
１２ （ビット−セル一体型）コンタクト
１３ 層間絶縁膜（第２の絶縁膜）
１４ 導電膜
１６ ビット配線
Claims (5)
- 素子分離された活性領域を含む半導体基板上に、活性領域と交差し、ゲート電極を兼ねるワード配線を形成する工程と
前記ワード配線間の活性領域に拡散層領域を形成する工程と、
全面にビットラインの形成高さまで第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記活性領域の延在方向上にライン状の開口を有するライン状マスクパターンを形成する工程と、
前記ライン状マスクパターンをマスクとして前記第１の絶縁膜をエッチングし、前記活性領域を含む半導体基板表面を露出する溝パターンを形成する工程と、
前記溝パターン内に導電膜を埋め込む工程と、
前記導電膜の埋め込まれた第１の絶縁膜上に、ビットコンタクト形成部上を通過するエッチングマスクパターンを形成する工程と、
前記エッチングマスクパターンをマスクとして、前記第１の絶縁膜及び導電膜を前記ワード配線の上層絶縁膜が露出するまで除去し、ビットコンタクトと他のコンタクトとを分離する工程と、
を備える半導体装置の製造方法。 - 前記ワード配線にサイドウォールを形成する工程を有する請求項１に記載の半導体装置の製造方法。
- 第１の絶縁膜と導電膜の除去が、両者のエッチング選択比が無い条件で同時に行われる請求項１又は２に記載の半導体装置の製造方法。
- 導電膜を除去した後、第１の絶縁膜の除去が行われる請求項１又は２に記載の半導体装置の製造方法。
- ビットコンタクトと他のコンタクトとを分離する工程の後、第２の絶縁膜を成膜し、ビットコンタクト上面を露出するように平坦化した後、ビットコンタクトに接続されるビット配線を形成する工程を有する請求項１乃至４の何れか１項に記載の半導体装置の製造方法。
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