JP4556293B2 - 半導体素子のキャパシタ製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特に貯蔵電極コンタクトの形成工程に際しビットラインと貯蔵電極間の絶縁特性、及び工程マージンを増加させて工程の安全性を向上させ、ビットラインのキャパシタンスの減少を図った半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
最近の半導体装置の高集積化傾向は微細パターン形成技術の発展に大きな影響を受けており、半導体装置の製造工程中で食刻、又はイオン注入工程等のマスクに非常に幅広く用いられる感光膜パターンの微細化が必須条件である。
【０００３】
前記感光膜パターンの分解能（Ｒ）は、縮小露光装置の光源の波長（λ）及び工程変数（ｋ）に比例し、露光装置のレンズ口径（numerical aperture：ＮＡ、開口数）に反比例する。
【０００４】
［Ｒ＝ｋ*λ／ＮＡ、Ｒ＝解像度、λ＝光源の波長、ＮＡ＝開口数］
ここで、前記縮小露光装置の光分解能を向上させるため光源の波長を減少させる。例えば、波長が４３６及び３６５nmのＧ−ライン及びｉ−ライン縮小露光装置は、工程分解能がそれぞれ約0.7、0.5μm程度が限界であり、0.5μm以下の微細パターンを形成するため波長の小さい遠紫外線（deep ultra violet；ＤＵＶ）、例えば波長が２４８nmのKrFレーザや１９３nmのArFレーザを光源に用いる露光装置を利用するか、工程上の方法としては露光マスク（photo mask）で位相反転マスク（phase shift mask）を用いる方法と、イメージコントラストを向上させることができる別途の薄膜をウェーハ上に形成するシー．イー．エル．（contrast enhancement layer、以下ＣＥＬという）方法や、二層の感光膜の間にＳＯＧ等の中間層を介在させた三層レジスト（tri layer resist、ＴＬＲ）方法、又は感光膜の上側に選択的にシリコンを注入させるシリレーション方法等が開発され、分解能の限界値を低下させている。
【０００５】
さらに、上・下の導電配線を連結するコンタクトホールは素子が高集積化させるに従いそれ自体の大きさと周辺配線との間隔が減少し、コンタクトホールの直径と深さの比（rate）であるアスペクト比（aspect ratio）が増加する。
【０００６】
したがって、多層の導電配線を備える高集積半導体素子では、コンタクトを形成するため製造工程でのマスク等の間の正確かつ厳格な整列が要求され工程余裕度が減少する。
【０００７】
このようなコンタクトホールは、間隔維持のためマスク整列に際し誤配列の余裕（misalignment tolerance）、露光工程時のレンズ歪曲（lens distortion）、マスク製作及び写真食刻工程時の臨界大きさ変化（critical dimension variation）、マスク間の整合（registration）等のような要因等を考慮してマスクを形成する。
【０００８】
さらに、コンタクトホールの形成時リソグラフィー（lithography）工程の限界を克服するため自己整列方法でコンタクトホールを形成する自己整列コンタクト（self aligned contact、以下ＳＡＣという）技術が開発された。
【０００９】
前記ＳＡＣ方法は、食刻障壁層に用いる物質に従い多結晶シリコン層や窒化膜、又は酸化窒化膜等を用いるものに分離することができ、一番有望なものとしては窒化膜を食刻防止膜に用いる方法がある。
【００１０】
図に示されていないが、従来半導体素子のキャパシタ製造方法に関し検討してみれば次の通りである。
【００１１】
先ず、半導体基板上に所定の下部構造物、例えば素子分離絶縁膜とゲート絶縁膜、マスク酸化膜パターンと重合しているゲート電極及びソース／ドレイン領域等のモス電界効果トランジスタ（ＭＯＳ field effect transistor：以下ＭＯＳＦＥＴという）等を形成した後、前記構造の全表面に食刻防止膜と酸化膜材質の層間絶縁膜を順次形成する。
【００１２】
その次に、前記半導体基板で貯蔵電極やビットライン等のコンタクトに予定されている部分上の層間絶縁膜を露出させる感光膜パターンを形成した後、前記感光膜パターンにより露出している層間絶縁膜を乾式食刻して食刻防止膜を露出させ、再び食刻防止膜を食刻してコンタクトホールを形成する。
【００１３】
このとき、前記で食刻防止膜を多結晶シリコンに用いる場合、これは再び食刻防止膜を全面に形成する方法と、コンタクトホールが形成される地域にのみ多結晶シリコン層パッドを形成する方法に分離される。
【００１４】
このような多結晶シリコンＳＡＣ方法は、酸化膜とは別の食刻器具を有する多結晶シリコンを食刻防止膜に用いるため、酸化膜とは高い食刻選択比の差を得ることができる。
【００１５】
しかし、全面蒸着方法はコンタクトホール間の絶縁信頼性が低下し、パッドを形成する方法はコンタクトパッドとシリコン基板間の誤整列発生時基板に損傷が生じる。
【００１６】
このような基板損傷を防止するためスペーサ、又はポリマーを用いてコンタクトパッドを拡張させる方法が提示されているが、これもまた0.18μm以下のデザインルールを具現することができない問題点がある。
【００１７】
前記のような問題点を解決するため提示されているものが窒化膜を食刻防止膜に用いるＳＡＣ方法である。
【００１８】
この方法は、層間絶縁膜と食刻防止膜の間の食刻選択比の差が５：１以上に大きい条件で、乾式食刻工程で窒化膜を除去してコンタクトホールを形成する。
【００１９】
前記食刻工程は、食刻選択比を増加させるため多量のポリマーを発生させるＣ−Ｈ−Ｆ系ガスや水素を含むガスを不活性ガスと混合して用いる。
【００２０】
一般に、層間絶縁膜は流動性が優れたＢＰＳＧ膜で形成し、セルと周辺回路部の平坦化特性が著しく、ギャップフィル（gap−fill）特性が顕著である。
【００２１】
尚、前記ＢＰＳＧ膜上でビットラインが定義され、このとき下部の物質であるＢＰＳＧ膜が露出される。このとき、前記ビットラインとＢＰＳＧ膜の物質差によるストレスにより、ビットラインが実際のマスク上に定義されたものとは別にシフト、又はベンディング現象が現われる。
【００２２】
勿論、一定の間隔を置いてビットラインが形成されていれば物質間のストレスが一定のため問題がないが、繰り返すパターンの一番外側のラインや一つ置きに離れているビットラインの場合はシフトやベンディング現象が現われることになる。このため、金属配線コンタクトや貯蔵電極コンタクトとショートを発生させると共にチップの決定的なフェイルを誘発することになる。
【００２３】
さらに、半導体素子が超高集積化しながらセルの大きさが次第に小さくなることにより、十分なキャパシタ容量を確保するため貯蔵電極の高さを増加させることにより、アスペクト比の増加で過重な過重食刻過程が要求される。
【００２４】
これは素子間にショートを発生させる可能性が非常に高く、素子の大きさが小さくなるに従い、コンタクト形成時に工程マージン及びコンタクトのオープン領域（open area）の確保が困難であり、前記のようにコンタクトのオープン領域が小さくなればコンタクト抵抗が増加し、素子の動作速度を遅延させる問題点がある。
【００２５】
【発明が解決しようとする課題】
ここに本発明は、前記従来技術の問題点を解決するため考案されたものであり、ビットラインとその下部の層間絶縁膜のＢＰＳＧ膜とのストレス差を減少させるため、流動性が少なく堅固なパッド絶縁膜をＢＰＳＧ膜上に形成することにより、ビットラインのシフト現象の防止を図る半導体素子のキャパシタ製造方法を提供することにその目的がある。
【００２６】
さらに、本発明の他の目的はビットラインの形成後、自己整列コンタクト（self−aligned contact、ＳＡＣ）方法で貯蔵電極コンタクトプラグと貯蔵電極を形成することにより、貯蔵電極とビットラインの間にショートが発生したりビットラインのキャパシタンスが増加するのを防止することができる半導体素子のキャパシタ製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
前記目的を達成するための本発明に係る半導体素子のキャパシタ製造方法は、所定の下部構造物が形成されている半導体基板の上部にビットラインコンタクト、及び貯蔵電極コンタクトに予定される部分に接続するコンタクトプラグが備えられる第１層間絶縁膜を形成する工程と、前記コンタクトプラグと第１層間絶縁膜を含む全体構造の表面上部にパッド絶縁膜を形成する工程と、前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク絶縁膜が順次形成された積層構造を形成する工程と、ビットラインマスクを食刻マスクに、前記パッド絶縁膜を含む前記積層構造を食刻してビットラインを形成する工程と、
前記ビットラインの側壁に絶縁膜スペーサを形成する工程と、前記ビットライン上部に貯蔵電極コンタクトホールが備えられる第２層間絶縁膜を形成する工程と、前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクトを形成する工程と、前記貯蔵電極コンタクトに接続される貯蔵電極を形成する工程を含むことを第１特徴とする。
【００２８】
さらに、本発明に係る半導体素子のキャパシタ製造方法は、所定の下部構造物が形成されている半導体基板の上部にビットラインコンタクト、及び貯蔵電極コンタクトに予定される部分に接続するコンタクトプラグが備えられる第１層間絶縁膜を形成する工程と、前記コンタクトプラグと第１層間絶縁膜を含む全体構造の表面上部にパッド絶縁膜を形成する工程と、
前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク絶縁膜の積層構造を形成した後、ビットラインマスクを食刻マスクに用い、前記パッド絶縁膜を含む前記積層構造を食刻してビットラインを形成する工程と、前記ビットラインの側壁に第１絶縁膜スペーサを形成する工程と、全体表面の上部に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜を全面食刻して前記第１絶縁膜スペーサに所定の厚さの第２層間絶縁膜を残す工程と、
前記残っている第１絶縁膜スペーサの側壁に第２絶縁膜スペーサを形成する工程と、前記全体構造の表面上部に前記第２層間絶縁膜と食刻選択比を有する第３層間絶縁膜を形成する工程と、貯蔵電極コンタクトマスクを食刻マスクに用い、前記第３層間絶縁膜を選択的に食刻して前記第２層間絶縁膜の上部を露出させる工程と、
前記第２層間絶縁膜を除去して前記コンタクトプラグを露出させる貯蔵電極コンタクトホールを形成する工程と、前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクトを形成する工程と、前記貯蔵電極コンタクトと接続し貯蔵電極を形成する工程を含むことを第２特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の実施例に係る半導体素子のキャパシタ製造方法を添付の図面を参照して詳しく説明する。
【００３０】
図１乃至図６は、本発明の第１実施例による半導体素子の製造方法を示す断面図である。
【００３１】
図１に示すように、半導体基板（１１）の上部に素子分離絶縁膜（１３）、モス電界効果トランジスタ（図示せず）等の下部構造物を形成し、全体表面上部にビットラインコンタクト及び貯蔵電極コンタクトに予定される部分と接続するコンタクトプラグ（１７）が備えられた第１層間絶縁膜（１５）を形成する。
【００３２】
その次に、図２に示すように前記第１層間絶縁膜（１５）上部にパッド酸化膜（１９）、第１多結晶シリコン層（２１）、タングステンシリサイド膜（２３）及びマスク絶縁膜（２５）の積層構造を順次形成し、ビットラインに予定される部分を保護するビットラインマスクを食刻マスクに用い、前記積層構造を食刻してパターニングする。
【００３３】
このとき、前記パッド酸化膜（１９）はピー．イー．テオス（plasma enhanced tetra ethyl ortho silicate glass、以下ＰＥ−ＴＥＯＳという）、エル．ピー．テオス（low pressure tetra ethyl ortho silicate glass、以下ＬＰ−ＴＥＯＳという）、低温酸化膜（low temperature oxide、以下ＬＴＯという）又は中温酸化膜（middle temperature oxide、以下ＭＴＯという）等から一つを選択して形成する。
【００３４】
このとき、前記パッド酸化膜（１９）の形成温度はモス電界効果とトランジスタの特性が変化しないよう２００〜８００℃の温度で形成する。さらに、前記マスク絶縁膜（２５）はＰＥ−ＴＥＯＳ／窒化膜の積層構造又はＳｉＯＮ膜で形成する。
【００３５】
そして、前記マスク絶縁膜（２５）を窒化膜やＳｉＯＮ膜で形成する場合、ビットラインマスクを食刻マスクに用いる食刻工程時に前記パッド酸化膜（１９）は食刻しない。
【００３６】
次いで、図３に示すように全体表面上部に窒化膜（２７ａ）を形成した後、前記窒化膜（２７ａ）を全面食刻して前記積層構造パターンの側壁に窒化膜スペーサ（２７ｂ）を形成する。
【００３７】
その次に、図４に示すように全体構造の表面上部にＰＳＧ、ＢＰＳＧ以外に高温工程で形成できる高温酸化膜を、1000〜15000Åの厚さに形成して第２層間絶縁膜（２９）を形成する。
【００３８】
次いで、前記第２層間絶縁膜（２９）を全面食刻又は化学的・機械的研磨（chemical mechanical polishing、以下ＣＭＰという）工程を行ない平坦化させる。
【００３９】
その次に、図５に示すようにＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）食刻工程を利用し、前記コンタクトプラグ（１７）で貯蔵電極コンタクトに予定される部分を露出させる貯蔵電極コンタクトマスクを食刻マスクに、前記第２層間絶縁膜（２９）を食刻して前記コンタクトプラグ（１７）を露出させる貯蔵電極コンタクトホール（図示せず）を形成する。
【００４０】
次いで、全体構造の表面上部に前記貯蔵電極コンタクトホールを埋め込む第２多結晶シリコン層（３１ａ）を形成し、前記第２多結晶シリコン層（３１ａ）を全面食刻、又はＣＭＰ工程を介して除去し、前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクト（３１ｂ）を形成する。このとき、前記貯蔵電極コンタクト（３１ｂ）は、500〜5000Åの厚さとなるよう形成する。
【００４１】
次いで、図６に示すように前記貯蔵電極コンタクト（３１ｂ）と接続する貯蔵電極（３３）を、前記全体構造の表面上に選択的に形成する。
【００４２】
一方、本発明の第２実施例に係る半導体素子の製造方法を、図７乃至図１５を参照して説明すれば次の通りである。
【００４３】
図７乃至図１５は、本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示した断面図である。
【００４４】
図７及び図８に示すように、図２までの工程を同様に行ない第１窒化膜（５７ａ）を100〜600Åの厚さに形成して全面食刻工程を行ない、ビットラインの側壁に第１窒化膜スペーサ（５７ｂ）を形成した後、全体表面上部に第２層間絶縁膜（５９）を形成する。
【００４５】
このとき、第１窒化膜（５７ａ）の代りに５００〜８００℃の温度で形成される酸化膜を用いることができ、前記第２層間絶縁膜（５９）はＯ３−ＰＳＧ又は高密度プラズマ酸化膜（high density plasma oxide）膜で形成する。
【００４６】
次に、図９に示すように前記第２層間絶縁膜（５９）の所定厚さを全面食刻して前記ビットラインとビットラインの間にのみ残す。
【００４７】
次いで、図１０に示すように全体構造の表面上部に第２窒化膜（６１ａ）を300〜600Åで形成する。
【００４８】
次に、図１１に示すように前記第２窒化膜（６１ａ）を全面食刻して第２窒化膜スペーサ（６１ｂ）を形成する。
【００４９】
このとき、前記第２窒化膜スペーサ（６１ｂ）は第２層間絶縁膜（５９）が除去された部分の第１窒化膜スペーサ（５７ｂ）と二重構造を有することにより、キャパシタのＳＡＣ食刻の負担を軽減するためのものである。
【００５０】
次いで、図１２に示すように全体構造の表面上部に熱酸化膜で第３層間絶縁膜（６３）を形成する。
【００５１】
このとき、前記第３層間絶縁膜（６３）は前記第１層間絶縁膜（５９）のＯ３−ＰＳＧ膜と食刻選択比の差が大きいＬＴＯ、ＭＴＯ、又は高温酸化膜（high temperature oxide、以下ＨＴＯという）等を用いて形成する。
【００５２】
次に、図１３に示すように前記第３層間絶縁膜（６３）を全面食刻又はＣＭＰ等の工程で平坦化させた後、貯蔵電極コンタクトに予定される部分を露出させる貯蔵電極コンタクトマスクを食刻マスクとして用い、湿式食刻方法を介して前記第３層間絶縁膜（６３）を除去する。このとき、前記第２層間絶縁膜（５９）のＯ３−ＰＳＧ膜は食刻されないようにする。
【００５３】
次いで、図１４に示すように５０：１程度に稀釈した薄いふっ酸（dilute ＨＦ）溶液で湿式食刻工程を行ない、前記第２層間絶縁膜（５９）のＯ３−ＰＳＧ膜を完全に除去してコンタクトプラグ（４７）を露出させる貯蔵電極コンタクトホール（図示せず）を形成する。
【００５４】
このとき、前記第２層間絶縁膜（５９）のＯ３−ＰＳＧ膜は、第３層間絶縁膜（６３）のＬＴＯ、ＭＴＯ、又はＨＴＯ等の熱酸化膜に比べ、前記薄いふっ酸溶液で６０倍以上の早い食刻速度を有する。
【００５５】
前記工程で第２層間絶縁膜（５９）と第３層間絶縁膜（６３）は、互いに物質を替えて形成することもできる。
【００５６】
その次に、前記構造上部に前記貯蔵電極コンタクトホールを埋め込む第２多結晶シリコン層（６５ａ）を形成する。
【００５７】
次いで、図１５に示すように前記第２多結晶シリコン層（６５ａ）を全面食刻、又はＣＭＰ工程で研磨して貯蔵電極コンタクト（６５ｂ）を形成する。その次に、前記貯蔵電極コンタクト（６５ｂ）と接続する貯蔵電極（６７）を構成する。
【００５８】
【発明の効果】
以上で説明したように、本発明に係る半導体素子のキャパシタ製造方法においては次のような効果を有する。
【００５９】
本発明に係る半導体素子のキャパシタ製造方法においては、ストレージノードのコンタクト形成時コンタクトを先に形成した後キャパシタ構造を形成することにより、食刻工程の負担を大きく軽減することができる。
【００６０】
さらに、ストレージノードのコンタクト形成時に開口面積の確保の次元で絶縁物質である酸化膜の間の湿式食刻時に選択比を利用してコンタクトを形成し、ビットライン上に二重の窒化膜スペーサを導入してストレージノードの自己整列コンタクト（ＳＡＣ）食刻に対する負担を軽減することができる。
【００６１】
尚、本発明に係るキャパシタ製造方法においては、コンタクトプラグ上に酸化膜系列の物質を蒸着した後ビットラインを形成し、ビットラインと下部層間絶縁膜のＢＰＳＧ膜との物質の差によるストレスでビットラインが実際のマスク上に定義されたものとは異なるように、シフト現象及びベンディング現象を防止して金属配線コンタクトとビットラインとのショート現象を防止することができる。
【００６２】
したがって、貯蔵電極のコンタクト形成工程時にオープン領域の確保と貯蔵電極コンタクトホールを形成するためのＳＡＣ食刻工程に際し、ビットラインと貯蔵電極間に絶縁特性を向上させ、ビットラインのキャパシタンス減少で素子のセンシングマージンを確保して半導体素子の高集積化を可能にし、それに伴う素子の工程収率及び特性を向上させる利点を有する。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図２】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図３】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図４】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図５】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図６】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図７】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図８】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図９】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１０】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１１】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１２】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１３】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１４】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１５】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【符号の説明】
１１、４１ 半導体基板
１３、４３ 素子分離膜
１５、４５ 第１層間絶縁膜
１７、４７ コンタクトプラグ
１９、４９ パッド酸化膜
２１、５１ 第１多結晶シリコン層
２３、５３ タングステンシリサイド膜
２５、５５ マスク絶縁膜
２７ａ 窒化膜
２７ｂ 窒化膜スペーサ
２９、５９ 第２層間絶縁膜
３１ａ、６５ａ 第２多結晶シリコン層
３１ｂ、６５ｂ 貯蔵電極コンタクト
３３、６７ 貯蔵電極
５７ａ 第１窒化膜
５７ｂ 第１窒化膜スペーサ
６１ａ 第２窒化膜
６１ｂ 第２窒化膜スペーサ
６３ 第３層間絶縁膜
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特に貯蔵電極コンタクトの形成工程に際しビットラインと貯蔵電極間の絶縁特性、及び工程マージンを増加させて工程の安全性を向上させ、ビットラインのキャパシタンスの減少を図った半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
最近の半導体装置の高集積化傾向は微細パターン形成技術の発展に大きな影響を受けており、半導体装置の製造工程中で食刻、又はイオン注入工程等のマスクに非常に幅広く用いられる感光膜パターンの微細化が必須条件である。
【０００３】
前記感光膜パターンの分解能（Ｒ）は、縮小露光装置の光源の波長（λ）及び工程変数（ｋ）に比例し、露光装置のレンズ口径（numerical aperture：ＮＡ、開口数）に反比例する。
【０００４】
［Ｒ＝ｋ*λ／ＮＡ、Ｒ＝解像度、λ＝光源の波長、ＮＡ＝開口数］
ここで、前記縮小露光装置の光分解能を向上させるため光源の波長を減少させる。例えば、波長が４３６及び３６５nmのＧ−ライン及びｉ−ライン縮小露光装置は、工程分解能がそれぞれ約0.7、0.5μm程度が限界であり、0.5μm以下の微細パターンを形成するため波長の小さい遠紫外線（deep ultra violet；ＤＵＶ）、例えば波長が２４８nmのKrFレーザや１９３nmのArFレーザを光源に用いる露光装置を利用するか、工程上の方法としては露光マスク（photo mask）で位相反転マスク（phase shift mask）を用いる方法と、イメージコントラストを向上させることができる別途の薄膜をウェーハ上に形成するシー．イー．エル．（contrast enhancement layer、以下ＣＥＬという）方法や、二層の感光膜の間にＳＯＧ等の中間層を介在させた三層レジスト（tri layer resist、ＴＬＲ）方法、又は感光膜の上側に選択的にシリコンを注入させるシリレーション方法等が開発され、分解能の限界値を低下させている。
【０００５】
さらに、上・下の導電配線を連結するコンタクトホールは素子が高集積化させるに従いそれ自体の大きさと周辺配線との間隔が減少し、コンタクトホールの直径と深さの比（rate）であるアスペクト比（aspect ratio）が増加する。
【０００６】
したがって、多層の導電配線を備える高集積半導体素子では、コンタクトを形成するため製造工程でのマスク等の間の正確かつ厳格な整列が要求され工程余裕度が減少する。
【０００７】
このようなコンタクトホールは、間隔維持のためマスク整列に際し誤配列の余裕（misalignment tolerance）、露光工程時のレンズ歪曲（lens distortion）、マスク製作及び写真食刻工程時の臨界大きさ変化（critical dimension variation）、マスク間の整合（registration）等のような要因等を考慮してマスクを形成する。
【０００８】
さらに、コンタクトホールの形成時リソグラフィー（lithography）工程の限界を克服するため自己整列方法でコンタクトホールを形成する自己整列コンタクト（self aligned contact、以下ＳＡＣという）技術が開発された。
【０００９】
前記ＳＡＣ方法は、食刻障壁層に用いる物質に従い多結晶シリコン層や窒化膜、又は酸化窒化膜等を用いるものに分離することができ、一番有望なものとしては窒化膜を食刻防止膜に用いる方法がある。
【００１０】
図に示されていないが、従来半導体素子のキャパシタ製造方法に関し検討してみれば次の通りである。
【００１１】
先ず、半導体基板上に所定の下部構造物、例えば素子分離絶縁膜とゲート絶縁膜、マスク酸化膜パターンと重合しているゲート電極及びソース／ドレイン領域等のモス電界効果トランジスタ（ＭＯＳ field effect transistor：以下ＭＯＳＦＥＴという）等を形成した後、前記構造の全表面に食刻防止膜と酸化膜材質の層間絶縁膜を順次形成する。
【００１２】
その次に、前記半導体基板で貯蔵電極やビットライン等のコンタクトに予定されている部分上の層間絶縁膜を露出させる感光膜パターンを形成した後、前記感光膜パターンにより露出している層間絶縁膜を乾式食刻して食刻防止膜を露出させ、再び食刻防止膜を食刻してコンタクトホールを形成する。
【００１３】
このとき、前記で食刻防止膜を多結晶シリコンに用いる場合、これは再び食刻防止膜を全面に形成する方法と、コンタクトホールが形成される地域にのみ多結晶シリコン層パッドを形成する方法に分離される。
【００１４】
このような多結晶シリコンＳＡＣ方法は、酸化膜とは別の食刻器具を有する多結晶シリコンを食刻防止膜に用いるため、酸化膜とは高い食刻選択比の差を得ることができる。
【００１５】
しかし、全面蒸着方法はコンタクトホール間の絶縁信頼性が低下し、パッドを形成する方法はコンタクトパッドとシリコン基板間の誤整列発生時基板に損傷が生じる。
【００１６】
このような基板損傷を防止するためスペーサ、又はポリマーを用いてコンタクトパッドを拡張させる方法が提示されているが、これもまた0.18μm以下のデザインルールを具現することができない問題点がある。
【００１７】
前記のような問題点を解決するため提示されているものが窒化膜を食刻防止膜に用いるＳＡＣ方法である。
【００１８】
この方法は、層間絶縁膜と食刻防止膜の間の食刻選択比の差が５：１以上に大きい条件で、乾式食刻工程で窒化膜を除去してコンタクトホールを形成する。
【００１９】
前記食刻工程は、食刻選択比を増加させるため多量のポリマーを発生させるＣ−Ｈ−Ｆ系ガスや水素を含むガスを不活性ガスと混合して用いる。
【００２０】
一般に、層間絶縁膜は流動性が優れたＢＰＳＧ膜で形成し、セルと周辺回路部の平坦化特性が著しく、ギャップフィル（gap−fill）特性が顕著である。
【００２１】
尚、前記ＢＰＳＧ膜上でビットラインが定義され、このとき下部の物質であるＢＰＳＧ膜が露出される。このとき、前記ビットラインとＢＰＳＧ膜の物質差によるストレスにより、ビットラインが実際のマスク上に定義されたものとは別にシフト、又はベンディング現象が現われる。
【００２２】
勿論、一定の間隔を置いてビットラインが形成されていれば物質間のストレスが一定のため問題がないが、繰り返すパターンの一番外側のラインや一つ置きに離れているビットラインの場合はシフトやベンディング現象が現われることになる。このため、金属配線コンタクトや貯蔵電極コンタクトとショートを発生させると共にチップの決定的なフェイルを誘発することになる。
【００２３】
さらに、半導体素子が超高集積化しながらセルの大きさが次第に小さくなることにより、十分なキャパシタ容量を確保するため貯蔵電極の高さを増加させることにより、アスペクト比の増加で過重な過重食刻過程が要求される。
【００２４】
これは素子間にショートを発生させる可能性が非常に高く、素子の大きさが小さくなるに従い、コンタクト形成時に工程マージン及びコンタクトのオープン領域（open area）の確保が困難であり、前記のようにコンタクトのオープン領域が小さくなればコンタクト抵抗が増加し、素子の動作速度を遅延させる問題点がある。
【００２５】
【発明が解決しようとする課題】
ここに本発明は、前記従来技術の問題点を解決するため考案されたものであり、ビットラインとその下部の層間絶縁膜のＢＰＳＧ膜とのストレス差を減少させるため、流動性が少なく堅固なパッド絶縁膜をＢＰＳＧ膜上に形成することにより、ビットラインのシフト現象の防止を図る半導体素子のキャパシタ製造方法を提供することにその目的がある。
【００２６】
さらに、本発明の他の目的はビットラインの形成後、自己整列コンタクト（self−aligned contact、ＳＡＣ）方法で貯蔵電極コンタクトプラグと貯蔵電極を形成することにより、貯蔵電極とビットラインの間にショートが発生したりビットラインのキャパシタンスが増加するのを防止することができる半導体素子のキャパシタ製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
前記目的を達成するための本発明に係る半導体素子のキャパシタ製造方法は、所定の下部構造物が形成されている半導体基板の上部にビットラインコンタクト、及び貯蔵電極コンタクトに予定される部分に接続するコンタクトプラグが備えられる第１層間絶縁膜を形成する工程と、前記コンタクトプラグと第１層間絶縁膜を含む全体構造の表面上部にパッド絶縁膜を形成する工程と、前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク絶縁膜が順次形成された積層構造を形成する工程と、ビットラインマスクを食刻マスクに、前記パッド絶縁膜を含む前記積層構造を食刻してビットラインを形成する工程と、
前記ビットラインの側壁に絶縁膜スペーサを形成する工程と、前記ビットライン上部に貯蔵電極コンタクトホールが備えられる第２層間絶縁膜を形成する工程と、前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクトを形成する工程と、前記貯蔵電極コンタクトに接続される貯蔵電極を形成する工程を含むことを第１特徴とする。
【００２８】
さらに、本発明に係る半導体素子のキャパシタ製造方法は、所定の下部構造物が形成されている半導体基板の上部にビットラインコンタクト、及び貯蔵電極コンタクトに予定される部分に接続するコンタクトプラグが備えられる第１層間絶縁膜を形成する工程と、前記コンタクトプラグと第１層間絶縁膜を含む全体構造の表面上部にパッド絶縁膜を形成する工程と、
前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク絶縁膜の積層構造を形成した後、ビットラインマスクを食刻マスクに用い、前記パッド絶縁膜を含む前記積層構造を食刻してビットラインを形成する工程と、前記ビットラインの側壁に第１絶縁膜スペーサを形成する工程と、全体表面の上部に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜を全面食刻して前記第１絶縁膜スペーサに所定の厚さの第２層間絶縁膜を残す工程と、
前記残っている第１絶縁膜スペーサの側壁に第２絶縁膜スペーサを形成する工程と、前記全体構造の表面上部に前記第２層間絶縁膜と食刻選択比を有する第３層間絶縁膜を形成する工程と、貯蔵電極コンタクトマスクを食刻マスクに用い、前記第３層間絶縁膜を選択的に食刻して前記第２層間絶縁膜の上部を露出させる工程と、
前記第２層間絶縁膜を除去して前記コンタクトプラグを露出させる貯蔵電極コンタクトホールを形成する工程と、前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクトを形成する工程と、前記貯蔵電極コンタクトと接続し貯蔵電極を形成する工程を含むことを第２特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の実施例に係る半導体素子のキャパシタ製造方法を添付の図面を参照して詳しく説明する。
【００３０】
図１乃至図６は、本発明の第１実施例による半導体素子の製造方法を示す断面図である。
【００３１】
図１に示すように、半導体基板（１１）の上部に素子分離絶縁膜（１３）、モス電界効果トランジスタ（図示せず）等の下部構造物を形成し、全体表面上部にビットラインコンタクト及び貯蔵電極コンタクトに予定される部分と接続するコンタクトプラグ（１７）が備えられた第１層間絶縁膜（１５）を形成する。
【００３２】
その次に、図２に示すように前記第１層間絶縁膜（１５）上部にパッド酸化膜（１９）、第１多結晶シリコン層（２１）、タングステンシリサイド膜（２３）及びマスク絶縁膜（２５）の積層構造を順次形成し、ビットラインに予定される部分を保護するビットラインマスクを食刻マスクに用い、前記積層構造を食刻してパターニングする。
【００３３】
このとき、前記パッド酸化膜（１９）はピー．イー．テオス（plasma enhanced tetra ethyl ortho silicate glass、以下ＰＥ−ＴＥＯＳという）、エル．ピー．テオス（low pressure tetra ethyl ortho silicate glass、以下ＬＰ−ＴＥＯＳという）、低温酸化膜（low temperature oxide、以下ＬＴＯという）又は中温酸化膜（middle temperature oxide、以下ＭＴＯという）等から一つを選択して形成する。
【００３４】
このとき、前記パッド酸化膜（１９）の形成温度はモス電界効果とトランジスタの特性が変化しないよう２００〜８００℃の温度で形成する。さらに、前記マスク絶縁膜（２５）はＰＥ−ＴＥＯＳ／窒化膜の積層構造又はＳｉＯＮ膜で形成する。
【００３５】
そして、前記マスク絶縁膜（２５）を窒化膜やＳｉＯＮ膜で形成する場合、ビットラインマスクを食刻マスクに用いる食刻工程時に前記パッド酸化膜（１９）は食刻しない。
【００３６】
次いで、図３に示すように全体表面上部に窒化膜（２７ａ）を形成した後、前記窒化膜（２７ａ）を全面食刻して前記積層構造パターンの側壁に窒化膜スペーサ（２７ｂ）を形成する。
【００３７】
その次に、図４に示すように全体構造の表面上部にＰＳＧ、ＢＰＳＧ以外に高温工程で形成できる高温酸化膜を、1000〜15000Åの厚さに形成して第２層間絶縁膜（２９）を形成する。
【００３８】
次いで、前記第２層間絶縁膜（２９）を全面食刻又は化学的・機械的研磨（chemical mechanical polishing、以下ＣＭＰという）工程を行ない平坦化させる。
【００３９】
その次に、図５に示すようにＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）食刻工程を利用し、前記コンタクトプラグ（１７）で貯蔵電極コンタクトに予定される部分を露出させる貯蔵電極コンタクトマスクを食刻マスクに、前記第２層間絶縁膜（２９）を食刻して前記コンタクトプラグ（１７）を露出させる貯蔵電極コンタクトホール（図示せず）を形成する。
【００４０】
次いで、全体構造の表面上部に前記貯蔵電極コンタクトホールを埋め込む第２多結晶シリコン層（３１ａ）を形成し、前記第２多結晶シリコン層（３１ａ）を全面食刻、又はＣＭＰ工程を介して除去し、前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクト（３１ｂ）を形成する。このとき、前記貯蔵電極コンタクト（３１ｂ）は、500〜5000Åの厚さとなるよう形成する。
【００４１】
次いで、図６に示すように前記貯蔵電極コンタクト（３１ｂ）と接続する貯蔵電極（３３）を、前記全体構造の表面上に選択的に形成する。
【００４２】
一方、本発明の第２実施例に係る半導体素子の製造方法を、図７乃至図１５を参照して説明すれば次の通りである。
【００４３】
図７乃至図１５は、本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示した断面図である。
【００４４】
図７及び図８に示すように、図２までの工程を同様に行ない第１窒化膜（５７ａ）を100〜600Åの厚さに形成して全面食刻工程を行ない、ビットラインの側壁に第１窒化膜スペーサ（５７ｂ）を形成した後、全体表面上部に第２層間絶縁膜（５９）を形成する。
【００４５】
このとき、第１窒化膜（５７ａ）の代りに５００〜８００℃の温度で形成される酸化膜を用いることができ、前記第２層間絶縁膜（５９）はＯ３−ＰＳＧ又は高密度プラズマ酸化膜（high density plasma oxide）膜で形成する。
【００４６】
次に、図９に示すように前記第２層間絶縁膜（５９）の所定厚さを全面食刻して前記ビットラインとビットラインの間にのみ残す。
【００４７】
次いで、図１０に示すように全体構造の表面上部に第２窒化膜（６１ａ）を300〜600Åで形成する。
【００４８】
次に、図１１に示すように前記第２窒化膜（６１ａ）を全面食刻して第２窒化膜スペーサ（６１ｂ）を形成する。
【００４９】
このとき、前記第２窒化膜スペーサ（６１ｂ）は第２層間絶縁膜（５９）が除去された部分の第１窒化膜スペーサ（５７ｂ）と二重構造を有することにより、キャパシタのＳＡＣ食刻の負担を軽減するためのものである。
【００５０】
次いで、図１２に示すように全体構造の表面上部に熱酸化膜で第３層間絶縁膜（６３）を形成する。
【００５１】
このとき、前記第３層間絶縁膜（６３）は前記第１層間絶縁膜（５９）のＯ３−ＰＳＧ膜と食刻選択比の差が大きいＬＴＯ、ＭＴＯ、又は高温酸化膜（high temperature oxide、以下ＨＴＯという）等を用いて形成する。
【００５２】
次に、図１３に示すように前記第３層間絶縁膜（６３）を全面食刻又はＣＭＰ等の工程で平坦化させた後、貯蔵電極コンタクトに予定される部分を露出させる貯蔵電極コンタクトマスクを食刻マスクとして用い、湿式食刻方法を介して前記第３層間絶縁膜（６３）を除去する。このとき、前記第２層間絶縁膜（５９）のＯ３−ＰＳＧ膜は食刻されないようにする。
【００５３】
次いで、図１４に示すように５０：１程度に稀釈した薄いふっ酸（dilute ＨＦ）溶液で湿式食刻工程を行ない、前記第２層間絶縁膜（５９）のＯ３−ＰＳＧ膜を完全に除去してコンタクトプラグ（４７）を露出させる貯蔵電極コンタクトホール（図示せず）を形成する。
【００５４】
このとき、前記第２層間絶縁膜（５９）のＯ３−ＰＳＧ膜は、第３層間絶縁膜（６３）のＬＴＯ、ＭＴＯ、又はＨＴＯ等の熱酸化膜に比べ、前記薄いふっ酸溶液で６０倍以上の早い食刻速度を有する。
【００５５】
前記工程で第２層間絶縁膜（５９）と第３層間絶縁膜（６３）は、互いに物質を替えて形成することもできる。
【００５６】
その次に、前記構造上部に前記貯蔵電極コンタクトホールを埋め込む第２多結晶シリコン層（６５ａ）を形成する。
【００５７】
次いで、図１５に示すように前記第２多結晶シリコン層（６５ａ）を全面食刻、又はＣＭＰ工程で研磨して貯蔵電極コンタクト（６５ｂ）を形成する。その次に、前記貯蔵電極コンタクト（６５ｂ）と接続する貯蔵電極（６７）を構成する。
【００５８】
【発明の効果】
以上で説明したように、本発明に係る半導体素子のキャパシタ製造方法においては次のような効果を有する。
【００５９】
本発明に係る半導体素子のキャパシタ製造方法においては、ストレージノードのコンタクト形成時コンタクトを先に形成した後キャパシタ構造を形成することにより、食刻工程の負担を大きく軽減することができる。
【００６０】
さらに、ストレージノードのコンタクト形成時に開口面積の確保の次元で絶縁物質である酸化膜の間の湿式食刻時に選択比を利用してコンタクトを形成し、ビットライン上に二重の窒化膜スペーサを導入してストレージノードの自己整列コンタクト（ＳＡＣ）食刻に対する負担を軽減することができる。
【００６１】
尚、本発明に係るキャパシタ製造方法においては、コンタクトプラグ上に酸化膜系列の物質を蒸着した後ビットラインを形成し、ビットラインと下部層間絶縁膜のＢＰＳＧ膜との物質の差によるストレスでビットラインが実際のマスク上に定義されたものとは異なるように、シフト現象及びベンディング現象を防止して金属配線コンタクトとビットラインとのショート現象を防止することができる。
【００６２】
したがって、貯蔵電極のコンタクト形成工程時にオープン領域の確保と貯蔵電極コンタクトホールを形成するためのＳＡＣ食刻工程に際し、ビットラインと貯蔵電極間に絶縁特性を向上させ、ビットラインのキャパシタンス減少で素子のセンシングマージンを確保して半導体素子の高集積化を可能にし、それに伴う素子の工程収率及び特性を向上させる利点を有する。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図２】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図３】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図４】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図５】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図６】本発明の第１実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図７】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図８】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図９】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１０】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１１】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１２】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１３】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１４】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【図１５】本発明の第２実施例に係る半導体素子の貯蔵電極形成方法を示す断面図。
【符号の説明】
１１、４１ 半導体基板
１３、４３ 素子分離膜
１５、４５ 第１層間絶縁膜
１７、４７ コンタクトプラグ
１９、４９ パッド酸化膜
２１、５１ 第１多結晶シリコン層
２３、５３ タングステンシリサイド膜
２５、５５ マスク絶縁膜
２７ａ 窒化膜
２７ｂ 窒化膜スペーサ
２９、５９ 第２層間絶縁膜
３１ａ、６５ａ 第２多結晶シリコン層
３１ｂ、６５ｂ 貯蔵電極コンタクト
３３、６７ 貯蔵電極
５７ａ 第１窒化膜
５７ｂ 第１窒化膜スペーサ
６１ａ 第２窒化膜
６１ｂ 第２窒化膜スペーサ
６３ 第３層間絶縁膜
Claims (9)
- 所定の下部構造物が形成されている半導体基板上部に、ビットラインコンタクト及び貯蔵電極コンタクトに予定される部分に接続するコンタクトプラグが備えられる第１層間絶縁膜を形成する工程と、
前記コンタクトプラグと第１層間絶縁膜を含む全体構造の表面上部に、酸化膜系列のパッド絶縁膜を形成する工程と、
前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク絶縁膜の積層構造を形成した後ビットラインマスクを食刻マスクに用い、前記パッド絶縁膜を含む前記積層構造を食刻してビットラインを形成する工程と、
前記ビットラインの側壁に第１絶縁膜スペーサを形成する工程と、
全体表面の上部に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜を全面食刻し、前記第１絶縁膜スペーサの間に所定厚さの第２層間絶縁膜を残す工程と、
前記残っている第１絶縁膜スペーサの側壁に、第２絶縁膜スペーサを形成する工程と、
前記全体構造の表面上部に、前記第２層間絶縁膜と食刻選択比を有する第３層間絶縁膜を形成する工程と、
貯蔵電極コンタクトマスクを食刻マスクに用い、前記第３層間絶縁膜を選択的に食刻して前記第２層間絶縁膜上部を露出させる工程と、
ＳＡＣ食刻工程を利用して前記第２層間絶縁膜を除去し、前記コンタクトプラグを露出させる貯蔵電極コンタクトホールを形成する工程と、
前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクトを形成する工程と、
前記貯蔵電極コンタクトと接続される貯蔵電極を形成する工程を含むことを特徴とする半導体素子のキャパシタ製造方法。 - 前記第１絶縁膜スペーサは、窒化膜を１００〜６００Åの厚さに形成した後、全面食刻して形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第１絶縁膜スペーサは、５５０〜８００℃の温度で形成される熱酸化膜で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２絶縁膜スペーサは、窒化膜を３００〜６００Åの厚さに形成した後、全面食刻して形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２層間絶縁膜は、Ｏ３−ＰＳＧ膜又はＨＤＰ酸化膜又はＢＰＳＧ膜で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第３層間絶縁膜は、ＬＴＯかＭＴＯ又はＨＴＯ等の熱酸化膜で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２層間絶縁膜は、薄いふっ酸溶液を用いた湿式食刻方法で除去することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２層間絶縁膜は、ＬＴＯかＭＴＯ又はＨＴＯ等の熱酸化膜で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第３層間絶縁膜は、Ｏ３−ＰＳＧ膜かＨＤＰ酸化膜又はＢＰＳＧ膜で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
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