KR101096907B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 반도체 기판에서 활성영역의 면적 확보가 용이하고, 저장전극 콘택의 저항을 감소시킬 수 있으며, 반도체 소자의 선폭을 효과적으로 감소시킬 수 있는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자 형성방법은, 반도체 기판에 라인 형태의 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치 표면에 월 산화막(Wall Oxide)을 형성하는 단계; 상기 월 산화막이 형성된 제 1 트렌치에 산화막을 매립하여 라인 형태의 활성영역 및 소자분리막을 형성하는 단계; 상기 라인 형태의 활성영역을 일정 간격으로 분리하는 제 2 트렌치를 형성하는 단계; 및 상기 제 2 트렌치에 산화막을 매립하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 반도체 기판에 월 산화막을 형성하는 반도체 소자 및 그 형성방법에 관한 것이다.
최근 반도체 소자의 미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)은 감소되면서 점점 미세해 지고 있다. 이와 같이 선폭이 미세한 패턴을 형성하기 위해서 리소그래피 공정(Lithography Process)의 발전이 요구된다.
리소그래피 공정이란, 기판 상부에 감광막(photoresist)을 도포하고, 365㎚, 248㎚, 193㎚ 및 153㎚ 등의 파장 길이를 가지는 광원을 이용하여 미세 패턴이 정의된 노광 마스크를 사용하여 감광막에 노광 공정을 수행한 다음, 현상(development) 공정을 수행하여 미세 패턴을 정의하는 감광막 패턴을 형성하는 공정이다.
이와 같은 리소그래피 공정은 R = k1×λ / NA와 같이 광원의 파장(λ)과 개구수(Numerical Aperture : NA)에 따라 그 해상도(R)가 정해진다. 위 식에서 k1은 공정 상수를 의미하는데, 이는 물리적인 한계를 가지므로 통상적인 방법으로 그 값을 감소시키는 것을 거의 불가능하며, 단파장을 이용하는 노광 장치와 함께 상기 단파장에 대해 반응성이 높은 감광막 물질을 새로 개발해야 하므로, 단파장 이하의 선폭을 갖는 미세 패턴을 형성하는 것이 어렵다.
따라서 노광 장치의 공정 능력을 고려한 패턴을 이중으로 중첩시킴으로써 노광 장치나 노광 조건의 변경 없이 미세한 패턴이 형성될 수 있도록 하는 더블 패터닝 공정(Double Patterning Technology; 이하 'DPT'라 한다)이 개발되었다. 나아가 이 더블 패터닝 공정과 유사하나 이중 노광이나 이중 패터닝이 필요 없는 스페이서 패터닝 공정(Spacer Patterning Technology; 이하 ‘SPT'라 한다)이 개발되어 연구되고 있는 실정이다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 반도체 기판에서 활성영역의 면적 확보가 용이하고, 저장전극 콘택의 저항을 감소시킬 수 있으며, 반도체 소자의 선폭을 효과적으로 감소시킬 수 있는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자 형성방법은, 반도체 기판에 라인 형태의 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치 표면에 월 산화막(Wall Oxide)을 형성하는 단계; 상기 월 산화막이 형성된 제 1 트렌치에 산화막을 매립하여 라인 형태의 활성영역 및 소자분리막을 형성하는 단계; 상기 라인 형태의 활성영역을 일정 간격으로 분리하는 제 2 트렌치를 형성하는 단계; 및 상기 제 2 트렌치에 산화막을 매립하는 단계를 포함하여 반도체 기판에서 활성영역의 면적 확보가 용이하고, 저장전극 콘택의 저항을 감소시킬 수 있는 것을 특징으로 한다.
나아가, 상기 트렌치 표면에 월 산화막을 형성하는 단계 이후, 상기 월 산화막이 형성된 트렌치 표면에 라이너 질화막 및 라이너 산화막을 형성하는 단계를 더 포함하고, 상기 제 1 트렌치에 산화막을 매립하는 단계는, 상기 제 1 트렌치를 포함하는 반도체 기판에 산화막을 증착하는 단계; 및 상기 반도체 기판을 식각 정지층으로 CMP를 실시하여 상기 제 1 트렌치 상부의 산화막을 제거하는 단계를 포함하 는 것이 바람직하다.
또한, 상기 산화막은 SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막(O3-TEOS 막) 중 하나 이상을 포함하여 형성되는 것이 바람직하고, 상기 제 2 트렌치에 산화막을 매립하는 단계는, 상기 제 2 트렌치를 포함하는 반도체 기판에 산화막을 증착하는 단계; 및 상기 반도체 기판을 식각 정지층으로 CMP를 실시하여 상기 제 2 트렌치 상부의 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
아울러 상기 제 1 트렌치를 형성하는 단계는, 상기 반도체 기판에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상부에 스페이서를 형성하는 단계; 및 상기 스페이서를 마스크로 상기 하드마스크 및 상기 반도체 기판을 식각하는 단계를 포함하는 것이 바람직하다.
그리고 상기 하드마스크층을 형성하는 단계는, 상기 반도체 기판에 제 1 비정질 탄소층, 제 1 실리콘 산화질화막, 폴리실리콘층, 제 2 비정질 탄소층 및 제 2 실리콘 산화질화막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 스페이서를 형성하는 단계는, 상기 하드마스크층 상부에 파티션(Partition)을 형성하는 단계; 상기 파티션을 포함한 전면에 산화막을 증착한 후 에치백 공정을 실시하여 상기 파티션 측면에 스페이서를 형성하는 단계; 및 상기 파티션을 제거하는 단계를 포함하는 것이 바람직하다.
나아가, 상기 스페이서를 형성한 후, 반도체 기판에서 주변회로 영역에 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 제 1 트렌치를 형성하는 단계는, 상기 반도체 기판에 제 1 비정질 탄소층, 제 1 실리콘 산화질화막, 폴리실리콘층, 제 2 비정질 탄소층 및 제 2 실리콘 산화질화막을 형성하는 단계; 상기 제 2 실리콘 산화질화막 상부에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 제 2 실리콘 산화질화막 및 상기 제 2 비정질 탄소층을 식각한 후, 상기 감광막 패턴 및 상기 제 2 실리콘 산화질화막을 제거하여 파티션(Partition)을 형성하는 단계; 상기 파티션 및 폴리실리콘층 상부에 산화막을 증착한 후 에치백 공정을 실시하여 상기 파티션 측면에 스페이서를 형성하는 단계; 상기 파티션을 제거하는 단계; 및 상기 스페이서를 마스크로 상기 제 1 실리콘 산화질화막, 상기 제 1 비정질 탄소층 및 상기 반도체 기판을 식각한 후, 상기 스페이서, 상기 제 1 실리콘 산화질화막 및 상기 제 1 비정질 탄소층을 제거하는 단계를 포함하는 것이 바람직하다.
아울러 상기 제 2 트렌치를 형성한 후, 상기 활성영역과 교차하는 게이트를 형성하는 단계를 더 포함하고, 상기 게이트를 형성하는 단계 이후, 상기 활성영역의 저장전극 콘택 영역에 저장전극 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판에서 소정 깊이의 트렌치에 산화막을 매립하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 및 상기 소자분리막과 접하는 상기 활성영역 표면 중, 상기 활성영역의 단축 방향 측벽에만 월 산화막을 형성되는 단계를 포함하는 것을 특징으로 한다.
한편, 본 발명에 따르는 반도체 소자는, 반도체 기판에서 소정 깊이의 트렌 치에 매립된 산화막을 포함하고, 활성영역을 정의하는 소자분리막; 및 상기 소자분리막과 접하는 상기 활성영역 표면 중, 상기 활성영역의 단축 방향 측벽에만 형성되는 월 산화막을 포함하여, 반도체 기판에서 활성영역의 면적 확보가 용이하고, 저장전극 콘택의 저항을 감소시킬 수 있는 것을 특징으로 한다.
나아가 상기 트렌치는, 상기 활성영역의 장축 방향을 따른 라인 형태로 형성된 제 1 트렌치; 및 상기 라인 형태의 활성영역을 일정 간격으로 분리하는 제 2 트렌치를 포함하는 것이 바람직하다.
또한 상기 제 1 트렌치에 매립되는 산화막은, SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막 중 하나 이상을 포함하고, 상기 제 2 트렌치에 매립되는 산화막은, SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막 중 하나 이상을 포함하는 것이 바람직하다.
그리고 상기 월 산화막이 형성된 트렌치 표면에 형성되는 라이너 질화막 및 라이너 산화막을 더 포함하고, 상기 활성영역과 교차하여 형성되는 게이트를 더 포함하는 것을 특징으로 한다. 마지막으로, 상기 활성영역의 저장전극 콘택 영역에 형성되는 저장전극 콘택을 더 포함하는 것이 바람직하다.
본 발명의 반도체 소자 및 그 형성방법은 반도체 기판에서 활성영역의 면적 확보가 용이하고, 저장전극 콘택의 저항을 감소시킬 수 있으며, 반도체 소자의 선폭을 효과적으로 감소시킬 수 있는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1a 및 1b는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 평면도이다. 먼저 도 1a를 참조하면 반도체 소자는 게이트와 소스 및 드레인이 형성되어 셀(Cell)로 작용하는 활성영역(20; Active region)과, 각각의 활성영역(20)들을 분리시키기 위하여 산화막(36; 도 1b 참조)이 매립되는 소자분리용 트렌치(30; trench)를 포함한다. 이와 같이 트렌치(30)에 소자분리 산화막(36)을 매립하여 활성영역(20)들을 분리하는 방법을 STI(Shallow Trench Isolation)라 한다.
그리고 트렌치(30)에 소자분리 산화막(36)을 매립하기에 앞서, 활성영역(20)에서 플라즈마 데미지를 받은 영역을 제거하고 이온주입 공정을 통해 트랜지스터 동작을 안정화시키기 위하여, 활성영역(20) 부분의 실리콘 표면을 산화시키는 공정(Wall Oxidation)을 수행한다. 이 결과 도 1b에 도시된 바와 같이 활성영역(20)의 주위 표면에는 실리콘 산화막(SiOx) 재질의 월 산화막(22; Wall Oxide)이 형성되고, 이후 트렌치(30)에 소자분리 산화막(36)을 매립함으로써 활성영역(20)이 정의된다.
이 때 상기 트렌치(30)에 소자분리 산화막(36)을 매립하는 공정은, 먼저 트렌치(30)를 포함한 반도체 기판에 산화막을 증착하고, 반도체 기판을 식각 정지층으로 CMP(Chemical Mechanical Polishing)를 실시하여 트렌치(30) 상부의 산화막은 제거하고, 트렌치(30) 내부에만 소자분리 산화막(36)을 잔류시키는 공정에 의하는 것이 바람직하다. 이 때 소자분리 산화막(36)은 SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막 중 하나 이상을 포함할 수 있다.
이와 같이 활성영역(20) 및 소자분리막(36)을 형성한 후, 도 1b에 도시된 바와 같이 각 활성영역(20)과 교차하는 게이트(40)를 다수 개 형성한다. 그리고 게이트(40)에 인접한 활성영역(20)에 이온 주입 공정을 실시하여 소스 및 드레인을 형성하면, 트랜지스터가 완성된다.
한편 도 2a 및 2b는 도 1a 및 1b에서 A-A′ 및 B-B′ 선을 따른 단면도이고, 특히 도 2b를 참조하면 도 2a와는 달리 활성영역(20)의 측벽에 월 산화막(22)이 형성된 모습이 도시되어 있다. 그리고 월 산화막(22)의 표면에는 라이너 질화막(24)이 적층될 수 있고, 그 표면에는 라이너 산화막(미도시)이 또 적층될 수 있다. 여기서 활성영역(20)의 상부에는 소자분리용 트렌치(30) 식각시 마스크로 작용하는 활성영역 마스크(28)가 위치한다.
이러한 실시예에서는 활성영역(20)의 장축 방향(도 1b에서 세로 방향) 측벽에도 월 산화막(22)이 두껍게 형성되어 실질적인 활성영역(20)의 면적이 축소되기 때문에(도 2b 참조), 저장전극 콘택을 형성하기가 용이하지 않고 콘택 저항을 확보하기가 용이하지 않은 문제점이 있다. 본 발명의 바람직한 실시예에서는 이러한 문제점을 해결할 수 있으며, 구체적으로 살펴보면 다음과 같다.
도 3a 내지 3d는 본 발명의 바람직한 실시예에 따르는 반도체 소자의 형성방 법을 도시한 평면도이다.
먼저 도 3a에 도시된 바와 같이 반도체 기판에 라인 앤 스페이스 타입(line and space type)의 제 1 트렌치(32)를 형성하며, 이 결과 활성영역(20)도 라인 앤 스페이스 타입으로 함께 형성된다. 그리고 실리콘(Si) 재질인 활성영역(20)의 표면을 산화(Oxidation)시켜 월 산화막(22)을 형성한다.
이 활성영역(20)을 산화시키는 공정은 반도체 기판을 퍼니스(furnace)에서 가열하면서 산소(O2)만을 공급하는 방법으로 실시하며, 활성영역(20)의 표면에 위치한 실리콘이 산화되면서 실리콘 산화막(SiOx)이 형성된다. 이는 주변회로 영역(Peripheral region)에서 트랜지스터의 핫 캐리어(hot carrier) 특성을 방지하는데 유용하다. 그리고 월 산화막(22)이 형성된 후, 월 산화막(22)의 표면에는 라이너 질화막(24)이 적층될 수 있고, 그 표면에는 라이너 산화막(미도시)이 또 적층될 수 있다.
그 다음 도 3b를 참조하면, 라인 타입의 활성영역(20)을 분리하여 분리된 활성영역(20)들을 형성한다. 이 공정은 콘택홀 패턴이 형성된 마스크(미도시)를 이용하여 라인 타입의 활성영역(20)을 일정한 간격으로 식각함으로써, 제 2 트렌치(34)를 형성하는 방법에 의할 수 있다.
이후 도 3c에 도시된 바와 같이, 라인 앤 스페이스 타입의 제 1 트렌치(32)와 콘택홀 타입의 제 2 트렌치(34)를 소자분리 산화막(36)으로 매립하여 소자분리막을 형성하고, 이 결과 활성영역(20)들도 서로 분리되어 정의된다. 그 다음 도 3d 를 참고하면, 활성영역(20)과 소자분리막 형성이 완료된 반도체 기판 상에 게이트(40)를 다수 개 형성한다. 그리고 게이트(40)에 인접한 활성영역(20)에 이온 주입 공정을 실시하여 소스 및 드레인을 형성하면, 트랜지스터가 완성된다.
이 때 상기 트렌치(32, 34)에 소자분리 산화막(36)을 매립하는 공정도, 먼저 트렌치(32, 34)를 포함한 반도체 기판에 산화막을 증착하고, 반도체 기판을 식각 정지층으로 CMP(Chemical Mechanical Polishing)를 실시하여 트렌치(32, 34) 상부의 산화막은 제거하고, 트렌치(32, 34) 내부에만 소자분리 산화막(36)을 잔류시키는 공정에 의하는 것이 바람직하다. 이 때 소자분리 산화막(36)은 SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막 중 하나 이상을 포함할 수 있다.
이와 같은 본 발명의 바람직한 실시예는, 라인 앤 스페이스 타입의 활성영역(20; 도 3a 참조)을 형성하고 그 표면에 월 산화막(22)을 형성한 후 활성영역(20)들을 분리한다(도 3b 참조). 이 결과 활성영역(20)의 단축 방향(도 3b에서 가로 방향)의 측벽에만 월 산화막(22)이 형성되고, 활성영역(20)의 장축 방향(도 3b에서 세로 방향; 활성영역의 길이 방향)의 측벽에는 월 산화막(22)이 형성되지 않는다. 따라서 활성영역(20)의 단부(도 3b 내지 3d에서 상부 및 하부 단부)에서 활성영역(20)의 실질적인 면적이 감소되지 않는 효과를 제공한다.
도 4는 본 발명의 실시예들을 서로 대비한 평면도이다. 도 4의 (a)와 (b)를 대비하면, (a)에서는 활성영역(20)의 장축 방향 측벽에도 월 산화막(22)이 형성되므로 활성영역(20)의 실질적인 면적이 감소되나, 본 발명의 바람직한 실시예인 도 4의 (b)에서는 활성영역(20)의 장축 방향 측면에는 월 산화막(22)이 형성되지 않아 활성영역(20)의 면적이 감소되지 않게 된다.
한편, 도 5a 내지 5f는 본 발명에 따르는 바람직한 실시예에서 트렌치(30, 32)를 형성하는 단계를 도시한 단면도이다. 상술한 본 발명의 실시예에서, 소자분리용 트렌치(30, 32)를 형성하는 공정은 싱글 패터닝 공정(Single Patterning Technology)을 이용할 수도 있으나, 스페이서를 사용하여 더 작은 선폭의 패턴을 형성할 수 있는 스페이서 패터닝 공정(Spacer Patterning Technology)을 사용하는 것이 더 바람직하다.
먼저 도 5a를 참조하면, 반도체 기판(10)의 상부에 제 1 비정질 탄소층(51), 제 1 실리콘 산화질화막(52), 폴리실리콘층(53), 제 2 비정질 탄소층(55), 제 2 실리콘 산화질화막(57)을 순차적으로 증착한다. 이 비정질 탄소층(51, 55) 및 실리콘 산화질화막(52, 57)은 하드마스크로 작용하는 물질층이다.
이후 제 2 실리콘 산화질화막(57)의 상부에 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴(미도시)을 마스크로 제 2 실리콘 산화질화막(57) 및 제 2 비정질 탄소층(55) 및 폴리실리콘층(53)을 차례로 식각하여, 도 5b에 도시된 바와 같이 비정질 탄소층 재질의 파티션(56; partition)을 형성한다.
이후 도 5c를 참조하면, 파티션(56) 및 폴리실리콘층(53)의 상부에 스페이서용 산화막(60)을 증착한다. 그리고 도 5d에 도시된 바와 같이, 스페이서용 산화막(60)을 식각하여 제거하면서 파티션(56)의 측벽에만 산화막 재질의 스페이서(62)를 잔류시킨다. 그리고 비정질 탄소층 재질의 파티션(56)도 식각하여 제거함으로써 폴리실리콘층(53)의 상부에 스페이서(62)만을 잔류시킨다. 이 때 스페이서(62) 간의 선폭은 최초 파티션(54)의 선폭의 1/2이 된다.
그 다음 도 5e에 도시된 바와 같이, 스페이서(62)를 마스크로 폴리실리콘층(53)을 식각하여 패터닝한다. 이와 동시에 주변회로 영역에서도 별도의 마스크(미도시)를 이용하여 주변회로 영역의 패턴을 형성하는 것이 바람직하다.
이후 도 5f를 참조하면, 식각된 폴리실리콘층 패턴을 마스크로 제 1 실리콘 산화질화막(52), 제 1 비정질 탄소층(51) 및 반도체 기판(10)을 차례로 식각하여, 반도체 기판(10)의 셀 영역에 소자분리용 트렌치(30)를 형성하고 주변회로 영역에도 주변회로 패턴을 형성한다.
이와 같이 셀 영역의 반도체 기판(10)에 작은 선폭의 소자분리용 트렌치(30)를 형성하고, 상술한 바와 같이 활성영역(20)을 형성함으로써 본 발명의 실시예는 반도체 기판에서 활성영역의 면적 확보가 용이하고, 저장전극 콘택의 저항을 감소시킬 수 있으며, 반도체 소자의 선폭을 효과적으로 감소시킬 수 있는 효과를 제공할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1a 및 1b는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 평면도;
도 2a 및 2b는 도 1a 및 1b에서 A-A′ 및 B-B′ 선을 따른 단면도;
도 3a 내지 3d는 본 발명의 바람직한 실시예에 따르는 반도체 소자의 형성방법을 도시한 평면도;
도 4는 본 발명의 실시예를 대비한 평면도; 그리고,
도 5a 내지 5f는 본 발명에 따르는 바람직한 실시예에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 활성영역
22 : 월 산화막 24 : 라이너 질화막
30 : 트렌치 32 : 제 1 트렌치
34 : 제 2 트렌치 36 : 소자분리 산화막
40 : 게이트 51 : 제 1 비정질 탄소층
52 : 제 1 실리콘 산화질화막 53 : 폴리실리콘층
55 : 제 1 비정질 탄소층 56 : 파티션
57 : 제 2 실리콘 산화질화막 60 : 스페이서 산화막
62 : 스페이서

Claims (20)

  1. 반도체 기판에 라인 형태의 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치 표면에 월 산화막(Wall Oxide)을 형성하는 단계;
    상기 월 산화막이 형성된 제 1 트렌치에 산화막을 매립하여 라인 형태의 활성영역 및 소자분리막을 형성하는 단계;
    상기 라인 형태의 활성영역을 일정 간격으로 분리하는 제 2 트렌치를 형성하는 단계; 및
    상기 제 2 트렌치에 산화막을 매립하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 청구항 1에 있어서,
    상기 트렌치 표면에 월 산화막을 형성하는 단계 이후,
    상기 월 산화막이 형성된 트렌치 표면에 라이너 질화막 및 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 청구항 1에 있어서,
    상기 제 1 트렌치에 산화막을 매립하는 단계는,
    상기 제 1 트렌치를 포함하는 반도체 기판에 산화막을 증착하는 단계; 및
    상기 반도체 기판을 식각 정지층으로 CMP를 실시하여 상기 제 1 트렌치 상부 의 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  4. 청구항 3에 있어서,
    상기 산화막은 SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막 중 하나 이상을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 청구항 1에 있어서,
    상기 제 2 트렌치에 산화막을 매립하는 단계는,
    상기 제 2 트렌치를 포함하는 반도체 기판에 산화막을 증착하는 단계; 및
    상기 반도체 기판을 식각 정지층으로 CMP를 실시하여 상기 제 2 트렌치 상부의 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 청구항 1에 있어서,
    상기 제 1 트렌치를 형성하는 단계는,
    상기 반도체 기판에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 상기 하드마스크 및 상기 반도체 기판을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 청구항 6에 있어서,
    상기 하드마스크층을 형성하는 단계는,
    상기 반도체 기판에 제 1 비정질 탄소층, 제 1 실리콘 산화질화막, 폴리실리콘층, 제 2 비정질 탄소층 및 제 2 실리콘 산화질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 청구항 6에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 하드마스크층 상부에 파티션(Partition)을 형성하는 단계;
    상기 파티션을 포함한 전면에 산화막을 증착한 후 에치백 공정을 실시하여 상기 파티션 측면에 스페이서를 형성하는 단계; 및
    상기 파티션을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 청구항 6에 있어서,
    상기 스페이서를 형성한 후,
    반도체 기판에서 주변회로 영역에 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 청구항 6에 있어서,
    상기 제 1 트렌치를 형성하는 단계는,
    상기 반도체 기판에 제 1 비정질 탄소층, 제 1 실리콘 산화질화막, 폴리실리콘층, 제 2 비정질 탄소층 및 제 2 실리콘 산화질화막을 형성하는 단계;
    상기 제 2 실리콘 산화질화막 상부에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 제 2 실리콘 산화질화막 및 상기 제 2 비정질 탄소층을 식각한 후, 상기 감광막 패턴 및 상기 제 2 실리콘 산화질화막을 제거하여 파티션(Partition)을 형성하는 단계;
    상기 파티션 및 폴리실리콘층 상부에 산화막을 증착한 후 에치백 공정을 실시하여 상기 파티션 측면에 스페이서를 형성하는 단계;
    상기 파티션을 제거하는 단계; 및
    상기 스페이서를 마스크로 상기 제 1 실리콘 산화질화막, 상기 제 1 비정질 탄소층 및 상기 반도체 기판을 식각한 후, 상기 스페이서, 상기 제 1 실리콘 산화질화막 및 상기 제 1 비정질 탄소층을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 청구항 1에 있어서,
    상기 제 2 트렌치를 형성한 후,
    상기 활성영역과 교차하는 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 11에 있어서,
    상기 게이트를 형성하는 단계 이후,
    상기 활성영역의 저장전극 콘택 영역에 저장전극 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 반도체 기판에서 소정 깊이의 트렌치에 산화막을 매립하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 및
    상기 소자분리막과 접하는 상기 활성영역 표면 중, 상기 활성영역의 단축 방향 측벽에만 월 산화막을 형성되는 단계
    을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 반도체 기판에서 소정 깊이의 트렌치에 매립된 산화막을 포함하고, 활성영역을 정의하는 소자분리막; 및
    상기 소자분리막과 접하는 상기 활성영역 표면 중, 상기 활성영역의 단축 방향 측벽에만 형성되는 월 산화막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 청구항 14에 있어서,
    상기 트렌치는,
    상기 활성영역의 장축 방향을 따른 라인 형태로 형성된 제 1 트렌치; 및
    상기 라인 형태의 활성영역을 일정 간격으로 분리하는 제 2 트렌치
    를 포함하는 것을 특징으로 하는 반도체 소자.
  16. 청구항 15에 있어서,
    상기 제 1 트렌치에 매립되는 산화막은,
    SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 15에 있어서,
    상기 제 2 트렌치에 매립되는 산화막은,
    SOD(Spin On Dielectric) 산화막, HDP 산화막(High Density Plasma), 또는 HARP(High Aspect Ratio Process) 산화막 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 청구항 14에 있어서,
    상기 월 산화막이 형성된 트렌치 표면에 형성되는 라이너 질화막 및 라이너 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 청구항 14에 있어서,
    상기 활성영역과 교차하여 형성되는 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 청구항 14에 있어서,
    상기 활성영역의 저장전극 콘택 영역에 형성되는 저장전극 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
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