TWI721332B - 包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置 - Google Patents

包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置 Download PDF

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Abstract

本案關於製造技術，其中RAM單元的佈局圖案可基於單一的光微影步驟、然後接續一系列的兩沉積製程而獲得，從而產生自對準機構以提供主動區之最關鍵的橫向尺寸。在此方式中，可使用優異的元件均勻性實現約80nm或更小的最小間距，同時降低整體的製造複雜性。

Description

包含有在RAM位置的主動區而具有沉積所決定之間距 的半導體裝置
本發明揭露的申請標的係有關於半導體裝置、及供用於形成電晶體元件的主動半導體區域之技術。
積體電路是以複數個連續製程步驟為基礎而形成，以於適當基材的一或多材料層中形成具有精確控制尺寸的微小區域。這些具有精確控制尺寸的微小區域通常是藉由在各種製造階段施用光微影、蝕刻、佈植和沉積技術等而獲得，以根據下方的元件設計來圖案化材料層。
形成於基材材料上之材料層的圖案化通常可藉由形成由光阻材料層所組成、或藉其而形成的一遮罩層類型而完成，該光阻材料層係由微影製程(通常是光微影製程)加以圖案化。為此目的，光阻可被旋塗至基材表面上，然後經由相對的微影遮罩(例如光罩)而選擇性地暴露於紫外光輻射，以將光罩圖案成像到光阻層中，從而在其中形成潛像。在進行光阻材料顯影之後，可藉由其他製程(例如蝕刻等)來形成其他的遮罩特徵、及最終的實際裝置圖案。由於在複雜的半導體裝置中的圖案尺寸正持續減小，光學圖案化製程的最終完成解析度會因此與所使用設備的成像能力、指定曝光波長之光阻材料及要在所考慮裝置等級中形成的元件特徵的目標尺寸明顯有關。例如，在目前的關鍵微影步驟中，可使用193nm之 曝光波長(ArF雷射)，其中，在近來的發展中，特別是數值孔徑和焦距深度都已藉由實施所謂的「浸沒式(immersion)」技術而明顯提升。在此浸沒式技術中，在複雜光學系統的最後透鏡和透過相對光微影遮罩接受光圖案的半導體基材之間設有具適當折射率的液體。
在目前可用的複雜半導體裝置中，特定裝置特徵(例如場效電晶體的閘電極結構、主動半導體區域(即各別電晶體元件必須要形成於其中或其上的半導體材料))的關鍵尺寸(critical dimensions)已達到明顯低於初始形成各別光阻遮罩的曝光輻射波長的數值。為了獲得需要的關鍵尺寸，必須施用例如浸沒液體的提供等之高度非線性製程和特定測量方式，以達到低於光學解析度的所需目標尺寸。例如，可使用極度非線性的光阻材料，其中可基於良好定義的臨界值來起始所需的光化學反應，使得弱曝光區域在實質上完全不改變，而超過臨界值的區域對於後續的顯影製程會在化學穩定性上呈現顯著變化。
此外，可施用可進一步減小光阻特徵的其他製程技術，從而進一步減小電路元件關鍵尺寸。例如，可在複雜的修整蝕刻與沉積技術的基礎上形成適當的硬遮罩特徵，從而能夠圖案化具有實質上相對於先前調整遮罩特徵尺寸的關鍵尺寸的閘電極結構、主動區等。
在近來的發展中，已有各種方式來設計30nm及明顯更小關鍵尺寸的高度複雜性積體電路，其中，在一方面係實施三維電晶體架構，因而需要高度複雜的製造策略。在其他方式中，電晶體性能已在建置良好的平面型電晶體架構的基礎上已有明顯改良，例如，藉由採用完全空乏半導體區域，在其上方形成高度複雜但建置良好的電極結構。在此情況下，平面型電晶體架構係被理解為是一種通道區域(即場效電晶體的一源極區與一汲極區之間的電流流動是基於電場而受控制的區域)具有實質平面形狀的架構，亦即電流流動是發生在單一表面區域附近，而不提供複數個傾斜表面區域供電流流動控制，如在三維電晶體架構的情形。在平面型電晶 體元件的通道區域的至少一部分中的完全空乏型態可基本上藉由利用初始厚度約為15nm及明顯更小的非常薄的半導體材料來完成，例如結晶矽材料、結晶矽/鍺材料等，從而實現高性能、同時仍可避免通常有關三維電晶體架構形成的多項製造挑戰。
在基於平面型裝置架構來形成複雜的電晶體元件時，各別的薄型基本半導體材料必須要經橫向圖案化，亦即必須要形成各別的隔離溝槽，其可隨著整體設計條件而具有不同深度和尺寸。特別是，在密集封裝的裝置區域中，例如在複雜半導體裝置中的靜態隨機存取記憶體(Random Access Memory，RAM)區域中，提供主動區適當橫向尺寸和形狀的任務是極具挑戰性的製程階段，因為在此情況下，必須實施極度減小的關鍵尺寸，以增進例如整體封裝密度。例如，RAM胞元的總面積對於整體封裝密度有顯著影響，因為有許多類型的複雜控制電路都需要擴充的RAM面積。通常，在一典型的RAM胞元設計中必須要結合不同類型的電晶體元件，例如上拉電晶體、下拉電晶體、閘通電晶體，其在載流容量上需要不同特性，因此，就增加的整體封裝密度而言，可藉由提供相對類似電晶體配置的不同電晶體寬度尺寸來完成不同載流容量。因此，在關鍵裝置區域中，緊密封裝的主動區必須有精確定義的大小和形狀，以確保在所需高封裝密度下有合適的功能性。
在目前可用的技術中，可在複雜製程系列的基礎上獲得具有平面型架構的複雜電晶體元件的主動區，包括以高度複雜的浸沒式光微影技術為基礎之重複的光微影蝕刻系列。亦即，需要重複序列的複雜光微影蝕刻步驟，首先，定義各別的較深溝槽以沿著一特定橫向方向描繪條帶形式的主動區，然後進行進一步的光微影與蝕刻系列以在正交的橫向方向中藉由隔離溝槽分隔條帶。例如，用於形成具有限定寬度的主動區條帶的先前製程階段可能需要三個浸沒式光微影步驟。因此，相對大量複雜光微影製程可能導致顯著的整體製造成本。此外，考慮到裝置性能，各種高度關 鍵的光微影製程必須要彼此對準，從而必然會因各別光微影製程的整體能力所確定的不可避免的覆蓋誤差而導致某種變化性。對於在其中主動區由於上述各別設計需求而必須符合至少兩種寬度和主動區間距之關鍵裝置區域(例如靜態RAM區域)的相對製程策略可能因此導致在各別設計的進一步可擴展性上的彈性降低，因為基於光微影的寬度與間距變化必須要藉由基本裝置設計來解決。
鑑於上述情況，本發明有關半導體裝置及製造技術，其中複雜的圖案化方案可應用於複雜平面型電晶體元件的主動區，同時可避免或至少減少上述一或多個問題的影響。
以下是本簡要的發明內容說明，以提供對本發明的一些態樣的基本瞭解。此發明內容不是本發明的詳盡描述，其並不旨在識別本發明的關鍵或重要元件、或描述本發明的範疇，其唯一目的是要以簡化的形式提出一些概念，作為後續實施方式內容說明的序言。
通常，本發明是藉由利用沉積技術，基於主動半導體區域的寬度方向上最關鍵的橫向尺寸可在非光微影製程的基礎上完成的概念，其中高度可控制的沉積配方在半導體製造領域中是可用。亦即，根據本發明的發現，可於光微影製程的基礎上建置基本的非完全(non-complete)電路圖案，其在一些示意性具體實施例中，甚至可基於較少關鍵性條件來執行，其中僅需提供較少關鍵寬度和間隔、及間距的圖案元件。其他的圖案元件可在沉積製程結合適當移除技術的基礎上導入，使得從光微影圖案開始，可獲得具有以沉積相關製程參數定義之關鍵尺寸的目標圖案。因此，取代要導入重複執行的光微影製程所致之製程與裝置變化(包括各自的覆蓋缺陷)，相對於初始提供的不完整的非關鍵遮罩圖案，可採取自對準方式獲得用於形成主動區的目標裝置圖案，而在然後接續的製程系列中，圖案變 化僅由沉積與蝕刻相關的不一致性來決定，而這通常會比一系列複雜光微影製程所引起的變化性不明顯。因此，即使是在高封裝密度的裝置區域(例如靜態RAM區域)中，也可採取比傳統策略更低的變化性建置最關鍵的間距(例如上拉電晶體之間的寬度和間隔)，從而基於既定的基本電晶體架構(例如平面型電晶體配置)提供關鍵裝置區域的進一步縮放可能性。
本說明書揭露的一例示性具體實施例是有關於一種包括在基於光阻遮罩從硬遮罩層形成第一遮罩元件的方法，其中該硬遮罩層是形成在一半導體裝置的半導體層上方。該方法進一步包括，在該第一遮罩元件上方保形(conformally)沉積一第一遮罩層、及在該第一遮罩層上方保形沉積一第二遮罩層，其中該第二遮罩層具有相對於該第一遮罩層之蝕刻選擇性。該方法進一步包括從第一與第二遮罩層形成第二遮罩元件。此外，該方法包括利用第一與第二遮罩元件作為蝕刻遮罩而從該半導體層形成主動區的條帶。
本說明書揭露的進一步例示性具體實施例是有關於一種於一半導體裝置中形成主動區的方法。該方法包括在一第一光微影製程的基礎上形成第一遮罩元件的圖案。此外，第二遮罩元件係藉由施用一系列的沉積製程而形成於該等第一遮罩元件之間。該方法進一步包括，利用第一與第二遮罩元件作為蝕刻遮罩，藉由蝕刻而沿著寬度方向將半導體層分隔成複數個主動區。此外，該方法包括在第二光微影製程的基礎上沿著長度方向分隔複數個主動區。
本說明書揭露的仍進一步例示性具體實施例是有關於一種形成半導體裝置的主動區條帶的方法。該方法包括於一層堆疊上方形成一光阻遮罩，該層堆疊包括一半導體層和位於該半導體層上方的一硬遮罩層。此外，利用該光阻遮罩來圖案化該硬遮罩層，以從該硬遮罩層形成第一遮罩元件。此外，一第一遮罩層係沉積於第一遮罩元件上方，且一第二遮罩層係沉積於該第一遮罩層上方。該方法進一步包括，對該第一遮罩層選擇 性蝕刻該第二遮罩層，以於相鄰第一遮罩元件的側壁之第一遮罩層上形成側壁間隔層元件。此外，該方法包括對該側壁間隔層元件與該第一遮罩元件選擇性蝕刻該第一遮罩層，以從該側壁間隔層元件形成第二遮罩元件。最後，該方法包括蝕刻貫穿該半導體層，並且利用該第一與第二遮罩元件作為蝕刻遮罩。
100:半導體裝置
101:基材
102:隔離區域/掩埋絕緣層
103:隔離區域/溝槽
104:間隔/隔離區域
105:間隔/溝槽
110:主動區
111:主動區/條帶
112:主動區/條帶
113、113A、113B:主動區/條帶
120:半導體層
121:保護層/遮罩層
122:保護層/遮罩層
122A-122E:遮罩元件
123C:平面化層
123D-123G:遮罩元件
124:遮罩層
125A、125B:遮罩元件
126、126B:平面化層
127:氮氧化矽層
127B、127C:光微影堆疊
128:底部抗反射層
128B、128C:光微影堆疊
129:光阻層
129B:光微影堆疊/光阻層
129C:光微影堆疊
131:襯墊
200:半導體裝置
200A:第一裝置區域
200B:第二裝置區域
201:基材材料
202:掩埋絕緣層
203:溝槽
203L:隔離區域
204:隔離區域/溝槽
220A、200B、200C、200D、200L及200K:主動區
221:保護襯墊
222:遮罩層
230:間距
232:最小間距
239:光阻遮罩
240:圖案
245:圖案
300:半導體裝置
300A:第一裝置區域
300B:第二裝置區域
301:基材
302:掩埋絕緣層
303、303L:溝槽
304:溝槽
305:隔離區域
320:半導體層
320A-320L:主動區
321:保護層/阻止層
322:遮罩層
327:遮罩層
328:底部ARC層
330:間距
332:最小間距
333:遮罩層
334:遮罩層
335:遮罩層
335A-335F:遮罩元件
339:光阻遮罩
339A-339F:遮罩元件
341:遮罩層
341T:厚度
342:製程
346:沉積製程
347:遮罩層
347A、347B:遮罩元件
347S:側壁間隔層元件
347R:材料殘留物
348:蝕刻製程
349:蝕刻遮罩
350:製程
351A、351B:蝕刻製程
353:遮罩圖案
355:圖案化序列
W:寬度方向
L:長度方向
參考下列連同附圖的說明可理解本發明，其中相同的元件編號是表示類似的元件，且其中：圖1A示意說明一半導體裝置的上視圖，其中描述一RAM胞元的一部分或其佈局；圖1B和圖1C示意說明在製程流程期間的半導體裝置截面圖，其中主動區可基於一系列光微影製程而圖案化，其中圖1C示意說明在一第一光微影製程之後獲得的遮罩元件；圖1D和圖1E示意說明在基於進一步光微影製程的主動區圖案化的進一步階段中的半導體裝置截面圖；圖1F至圖1H示意說明根據複雜的傳統策略之一第三光微影製程的基礎上圖案化主動區之半導體裝置截面圖；圖2示意說明根據例示性具體實施例之本發明的概念，其中是以截面圖方式來描述一半導體裝置，而且示出可在單一關鍵光微影製程和遮罩層的沉積系列的基礎上獲得的各別關鍵尺寸；圖3A至圖3N示意說明在根據例示性具體實施例之基於圖2所示概念之圖案化平面型電晶體元件之主動區的各種製造階段中的半導體裝置截面圖；及圖3O示意說明圖3N的半導體裝置的一部分或其佈局的上視圖，從而提供具有以單一光微影製程為基礎所獲得之寬度尺寸的主動區，其中最 小間距是在初始施用的光微影製程的能力以外。
雖然本說明書揭露的申請標的易於進行各種修改和替代形式，但是其具體實施例已通過如附圖中的示例示出，並在本說明書中詳細描述。然而，應理解，本說明書對具體實施方案的描述並非旨在將本發明限制於所揭露的特定形式，相反地，其旨在涵蓋於如文後申請專利範圍所限定的本發明精神和範疇內的所有修改例、等同例和替代例。
以下描述本發明的各種例示具體實施例。為求清晰，在本說明書中並未描述實際實施方式的全部特徵。當然可理解，在任何這類實際實施例的開發中，必須作出各種實施特定決定，以實現開發者的特定目標，例如有關系統和有關業務限制的相容性，其將隨實施方式而異。此外，將理解到這類開發努力會是複雜且耗時的，但是在本發明的教示下，其對於熟習該項技藝者而言則是平常任務。
下述具體實施例係經充分詳細描述，以使熟習該項技藝者得以利用本發明。應理解，基於本發明之教示，其他的具體實施例也會是明顯的，而且可在不悖離本發明範疇下進行系統、結構、製程或機械性變化。在下述說明中，數值特定的細節是為提供對本發明的通盤理解而提出；然而應明白，可在不具這些特定細節下實施本發明的具體實施例。為了避免造成對本發明混淆，沒有詳細揭露一些已知的電路、系統配置、結構配置和製程步驟。
現將參考附圖來描述本發明。各種結構、系統和裝置僅為解釋目的而於圖式中示意性描述，而且是為了不讓熟習該項技藝者所習知的細節造成對本發明混淆。然而，如附圖是用以描述及解釋本發明的例示實例。在本說明書中所使用的文字和短語都應被理解和解釋為具有熟習該項技藝者對於這些術語和短語所理解的意義一致，並沒有要藉由本說明書中 術語或短語的一致性使用來暗示術語或短語的特殊定義(即不同於熟習該項技藝者所理解的通常性或常規性意義之定義)。如果術語或短語旨在具有特殊含義，即熟習該項技藝者理解的含義之外的含義，則應在說明書中以定義方式明確闡述此特殊定義，該定義直接且明確提供術語或短語的特殊定義。
通常，在實施複雜電晶體元件之平面型電晶體架構的複雜半導體裝置中，必須進行特別努力來獲得低於用以形成各別遮罩圖案之基本光微影製程波長的關鍵尺寸。特別是，在緊密封裝裝置區域(例如RAM區域)中，必須施用極為複雜的光微影和遮罩策略以獲得相鄰電路元件(例如主動區)的關鍵間距(即寬度和間隔)，因而產生顯著的整體製造成本，因為複雜的光微影製程是半導體裝置製造中最昂貴的製程步驟之一。特別是，浸沒式光微影製程會增加整體製程複雜度。
請即參考圖1A至圖1H。現將更詳細描述各別的複雜製程策略，以說明所涉及的技術問題，特別是當必須進一步減小關鍵裝置區域(例如RAM區域)中的關鍵尺寸時。
圖1A示意性說明一半導體裝置100或其佈局的上視圖，其中示出RAM區域的一部分。如所週知，一典型RAM胞元會呈現複數個電晶體元件的組合，在本說明書所揭露的一些例示性具體實施例中，其係以平面型電晶體配置方式提供，藉此避免了為實施三維電晶體元件所需之複雜圖案化製程。例如，在典型應用中，每個RAM胞元具有六個電晶體元件，即是一上拉電晶體與一下拉電晶體結合成一反相器、一進一步反相器是由一進一步上拉電晶體與一下拉電晶體所組成，其中這些反相器係交叉耦接以形成一儲存元件。此外，交叉耦接的反相器的各別節點係基於閘通電晶體而連接至相對的位元線。如該領域所習知，這些電晶體通常需要不同載流容量，當使用共同施用的電晶體配置時，其係藉由實施各別電晶體元件的不同寬度尺寸來完成。亦即，各別主動區的寬度尺寸係經適當地尺寸化 以獲得不同載流容量。
因此，半導體裝置100可包含複數個條帶形主動區110，其在沿著寬度方向(即圖1A中的水平方向)上可具有適當尺寸，以符合各別載流容量，如上述。例如，主動區110的一第一條帶可包括一主動區或其部分111，其具有對應於下拉電晶體(未示出)的適當寬度；而在此主動區的一進一步延伸中，可具有一主動區112，且寬度對應於一閘通電晶體元件。同樣地，可提供上拉電晶體之各別條帶113A、113B(統稱為113)，且可具有比下拉和閘通電晶體為短的寬度，以確保上拉電晶體具降低載流容量。此外，適當定尺寸的隔離區域103、102可提供於主動區的相鄰條帶之間，其中各別寬度尺寸也代表關鍵尺寸，以可靠地沿著寬度方向分隔各別主動區。此外，提供各別的隔離區域104以沿著長度方向(即圖1A中的垂直方向)適當地分隔各別主動區。從圖1A顯然可知，寬度和間隔(例如主動區113A的寬度和間隔105的寬度)的總和可代表關鍵間距，其係經選擇以落在所施用的製程系列的各別圖案化能力內。在複雜的傳統施用策略中，在單一光微影製程中無法實現關鍵間距，因此需施用複數個光微影蝕刻系列以依序形成遮罩圖案，該遮罩圖案最後用於蝕刻貫穿各別的半導體層，以獲得具有如圖1A所示之基本配置的複數個主動區。
圖1B示意說明在實際實施於半導體材料時的半導體裝置100的截面圖。在此製造階段，半導體裝置100可包括一基材101，例如一結晶矽材料、矽/鍺、矽/碳材料等、或其上形成結晶半導體層的任何其他載體材料。此外，如上述，在使用平面型電晶體架構的複雜半導體裝置中，通常至少在一些裝置區域中可使用絕緣體上半導體、或絕緣體上矽(Semiconductor- or Silicon-on-insulator，SOI)架構，其係藉由提供一掩埋絕緣層102或適當材料組成(例如包含標準介電材料，如二氧化矽、氮化矽、氮氧化矽及/或高k介電材料等)而完成。半導體裝置100可進一步包括一半導體層120，其具有適當的材料組成，例如包含有結晶矽材料、結晶 矽/鍺材料、矽/碳材料等。在複雜的應用中，如上述，初始半導體層120係具有15nm及明顯更小之減小厚度，以形成包含有完全空乏通道區域之電晶體元件。應理解，在所示製造階段中，半導體層120可局部適應要形成於半導體層120中或其上的電晶體元件之特定要求。例如，在一些區域中，材料組成及/或摻雜可不同於其他區域，例如當形成P型電晶體(例如上拉電晶體)和N型電晶體(例如下拉電晶體、閘通電晶體等)時。
一薄的保護層121(例如具有二氧化矽層的形式)可形成於半導體層120上方，然後是一保護層或遮罩層122(其係以氮化矽等的形式提供)。此外，可提供平面化層123(例如一聚合物層)，然後是一進一步遮罩層124(例如具有二氧化矽的形式)，然後是一進一步遮罩層125(例如氮化矽層)。此外，可提供一進一步平面化層126(例如一聚合物層)，然後是一光微影層堆疊，其包括一氮氧化矽層127、一底部抗反射層128、和一光阻層129。
半導體裝置100的複雜層堆疊可基於成熟的沉積技術而形成。
基於如圖1B所示之層堆疊，施用一關鍵光微影製程，在複雜應用中通常是使用ArF雷射源結合適當光微影光罩之浸沒式光微影製程，以根據各別光微影術光罩中所含之遮罩圖案於在光阻層中形成潛像129。例如，在一系列三個製程的第一光微影製程中，係產生對應於表示主動區111、112、113B的條帶之潛像(latent image)。因此，在顯影光阻層129之後，對應的光阻圖案(未示出)即可轉移到層堆疊的在下方層，藉此最終於遮罩層125中形成各別遮罩元件。
圖1C示意說明在完成上述製程系列之後的半導體裝置100。如前述，遮罩元件125A、125B係從遮罩層125(參見圖1B)所形成，其一方面在大小和位置上都實質對應於條帶111、112，另一方面係對應於條帶113B，如上述。在形成遮罩元件125A、125B進行圖案化遮罩層125期 間，下方遮罩層124係使用作為阻蝕刻層。
圖1D示意說明在提供相鄰於與在先前形成的遮罩元件125A、125B上方的進一步層堆疊之後的半導體裝置100的截面圖。例如，一進一步平面化(planarization)層126B(然後是一光微影堆疊127B、128B、129B)被形成，而且呈現實質上相同於圖1B的組態中所說明之對應層的特性。如前述，由於各別最小間距(例如條帶113A的寬度和間隔105(參見圖1A))並不在單一光微影製程的能力內，而一額外的光微影製程(例如浸沒式ArF光微影製程)可應用，類似於先前用於形成遮罩元件125A、125B之製程。如上述，各別製程係包括用以適當地對準要從光阻層129B形成之對應光阻遮罩與先前形成的光阻元件125A、125B之覆蓋技術，因此不可避免地會引入特定程度的變化性。
圖1E示意說明在已圖案化層堆疊(如圖1D所示)之後和在繼續各別圖案化序列之後、處於進一步製造階段中的半導體裝置100，進以在遮罩層122、121所形成之層堆疊中形成各別遮罩元件122A...122E，且延伸通過半導體層120和掩埋絕緣層102。應明白，遮罩元件122A、122B可基於先前形成之遮罩元件125A、125B(參見圖1D)而形成，而殘留的遮罩元件源自基於光阻層129B(參見圖1D)形成的其他光微影製程。此外，在此製造階段中，一襯墊131係保形地形成於半導體裝置100的圖案化表面區域上方。
圖1F示意說明在基於先前建立的遮罩圖案執行進一步關鍵光微影製程之前的半導體裝置100。為此目的，係形成適當的材料層(例如平面化層123C)、然後是一光微影堆疊(例如包括類似上述說明的光微影堆疊層127C、128C、129C)，並經後續圖案化以提供適當的遮罩元件，以暴露出「深」溝槽之區域(例如溝槽103)，同時覆蓋間隔105的區域。
圖1G示意說明在蝕刻序列中的半導體裝置100，其中一相對的光阻圖案(未示出)已轉移到平面化層123C(參見圖1F)中，且在進 行蝕刻序列時作為蝕刻遮罩使用。亦即，各別遮罩元件123D...123G係作為形成延伸到基材101中的深溝槽(例如溝槽103)的蝕刻遮罩，而「淺」溝槽105則由遮罩元件123F可靠覆蓋。顯然，由於覆蓋不完美及其他製程相關變數的原因，遮罩元件123D...123G的大小和形狀並不會完美對應於先前所形成遮罩元件122的橫向大小和形狀，因此導致某種程度的裝置變化性。
圖1H示意說明在完成上述製程序列以形成深溝槽(例如溝槽103)之後、及在移除遮罩元件123D...123G(參見圖1G)的任何殘留物之後的半導體裝置100。因此，遮罩元件122C…122E仍然存在，然而，相比於在如上述圖1E所示第二光微影製程之後所得的這些遮罩元件，則在橫向大小與形狀上具有一定的變化性。因此，在進一步處理期間中，一特定程度的變化性也已或也會轉移至下方主動區中，例如主動區112和主動區113A、113B。應明白，需要進一步光微影製程以沿著長度方向(亦即在圖1H中，垂直於圖1H的圖面之方向)分隔各別的主動區，以獲得經適當分隔的主動區。例如，如圖1A所示，在需要複雜光微影技術的對應光微影製程中，形成了間隔或區域104。
如上述，上述製程序列能夠形成具有必須在不同獨立製程序列中定義的關鍵橫向尺寸的RAM區域，以獲得低於單一光微影製程序列能力的最小間距。然而，在此方式中，任何製程相關變化(特別是覆蓋不完美性)都會轉移到最終獲得的主動區圖案中，在設計有效率RAM胞元和各別電晶體元件時這是必須考慮。
然而，在進一步縮放各個設計以試圖增強RAM區域的封裝密度時，在三個關鍵光微影序列期間引入的多個製程變化可能導致在提供確保適當功能的適當佈局方面有顯著困難。此外，由於基於浸沒式技術的光微影製程可能代表半導體生產期間成本最高的製程步驟之一，因此非常希望減少所需的關鍵光微影步驟的數量。因此，根據本發明的原理，可減 少關鍵光微影步驟的數量，而特別地，複雜RAM設計中的關鍵(即最小間距)可透過沉積相關的製程參數來決定，從而有助於顯著降低所得主動區的變化性。在本說明書揭露的一些例示性具體實施例中，單一光微影步驟足以形成一基本光阻遮罩圖案和一基本的硬遮罩圖案而可在基於沉積和蝕刻技術的進一步處理期間修改，以獲得具有基於沉積相關變化之所需間距的殘留遮罩元件。在一些例示性具體實施例中，甚至可基於較少關鍵性條件(即，較少關鍵的初始最小間距)執行單一光微影製程，從而甚至提供應用非浸沒式光微影技術的可能性。
請即參考圖2，現描述基本概念以獲得可在半導體裝置的寬度方向上適當定尺寸與分隔的主動區條帶。
圖2示意說明包括一第一裝置區域200A和一第二裝置區域200B的半導體裝置200的截面圖。例如，在第一裝置區域200A中，複數個電晶體元件必須要在分組為功能性單元(例如需要最小橫向尺寸的RAM胞元)的平面型電晶體架構的基礎上形成，如上述。在另一方面，第二裝置區域200B可代表其中電晶體元件必須以相對於電晶體寬度沒有關鍵需求形成的任何區域，因為，可能需要例如具有增加載流容量的電晶體元件。例如，在第二裝置區域200B中，必須提供用於時間關鍵的訊號路徑之複雜電晶體元件，例如半導體裝置200的邏輯部件。
半導體裝置200可包括一基材材料201、一掩埋絕緣層202和一半導體層220。就這些構件而言，可應用在前述半導體裝置100的組態中的相同條件。亦即，在一些例示性具體實施例中，半導體裝置200的電晶體元件係基於完全空乏型裝置配置而形成，因此需要非常薄的結晶半導體材料，其亦如上述，會具有局部變化方式的特性，例如針對P型電晶體、N型電晶體、快速切換電晶體等提供半導體基質材料時。為求說明便利，圖2未示出材料組成、摻雜等的任何這類差異。此外，如上述，在複雜應用中，電晶體可採用SOI電晶體的形式提供，亦即具有SOI(絕緣體上矽、 或絕緣體上半導體)架構的電晶體，因此至少在必須形成SOI電晶體的半導體裝置200的至少區域中需要掩埋絕緣層202。
此外，存在保護襯墊221(例如由二氧化矽形成)、然後是一額外遮罩層222(例如具有氮氧化矽的形式)，如前述。如圖所示，各別主動區220A、220B、220C、220D係已形成，其可被理解為主動區的條帶，其係沿著寬度方向而被分隔，藉此調整要形成在主動區220A...220D中及其上方的各別電晶體元件的最終所需電晶體寬度。如上述，主動區220A...220D係對應於各別電晶體元件，例如下拉電晶體、閘通電晶體、和上拉電晶體，其中上拉電晶體通常需要減小的電晶體寬度。亦即，具有最小寬度的主動區220B、220C係對應於仍要形成的上拉電晶體的主動區。此外，在此製造階段，可提供具有溝槽203、204等形式的各別隔離區域，進以延伸到基材材料201中達所需深度。
各別主動區220K、220L可提供於第二裝置區域200B中，且可較少關鍵的尺寸，如上述，因此相對的隔離區域203L沿著寬度方向也具有分隔主動區的適當尺寸。
根據一些例示性具體實施例，沿著寬度方向的各別主動區的橫向尺寸可基於單一光微影序列而獲得。如所示，在整個製程策略的初始「層級」時，可提供光阻遮罩239，且其定義第一裝置區域200A中的基本間距230。間距230係必須定義一相對不關鍵的寬度及一仍要形成主動區的對應間隔，例如主動區220的寬度加上隔離區域203的寬度。在一些例示性具體實施例中，各別間距230係經選擇，以能夠落在特定類型光微影技術的能力內，例如當使用浸沒式ArF光微影技術與相關圖案化策略時，例如上述圖1B和圖1C的組態說明，間距230係經選擇為約115nm。
在其他例示性具體實施例中，當例如選擇130nm(其可藉由非浸沒式ArF光微影技術實現)時，光阻遮罩239係在非浸沒式光微影序列的基礎上形成。
在透過光阻遮罩239定義層級之後，可藉由一沉積序列來實施整體製程策略的另一層級，亦即基於光阻遮罩239獲得的對應遮罩圖案，該沉積序列包括至少兩可受良好控制的沉積製程，例如原子層沉積(Atomic Layer Deposition，ALD)製程，其中關鍵橫向尺寸是以下層沉積技術所確定的變化性來定義。例如，藉由各別沉積製程獲得作為製程策略下一層級的圖案240，藉此定義例如隔離區域204之關鍵裝置特徵的橫向尺寸，其可藉由在各別保形沉積製程期間精確控制層厚度而完成。
之後，沉積製程會導致形成進一步修改的圖案245作為製程策略的下一層級，其例如可定義最關鍵的主動區的寬度，例如區域220B、220C，其中也實現相對於基於光阻遮罩239所得的基本遮罩圖案(未示出)的自對準機構。
因此，由圖2明顯可知，最關鍵的(亦即最小間距232)，即溝槽204的寬度和主動區220B的寬度的總和係因此可基於沉積製程而定義，不需要任何進一步的間距定義之光微影製程。例如，最小間距232是在80nm及甚至明顯更小的範圍內，因此提供基於單一光微影製程之關鍵裝置區域的優異縮放性的可能性。
在另一方面，在第二裝置區域220B中，係在光阻遮罩239的基礎上專門定義對應的關鍵尺寸。然應理解，若需要相對的減小關鍵尺寸(至少就某些電晶體元件而言)，則也施用於形成在第二裝置區域200B中的電晶體元件的包括圖案240、245之機構。
請即參考圖3A至圖3O，現將更詳細說明進一步例示性具體實施例，其中也同時參考圖2所示的半導體裝置200，且若適當，也參考如圖1A至圖1H之組態中說明的半導體裝置100。
圖3A示意說明包括一第一裝置區域300A與一第二裝置區域300B的半導體裝置300，其中，如圖2的組態所述，第一裝置區域300A代表需要形成緊密封裝電晶體元件的裝置區域，如上述。另一方面，第二 裝置區域300B代表邏輯部件等，其中可能面臨形成主動區的沒有關鍵性條件。
半導體裝置300包括一基材301與一掩埋絕緣層302(至少在要實施上述SOI架構時的一些裝置區域中)，接著是一半導體層320。應理解，如上述，半導體層320可包括任何適當的結晶性半導體材料，例如矽、矽/鍺、矽/碳等，如其中及其上方形成各別電晶體元件的需要。為求說明便利，圖3A並未示出關於材料組成、摻雜等的任何差異。此外，可提供保護(阻止)層321(例如具有二氧化矽之形式)、然後是一額外的遮罩層322(例如氮氧化矽層)，其中係應用如前述半導體裝置100、200組態中說明的類似條件。
此外，具有適當穩定性(例如在溫度穩定性等方面比聚合物層更優異強健者)的遮罩層333(例如非晶碳)係形成於遮罩層322上方。此外，遮罩層334係由任何適當材料形成，例如非晶矽、多晶矽等。之後，可提供另一遮罩層335，例如具有二氧化矽等之形式。其次，一遮罩層327係形成為具適當材料組成的額外遮罩層，例如氮氧化矽等。其次，提供一底部ARC層328、接著是是一光阻層(未示出)。應理解，各種層的厚度係根據在進一步處理期間所需之各自的蝕刻選擇性加以選擇，如下面更詳細說明，其中各種層之任何這類厚度值可基於實驗等而直接決定。此外，各層係根據成熟的沉積技術、在成熟的製程配方的基礎上形成。
其次，施用光微影製程，例如在一例示具體實施例中係以浸沒式光微影製程的形式，例如利用ArF雷射源作為輻射光源，而在其他情況中，可施用較少關鍵的光微影，例如基於ArF雷射源之非浸沒式製程。在顯影光阻層之後，可獲得具有相對遮罩元件339A...339F的光阻遮罩339，其在第一裝置區域300A中係相符用於定義基本間距(標示為330)所需之設計條件，例如用於定義RAM胞元的下拉電晶體或閘通電晶體之主動區或主動區條帶的寬度尺寸的設計條件，亦如上述。另一方面，第二裝置區域 300B中的光阻元件339E、339F可具有較少關鍵的尺寸，亦如上述。因此，光阻遮罩339係對應於裝置200的光阻遮罩239，藉其在形成具有顯低於光微影決定之間距230、330的主動區中建立一圖案化序列的第一「層級」。例如，間距330的約130nm數值可用於非浸沒式光微影，而約115nm之數值可用於應用浸沒式光微影製程。然而，應注意，在其他具體實施例中，可根據設計需求來選擇任何其他基本間距數值。
在光阻遮罩339的基礎上施用一系列製程步驟，例如用於蝕刻至遮罩層327中以將光阻遮罩339的圖案轉移到遮罩層327中。之後，可適當改變蝕刻化學，並可施用相對的進一步非等向性蝕刻製程，以蝕刻至遮罩層335中，而另一方面，遮罩層339、328和327提供相對於遮罩層335的材料之充分蝕刻選擇性，進以將光阻遮罩339的圖案可靠最終轉移至遮罩層335中。另一方面，遮罩層335、334可具有充足的蝕刻選擇性，以可靠地阻止於遮罩層334上和其中的相對蝕刻製程。
圖3B示意說明在完成上述製程序列之後的半導體裝置300。亦即，相對的遮罩元件335A...335D係形成遮罩圖案，其係根據光阻遮罩339(參見圖3A)的尺寸而得自遮罩層335。另一方面，在第二裝置區域300B中，可獲得在對應遮罩元件339E、339F的橫向大小與位置上的遮罩元件335E、335F。在包括遮罩元件335A...335F之圖案的基礎上，可施用進一步層級的圖案化策略(例如參考圖案240的圖2的組態說明)以定義出最終獲得的主動區圖案中所需的最小間隔。
圖3C示意說明在基於沉積環境之沉積製程342期間的半導體裝置300，沉積環境係被建立以提供高度保形的沉積行為。例如，保形CVD(化學氣相沉積)技術是直接可用的，而且ALD技術也已針對多種材料系統而發展以於採取高度可控制的方式下逐層沉積所需材料。例如，用於沉積氮化矽的電漿增強式ALD技術係已於業界中完善建立，並且可在沉積製程342期間使用。因此，在製程342期間，可使用想要且高度可控制 之厚度341T來沉積保形遮罩層341，厚度341T係經選擇以定義要形成的垂直主動區之間的最小間隔，如同圖2中圖案240之相關說明。依各別隔離區域的所需最小寬度而定，在複雜的RAM設計中，厚度341T可於約10-30nm的範圍內加以選擇；而應理解，本發明的概念也可應用至較少關鍵的應用。因此，由遮罩層341所定義的裝置特徵的橫向尺寸與橫向位置會以一變化性加以決定，此變化性主要是根據層厚度341T的次要變化而定。在一具體實施例中，遮罩層341的層厚度341T可為遮罩元件335A、335B之間的距離的至少一半，在其中並不需產生其他遮罩元件，因此遮罩層341會夾斷，在遮罩元件335A、335B之間並不留下間隙。同樣也存在於遮罩元件335C、335D之間。另一方面，遮罩層341在遮罩元件335B、335C之間並未夾斷，在其中係產生其他遮罩元件，如以下後續步驟中清楚說明。
圖3D示意性說明在進一步製造階段中的半導體裝置300，其中係施用進一步保形沉積製程346以於先前形成的遮罩層341上或上方形成高度保形的遮罩層347。在所述具體實施例中，遮罩層347係以具有相對於遮罩層341的顯著蝕刻選擇性之材料形式提供。例如，對於包括二氧化矽和氮化矽的材料系統而言，有多種具有顯著蝕刻選擇性的高度非等向性蝕刻配方可用。然應理解，可針對遮罩層341、347使用任何其他的材料系統，只要遮罩層347可相對於遮罩層341而被選擇性地圖案化即可，亦即，在圖案化遮罩層347時，遮罩層341可作為一有效的阻止層，反之亦然。
同樣地，如上述，沉積製程346可基於導致遮罩層347的高度保形沉積的適當製程參數而建立，使得可高精確性來控制對應的厚度347T，例如利用ALD技術。因此，厚度347T係實質上對應於要形成的關鍵主動區的寬度，例如，如同圖2中有關圖案245之組態中的說明。
應注意，如果關於例如第一裝置區域300A和第二裝置區域300B之對應整體厚度不均勻性可能被認為是不合適的，則可在一些情況下 應用全域性性材料移除製程。在此情況下，例如，可提供例如化學機械拋光(Chemical Mechanical Polishing，CMP)形式的平坦化製程，以獲得平面化的全面性表面形貌。
圖3E示意說明在進一步的製程階段中的半導體裝置300。如前述，圖3D中所示裝置係暴露於蝕刻製程348中，其作為高度非等向性製程而執行，以從遮罩層347(參見圖3D)形成相對的「側壁間隔層」元件347S。為此目的，可施用任何成熟的非等向性蝕刻配方，如本領域所熟知，用於相對於作為阻止材料之遮罩層341的材料(例如以氮化矽等形式提供)來移除遮罩層347(參見圖3D)的材料(例如以二氧化矽的形式提供)。應理解，側壁間隔層元件347S可被視為具有一中間層(實際上定義遮罩元件335A...335F和相對的側壁間隔層元件347S之間的橫向距離的遮罩層341)的遮罩元件335A...335F的側壁間隔層元件。此外，如從圖3E明顯可知，在一些例示性具體實施例中，遮罩層341的厚度係經選擇，以實質上完全填滿相鄰遮罩元件(一方面係例如遮罩元件335A、335B，另一方面係遮罩元件335C和335D)之間的間隔。在其他例示性具體實施例(未示出)中，遮罩層347的材料也存在於這些遮罩元件之間的相對間隔中，例如，如於遮罩元件335E、335F所述。在此情況下，基於另一光微影製程的進一步處理期間移除這些不想要的材料殘留物，將於下面說明。
圖3F示意說明在進一步的製造階段中的半導體裝置300，其中以任何適當材料(例如光阻材料、聚合物材料等)所形成之蝕刻遮罩349係形成於第一裝置區域300A上方，而第二裝置區域300B仍保持暴露。為此目的，施用相對的非關鍵光微影步驟以形成蝕刻遮罩349。之後，執行蝕刻製程350以從第二裝置區域300B上方移除遮罩層347(參見圖3D)的暴露部分。因此，可於製程350期間充分移除相對的側壁間隔層元件347S和其他材料殘留物347R。例如，製程358可基於濕式化學蝕刻配方，其中遮罩層341可充分使用作為蝕刻阻止材料。
如上述，當相對的材料殘留物仍存在於例如相鄰的遮罩元件335A、335B之間時，例如，當遮罩層341的初始厚度並不足以實質上完全填滿任何相對的間隔、因而留下殘留物(例如殘留物347R)時，可於製程350期間移除任何此類殘留物。為此目的，係形成蝕刻遮罩349以於相對相鄰遮罩元件335A、335B上方提供相對的開口，從而能夠移除任何材料殘留物。應理解，蝕刻遮罩349中的任何這類開口都可被視為非關鍵的遮罩元件，因為例如各別間距或覆蓋精確性都不是關鍵的，因為寬度和覆蓋精確性的變化都非相關，只要各別開口能在蝕刻製程350期間提供對殘留材料的接觸口。因此，即使是在這樣情況中，蝕刻遮罩349也不會對先前由沉積製程所定義的關鍵間距產生影響。
圖3G示意說明在完成上述製程序列之後的半導體裝置300。亦即，在第二裝置區域300B中的側壁間隔層元件347S和殘留材料347R都已被移除，以避免這些材料殘留物對後續處理的影響，亦即要形成的主動區的橫向尺寸。如一替代具體實施例的說明，應注意在圖3F和圖3G的組態中所述之步驟，亦即遮罩層347的沉積和圖案化，可在上述圖3E所示步驟之前執行。亦即，在形成「側壁間隔層」元件347S之前，即可從裝置區域300B移除遮罩層347的材料。
圖3H示意說明在移除蝕刻遮罩349(參見圖3G)之後的半導體裝置300。因此，側壁間隔層元件347S和遮罩層341可暴露於第一裝置區域300A中，而在第二裝置區域300B中，遮罩元件335E、335F不再包括任何側壁間隔層元件。蝕刻遮罩349的移除可基於成熟建立的移除技術而完成。
圖3I示意說明半導體裝置300在暴露於進一步非等向性的蝕刻製程351A中的情形，其中遮罩層341係相對於遮罩元件335A...335F和側壁間隔層元件347S的材料而被選擇性蝕刻。例如，同樣如上述，相關領域中已熟知有針對多種材料系統的高選擇性蝕刻配方，例如用於對二氧 化矽進行選擇性蝕刻氮化矽的非等向性蝕刻配方。因此，在蝕刻製程351A期間，遮罩層341的材料可從水平裝置區域逐漸移除，從而基於側壁間隔層元件347S而形成相對另外的遮罩元件347A、347B，而遮罩層341的相對殘留物也可作為遮罩元件347A、347B的部分。另一方面，在第二裝置區域300B中，遮罩層341係實質上完全從遮罩元件335E、335F移除。應注意，執行蝕刻製程351A，以移除未受側壁間隔層元件或遮罩元件335A...335F覆蓋的遮罩層341的任何區域中的遮罩層341的整體高度。依據遮罩層334的蝕刻選擇性，這會導致在相對區域處有特定的蝕刻至遮罩層334中、甚至蝕刻貫穿遮罩層334，然而，其並不過度影響進一步處理，因為遮罩層333仍然可容許在蝕刻製程351A的蝕刻前緣的貫穿深度上的任何這類差異。
圖3J示意說明在進一步製程階段中的半導體裝置300。如圖所示，執行另一蝕刻製程351B，或蝕刻製程351B可代表蝕刻製程351A(圖3I)的持續進行，以蝕刻貫穿遮罩層334，如上述。在此情況中，遮罩層333可代表一阻止層，或至少具有比遮罩層334的材料更低的移除速率，從而「等化」或「層級化」至相對蝕刻前緣的貫穿深度的一特定範圍。因此，遮罩層334係基於第一裝置區域330A結合另外的遮罩元件347A、347B中的遮罩元件335A...335D進行圖案化，而在第二裝置區域300B中，先前形成的遮罩元件335E、335F仍定義要在第二裝置區域300B中形成之主動區的圖案。
在已定義第一裝置區域300A中的主動區和間隔或隔離區域條帶寬尺寸之遮罩元件335A...335D和347A、347B的基礎上，藉由將相對遮罩圖案持續轉移至下方材料層(例如遮罩層333)來繼續進一步處理。
圖3K示意說明在圖案化製程的進一步階段中的半導體裝置300，其中包括由遮罩層341、遮罩層334和遮罩層333的材料殘留物所形成之相對遮罩元件的遮罩圖案353可藉由例如蝕刻貫穿遮罩層333而獲得， 其也導致遮罩元件335A...335F、及遮罩元件347A、347B(參見圖3J)的上方部分的消耗。因此，遮罩圖案353仍代表由遮罩元件335A...335D和347A、347B(參見圖3J)所定義之橫向尺寸。在形成遮罩圖案353的圖案化製程期間，係施用相對的非等向性蝕刻製程，其對遮罩層322具有顯著的蝕刻選擇性。
圖3L示意說明在整體圖案化製程的進一步階段中的半導體裝置300，其中係施用一蝕刻製程以蝕刻貫穿遮罩層322，同時利用阻止層321作為一阻止材料。例如，用於蝕刻貫穿遮罩層322和使用阻止層321作為阻止材料的各別蝕刻製程都是在相關領域中已建置成熟的，因為此材料系統係使用於形成許多類型的半導體裝置的隔離溝槽和條帶。在相對的蝕刻製程期間，遮罩層341(參見圖3K)和遮罩層334的材料也會逐漸移除，但不會影響其他處理，因為遮罩圖案353的元件仍具有足夠的高度，可在裝置300的進一步製程期間作為有效的蝕刻遮罩。
圖3M示意說明在進一步階段中的半導體裝置300。如前述，已繼續圖案化序列以蝕刻貫穿阻止層321、半導體層320和貫穿掩埋絕緣層302(若有的話)，而且達到基材材料301中。在此圖案化製程的階段中，也可施用完善建立的蝕刻配方，如同通常在形成深和淺隔離溝槽時所使用者。在圖案化序列期間，遮罩層333的材料會逐漸消耗，但仍提供充足的蝕刻保真性以獲得相對的隔離溝槽，例如在寬度方向W上具有所需橫向寬度的溝槽303、304。同樣地，在第一裝置區域300A中，主動區320A...320D的相對主動區或條帶可根據如遮罩元件335A...335D和347A、347B(參見圖3I)所定義、且由遮罩圖案353(參見圖3L)後續提供的橫向尺寸獲得。另一方面，主動區或其條帶320K、320L可具有結合溝槽303L的適當橫向尺寸，其中這些橫向尺寸基本上都是由初始光阻遮罩339(參見圖3A)所定義。
圖3N示意說明可實現隔離溝槽303、304的最終深度、同 時也可移除阻止層321(參見圖3M)的材料殘留之製造階段中的半導體裝置300。為此目的，可結合該領域中已完善建立的相對清潔製程等而應用任何已完善建立的圖案化策略。在此製造階段中，可應用基於進一步光微影製程的進一步圖案化序列(通稱為355)，其可包括沉積適當的平面化材料和光微影層堆疊，如亦先前說明，然後透過光微影製程，例如浸沒式ArF製程，以獲得用於在垂直於寬度方向W的方向(亦即在圖3N中之垂直於圖3N圖面的方向)上描繪主動區或主動區的條帶320A...320L的蝕刻遮罩(未示出)。由於，至少在緊密封裝的裝置區域中，沿著長度方向進行對應的分隔會需要精確定義及減小間隔，因此圖案化序列355中所涉及的光微影技術通常必須要在圖案化序列355的最小解析度能力的基礎上執行。在圖案化序列355期間，也會形成對基材材料301的連接，亦即掩埋絕緣層可被移除以形成直接連接至特定摻雜半導體區域的接觸區域，亦稱為背閘極，其用於將這些區域連接至一特定參考電位，例如接地電位Vdd等。
圖3O示意說明半導體裝置300的上視圖或其設計佈局。如所述，在第一裝置區域300A中的複數個主動區可具有沿著符合所需裝置條件的寬度方向上的適當尺寸。例如，可對應RAM胞元之下拉電晶體的主動區的主動區320D可具有結合隔離區域303之寬度的尺度，以對應如光阻遮罩339(參見圖3A)初始定義之間距330。當繼續沿著主動區320D的長度方向L時，相對的寬度尺寸會稍微減小，以符合閘通電晶體的寬度需求。
此外，上拉電晶體之複數個主動區(例如主動區320C、320B)可具有適當寬度，以結合一分隔隔離區域(例如區域304)的寬度而對應於關鍵或最小間距332，其基本上是由沉積製程所定義，如上述關於圖2及圖3A至3N所示組態的說明。例如，在複雜的應用中，最小間距332是約80nm、甚至更低的範圍內，而間距330可選擇為130nm或更小，其係依用於形成初始光阻遮罩339(參見圖3A)的相對光微影製程的複雜性而定。
應明白，分隔上拉電晶體之各別主動區(例如主動區320c) 的相對隔離區域305可基於圖案化序列355而形成，如圖3N所描述及解釋。此外，當形成隔離區域305時，其也被蝕刻以連接至基材材料301(參見圖3N)，以提供用於連接至基材材料的接觸區域，其有利於對位於掩埋絕緣層302(參見圖3N)下方的半導體材料提供適當的參考電位。可針對複數個RAM胞元提供任何此接觸區域，因為通常會針對複數個RAM胞元提供各別電晶體元件下方基材301中之對應、經適當摻雜的半導體材料，亦稱為背閘極，藉此對於各別溝槽化的複數個RAM胞元而言僅需要單一接觸區域。
因此，本發明實施例提供用於形成複雜半導體裝置的製造技術，其中在緊密封裝的裝置區域(例如RAM區域)中，需要在一橫向方向上的關鍵尺寸，其可能不在單一光微影製程所達範圍內，因此傳統上需要一系列互相覆蓋的光微影製程。因此，各別相關的覆蓋誤差、及有關光微影製程序列的其他不完美性最終都會轉變成明顯的裝置變化，其可能阻礙進一步的裝置縮放。另一方面，根據本說明書所揭原理，在緊密封裝的裝置區域中之最關鍵間距是在兩沉積製程、結合單一光微影步驟的基礎上所決定，從而能以高度可控制的沉積製程的較小參數變化來「取代」有關光微影和覆蓋的變化，這有助於明顯降低裝置變化，並可提供進一步縮放基於平面型電晶體架構之緊密封裝的裝置區域(例如RAM區域)中關鍵尺寸的可能性。因此，即使就不規則的RAM胞元圖案佈局而言，如同因胞元電晶體的平面型電晶體架構所需，如圖3O所示，可完成有效的圖案化策略。應知本說明書所揭原理係有利於形成與平面化電晶體架構的22nm世代相比具有減小橫向尺寸的半導體裝置。在其他具體實施例中，本說明書所揭原理也可應用至較不關鍵的應用，藉此仍有助於減小製造複雜性。
上述特定具體實施例僅為例示性說明，熟習該項技藝者可本說明書教示的效益明白，本發明可採取不同但卻等效的方式進行修改及實施。例如，上述提出的製程步驟也可不同順序執行。此外，除了文後申請 專利範圍中描述的之外，對本說明書所示的構造或設計的細節並沒有限制。因此應明白，可改變或修改上述揭露的特定具體實施例，並且所有這些變化都被認為是在本發明的範疇和精神內。注意，使用例如「第一」、「第二」、「第三」或「第四」等序詞來描述本案說明書和文後申請專利範圍中的各種製程或結構僅用作對這些步驟/結構的簡單參考，其並不必然意味著要以此順序來執行/形成這些步驟/結構。當然，根據確切的申請專利範圍用語，可能需要或可能不需要這些製程的順序。因此，本說明書所尋求的保護係如文後申請專利範圍中所述。
200:半導體裝置
200A:第一裝置區域
200B:第二裝置區域
201:基材材料
202:掩埋絕緣層
203:溝槽
203L:隔離區域
204:隔離區域/溝槽
220A、200B、200C、200D、200L及200K:主動區
221:保護襯墊
222:遮罩層
230:間距
232:最小間距
239:光阻遮罩
240:圖案
245:圖案

Claims (8)

  1. 一種於半導體裝置中形成主動區的方法，該方法包括：基於一第一光微影製程形成第一遮罩元件的一圖案；藉由施用一沉積製程系列於該第一遮罩元件之間形成第二遮罩元件；藉由利用該第一與第二遮罩元件作為一蝕刻遮罩，沿著一寬度方向將一半導體層分隔成複數個主動區；及基於一第二光微影製程，沿著一長度方向將分隔該等複數個主動區；其中於該沉積製程系列中形成該第二遮罩元件包括保形沉積一第一遮罩層和一第二遮罩層，及藉由對該第一遮罩層選擇性蝕刻該第二遮罩層而從該第二遮罩層形成側壁間隔層元件。
  2. 如申請專利範圍第1項所述之方法，其中根據該第二遮罩元件所形成的所述主動區具有由一間隔與寬度形成之一最小間距。
  3. 如申請專利範圍第2項所述之方法，其中該最小間距為約80nm或更小。
  4. 如申請專利範圍第1項所述之方法，其中形成該第一遮罩元件圖案包括於一第一裝置區域中形成該圖案，並同時於一第二裝置區域中形成一另一遮罩元件圖案，其中該圖案與該另一圖案在沿著一寬度方向的至少一間距上不同。
  5. 如申請專利範圍第4項所述之方法，其更包括在該第一裝置 區域上方形成一遮罩，並且在形成該第二遮罩元件之前從該第二元件區域上方選擇性移除在該沉積製程系列期間所形成的至少一層。
  6. 如申請專利範圍第1項所述之方法，其更包括對該側壁間隔層元件和該第一遮罩元件選擇性蝕刻該第一遮罩層。
  7. 一種於半導體裝置中形成主動區的方法，該方法包括：基於一第一光微影製程形成第一遮罩元件的一圖案；藉由施用一沉積製程系列於該第一遮罩元件之間形成第二遮罩元件；藉由利用該第一與第二遮罩元件作為一蝕刻遮罩，沿著一寬度方向將一半導體層分隔成複數個主動區；及基於一第二光微影製程，沿著一長度方向將分隔該等複數個主動區；其中形成該第一遮罩元件圖案包括於一第一裝置區域中形成該圖案，並同時於一第二裝置區域中形成一另一遮罩元件圖案，其中該圖案與該另一圖案在沿著一寬度方向的至少一間距上不同。
  8. 如申請專利範圍第7項所述之方法，其更包括在該第一裝置區域上方形成一遮罩，並且在形成該第二遮罩元件之前從該第二元件區域上方選擇性移除在該沉積製程系列期間所形成的至少一層。
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